DE102021116030A1

DE102021116030A1 - Verbesserter mram-kreuzpunktspeicher mit vertikaler ausrichtung von umgekehrten mram-elementen

Info

Publication number: DE102021116030A1
Application number: DE102021116030.8A
Authority: DE
Inventors: Ward Parkinson; James O'Toole; Nathan Franklin; Thomas Trent
Original assignee: SanDisk Technologies LLC
Current assignee: SanDisk Technologies LLC
Priority date: 2020-10-02
Filing date: 2021-06-21
Publication date: 2022-04-07
Also published as: TWI797648B; KR102461793B1; TW202215427A; CN114388023A; JP7064640B2; US11222678B1; KR20220044639A; JP2022060149A

Abstract

Bei einem Speicherarray mit einer Kreuzpunktstruktur ist an jeder Kreuzpunktkontaktstelle ein programmierbares resistives Speicherelement, wie eine MRAM-Speicherzelle, mit einem Schwellenschaltselektor, wie einem ovonischen Schwellenwertschalter, in Reihe geschaltet. Bei einer zweischichtigen Kreuzpunktstruktur mit solchen Speicherzellen sind die MRAM-Vorrichtungen in der einen Schicht gegenüber den MRAM-Vorrichtungen in der anderen Schicht invertiert. Dadurch kann die transiente Spannungsspitze, die über die MRAM-Vorrichtung gelegt wird, wenn der Schwellenschaltselektor in einem Auslesevorgang zum ersten Mal eingeschaltet wird, schneller abgeleitet werden, wodurch das Risiko, dass ein gespeicherter Datenzustand verändert wird, bevor er abgefragt werden kann, verringert wird.

Description

HINTERGRUND
Speicher wird in verschiedenen elektronischen Vorrichtungen wie Mobiltelefonen, Digitalkameras, Personal Digital Assistants, medizinischer Elektronik, mobilen Computervorrichtungen, nicht-mobilen Computervorrichtungen und Datenservern verwendet. Der Speicher kann einen nichtflüchtigen Speicher oder einen flüchtigen Speicher aufweisen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn der nichtflüchtige Speicher nicht mit einer Stromquelle (z. B. einer Batterie) verbunden ist.
Ein Beispiel für einen nichtflüchtigen Speicher ist der magnetoresistive Direktzugriffsspeicher (MRAM), der die Magnetisierung zur Darstellung gespeicherter Daten verwendet, im Gegensatz zu einigen anderen Speichertechnologien, die elektronische Ladungen zur Datenspeicherung verwenden. Im Allgemeinen schließt MRAM eine große Anzahl von magnetischen Speicherzellen ein, die auf einem Halbleitersubstrat ausgebildet sind, wobei jede Speicherzelle (mindestens) ein Bit von Daten darstellt. Ein Bit von Daten wird in eine Speicherzelle geschrieben, indem die Richtung der Magnetisierung eines magnetischen Elements innerhalb der Speicherzelle geändert wird, und ein Bit wird durch Messen des Widerstands der Speicherzelle gelesen (ein geringer Widerstand stellt üblicherweise ein „0“-Bit und ein hoher Widerstand stellt üblicherweise ein „1“-Bit dar). Wie hierin verwendet, ist die Magnetisierungsrichtung die Richtung, in die das magnetische Moment orientiert ist.
Obwohl MRAM eine vielversprechende Technologie ist, ist es eine Herausforderung, mit bisherigen MRAM-Speicherzellenkonstruktionen eine hohe Bitdichte und eine hohe Lebensdauer für schnelle Schreibvorgänge zu erreichen.
Figurenliste
Gleich nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.

1 ist ein Blockdiagramm einer Ausführungsform eines Speichersystems, das mit dem Host verbunden ist.
2 ist ein Blockdiagramm einer Ausführungsform einer Front-End-Prozessorschaltung. In einigen Ausführungsformen ist die Front-End-Prozessorschaltung Teil einer Steuerung.
3 ist ein Blockdiagramm einer Ausführungsform einer Back-End-Prozessorschaltung. In einigen Ausführungsformen ist die Back-End-Prozessorschaltung Teil einer Steuerung.
4 ist ein Blockdiagramm einer Ausführungsform eines Speicherpakets.
5 ist ein Blockdiagramm einer Ausführungsform eines Speicherchips.
6A und 6B veranschaulichen ein Beispiel für Steuerschaltungen, die durch Wafer-zu-Wafer-Bonden mit einer Speicherstruktur gekoppelt sind.
7A stellt eine Ausführungsform eines Abschnitts eines Speicherarrays dar, das eine Kreuzpunktarchitektur in einer Schrägansicht bildet.
7B und 7C zeigen jeweils Seitenansichten und Draufsichten der Kreuzpunktstruktur in 7A.
7D stellt eine Ausführungsform eines Abschnitts eines zweistufigen Speicherarrays dar, das in einer Schrägansicht eine Kreuzpunktarchitektur bildet.
8A und 8B veranschaulichen eine Ausführungsform für die Struktur einer M RAM-Speicherzelle.
9 veranschaulicht detaillierter eine Ausführungsform für eine MRAM-Speicherzellengestaltung, wie sie in einem Kreuzpunktarray implementiert wäre.
10A und 10B veranschaulichen das Schreiben einer MRAM-Speicherzelle unter Verwendung eines Spin-Torque-Transfer-Mechanismus (STT-Mechanismus).
11A und 11B veranschaulichen Ausführungsformen für die Integration von Schwellenschaltselektoren in ein MRAM-Speicherarray mit einer Kreuzpunktarchitektur.
12 stellt eine Ausführungsform eines Speicherarrays mit einer Kreuzpunktarchitektur, in der gleichzeitig auf mehrere Speicherzellen zugegriffen wird, dar.
13 stellt eine Ausführungsform eines Speicherarrays mit einer Kreuzpunktarchitektur, welche die Positionen von Kontakten von Treibern zu Bitleitungen und Wortleitungen zeigt, dar.
14 ist ein Flussdiagramm einer Ausführungsform eines Prozesses des gleichzeitigen Zugreifens auf mehrere Speicherzellen in einem Kreuzpunktarray.
15 ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses des gleichzeitigen Zugreifens auf mehrere Speicherzellen in einem Kreuzpunktarray, der das Durchführen eines SSR einschließt, darstellt.
16A stellt die Stromstärke in Abhängigkeit zur Zeit für den Zugriffsstrom dar, der während eines SRR durch die ausgewählten Wortleitungen getrieben wird.
16B stellt die Spannung in Abhängigkeit zur Zeit für die Spannung über einer ausgewählten MRAM-Zelle während des SRR dar und entspricht 16A.
17 stellt ein Flussdiagramm eines Prozesses zum Zurückschreiben von Daten in MRAM-Zellen nach einem destruktiven SRR dar.
18 stellt ein Flussdiagramm eines Prozesses einer zweiten Stufe des Schreibens von Daten in MRAM-Zellen dar.
19A stellt den Schreibstrom in Abhängigkeit zur Zeit für einen Schreibstrom dar, der einer ausgewählten Wortleitung bereitgestellt wird.
19B stellt die Spannung über der MRAM-Zelle in Abhängigkeit zur Zeit dar und entspricht 19A.
20 ist ein Flussdiagramm eines Prozesses des gleichzeitigen Schreibens von MRAM-Zellen, in dem alle ausgewählten MRAM-Zellen zunächst in den AP-Zustand oder den P-Zustand geschrieben werden.
21A und 21B sind eine Ausführungsform eines Satzes von Wellenformen für jeweils den Strom und die Spannung für die Schicht-1-Zelle der 11A und 11B in einem Lesevorgang.
22 zeigt ein Beispiel der Spannung der MRAM-Vorrichtung während der Schwellenschaltselektor von einem Aus-Zustand in einen Ein-Zustand schaltet.
23 veranschaulicht eine zweischichtige Ausführungsform einer Kreuzpunktspeicherarchitektur, bei der die MRAM-Vorrichtungen in der unteren Schicht relativ zur oberen Schicht invertiert sind, um die Kapazität bei einem Lesevorgang zu minimieren.
24 ist ein Flussdiagramm einer Ausführungsform zum Durchführen eines selbstreferenzierenden Lesevorgangs unter Verwendung der Struktur von 23.
25 ist ein Flussdiagramm einer Ausführungsform zum Bilden der Struktur von 23.

DETAILLIERTE BESCHREIBUNG
In einem Speicherarray mit einer Kreuzpunktarchitektur verläuft ein erster Satz von leitenden Leitungen über die Oberfläche eines Substrats und ein zweiter Satz von leitenden Leitungen wird über dem ersten Satz von leitenden Leitungen gebildet, wobei letztere in einer Richtung senkrecht zu dem ersten Satz von leitenden Leitungen über das Substrat verlaufen. Die Speicherzellen befinden sich an den Kreuzpunktkontakten der beiden Sätze von leitenden Leitungen. Ausführungsformen für die Speicherzellen können ein programmierbares Widerstandselement einschließen, wie beispielsweise eine MRAM-Speichervorrichtung, die mit einem Wahlschalter in Reihe geschaltet ist. Eine Art von Wahlschalter ist ein Schwellenschaltselektor, wie beispielsweise ein ovonischer Schwellwertschalter (OTS), der flächensparend und ohne Notwendigkeit einer zusätzlichen Steuerleitung gegenüber anderen Schaltelementen, wie beispielsweise einem Transistor, realisiert werden kann. Wenn eine Spannung oder eine Stromstärke, die über oder durch einen Schwellenschaltselektor angelegt ist, über einem bestimmten Pegel, der Schwellenspannung (V_th) oder dem Schwellenstrom (I_th), liegt, schaltet dieser in einen leitenden Zustand, eine V_hold in Reihe mit einem Widerstand. Wenn der Schwellenschaltselektor erstmals einschaltet, wird eine transiente Spannungsspitze über die in Reihe geschaltete MRAM-Vorrichtung angelegt, da die V_hold kleiner als V_th sein kann, insbesondere da eine höhere V_th (durch Verdickung des Selektors) zu einer geringeren Leckage führt. Und eine niedrigere V_hold führt zu mehr verfügbarem Schreibstrom für eine gegebene Spannungsversorgung, wie etwa 3,3 V. Dieser transiente Strom kann kurzzeitig größer sein als I_read oder I_write, was den Zustand der Speicherzelle ändern kann, bevor er erfasst werden kann, was zu einer Störung führt. Die Gefahr einer solchen Störung kann verringert werden und ein Auslesevorgang kann früher durchgeführt werden, indem die transiente Spannungsspitze schneller abgeleitet wird, wie beispielsweise durch Reduzieren der Zell-, Leitungs- und Transistorauswahl und der Treiberkapazität, die mit dem ausgewählten Speicherbit verbunden ist.
In einer Kreuzpunktarchitektur mit zwei oder mehr Speicherzellenschichten würden die MRAM-Vorrichtungen jeder Schicht in der Regel mit der gleichen vertikalen Ausrichtung der Schichten der MRAM-Vorrichtung gebildet werden. MRAM-Vorrichtungen haben eine Direktionalität, wobei, wenn das Spintransferdrehmoment zum Schreiben der Speicherzelle verwendet wird, Strom, der in einer Richtung angelegt wird, verwendet wird, um die MRAM-Vorrichtung von einem hochohmigen antiparallelen Zustand (HRS oder AP) in einen niederohmigen parallelen Zustand (LRS oder P) zu schreiben und in der entgegengesetzten Richtung angelegt wird, um die MRAM-Vorrichtung von dem niederohmigen Zustand in den hochohmigen Zustand zu schreiben. Aufgrund dieser Direktionalität gibt es oft auch eine bevorzugte Richtung für das Anlegen eines Lesestroms beim Auslesen einer Speicherzelle, da mehr Strom für längere Zeit erforderlich sein kann, um das Bit von P nach AP zu schreiben. Da die Speicherzellen der verschiedenen Schichten die gleiche Ausrichtung haben, kann eine dieser Schichten die transiente Spannungsspitze schneller entladen, wenn der Schwellenschaltselektor für einen Lesevorgang einschaltet, da ihre Treiberkapazität geringer sein kann. Durch Invertieren der MRAM-Struktur für eine Schicht relativ zu der anderen Schicht, kann beiden Schichten die Ausrichtung verliehen werden, die es ermöglicht, dass diese Spitze schneller abgeleitet wird, wodurch die Wahrscheinlichkeit, dass ein gespeicherter Datenzustand verändert wird, bevor er erfasst wird, verringert wird. Dies kann auch zu einer verbesserten Leselatenzzugriffszeit führen.
1 ist ein Blockdiagramm einer Ausführungsform eines Speichersystems 100, das mit einem Host 120 verbunden ist. Das Speichersystem 100 kann die hierin vorgestellte Technologie für den Betrieb eines Kreuzpunkt-Speicherarrays, das übermäßig gedriftet ist, implementieren. Viele unterschiedliche Arten von Speichersystemen können mit der hierin vorgeschlagenen Technologie verwendet werden. Beispielhafte Speichersysteme schließen Solid-State-Laufwerke („SSDs“), Speicherkarten einschließlich Dual-In-Line-Speichern (DIMM) zum DRAM-Ersatz und eingebettete Speichervorrichtungen ein; es können jedoch auch andere Arten von Speichersystemen verwendet werden.
Das Speichersystem 100 von 1 weist eine Steuerung 102, einen nichtflüchtigen Speicher 104 zum Speichern von Daten und einen lokalen Speicher (z. B. DRAM/ReRAM) 106 auf. Die Steuerung 102 weist eine Front-End-Prozessor-Schaltung (FEP-Schaltung) 110 und eine oder mehrere Back-End-Prozessor-Schaltungen (BEP-Schaltungen) 112 auf. In einer Ausführungsform ist die FEP-Schaltung 110 auf einem ASIC implementiert. In einer Ausführungsform ist jede BEP-Schaltung 112 auf einem separaten ASIC implementiert. In anderen Ausführungsformen kann eine einheitliche ASIC-Steuerung sowohl die Front-End- als auch die Back-End-Funktionen kombinieren. Die ASICs für jede der BEP-Schaltungen 112 und die FEP-Schaltung 110 sind auf dem gleichen Halbleiter so implementiert, dass die Steuerung 102 als ein System auf einem Chip („SoC“) hergestellt wird. Die FEP-Schaltung 110 und die BEP-Schaltung 112 schließen beide ihre eigenen Prozessoren ein. In einer Ausführungsform arbeiten die FEP-Schaltung 110 und die BEP-Schaltung 112 als Master-Slave-Konfiguration, wobei die FEP-Schaltung 110 der Master ist und jede BEP-Schaltung 112 ein Slave ist. Beispielsweise implementiert die FEP-Schaltung 110 eine Flash-Übersetzungsschicht (FTL) oder eine Medienverwaltungsschicht (MML), die eine Speicherverwaltung (z. B. Speicherbereinigung, Abnutzungsnivellierung usw.), eine Übersetzung von logischen zu physikalischen Adressen, eine Kommunikation mit dem Host, eine Verwaltung von DRAM (lokaler flüchtiger Speicher) und eine Verwaltung des Gesamtbetriebs der SSD (oder eines anderen nichtflüchtigen Speichersystems) durchführt. Die BEP-Schaltung 112 verwaltet Speichervorgänge in den Speicherpaketen/dem Speicherchip auf Anforderung der FEP-Schaltung 110. Zum Beispiel kann die BEP-Schaltung 112 die Lese -, Lösch- und Programmiervorgänge ausführen. Zusätzlich kann die BEP-Schaltung 112 eine Pufferverwaltung durchführen, spezifische Spannungspegel einstellen, die von der FEP-Schaltung 110 benötigt werden, eine Fehlerkorrektur (ECC) durchführen, die Toggle-Modus-Schnittstellen zu den Speicherpaketen steuern usw. In einer Ausführungsform ist jede BEP-Schaltung 112 für ihren eigenen Satz von Speicherpaketen verantwortlich.
In einer Ausführungsform weist der nichtflüchtige Speicher 104 eine Vielzahl von Speicherpaketen auf. Jedes Speicherpaket schließt einen oder mehrere Speicherchips ein. Daher ist die Steuerung 102 mit einem oder mehreren nichtflüchtigen Speicherchips verbunden. In einer Ausführungsform verwendet jeder Speicherchip in den Speicherpaketen 104 einen NAND-Flash-Speicher (einschließlich eines zweidimensionalen NAND-Flash-Speichers und/oder eines dreidimensionalen NAND-Flash-Speichers). In anderen Ausführungsformen kann das Speicherpaket andere Speichertypen einschließen, wie z. B. Speicherklassenspeicher (SCM) basierend auf resistiven Direktzugriffsspeicher (wie z. B. ReRAM, MRAM, FeRAM oder RRAM) oder einen Phasenwechselspeicher (PCM). In anderen Ausführungsformen kann der BEP oder FEP auf dem Speicherchip eingeschlossen sein.
Die Steuerung 102 kommuniziert mit dem Host 120 über eine Schnittstelle 130, die ein Protokoll implementiert, wie beispielsweise NVM Express (NVMe) over PCI Express (PCle) oder unter Verwendung einer Schnittstelle des JEDEC Standards Double Data Rate (DDR) oder Low-Power Double Data Rate (LPDDR) wie DDR5 oder LPDDR5. Für die Zusammenarbeit mit dem Speichersystem 100 schließt der Host 120 einen Hostprozessor 122, einen Hostspeicher 124 und eine PCIe-Schnittstelle 126 ein, die entlang dem Bus 128 angeschlossen ist. Der Hostspeicher 124 ist der physikalische Speicher des Hosts und kann ein DRAM, ein SRAM, ein nichtflüchtiger Speicher oder ein anderer Speichertyp sein. Host 120 ist extern und getrennt von dem Speichersystem 100. In einer Ausführungsform ist das Speichersystem 100 in den Host 120 eingebettet.
2 ist ein Blockdiagramm einer Ausführungsform der FEP-Schaltung 110. 2 zeigt eine PCIe-Schnittstelle 150 zum Kommunizieren mit dem Host 120 und einen Hostprozessor 152 in Kommunikation mit dieser PCIe-Schnittstelle. Der Hostprozessor 152 kann jeder in der Technik bekannte Prozessortyp sein, der für die Implementierung geeignet ist. Der Hostprozessor 152 kommuniziert mit einem Network-On-Chip (NOC) 154. Ein NOC ist ein Kommunikationssubsystem auf einer integrierten Schaltung, in der Regel zwischen Kernen in einem SoC. NOCs können synchrone und asynchrone Taktdomänen umspannen oder eine ungetaktete asynchrone Logik verwenden. Die NOC-Technologie wendet Netzwerktheorie und -verfahren auf On-Chip-Kommunikationen an und liefert beträchtliche Verbesserungen gegenüber herkömmlichen Bus- und Crossbar-Verbindungen. NOC verbessert die Skalierbarkeit von SoCs und die Leistungseffizienz komplexer SoCs im Vergleich zu anderen Designs. Die Drähte und die Verbindungen des NOC werden von vielen Signalen gemeinsam genutzt. Eine hohe Parallelität wird erreicht, da alle Verbindungen in dem NOC gleichzeitig an unterschiedlichen Datenpaketen arbeiten können. Daher stellt ein NOC, wenn die Komplexität integrierter Subsysteme wächst, eine verbesserte Leistung (wie Durchsatz) und Skalierbarkeit im Vergleich zu früheren Kommunikationsarchitekturen (z. B. dedizierten Punkt-zu-Punkt-Signaldrähten, gemeinsam genutzten Bussen oder segmentierten Bussen mit Brücken) bereit. Verbunden mit und in Kommunikation mit NOC 154 ist der Speicherprozessor 156, SRAM 160 und eine DRAM-Steuerung 162. Die DRAM-Steuerung 162 wird verwendet, um mit dem DRAM (z. B. DRAM 106) zu arbeiten und damit zu kommunizieren. SRAM 160 ist ein lokaler RAM-Speicher, der von dem Speicherprozessor 156 verwendet wird. Der Speicherprozessor 156 wird verwendet, um die FEP-Schaltung zu betreiben und die verschiedenen Speichervorgänge auszuführen. In Kommunikation mit dem NOC stehen auch zwei PCIe-Schnittstellen 164 und 166. In der Ausführungsform von 2 schließt die SSD-Steuerung zwei BEP-Schaltungen 112 ein; daher gibt es zwei PCIe-Schnittstellen 164/166. Jede PCIe-Schnittstelle kommuniziert mit einer der BEP-Schaltungen 112. In anderen Ausführungsformen können mehr oder weniger als zwei BEP-Schaltungen 112 vorhanden sein; daher kann es mehr als zwei PCIe-Schnittstellen geben.
Die FEP-Schaltung 110 kann auch eine Flash--Translation-Layer (FTL) oder, allgemeiner, eine Medienverwaltungsschicht (MML) 158 einschließen, die eine Speicherverwaltung (z.B. Speicherbereinigung, Abnutzungsnivellierung, Lastausgleich usw.), eine Umwandlung von logischen zu physikalischen Adressen, eine Kommunikation mit dem Host, eine Verwaltung von DRAM (lokaler flüchtiger Speicher) und eine Verwaltung des Gesamtbetriebs der SSD oder eines anderen nichtflüchtigen Speichersystems durchführt. Die Medienverwaltungsschicht MML 158 kann als Teil der Speicherverwaltung integriert sein, die Speicherfehler behandeln und mit dem Host interagieren kann. Insbesondere kann MML ein Modul in der FEP-Schaltung 110 sein und für die Interna der Speicherverwaltung verantwortlich sein. Insbesondere kann die MML 158 einen Algorithmus in der Firmware der Speichervorrichtung einschließen, der Schreibvorgänge vom Host in Schreibvorgänge in die Speicherstruktur (z. B. 502/602 der nachstehenden 5 und 6) eines Chips umwandelt. MML 158 kann erforderlich sein, weil: 1) der Speicher eine begrenzte Dauer haben kann; 2) die Speicherstruktur nur in Vielfachen von Seiten beschrieben werden kann; und/oder 3) die Speicherstruktur nicht beschrieben werden kann, falls sie nicht als Block gelöscht wird. Die MML 158 versteht diese potentiellen Einschränkungen der Speicherstruktur, die für den Host möglicherweise nicht sichtbar sind. Dementsprechend versucht die MML 158, die Schreibvorgänge vom Host in Schreibvorgänge in die Speicherstruktur zu übersetzen.
3 ist ein Blockdiagramm einer Ausführungsform einer BEP-Schaltung 112. 3 zeigt eine PCle Schnittstelle 200 zum Kommunizieren mit der FEP-Schaltung 110 (z.B., in Verbindung mit einer der PCIe-Schnittstellen 164 und 166 von 2). Die PCIe-Schnittstelle 200 ist zum Kommunizieren mit den zwei NOCs, 202 und 204. In einer Ausführungsform können die beiden NOCs in ein großes NOC kombiniert werden. Jeder NOC (202/204) ist über eine XOR-Engine (224/254) und eine ECC-Engine (226/256) mit dem SRAM (230/260), einem Puffer (232/262), einem Prozessor (220/250) und einer Datenpfadsteuerung (222/252) verbunden. Die ECC-Maschinen 226/256 werden verwendet, um eine Fehlerkorrektur durchzuführen, wie in der Technik bekannt ist. Die XOR-Maschinen 224/254 werden zum XOR der Daten verwendet, sodass Daten auf eine Art und Weise kombiniert und gespeichert werden können, die im Falle eines Programmierfehlers wiederhergestellt werden können. Die Datenpfadsteuerung 222 ist mit einem Schnittstellenmodul verbunden, um über vier Kanäle mit Speicherpaketen zu kommunizieren. Somit ist der obere NOC 202 einer Schnittstelle 228 für vier Kanäle zur Kommunikation mit Speicherpaketen zugeordnet, und der untere NOC 204 ist einer Schnittstelle 258 für vier zusätzliche Kanäle zur Kommunikation mit Speicherpaketen zugeordnet. Jede Schnittstelle 228/258 enthält vier Toggle-Mode-Schnittstellen (TM-Schnittstelle), vier Puffer und vier Scheduler. Für jeden Kanal gibt es einen Scheduler, einen Puffer und eine TM-Schnittstelle. Der Prozessor kann irgendein Standardprozessor sein, der in der Technik bekannt ist. Die Datenpfadsteuerungen 222/252 können ein Prozessor, ein FPGA, ein Mikroprozessor oder eine andere Art von Steuerung sein. Die XOR-Engines 224/254 und ECC-Engines 226/256 sind dedizierte Hardware-Schaltungen, bekannt als Hardware-Beschleuniger. In anderen Ausführungsformen können die XOR-Engines 224/254 und ECC-Engines 226/256 in Software implementiert sein. Die Scheduler, Puffer und TM-Schnittstellen sind Hardwareschaltungen.
4 ist ein Blockdiagramm einer Ausführungsform eines Speicherpakets 104, das eine Vielzahl von Speicherchips 292 einschließt, die mit einem Speicherbus 294 (Datenleitungen und Chipfreigabeleitungen) verbunden sind. Der Speicherbus 294 ist mit einer Toggle-Mode-Schnittstelle 296 zur Kommunikation mit der TM-Schnittstelle einer BEP-Schaltung 112 (siehe z. B. 3) verbunden. In einigen Ausführungsformen kann das Speicherpaket eine kleine Steuerung einschließen, die mit dem Speicherbus und der TM-Schnittstelle verbunden ist. Das Speicherpaket kann einen oder mehrere Speicherchips aufweisen. In einer Ausführungsform schließt jedes Speicherpaket acht oder 16 Speicherchips ein; andere Anzahlen von Speicherchips können jedoch ebenfalls implementiert werden. In einer anderen Ausführungsform ist die Toggle-Schnittstelle stattdessen der JEDEC-Standard DDR oder LPDDR mit oder ohne Variationen, wie entspannte Zeitsätze oder kleinere Seitengrößen. Die hierin beschriebene Technologie ist nicht auf eine spezifische Anzahl von Speicherchips beschränkt.
5 ist ein Blockdiagramm, das ein Beispiel für ein Speichersystem 500 darstellt, das die hierin beschriebene Technologie implementieren kann. Der Speicherchip 500, der einem der Speicherchips 292 von 4 entsprechen kann, schließt ein Speicherarray 502 ein, das eine beliebige der im Folgenden beschriebenen Speicherzellen einschließen kann. Die Array-Anschlussleitungen des Speicherarrays 502 schließen die verschiedenen Schichten von Wortleitungen, die als Zeilen organisiert sind, und die verschiedenen Schichten von Bitleitungen, die als Spalten organisiert sind, ein. Jedoch können aber auch andere Orientierungen umgesetzt werden. Der Speicherchip 500 schließt eine Zeilensteuerschaltung 520 ein, deren Ausgänge 508 mit jeweiligen Wortleitungen des Speicherarrays 502 verbunden sind. Die Zeilensteuerschaltung 520 empfängt eine Gruppe von M Zeilenadresssignalen und ein oder mehrere verschiedene Steuersignale von der Systemsteuerlogikschaltung 560 und kann üblicherweise Schaltungen wie Zeilendecoder 522, Array-Anschluss-Treiber 524 und Blockauswahlschaltungen 526 für sowohl Lese- als auch Schreibvorgänge einschließen. Die Zeilensteuerschaltung 520 kann auch eine Lese-/Schreibschaltung einschließen. In einer Ausführungsform weist die Zeilensteuerschaltung 520 Leseverstärker 528 auf, die jeweils Schaltungen zum Erfassen eines Zustands (z. B. Spannung) einer Wortleitung des Speicherarrays 502 enthalten. In einer Ausführungsform wird durch Erfassen einer Wortleitungsspannung ein Zustand einer Speicherzelle in einem Kreuzpunktarray bestimmt. Der Speicherchip 500 schließt außerdem eine Spaltensteuerschaltung 510 ein, deren Ein-/Ausgänge 506 mit jeweiligen Bitleitungen des Speicherarrays 502 verbunden sind. Obwohl nur ein einziger Block für das Array 502 gezeigt ist, kann ein Speicherchip mehrere Arrays oder „Kacheln“ einschließen, auf die einzeln zugegriffen werden kann. Die Spaltensteuerschaltung 510 empfängt eine Gruppe von N Spaltenadresssignalen und eines oder mehrere verschiedene Steuersignale von der Systemsteuerlogik 560 und kann üblicherweise Schaltungen wie Spaltendecoder 512, Array-Anschluss-Empfänger oder -Treiber 514, Blockauswahlschaltungen 516 sowie Lese-/Schreibschaltungen und E/A-Multiplexer einschließen.
Die Systemsteuerlogik 560 empfängt Daten und Befehle von einem Host und stellt dem Host Ausgabedaten und einen Status bereit. In anderen Ausführungsformen empfängt die Systemsteuerlogik 560 Daten und Befehle von einer separaten Steuerungsschaltung und stellt dieser Steuerungsschaltung Ausgabedaten bereit, wobei die Steuerungsschaltung mit dem Host kommuniziert. In einigen Ausführungsformen kann die Systemsteuerlogik 560 eine Zustandsmaschine 562 einschließen, welche die Steuerung von Speichervorgängen auf Chip-Ebene bereitstellt. In einer Ausführungsform ist die Zustandsmaschine 562 durch Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine 562 keine Software und ist vollständig in die Hardware (z. B. elektrischen Schaltungen) implementiert. In einer anderen Ausführungsform wird die Zustandsmaschine 562 durch einen Mikrocontroller oder Mikroprozessor ersetzt, entweder auf oder außerhalb des Speicherchips. Die Systemsteuerlogik 560 kann auch ein Leistungssteuermodul 564 einschließen, das die Leistung und Spannungen steuert, die den Zeilen und Spalten des Speichers 502 während der Speichervorgänge zugeführt werden, und kann Ladungspumpen und eine Regelschaltung zum Erzeugen von Regelspannungen einschließen. Die Systemsteuerlogik 560 schließt einen Speicher 566 ein, in dem Parameter für den Betrieb des Speicherarrays 502 gespeichert werden können.
Befehle und Daten werden zwischen der Steuerung 102 und dem Speicherchip 500 über die Speichersteuerungsschnittstelle 568 (auch als „Kommunikationsschnittstelle“ bezeichnet) übertragen. Die Speichersteuerungsschnittstelle 568 ist eine elektrische Schnittstelle zur Kommunikation mit der Speichersteuerung 102. Beispiele für die Speichersteuerungsschnittstelle 568 schließen eine Toggle-Mode-Schnittstelle und eine Open NAND-Flash-Schnittstelle (ONFI) ein. Es können auch andere E/A-Schnittstellen verwendet werden. Zum Beispiel kann Speichersteuerungsschnittstelle 568 eine Toggle-Modus-Schnittstelle implementieren, die mit den Toggle-Modus-Schnittstellen der Speicherschnittstellen 228/258 für Speichersteuerung 102 verbunden ist. In einer Ausführungsform schließt die Speichersteuerungsschnittstelle 568 einen Satz von Eingangs- und/oder Ausgangs-Pins (E/A-Pins) ein, die mit den Leitungen 102 verbunden sind.
In einigen Ausführungsformen können alle Elemente des Speichersystems 500, einschließlich der Systemsteuerlogik 560, als Teil eines einzelnen Chips ausgebildet sein. In anderen Ausführungsformen können ein Teil der oder die gesamte Systemsteuerlogik 560 auf einem anderen Chip ausgebildet sein.
Für die Zwecke dieses Dokuments, kann der Begriff „eine oder mehrere Steuerschaltungen“ eine Steuerung, eine Zustandsmaschine, einen Mikrocontroller und/oder andere Steuerschaltungen, wie durch die Systemsteuerlogik 560 repräsentiert, oder andere analoge Schaltungen einschließen, die verwendet werden, um nichtflüchtige Speicher zu steuern.
In einer Ausführungsform weist die Speicherstruktur 502 ein dreidimensionales Array von nichtflüchtigen Speicherzellen auf, auf denen mehrere Speicherstufen über einem einzigen Substrat, wie einem Wafer, ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Speicherzellen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Silizium- (oder anderen Typ von) Substrat angeordnet ist. In einem Beispiel weisen die nichtflüchtigen Speicherzellen vertikale NAND-Ketten mit ladungseinfangendem Material auf.
In einer anderen Ausführungsform weist die Speicherstruktur 502 ein zweidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf. In einem Beispiel sind die nichtflüchtigen Speicherzellen NAND-Flashspeicherzellen mit Floating-Gates. Andere Arten von Speicherzellen (z. B. NOR-Typ-Flashspeicher) können ebenfalls verwendet werden.
Die genau Art der Speicher-Array-Architektur oder der Speicherzelle, die in der Speicherstruktur 502 eingeschlossen ist, ist nicht auf die vorstehenden Beispiele beschränkt. Viele unterschiedliche Arten von Speicher-Array-Architekturen oder Speichertechnologien können verwendet werden, um die Speicherstruktur 326 zu bilden. Es ist keine spezielle nichtflüchtige Speichertechnologie für die Zwecke der neuen beanspruchten Ausführungsformen, die hierin vorgeschlagen werden, erforderlich. Andere Beispiele geeigneter Technologien für Speicherzellen der Speicherstruktur 502 schließen ReRAM-Speicher (resistive Direktzugriffsspeicher), magnetoresistive Speicher (z. B. MRAM, Spin-Transfer-Torque-MRAM, Spin-Orbit-Torque-MRAM), FeRAM, Phasenwechselspeicher (z. B. PCM), und dergleichen ein. Beispiele geeigneter Technologien für die Speicherzellen-Architekturen der Speicherstruktur 502 schließen zweidimensionale Arrays, dreidimensionale Arrays, Kreuzpunktarrays, gestapelte zweidimensionale Arrays, vertikale Bitleitungsarrays und dergleichen ein.
Ein Beispiel für einen ReRAM-Kreuzpunktspeicher schließt reversible Widerstandsschaltelemente ein, die in Kreuzpunktarrays angeordnet sind, auf die über X-Leitungen und Y-Leitungen (z. B. Wortleitungen und Bitleitungen) zugegriffen wird. In einer anderen Ausführungsform können die Speicherzellen leitfähige Brückenspeicherelemente einschließen. Ein leitfähiges Brückenspeicherelement kann auch als programmierbare Metallisierungszelle bezeichnet werden. Ein leitfähiges Brückenspeicherelement kann als ein Zustandsänderungselement basierend auf der physikalischen Verlagerung von Ionen innerhalb eines Festelektrolyten verwendet werden. In einigen Fällen kann ein leitfähiges Brückenspeicherelement zwei feste Metallelektroden einschließen, eine relativ inerte (z. B. Wolfram) und die andere elektrochemisch aktive (z. B. Silber oder Kupfer), mit einer dünnen Folie des Festelektrolyten zwischen den beiden Elektroden. Mit steigender Temperatur steigt auch die Mobilität der Ionen, was bewirkt, dass die Programmierschwelle für die leitfähige Brückenspeicherzelle abnimmt. Somit kann das leitfähige Brückenspeicherelement einen weiten Bereich von Programmierschwellen als Funktion der Temperatur aufweisen.
Ein weiteres Beispiel ist ein magnetoresistiver Direktzugriffsspeicher (MRAM), der Daten durch magnetische Speicherelemente speichert. Die Elemente sind aus zwei durch eine dünne Isolierschicht getrennte ferromagnetischen Schichten gebildet, von denen jede eine Magnetisierung halten kann. Eine der beiden Schichten ist ein Permanentmagnet, der auf eine bestimmte Polarität eingestellt ist; die Magnetisierung der anderen Schicht kann so geändert werden, dass sie der eines externen Felds zur Speicherung von Speichern entspricht. Eine Speichervorrichtung wird aus einem Gitter solcher Speicherzellen aufgebaut. Bei einer Ausführungsform zum Programmieren liegt jede Speicherzelle zwischen einem Paar von Schreibleitungen, die in rechten Winkeln zueinander parallel zu der Zelle angeordnet sind, eine über und eine unter der Zelle. Wenn Strom durch sie fließt, wird ein Induktionsmagnetfeld erzeugt. MRAM-basierte Speicherausführungsformen werden nachstehend ausführlicher erörtert.
Phasenänderungsspeicher (PCM) nutzen das einzigartige Verhalten von Chalkogenidglas aus. Eine Ausführungsform verwendet ein GeTe-Sb2Te3-Übergitter, um nichtthermische Phasenänderungen zu erreichen, indem einfach der Koordinationszustand der Germaniumatome mit einem Laserimpuls (oder Lichtimpuls von einer anderen Quelle) geändert wird. Daher sind die Dosen der Programmierung Laserimpulse. Die Speicherzellen können gesperrt werden, indem die Speicherzellen daran gehindert werden, das Licht zu empfangen. In anderen PCM-Ausführungsformen werden die Speicherzellen durch Stromimpulse programmiert. Es sei darauf hingewiesen, dass die Verwendung von „Impuls“ in diesem Dokument keinen Rechteckimpuls erfordert, sondern eine (kontinuierliche oder nicht kontinuierliche) Schwingung oder einen Stoß eines Schalls, Stroms, Spannungslichts oder einer anderen Welle einschließt. Diese Speicherelemente innerhalb der einzelnen auswählbaren Speicherzellen oder Bits können ein weiteres Reihenelement einschließen, das ein Selektor ist, wie beispielsweise ein ovonischer Schwellwertschalter oder ein Metall-Isolator-Substrat.
Der Durchschnittsfachmann wird erkennen, dass die hierin beschriebene Technologie nicht auf eine einzige spezifische Speicherstruktur, Speicherkonstruktion oder Materialzusammensetzung beschränkt ist, sondern viele relevante Speicherstrukturen gemäß dem Geist und Umfang der Technologie, wie hierin beschrieben und wie einem Fachmann bekannt, abdeckt.
Die Elemente von 5 können in zwei Teile eingruppiert werden, die Speicherstruktur 502 der Speicherzellen und die periphere Schaltung, einschließlich aller anderen Elemente. Eine wichtige Eigenschaft einer Speicherschaltung ist ihre Kapazität, die durch Vergrößerung der Fläche des Speicherchips des Speichersystems 500, die der Speicherstruktur 502 zugewiesen ist, erhöht werden kann; dies reduziert jedoch die für die periphere Schaltung verfügbare Fläche auf dem Speicherchip. Dies kann recht erhebliche Einschränkungen für diese peripheren Elemente bedeuten. Zum Beispiel kann die Notwendigkeit, Leseverstärkerschaltungen in die verfügbare Fläche einzupassen, eine erhebliche Einschränkung für Leseverstärker-Designarchitekturen darstellen. In Bezug auf die Systemsteuerlogik 560 kann eine reduzierte Verfügbarkeit von Fläche die verfügbaren Funktionalitäten einschränken, die auf dem Chip implementiert werden können. Folglich ist ein grundlegender Kompromiss beim Entwurf eines Speicherchips für das Speichersystem 500 die Größe der Fläche, die für die Speicherstruktur 502 vorgesehen ist, und die Größe der Fläche, die für die periphere Schaltung vorgesehen ist.
Ein weiterer Bereich, in dem die Speicherstruktur 502 und die periphere Schaltung oft im Widerspruch stehen, ist die an der Bildung dieser Bereiche beteiligte Verarbeitung, da diese Bereiche oftmals unterschiedliche Verarbeitungstechnologien und den Kompromiss beinhalten, unterschiedliche Technologien auf einem einzigen Chip aufzuweisen. Wenn zum Beispiel die Speicherstruktur 502 NAND-Flash ist, handelt es sich um eine NMOS-Struktur, während die periphere Schaltung oftmals auf CMOS basiert. Zum Beispiel verwenden Elemente wie Leseverstärkerschaltungen, Ladungspumpen, Logikelemente in einer Zustandsmaschine und andere periphere Schaltungen in der Systemsteuerlogik 560 oft PMOS-Vorrichtungen. Verarbeitungsvorgänge zum Herstellen eines CMOS-Chips werden sich in vielen Aspekten von den Verarbeitungsvorgängen unterscheiden, die für einen NMOS-Flash-NAND-Speicher oder andere Speicherzellentechnologien optimiert sind.
Um diese Einschränkungen zu verbessern, können die nachstehend beschriebenen Ausführungsformen die Elemente von 5 auf separat gebildete Chips aufteilen, die dann miteinander verbunden werden. Insbesondere kann die Speicherstruktur 502 auf einem Chip ausgebildet sein und einige oder alle Elemente der peripheren Schaltung, einschließlich einer oder mehrerer Steuerschaltungen, können auf einem separaten Chip ausgebildet sein. Zum Beispiel kann ein Speicherchip nur aus den Speicherelementen gebildet sein, wie z. B. dem Array von Speicherzellen eines Flash-NAND-Speichers, eines MRAM-Speichers, eines PCM-Speichers, eines ReRAM-Speichers oder eines anderen Speichertyps. Einige oder alle peripheren Schaltungen, sogar einschließlich Elementen wie Decoder und Leseverstärker, können dann auf einen separaten Chip verlegt werden. Dadurch kann jeder der Speicherchips individuell entsprechend seiner Technologie optimiert werden. Zum Beispiel kann ein NAND-Speicherchip für eine NMOS-basierte Speicherarraystruktur optimiert werden, ohne sich um die CMOS-Elemente zu kümmern, die nun auf einen separaten peripheren Schaltungschip bewegt wurden, der für die CMOS-Verarbeitung optimiert werden kann. Dies ermöglicht mehr Platz für die peripheren Elemente, die nun zusätzliche Fähigkeiten aufnehmen können, die nicht ohne weiteres aufgenommen werden könnten, wenn sie auf die Ränder desselben Chips beschränkt wären, der das Speicherzellenarray enthält. Die zwei Chips können dann in einer gebondeten Multi-Chip-Speicherschaltung miteinander verbunden werden, wobei das Array auf dem einen Chip mit den peripheren Elementen auf der anderen Speicherschaltung verbunden ist. Obwohl im Folgenden der Fokus auf einer gebondeten Speicherschaltung aus einem Speicherchip und einem peripheren Schaltungschip liegt, können andere Ausführungsformen mehr Chips verwenden, wie z. B. zwei Speicherchips und einen peripheren Schaltungschip.
6A und 6B zeigen eine alternative Anordnung zu der von 5, die unter Verwendung von Wafer-zu-Wafer-Bonden implementiert werden kann, um ein gebondetes Chippaar für das Speichersystem 600 bereitzustellen. 6A zeigt ein Beispiel der peripheren Schaltung, einschließlich Steuerschaltungen, die in einer peripheren Schaltung oder einem Steuerchip 611 ausgebildet ist, die bzw. der mit der Speicherstruktur 602 gekoppelt ist, die in dem Speicherchip 601 ausgebildet ist. Wie bei 502 von 5 kann der Speicherchip 601 mehrere unabhängig zugreifbare Arrays oder „Kacheln“ einschließen. Gemeinsame Komponenten sind ähnlich wie in 5 gekennzeichnet (z. B. 502 ist jetzt 602, 510 ist jetzt 610 usw.). Es ist ersichtlich, dass sich die Systemsteuerschaltung 660, die Zeilensteuerschaltung 620 und die Spaltensteuerschaltung 610 in dem Steuerchip 611 befinden. In einigen Ausführungsformen befinden sich die gesamte oder ein Teil der Spaltensteuerungsschaltlogik 610 und die gesamte oder ein Teil der Zeilensteuerungsschaltlogik 620 auf dem Speicherstrukturchip 601. In einigen Ausführungsformen befindet sich ein Teil der Schaltung in der Systemsteuerlogik 660 auf dem Speicherstrukturchip 601.
Die Systemsteuerlogik 660, die Zeilensteuerschaltung 620 und die Spaltensteuerschaltung 610 können durch einen gemeinsamen Vorgang (z. B. CMOS-Prozess) gebildet werden, sodass das Hinzufügen von Elementen und Funktionalitäten, wie ECC, die eigentlich üblicherweise eher auf einer Speichersteuerung 102 zu finden sind, möglicherweise wenige oder keine zusätzlichen Prozessschritte erfordert (d. h. dieselben Prozessschritte, die zum Herstellen der Steuerung 102 verwendet werden, können auch zum Herstellen der Systemsteuerlogik 660, der Zeilensteuerschaltung 620 und der Spaltensteuerschaltung 610 verwendet werden). Während das Verschieben solcher Schaltungen von einem Chip, wie beispielsweise dem Speicherchip 292, die Anzahl der für die Herstellung eines solchen Chips erforderlichen Schritte reduzieren kann, erfordert das Hinzufügen solcher Steuerschaltungen zu einem Chip, wie dem Steuerchip 611, keine zusätzlichen Prozessschritte.
6A zeigt die Spaltensteuerschaltung 610 auf dem Steuerchip 611, die über elektrische Pfade 606 mit der Speicherstruktur 602 auf dem Speicherchip 601 gekoppelt ist. Zum Beispiel können die elektrischen Pfade 606 eine elektrische Verbindung zwischen dem Spaltendecoder 612, der Treiberschaltung 614 und der Blockauswahl 616 und den Bitleitungen der Speicherstruktur 602 bereitstellen. Die elektrischen Pfade können sich von der Spaltensteuerschaltung 610 im Steuerchip 611 durch Pads auf dem Steuerchip 611 erstrecken, die mit entsprechenden Pads des Speicherstrukturchips 601 verbunden sind, die wiederum mit Bitleitungen der Speicherstruktur 602 verbunden sind. Jede Bitleitung der Speicherstruktur 602 kann einen entsprechenden elektrischen Pfad in den elektrischen Pfaden 606 haben, einschließlich eines Paares gebondeter Pads, das mit der Spaltensteuerschaltung 610 verbunden ist. In ähnlicher Art und Weise ist die Zeilensteuerschaltung 620, einschließlich des Zeilendecoders 622, der Array-Treiber 624 der Blockauswahl 626 und der Leseverstärker 628, über elektrische Pfade 608 mit der Speicherstruktur 602 gekoppelt. Jeder der elektrischen Pfade 608 kann einer Wortleitung, einer Dummy-Wortleitung oder einer Auswahl-Gate-Leitung entsprechen. Zusätzliche elektrische Pfade können auch zwischen Steuerchip 611 und Arraychip 601 bereitgestellt werden.
Für die Zwecke dieses Dokuments kann der Ausdruck „Steuerschaltung“ einen oder mehrere von Steuerung 102, Systemsteuerschaltung 660, Spaltensteuerschaltung 610, Zeilensteuerschaltung 620, einen Mikrocontroller, eine Zustandsmaschine und/oder andere Steuerschaltungen oder andere analoge Schaltungen einschließen, die zur Steuerung eines nichtflüchtigen Speichers verwendet werden. Die Steuerschaltung kann nur Hardware oder eine Kombination aus Hardware und Software (einschließlich Firmware) einschließen. Zum Beispiel ist eine Steuerung, die durch Firmware programmiert ist, um die hierin beschriebenen Funktionen auszuführen, ein Beispiel einer Steuerschaltung. Eine Steuerschaltung kann einen Prozessor, FGA, ASIC, eine integrierte Schaltung oder eine andere Art von Schaltung einschließen.
In der folgenden Erörterung wird das Speicherarray 502/602 der 5 und 6A im Zusammenhang mit einer Kreuzpunktarchitektur erörtert. In einer Kreuzpunktarchitektur verläuft ein erster Satz von leitenden Leitungen oder Drähten, wie beispielsweise Wortleitungen, in einer ersten Richtung relativ zu dem darunterliegenden Substrat und ein zweiter Satz von leitenden Leitungen oder Drähten, wie beispielsweise Bitleitungen, verläuft in einer zweiten Richtung relativ zu dem darunterliegenden Substrat. Die Speicherzellen befinden sich an der Kreuzung der Wortleitungen und Bitleitungen. Die Speicherzellen an diesen Kreuzungspunkten können gemäß einer beliebigen einer Anzahl von Technologien gebildet werden, einschließlich der vorstehend beschriebenen. Die folgende Erörterung konzentriert sich hauptsächlich auf Ausführungsformen, die auf einer Kreuzpunktarchitektur unter Verwendung von MRAM-Speicherzellen basieren.
6B ist ein Blockdiagramm, das weitere Details zur Anordnung einer Ausführungsform der integrierten Speicherbaugruppe des Paars gebondeter Chips 600 zeigt. Der Speicherchip 601 enthält eine Ebene oder ein Array 602 von Speicherzellen. Der Speicherchip 601 kann zusätzliche Ebenen oder Arrays aufweisen. Eine repräsentative Bitleitung (BL) und repräsentative Wortleitung (WL) 666 ist für jede Ebene oder jedes Array 602 dargestellt. Es kann Tausende oder Zehntausende solcher Bitleitungen pro Ebene oder Array 602 geben. In einer Ausführungsform stellt ein Array oder eine Ebene eine Gruppe von verbundenen Speicherzellen dar, die einen gemeinsamen Satz von ununterbrochenen Wortleitungen und ununterbrochenen Bitleitungen teilen.
Der Steuerchip 611 schließt eine Reihe von Bitleitungstreibern 614 ein. Jeder Bitleitungstreiber 614 ist mit einer Bitleitung verbunden oder kann in einigen Ausführungsformen mit mehreren Bitleitungen verbunden sein. Der Steuerchip 611 schließt eine Reihe von Wortleitungstreibern 624(1) - 624(n) ein. Die Wortleitungstreiber 660 sind eingerichtet, um Spannungen an den Wortleitungen bereitzustellen. In diesem Beispiel gibt es „n“ Wortleitungen pro Array oder Ebene von Speicherzellen. Wenn der Speichervorgang ein Programm oder ein Lesevorgang ist, wird in einer Ausführungsform eine Wortleitung innerhalb des ausgewählten Blocks für den Speichervorgang ausgewählt. Falls der Speichervorgang ein Löschen ist, werden in einer Ausführungsform alle Wortleitungen innerhalb des ausgewählten Blocks zum Löschen ausgewählt. Die Wortleitungstreiber 660 stellen den Wortleitungen im Speicherchip 601 Spannungen bereit. Wie vorstehend in Bezug auf 6A erörtert, kann der Steuerchip 611 auch Ladungspumpen, Spannungsgeneratoren und dergleichen einschließen, die nicht in 6B dargestellt werden, und die verwendet werden können, um Spannungen für die Wortleitungstreiber 660 und/oder die Bitleitungstreiber 614 bereitzustellen.
Der Speicherchip 601 weist eine Reihe von Bondpads 670a, 670b auf einer ersten Hauptfläche 682 des Speicherchips 601 auf. Es können „n“ Bondpads 670a vorhanden sein, um Spannungen von entsprechenden „n“ Wortleitungstreibern 624(1) bis 624(n) zu empfangen. Für jede dem Array 602 zugeordnete Bitleitung kann ein Bondpad 670b vorhanden sein. Die Referenznummer 670 wird verwendet, um allgemein auf die Bondpads auf der Hauptfläche 682 Bezug zu nehmen.
In einigen Ausführungsformen werden jedes Datenbit und jedes Paritätsbit eines Codeworts durch ein anderes Paar Bondpads 670b, 674b übertragen. Die Bits des Codeworts können parallel über die Bondpadpaare 670b, 674b übertragen werden. Dies sorgt im Vergleich zu beispielsweise der Übertragung von Daten zwischen der Speichersteuerung 102 und der integrierten Speicheranordnung 600 für eine sehr effiziente Datenübertragung. Zum Beispiel kann der Datenbus zwischen der Speichersteuerung 102 und der integrierten Speicheranordnung 600 dafür sorgen, dass zum Beispiel acht, sechzehn oder vielleicht 32 Bits parallel übertragen werden. Der Datenbus zwischen der Speichersteuerung 102 und der integrierten Speicheranordnung 600 ist jedoch nicht auf diese Beispiele beschränkt.
Der Steuerchip 611 weist eine Reihe von Bondpads 674a, 674b auf einer ersten Hauptfläche 684 des Steuerchips 611 auf. Es können „n“ Bondpads 674a vorhanden sein, um Spannungen von entsprechenden „n“ Wortleitungstreibern 624(1) - 624(n) an den Speicherchip 601 zu liefern. Für jede dem Array 602 zugeordnete Bitleitung kann ein Bondpad 674b vorhanden sein. Die Referenznummer 674 wird verwendet, um allgemein auf die Bondpads auf der Hauptfläche 682 Bezug zu nehmen. Es ist zu beachten, dass es die Bondpadpaare 670a/674a und die Bondpadpaare 670b/674b geben kann. In einigen Ausführungsformen sind die Bondpads 670 bzw. 674 Flip-Chip-Bondpads.
Bei einer Ausführungsform entspricht das Muster der Bondpads 670 dem Muster der Bondpads 674. Die Bondpads 670 sind mit den Bondpads 674 gebondet (z. B. Flip-Chipgebondet). Somit koppeln die Bondpads 670, 674 den Speicherchip 601 elektrisch und physisch mit dem Steuerchip 611. Außerdem ermöglichen die Bondpads 670, 674 eine interne Signalübertragung zwischen dem Speicherchip 601 und dem Steuerchip 611. Somit sind der Speicherchip 601 und der Steuerchip 611 mit Bondpads miteinander gebondet. Obwohl 6A einen Steuerchip 611 darstellt, der mit einem Speicherchip 601 gebondet ist, ist bei einer anderen Ausführungsform ein Steuerchip 611 mit mehreren Speicherchips 601 gebondet.
Mit „interner Signalübertragung“ ist hierin die Signalübertragung zwischen dem Steuerchip 611 und dem Speicherchip 601 gemeint. Die interne Signalübertragung ermöglicht es der Schaltung auf dem Steuerchip 611, die Speichervorgänge im Speicherchip 601 zu steuern. Daher können die Bondpads 670, 674 zur Speichervorgang-Signalübertragung verwendet werden. Hierin bezieht sich „Speichervorgang-Signalübertragung“ auf alle Signale, die auf einen Speichervorgang in einem Speicherchip 601 Bezug nehmen. Eine Speichervorgang-Signalübertragung könnte das Bereitstellen einer Spannung, das Bereitstellen eines Stroms, das Empfangen einer Spannung, das Empfangen eines Stroms, das Abtasten einer Spannung und/oder das Abtasten eines Stroms einschließen, ist aber nicht darauf beschränkt.
Die Bondpads 670, 674 können zum Beispiel aus Kupfer, Aluminium und Legierungen davon gebildet sein. Zwischen den Bondpads 670, 674 und den Hauptflächen (682, 684) kann sich eine Auskleidung befinden. Die Auskleidung kann beispielsweise aus einem Titan-/Titannitrid-Stapel gebildet sein. Die Bondpads 670, 674 und die Auskleidung können durch Aufdampfen und/oder Plattieren aufgebracht sein. Die Bondpads und die Auskleidungen zusammen können eine Dicke von 720 nm aufweisen, obwohl diese Dicke in weiteren Ausführungsformen größer oder kleiner sein kann.
Metallverbindungen und/oder Durchkontaktierungen können verwendet werden, um verschiedene Elemente in den Chips elektrisch mit den Bondpads 670, 674 zu verbinden. Dargestellt sind mehrere leitende Pfade, die mit Metallzwischenverbindungen und/oder Durchkontaktierungen implementiert sein können. Zum Beispiel kann ein Leseverstärker durch den Pfad 664 elektrisch mit dem Bondpad 674b verbunden sein. In Bezug auf 6A können die elektrischen Pfade 606 dem Pfad 664, den Bondpads 674b und den Bondpads 670b entsprechen. Es kann Tausende solcher Leseverstärker, Pfade und Bondpads geben. Es ist zu beachten, dass die BL nicht notwendigerweise eine direkte Verbindung zum Bondpad 670b herstellt. Die Wortleitungstreiber 660 können durch Pfade 662 elektrisch mit den Bondpads 674a verbunden sein. In Bezug auf 6A können die elektrischen Pfade 608 dem Pfad 662, den Bondpads 674a und den Bondpads 670a entsprechen. Es ist zu beachten, dass die Pfade 662 einen separaten leitenden Pfad für jeden Wortleitungstreiber 624(1) - 624(n) aufweisen können. Ebenso kann es für jeden Wortleitungstreiber 624(1) - 624(n) einen separaten Bondpad 674a geben. Die Wortleitungen in Block 2 des Speicherchips 601 können über Pfade 664 elektrisch mit den Bondpads 670a verbunden sein. In 6B gibt es „n“ Pfade 664 für entsprechende „n“ Wortleitungen in einem Block. Für jeden Pfad 664 kann ein separates Paar Bondpads 670a, 674a vorhanden sein.
In Bezug auf 5 können die On-Chip-Steuerschaltungen von 6A auch zusätzliche Funktionalitäten innerhalb ihrer Logikelemente einschließen, sowohl allgemeinere Fähigkeiten, die in der Regel in der Speichersteuerung 102 zu finden sind, als auch einige CPU-Funktionen, aber auch anwendungsspezifische Merkmale.
Im Folgenden können die Systemsteuerlogik 560/660, die Spaltensteuerschaltungen 510/610, die Zeilensteuerschaltungen 520/620 und/oder die Steuerung 102 (oder äquivalent funktionierende Schaltungen), in Kombination mit allen oder einer Teilmenge der anderen Schaltungen, die in 5 oder auf dem Steuerchip 611 in 6A und ähnlichen Elementen in 5 dargestellt sind, als Teil der einen oder mehreren Steuerschaltungen betrachten werden, welche die hierin beschriebenen Funktionen ausführen. Die Steuerschaltungen können nur Hardware oder eine Kombination aus Hardware und Software (einschließlich Firmware) einschließen. Zum Beispiel ist eine Steuerung, die durch Firmware programmiert ist, um die hierin beschriebenen Funktionen auszuführen, ein Beispiel einer Steuerschaltung. Eine Steuerschaltung kann einen Prozessor, FGA, ASIC, eine integrierte Schaltung oder eine andere Art von Schaltung einschließen.
In der folgenden Erörterung wird das Speicherarray 502/602 von 5 und 6A hauptsächlich im Kontext einer Kreuzungspunktarchitektur erörtert, obwohl ein großer Teil der Erörterung allgemeiner angewendet werden kann. In einer Kreuzpunktarchitektur verläuft ein erster Satz von leitenden Leitungen oder Drähten, wie beispielsweise Wortleitungen, in einer ersten Richtung relativ zu dem darunterliegenden Substrat und ein zweiter Satz von leitenden Leitungen oder Drähten, wie beispielsweise Bitleitungen, verläuft in einer zweiten Richtung relativ zu dem darunterliegenden Substrat. Die Speicherzellen befinden sich an der Kreuzung der Wortleitungen und Bitleitungen. Die Speicherzellen an diesen Kreuzungspunkten können gemäß einer beliebigen einer Anzahl von Technologien gebildet werden, einschließlich der vorstehend beschriebenen. Die folgende Erörterung konzentriert sich hauptsächlich auf Ausführungsformen, die auf einer Kreuzpunktarchitektur unter Verwendung von MRAM-Speicherzellen basieren.
7A stellt eine Ausführungsform eines Abschnitts eines Speicherarrays dar, das eine Kreuzpunktarchitektur in einer Schrägansicht bildet. Das Speicherarray 502/602 von 7A ist ein Beispiel einer Implementierung für das Speicherarray 502 in 5 oder 602 in 6A, wobei ein Speicherchip mehrere solcher Arraystrukturen einschließen kann. Die Bitleitungen BL₁-BL₅ sind in einer ersten Richtung relativ zu einem darunterliegenden Substrat (nicht dargestellt) angeordnet (dargestellt als in die Seite hineinlaufend) und die Wortleitungen WL₁-WL₅ sind in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet. 7A ist ein Beispiel einer horizontalen Kreuzpunktstruktur, bei der die Wortleitungen WL₁-WL₅ und BL₁-BL₅ beide in einer horizontalen Richtung relativ zum Substrat verlaufen, während die Speicherzellen, von denen zwei mit 701 bezeichnet sind, so ausgerichtet sind, dass der Strom in vertikaler Richtung durch eine Speicherzelle fließt (wie durch I_cell gezeigt). In einem Speicherarray mit zusätzlichen Schichten von Speicherzellen wie unten in Bezug auf 7D erörtert, gäbe es entsprechende zusätzliche Schichten von Bitleitungen und Wortleitungen.
Wie in 7A dargestellt, schließt das Speicherarray 502/602 eine Vielzahl von Speicherzellen 701 ein. Die Speicherzellen 701 können wiederbeschreibbare Speicherzellen einschließen, wie sie unter Verwendung von ReRAM, MRAM, PCM oder anderem Material mit einem programmierbaren Widerstand implementiert werden können. Die folgende Erörterung konzentriert sich auf MRAM-Speicherzellen, obwohl ein großer Teil der Erörterung allgemeiner angewendet werden kann. Der Strom in den Speicherzellen der ersten Speicherebene ist als nach oben fließend dargestellt, wie durch den Pfeil I_cell angegeben, jedoch kann Strom in beide Richtungen fließen, wie nachfolgend näher erläutert wird.
7B und 7C zeigen jeweils Seitenansichten und Draufsichten der Kreuzpunktstruktur in 7A. Die Seitenansicht von 7B zeigt einen unteren Draht oder eine Wortleitung WL₁ und die oberen Drähte oder Bitleitungen BL₁-BL_n. Am Kreuzungspunkt zwischen jedem oberen und unteren Draht befindet sich eine MRAM-Speicherzelle 1201, obwohl auch PCM, ReRAM oder andere Technologien verwendet werden können. 7C ist eine Draufsicht, die Kreuzpunktstruktur für M untere Drähte WL₁-WL_M und N obere Drähte BL₁-BL_N veranschaulicht. In einer binären Ausführungsform kann die MRAM-Zelle an jedem Kreuzungspunkt in einen von mindestens zwei Widerstandszuständen programmiert werden: High und Low. Detailliertere Ausführungsformen für eine MRAM-Speicherzellengestaltung und Techniken zu ihrer Programmierung sind nachstehend angegeben.
Das Kreuzpunktarray von 7A veranschaulicht eine Ausführungsform mit einer Schicht von Wortleitungen und Bitleitungen, wobei das MRAM oder andere Speicherzellen an der Schnittstelle der zwei Sätze von Leiterbahnen angeordnet sind. Um die Speicherdichte eines Speicherchips zu erhöhen, können mehrere Schichten solcher Speicherzellen und leitenden Leitungen gebildet werden. Ein 2-Schicht-Beispiel ist in 7D veranschaulicht.
7D stellt eine Ausführungsform eines Abschnitts eines zweistufigen Speicherarrays dar, das in einer Schrägansicht eine Kreuzpunktarchitektur bildet. Wie in 7A zeigt 7D eine erste Schicht 718 von Speicherzellen 701 eines Arrays 502/602, die an den Kreuzungspunkten der ersten Schicht von Wortleitungen WL_1,1-WL_1,4 und Bitleitungen BL₁-BL₅ verbunden sind. Oberhalb der Bitleitungen BL₁-BL₅ und zwischen diesen Bitleitungen und einem zweiten Satz von Wortleitungen WL_2,1-WL_2,4 ist eine zweite Lage von Speicherzellen 720 gebildet. Obwohl 7D zwei Schichten 718 und 720 von Speicherzellen zeigt, kann die Struktur durch zusätzliche abwechselnde Schichten von Wortleitungen und Bitleitungen nach oben erweitert werden. Abhängig von der Ausführungsform können die Wortleitungen und Bitleitungen des Arrays von 7D für Lese- oder Programmieroperationen vorgespannt werden, sodass Strom in jeder Schicht von der Wortleitungsschicht zur Bitleitungsschicht oder umgekehrt fließt. Die beiden Schichten können so strukturiert sein, dass der Strom für einen bestimmten Vorgang in jeder Schicht in die gleiche Richtung fließt oder dass der Strom in entgegengesetzte Richtungen fließt.
Die Verwendung einer Kreuzpunktarchitektur ermöglicht Arrays mit einer kleinen Grundfläche, und mehrere solcher Arrays können auf einem einzigen Chip gebildet werden. Die Speicherzellen, die an jedem Kreuzungspunkt ausgebildet sind, können vom resistiven Typ Speicherzellen sein, wobei Datenwerte als unterschiedliche Widerstandspegel codiert sind. Abhängig von der Ausführungsform können die Speicherzellen binär sein, entweder mit einem niederohmigen Zustand oder einem hochohmigen Zustand, oder Multilevel-Zellen (MLCs), die einen zusätzlichen Widerstand zwischen dem niederohmigen Zustand und dem hochohmigen Zustand aufweisen können. Die hier beschriebenen Kreuzpunktarrays können als Speicherchip 292 von 4 verwendet werden, um den lokalen Speicher 106 zu ersetzen, oder beides. Speicherzellen vom resistiven Typ können gemäß vielen der oben genannten Technologien gebildet werden, wie ReRAM, FeRAM, PCM oder MRAM. Die folgende Erörterung wird hauptsächlich im Zusammenhang mit Speicherarrays dargestellt, die eine Kreuzpunktarchitektur mit binärwertigen MRAM-Speicherzellen verwenden, obwohl ein großer Teil der Erörterung allgemeiner anwendbar ist.
8A und 8B veranschaulichen eine Ausführungsform für die Struktur einer MRAM-Speicherzelle. In 8A ist eine Spannung, die über der Speicherzelle zwischen der entsprechenden Wortleitung und Bitleitung der Speicherzelle anliegt, als Spannungsquelle V_app 813 dargestellt. Die Speicherzelle schließt eine untere Elektrode 801, ein Paar magnetischer Schichten (Referenzschicht 803 und freie Schicht 807), die durch eine Trenn- oder Tunnelschicht aus in diesem Beispiel Magnesiumoxid (MgO) 805 getrennt sind, und dann eine obere Elektrode 811, die von der freien Schicht 807 durch einen Abstandhalter 809 getrennt ist, ein. Der Zustand der Speicherzelle basiert auf der relativen Ausrichtung der Magnetisierungen der Referenzschicht 803 und der freien Schicht 807: wenn die beiden Schichten in der gleichen Richtung magnetisiert sind, befindet sich die Speicherzelle in einem parallelen (P) niederohmigen Zustand (LRS); und wenn sie die entgegengesetzte Ausrichtung aufweisen, befindet sich die Speicherzelle in einem antiparallelen (AP) Zustand mit hohem Widerstand (HRS). Eine MLC-Ausführungsform würde zusätzliche Zwischenzustände einschließen. Die Orientierung der Referenzschicht 803 ist fest und im Beispiel von 15 nach oben orientiert. Die Referenzschicht 803 ist auch als Fixed Layer oder Pinned Layer bekannt.
Daten werden in eine MRAM-Speicherzelle geschrieben, indem die freie Schicht 807 so programmiert wird, dass sie entweder die gleiche Orientierung oder die entgegengesetzte Orientierung aufweist. Die Referenzschicht 803 ist so ausgebildet, dass sie beim Programmieren der freien Schicht 807 ihre Orientierung beibehält. Die Referenzschicht 803 kann einen komplizierteren Aufbau aufweisen, der synthetische antiferromagnetische Schichten und zusätzliche Referenzschichten einschließt. Der Einfachheit halber wird in den Figuren und der Erörterung auf diese zusätzlichen Schichten verzichtet und sich nur auf die feste magnetische Schicht konzentriert, die hauptsächlich für den Tunnelmagnetwiderstand in der Zelle verantwortlich ist.
In der Ausführungsform von 8B wird ein Ansatz mit erzwungenem Strom verwendet, um auf die MRAM-Zelle zuzugreifen. Der Ansatz mit erzwungenem Strom kann verwendet werden, um die MRAM-Zelle zu lesen oder zu schreiben. Bei dem Ansatz mit erzwungenem Strom wird durch eine Stromquelle 823 ein Zugriffsstrom (z. B. I_read I_write) durch die untere Elektrode 801 getrieben. Die Stromquelle 823 ist ein Teil der Treiberschaltung für die untere Elektrode 801. Eine Spannung (z. B. V_select) wird an die obere Elektrode 811 angelegt. Dabei werden hierin die Begriffe „Lesestrom“ (I_read) und „Schreibstrom“ (I_write) in Verbindung mit Zugriffsströmen verwendet, die durch MRAM-Zellen getrieben werden. Ein Schreibstrom ist ein Strom, der durch eine erste leitende Leitung (z. B. Wortleitung) getrieben wird, die in Kombination mit einer Spannung, die an eine zweite leitende Leitung (z. B. Bitleitung) angelegt wird, den Zustand der MRAM-Zelle ändern wird. Ein Schreibstrom, der in eine Richtung durch die MRAM-Zelle fließt, ändert eine MRAM-Zelle im AP-Zustand vom AP-Zustand in den P-Zustand. Ein Schreibstrom, der in der anderen Richtung durch die MRAM-Zelle fließt, ändert eine MRAM-Zelle im P-Zustand vom P-Zustand in den AP-Zustand. Im Allgemeinen ändert ein Lesestrom den Zustand einer MRAM-Zelle nicht vom P-Zustand in den AP-Zustand oder vom AP-Zustand in den P-Zustand, wenn er für eine begrenzte Zeit, wie weniger als 30 ns, angelegt wird.
Wie hierin definiert, kann der Zugriffsstrom eine positive Größe oder eine negative Größe haben. Ein Zugriffsstrom mit positiver Größe, der an einem gegebenen Punkt durch eine erste leitende Leitung (z. B. Wortleitung) getrieben wird, fließt in die entgegengesetzte Richtung wie ein Zugriffsstrom mit negativer Größe, der an dem gegebenen Punkt durch die erste leitende Leitung getrieben wird. Der Zugriffsstrom kann also in beide Richtungen durch die MRAM-Zelle fließen, abhängig davon, ob der Zugriffsstrom als eine positive oder als eine negative Größe aufweisend definiert ist. In einer Ausführungsform wird die MRAM-Zelle gelesen, indem zum Beispiel 0 V an die obere Elektrode 811 angelegt werden, während ein Strom von zum Beispiel 15 Mikroampere (µA) durch die untere Elektrode 801 getrieben wird. Dieser Lesestrom fließt von der unteren Elektrode 801 zur oberen Elektrode 811. In einer Ausführungsform wird die MRAM-Zelle vom AP-Zustand in den P-Zustand geschrieben, indem zum Beispiel 3 V an die obere Elektrode 811 angelegt werden, während ein Schreibstrom von zum Beispiel -30 µA durch die untere Elektrode 801 getrieben wird. Dieser Schreibstrom fließt von der oberen Elektrode 811 zur unteren Elektrode 801. In einer Ausführungsform wird die MRAM-Zelle vom P-Zustand in den AP-Zustand geschrieben, indem zum Beispiel 0 V an die obere Elektrode 811 angelegt werden, während ein Strom von zum Beispiel 30 µA durch die untere Elektrode 801 getrieben wird. Dieser Schreibstrom fließt von der unteren Elektrode 801 zur oberen Elektrode 811.
9 veranschaulicht detaillierter eine Ausführungsform für eine MRAM-Speicherzellengestaltung, wie sie in einem Kreuzpunktarray implementiert wäre. Wenn sie in einem Kreuzpunktarray angeordnet sind, sind die oberen und unteren Elektroden der MRAM-Speicherzellen zwei der benachbarten Schichten von Drähten des Arrays, zum Beispiel die oberen und unteren Drähte des Zweiebenen- oder Zweideckarrays. In der hier gezeigten Ausführungsform ist die untere Elektrode die Wortleitung (WL) 901 und die obere Elektrode die Bitleitung (BL) 911 der Speicherzelle, aber diese können in einigen Ausführungsformen durch Umkehrung der Ausrichtung des Speicherelements umgekehrt werden. Zwischen der Wortleitung 901 und der Bitleitung 911 befinden sich die Referenzschicht 903 und die freie Schicht 907, die wiederum von der MgO-Barriere 905 getrennt sind. In der in 9 gezeigten Ausführungsform wird auch eine MgO-Kappe 908 auf der freien Schicht 907 gebildet, und ein leitfähiger Abstandhalter 909 wird zwischen der Bitleitung 911 und der MgO-Kappe 908 gebildet. Die Referenzschicht 903 ist von der Wortleitung 901 durch einen weiteren leitfähigen Abstandhalter 902 getrennt. Auf jeder Seite der Speicherzellenstruktur befindet sich eine Auskleidung 921 und 923, wobei diese Teil derselben Struktur sein können, aber im Querschnitt von 9 getrennt erscheinen. Zu beiden Seiten der Auskleidung 921 ist 923 ein Teil des Füllmaterials 925, 927 gezeigt, das zum Füllen der ansonsten leeren Bereiche der Kreuzpunktstruktur verwendet wird.
In Bezug auf die Freischichtgestaltung 907 schließen Ausführungsformen CoFe- oder CoFeB-Legierung mit einer Dicke in der Größenordnung von ~1-2 nm ein, wobei eine Ir-Schicht in die freie Schicht nahe der MgO-Barriere 905 eingestreut sein kann und die freie Schicht 907 mit Ta, W oder Mo dotiert sein kann. Ausführungsformen für die Referenzschicht 903 können eine Doppelschicht aus CoFeB und eine CoPt-Multischicht einschließen, die mit einem Ir- oder Ru-Abstandhalter 902 gekoppelt ist. Die MgO-Kappe 908 ist optional, kann jedoch verwendet werden, um die Anisotropie der freien Schicht 907 zu erhöhen. Bei den leitfähigen Abstandhaltern kann es sich unter anderem um leitfähige Metalle wie Ta, W, Ru, CN, TiN und TaN handeln.
Um einen in einem MRAM gespeicherten Datenzustand zu erfassen, wird eine Spannung über die Speicherzelle angelegt, wie durch V_app dargestellt, um ihren Widerstandszustand zu bestimmen. Zum Lesen einer MRAM-Speicherzelle kann die Spannungsdifferenz V_app in jede Richtung angelegt werden; MRAM-Speicherzellen weisen jedoch eine Direktionalität auf, weshalb unter Umständen ein Lesen in einer Richtung gegenüber der anderen bevorzugt ist. Zum Beispiel kann die optimale Stromamplitude zum Schreiben eines Bits in AP (hochohmiger Zustand, HRS) um etwa 20 % größer sein als die zum Schreiben in P (niederohmiger Zustand), so dass die Bitfehlerrate (Lesestörung) weniger wahrscheinlich ist, wenn in AP (2AP) gelesen wird. Einige dieser Umstände und die daraus resultierende Direktionalität eines Lesevorgangs werden nachstehend erörtert. Die Direktionalität der Vorspannung geht insbesondere in einige Ausführungsformen für die Programmierung von MRAM-Speicherzellen ein, wie weiter in Bezug auf 10A und 10B erörtert wird.
Die folgende Erörterung wird hauptsächlich in Bezug auf eine MRAM-Speicherzelle mit senkrechtem Spintransferdrehmoment erörtert, wobei die freie Schicht 807/907 von 8 und 9 eine umschaltbare Magnetisierungsrichtung aufweist, die senkrecht zur Ebene der freien Schicht ist. Spin-Transfer-Torque („STT“) ist ein Effekt, bei dem die Orientierung einer magnetischen Schicht in einem magnetischen Tunnelkontakt unter Verwendung eines spinpolarisierten Stroms modifiziert werden kann. Ladungsträger (wie etwa Elektronen) haben eine Eigenschaft, die als Spin bekannt ist, wobei es sich um eine geringe Menge an Drehimpuls handelt, der intrinsisch für den Träger ist. Ein elektrischer Strom ist im Allgemeinen unpolarisiert (z. B. besteht er aus 50 % Spin-up- und 50 % Spin-down-Elektronen). Ein spinpolarisierter Strom ist einer mit mehr Elektronen mit einem der Spins (z. B. einer Mehrzahl von Spin-up-Elektronen oder einer Mehrzahl von Spin-down-Elektronen). Durch Leiten eines Stroms durch eine dicke magnetische Schicht (die Referenzschicht) kann ein spinpolarisierter Strom erzeugt werden. Wenn dieser spinpolarisierte Strom in eine zweite magnetische Schicht geleitet wird (die freie Schicht), kann ein Drehimpuls auf diese zweite magnetische Schicht übertragen werden, wodurch die Magnetisierungsrichtung der zweiten magnetischen Schicht geändert wird. Dies wird als Spin-Transfer-Torque bzw. Spin-Übertragungsdrehmoment bezeichnet. 10A und 10B veranschaulichen die Verwendung des Spintransferdrehmoments zum Programmieren oder Schreiben in den MRAM-Speicher. Ein Spin-Transfer-Torque-Speicher mit wahlfreiem Zugriff (STT-MRAM) hat gegenüber anderen MRAM-Varianten die Vorteile eines geringeren Stromverbrauchs und einer besseren Skalierbarkeit. Im Vergleich zu anderen MRAM-Implementierungen erfordert die STT-Schalttechnik eine relativ geringe Leistung, beseitigt praktisch das Problem benachbarter Bitstörungen und weist eine günstigere Skalierung für höhere Speicherzellendichten (reduzierte MRAM-Zellengröße) auf. Letzteres begünstigt auch STT-MRAM, bei dem die Magnetisierungen der freien und der Referenzschicht senkrecht zu der Filmebene und nicht in der Ebene orientiert sind.
Da sich das STT-Phänomen leichter in Form von Elektronenverhalten beschreiben lässt, werden die 10A und 10B und ihre Erörterung als Elektronenstrom angegeben, wobei die Richtung des Schreibstroms als Richtung des Elektronenflusses definiert ist. Daher nimmt der Begriff „Schreibstrom“ in Bezug auf die 10A und 10B auf einen Elektronenstrom Bezug. Da Elektronen negativ geladen sind, wird der Elektronenstrom entgegengesetzt zu dem herkömmlich definierten Strom sein, so dass ein Elektronenstrom von einem niedrigeren Spannungsniveau zu einem höheren Spannungsniveau statt des herkömmlichen Stromflusses von einem höheren Spannungsniveau zu einem niedrigeren Spannungsniveau fließt.
10A und 10B veranschaulichen das Schreiben einer MRAM-Speicherzelle unter Verwendung des STT-Mechanismus, der eine vereinfachte schematische Darstellung eines Beispiels einer STT-schaltenden MRAM-Speicherzelle 1000 zeigt, in der sowohl die Referenz- als auch die Freischichtmagnetisierung in der senkrechten Richtung sind. Die Speicherzelle 1000 schließt einen magnetischer Tunnelkontakt (MTJ) 1002 ein, der eine obere ferromagnetische Schicht 1010, eine untere ferromagnetische Schicht 1012 und eine Tunnelbarriere (TB) 1014 als Isolierschicht zwischen den beiden ferromagnetischen Schichten aufweist. In diesem Beispiel ist die obere ferromagnetische Schicht 1010 die freie Schicht FL, und die Richtung ihrer Magnetisierung kann umgekehrt werden. Die untere ferromagnetische Schicht 1012 ist die Referenz (oder feste) Schicht PL, und die Richtung ihrer Magnetisierung kann nicht umgekehrt werden. Wenn die Magnetisierung in der freien Schicht 1010 parallel zur Magnetisierung in der Referenzschicht RL 1012 verläuft, ist der Widerstand über der Speicherzelle 1000 relativ gering. Wenn die Magnetisierung in der freien Schicht FL 1010 antiparallel zur Magnetisierung in der Referenzschicht RL 1012 ist, ist der Widerstand über der Speicherzelle 1000 relativ hoch. Die Daten („0“ oder „1“) in der Speicherzelle 1000 werden durch Messen des Widerstands der Speicherzelle 1000 gelesen. In diesem Zusammenhang werden die elektrischen Leiter 1006/1008, die an der Speicherzelle 1000 angeschlossen sind, zum Auslesen der MRAM-Daten verwendet. Durch die Prozess- und Schaltungsgestaltung bleiben sowohl die parallele als auch die antiparallele Konfiguration im Ruhezustand und/oder während eines Lesevorgangs (bei ausreichend geringem Lesestrom) stabil.
Für sowohl die Referenzschicht RL 1012 als auch die freie Schicht FL 1010 ist die Richtung der Magnetisierung die senkrechte Richtung (d. h. senkrecht zu der Ebene, die durch die freie Schicht definiert wird, und senkrecht zu der Ebene, die durch die Referenzschicht definiert wird). Beispielsweise zeigen 10A und 10B, dass die Magnetisierungsrichtung der Referenzschicht RL 1012 nach oben ist und die Magnetisierungsrichtung der freien Schicht FL 1010 zwischen nach oben und nach unten umschaltbar ist, was wiederum senkrecht zu der Ebene ist.
In einer Ausführungsform besteht die Tunnelbarriere 1014 aus Magnesiumoxid (MgO); jedoch können auch andere Materialien verwendet werden. Die freie Schicht 1010 ist ein ferromagnetisches Metall, das die Fähigkeit besitzt, seine Magnetisierungsrichtung zu ändern/umzukehren. Mehrfachschichten auf Basis von Übergangsmetallen wie Co, Fe und deren Legierungen können zum Bilden der freien Schicht 1010 verwendet werden. In einer Ausführungsform weist die freie Schicht 1010 eine Legierung aus Kobalt, Eisen und Bor auf. Bei der Referenzschicht 1012 kann es sich um viele verschiedene Arten von Materialien handeln, einschließlich (aber nicht beschränkt auf) Mehrfachschichten aus Kobalt und Platin bzw. einer Legierung aus Kobalt und Eisen.
Um den Bitwert der MRAM-Zelle „einzustellen“ (d. h. die Richtung der Magnetisierung der freien Schicht zu wählen), wird ein elektrischer Schreibstrom 1050 von dem Leiter 1008 zu dem Leiter 1006 angelegt, wie in 10A dargestellt. Um den Elektronenschreibstrom 1050 zu erzeugen, wird der obere Leiter 1006 aufgrund der negativen Ladung des Elektrons auf einen höheren Spannungspegel gelegt als der untere Leiter 1008. Die Elektronen in dem Schreibstrom 1050 werden beim Durchlaufen der Referenzschicht 1012 spinpolarisiert, da die Referenzschicht 1012 ein ferromagnetisches Metall ist. Wenn sich die spinpolarisierten Elektronen durch die Tunnelbarriere 1014 bewegen, kann die Erhaltung des Drehimpulses dazu führen, dass sowohl der freien Schicht 1010 als auch der Referenzschicht 1012 ein Drehmoment vermittelt wird, aber dieses Drehmoment ist (absichtlich) nicht ausreichend, um die Magnetisierungsrichtung der Referenzschicht 1012 zu beeinflussen. Im Gegensatz dazu ist dieses Spin-Transfer-Drehmoment (absichtlich) ausreichend, um die Magnetisierungsorientierung in der freien Schicht 1010 so zu verändern, dass sie parallel (P) zu derjenigen der Referenzschicht 1012 wird, wenn die anfängliche Magnetisierungsorientierung der freien Schicht 1010 antiparallel (AP) zu der Referenzschicht 1012 war, was als an Schreibvorgang antiparallel-zu-parallel (AP2P) bezeichnet wird. Die parallelen Magnetisierungen bleiben dann vor und nach dem Abschalten des Schreibstroms stabil.
Im Gegensatz dazu kann, wenn die Magnetisierungen der freien Schicht 1010 und der Referenzschicht 1012 anfänglich parallel sind, die Magnetisierung der freien Schicht 1010 geschaltet werden, sodass sie antiparallel zu der Referenzschicht 1012 wird, indem ein Elektronenschreibstrom in entgegengesetzter Richtung zu dem oben genannten Fall angelegt wird. Zum Beispiel wird ein Elektronenschreibstrom 1052 von Leiter 1006 an Leiter 1008 angelegt, wie in 10B dargestellt, indem der höhere Spannungspegel auf den niedrigeren Leiter 1008 gelegt wird. Dies schreibt eine freie Schicht 1010 in einem P-Zustand in einen AP-Zustand, der als Parallel-zu-Antiparallel-Schreiben (P2AP) bezeichnet wird. Somit kann über die gleiche STT-Physik die Richtung der Magnetisierung der freien Schicht 1010 durch gezielte Wahl der Elektronenschreibstromrichtung (Polarität) deterministisch auf eine von zwei stabilen Orientierungen eingestellt werden.
Die Daten („0“ oder „1“) in der Speicherzelle 1000 können durch Messen des Widerstands der Speicherzelle 1000 gelesen werden. Ein geringer Widerstand stellt typischerweise ein „0“-Bit dar, und ein hoher Widerstand stellt typischerweise ein „1“-Bit dar, obwohl gelegentlich die andere Vereinbarung auftritt. Ein Lesestrom kann über die Speicherzelle (z. B. über den magnetischen Tunnelkontakt 1002) angelegt werden, indem ein Elektronenlesestrom von Leiter 1008 an Leiter 1006 angelegt wird, der wie für 1050 in 10A gezeigt fließt (die „AP2P-Richtung“); alternativ kann der Elektronenlesestrom von Leiter 1006 an Leiter 1008 angelegt werden, der wie für 1052 in 10B (die „P2AP-Richtung“) gezeigt fließt. Bei einem Lesevorgang kann dies, wenn der Elektronenschreibstrom zu hoch ist, in einer Speicherzelle gespeicherte Daten stören und ihren Zustand ändern. Wenn zum Beispiel der Elektronenlesestrom die P2AP-Richtung von 10B verwendet, kann ein zu hoher Strom- oder Spannungspegel beliebige Speicherzellen im P-Zustand mit niedrigem Widerstand in den AP-Zustand mit hohem Widerstand schalten. Folglich kann, obwohl die MRAM-Speicherzelle in beiden Richtungen gelesen werden kann, die Richtungseigenschaft des Schreibvorgangs in verschiedenen Ausführungsformen eine Leserichtung gegenüber der anderen bevorzugen, wie etwa, wenn der erforderliche Schreibstrom höher ist; z. B. P2AP, damit das Lesen in dieser Richtung zu einer geringeren BER (Lesestörungen) führen kann.
Obwohl die Erörterung von 10A und 10B im Zusammenhang mit Elektronenstrom für die Lese- und Schreibströme erfolgte, wird die nachfolgende Erörterung im Zusammenhang mit herkömmlichem Strom erfolgen, sofern nicht anders angegeben.
Egal ob ausgewählte Speicherzellen in den Arraystrukturen der 7A-7D ausgelesen oder beschrieben werden sollen, die Bitleitung und die Wortleitung, die einer ausgewählten Speicherzelle (Bit) entsprechen, werden vorgespannt, um eine Spannung über die ausgewählte Speicherzelle zu legen und den Elektronenfluss zu induzieren, wie in Bezug auf die 10A oder 10B dargestellt. Dies wird auch eine Spannung über nicht ausgewählte Speicherzellen des Arrays anlegen, die Ströme in nicht ausgewählten Speicherzellen induzieren kann. Obwohl dieser Verlustleistungsverbrauch zu einem gewissen Grad abgeschwächt werden kann, indem die Speicherzellen so ausgelegt werden, dass sie relativ hohe Widerstandspegel sowohl für hohe als auch für niedrige Widerstandszustände aufweisen, führt dies immer noch zu einem erhöhten Strom- und Leistungsverbrauch sowie zu zusätzlichen Auslegungsbeschränkungen für die Auslegung der Speicherzellen und des Arrays.
Ein Ansatz zur Behebung dieses unerwünschten Leckstroms besteht darin, ein Auswahlelement in Reihe mit jedem MRAM oder einer anderen resistiven (z. B. ReRAM, PCM und FeRAM) Speicherzelle zu platzieren. Zum Beispiel kann ein Auswahltransistor mit jedem resistiven Speicherzellenelement in den 7A-7D in Reihe geschaltet werden, sodass die Elemente 701 nun ein Verbund aus einem Selektor und einem programmierbaren Widerstand sind. Die Verwendung eines Transistors erfordert jedoch die Einführung zusätzlicher Steuerleitungen, um den entsprechenden Transistor einer ausgewählten Speicherzelle einschalten zu können. Außerdem werden Transistoren oft nicht in der gleichen Art und Weise wie das resistive Speicherelement skalieren, so dass, wenn sich Speicherarrays zu kleineren Größen bewegen, die Verwendung von transistorbasierten Selektoren ein limitierender Faktor sein kann.
Ein alternativer Ansatz für Auswahlelemente ist die Verwendung eines Schwellenschaltselektors in Reihe mit dem programmierbaren Widerstandselement, um eine einzelne Speicherzelle oder ein Bit zu bilden. Ein Schwellenschaltselektor hat einen hohen Widerstand (in einem ausgeschalteten oder nichtleitenden Zustand), wenn er auf eine Spannung kleiner als seine Schwellenspannung (V_th) und eine Stromstärke kleiner als sein Schwellenstrom (I_th) vorgespannt ist und einen niedrigen Widerstand (in einem eingeschalteten oder leitenden Zustand), wenn er auf eine Stromstärke größer als sein Schwellenstrom und Haltestrom vorgespannt ist. Der Schwellenschaltselektor bleibt so lange eingeschaltet, bis sein Strom unter einen Haltestrom oder die Spannung unter eine Haltespannung abgesenkt wird. Wenn dies auftritt, kehrt der Schwellenschaltselektor in den ausgeschalteten Zustand zurück. Dementsprechend wird zum Programmieren einer Speicherzelle an einem Kreuzungspunkt eine Spannung oder ein Strom angelegt, die bzw. der ausreicht, um den zugehörigen Schwellenschaltselektor einzuschalten und die Speicherzelle mit dem durch die Stromrichtung bestimmten resultierenden Zustand einzustellen oder zurückzusetzen, wenn die Größe zum Schreiben ausreicht, beispielsweise wenn der Strom größer als 35 µa für ein MRAM mit einer kritischen Abmessung von 20 nm mit einer Widerstandsfläche (RA) von 10 Ω-µm² ist; und zum Auslesen einer Speicherzelle muss der Schwellenschaltselektor ebenfalls durch Einschalten aktiviert werden, bevor der Widerstandszustand der Speicherzelle ermittelt werden kann. Ein Satz von Beispielen für einen Schwellenschaltselektor ist ein ovonisches Schwellenschaltmaterial eines ovonischen Schwellwertschalters (OTS). Beispiele, wie in 14 im Folgenden dargestellt, schließen Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe₆, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si und Ge-Se-As-Te ein.
11A und 11B veranschaulichen Ausführungsformen für die Integration von Schwellenschaltselektoren in ein MRAM-Speicherarray mit einer Kreuzpunktarchitektur. Die Beispiele der 11A und 11B zeigen zwei MRAM-Zellen in einem zweischichtigen Kreuzpunktarray, wie in 7D gezeigt, jedoch in einer Seitenansicht. 11A und 11B zeigen eine untere erste leitende Leitung der Wortleitung 1 1100, eine obere erste leitende Leitung der Wortleitung 2 1120 und eine dazwischenliegende zweite leitende Leitung der Bitleitung 1110. In diesen Figuren sind alle diese Zeilen zur Vereinfachung der Darstellung von links nach rechts quer über die Seite verlaufend dargestellt, in einem Kreuzpunktarray würden sie, so wie sie in der Schrägansicht von 7D dargestellt sind, genauer dargestellt werden, wo die Wortleitungen oder ersten leitenden Leitungen oder Drähte in einer Richtung parallel zur Oberfläche des darunter liegenden Substrats verlaufen und die Bitleitungen oder zweiten leitenden Leitungen oder Drähte in einer zweiten Richtung parallel zur Oberfläche des Substrats verlaufen, die weitgehend orthogonal zur ersten Richtung ist. Die MRAM-Speicherzellen sind auch in einer vereinfachten Form dargestellt, die nur die Referenzschicht, die freie Schicht und die Zwischentunnelbarriere zeigt, würden aber in einer tatsächlichen Implementierung typischerweise die zusätzliche Struktur einschließen, die vorstehend in Bezug auf 9 beschrieben ist.
Eine MRAM-Zelle 1102, welche die freie Schicht 1101, die Tunnelbarriere 1103 und die Referenzschicht 1105 enthält, ist oberhalb des Schwellenschaltselektors 1109 gebildet, wobei diese Reihenschaltung der MRAM-Vorrichtung 1102 und des Schwellenschaltselektors 1109 zusammen die Schicht-1-Zelle zwischen der Bitleitung 1110 und der Wortleitung 1 1100 bildet. Die Reihenschaltung der MRAM-Vorrichtung 1102 und des Schwellenschaltselektors 1109 funktioniert weitgehend wie vorstehend in Bezug auf die 10A und 10B beschrieben, wenn der Schwellenschaltselektor 1109 eingeschaltet ist, abgesehen von einem geringen Spannungsabfall über dem Schwellenschaltselektor 1109. Zunächst muss jedoch der Schwellenschaltselektor 1109 durch Anlegen einer/eines über dem Schwellenwert des Schwellenschaltselektors 1109 liegenden Spannung oder Stroms eingeschaltet werden und dann muss der Vorspannungsstrom oder die Vorspannung hoch genug über dem Haltestrom oder der Haltespannung des Schwellenschaltselektors 1109 gehalten werden, damit dieser während des nachfolgenden Lese- oder Schreibvorgangs eingeschaltet bleibt.
Auf der zweiten Schicht schließt eine MRAM-Zelle 1112 die freie Schicht 1111, die Tunnelbarriere 1113 ein und die Referenzschicht 1115 ist über dem Schwellenschaltselektor 1119 gebildet, wobei die Reihenschaltung der MRAM-Vorrichtung 1112 und des Schwellenschaltselektors 1119 zusammen die Schicht-2-Zelle zwischen der Bitleitung 1110 und der Wortleitung 2 1120 bilden. Die Schicht-2-Zelle arbeitet wie die Schicht-1-Zelle, obwohl der untere Leiter nun einer Bitleitung 1110 entspricht und der obere Leiter nun eine Wortleitung, Wortleitung 2 1120, ist.
In der Ausführungsform von 11A ist der Schwellenschaltselektor 1109/1119 unterhalb der MRAM-Vorrichtung 1102/1112 ausgebildet, aber in alternativen Ausführungsformen kann der Schwellenschaltselektor für eine oder beide Schichten oberhalb der MRAM-Vorrichtung ausgebildet sein. Wie in Bezug auf 10A und 10B erörtert, ist die MRAM-Speicherzelle gerichtet. In 11A weisen die MRAM-Vorrichtungen 1102 und 1112 die gleiche Ausrichtung auf, wobei die freie Schicht 1101/1111 über (relativ zum nicht gezeigten Substrat) der Referenzschicht 1105/1115 liegt. Die Bildung der Schichten zwischen den leitenden Leitungen mit der gleichen Struktur kann eine Reihe von Vorteilen haben, insbesondere im Hinblick auf die Verarbeitung, da jede der beiden Schichten sowie nachfolgende Schichten in Ausführungsformen mit mehreren Schichten nach der gleichen Verarbeitungsreihenfolge gebildet werden können.
11B veranschaulicht eine alternative Ausführungsform, die ähnlich der von 11A angeordnet ist, außer dass in der Schicht-2-Zelle die Positionen der Referenzschicht und der freien Schicht umgekehrt sind. Genauer gesagt schließt die Schichtzelle 1 zwischen der Wortleitung 1 1150 und der Bitleitung 1160, wie in 11A, eine MRAM-Struktur 1152 mit einer freien Schicht 1151, die über der Tunnelbarriere 1153 gebildet ist, die wiederum über der Referenzschicht 1155 gebildet ist, wobei die MRAM-Struktur 1152 über dem Schwellenschaltselektor 1159 gebildet ist. Die zweite Schicht der Ausführungsform von 11B weist wiederum eine MRAM-Vorrichtung 1162 auf, die über einem Schwellenschaltselektor 1169 zwischen der Bitleitung 1160 und der Wortleitung 2 1170 gebildet ist, wobei jedoch in Bezug auf 11A die MRAM-Vorrichtung 1162 invertiert ist, wobei die Referenzschicht 1161 jetzt über der Tunnelbarriere 1163 und die freie Schicht 1165 jetzt unter der Tunnelbarriere 1163 gebildet ist.
Obwohl die Ausführungsform von 11B eine andere Verarbeitungssequenz für das Bilden von Schichten erfordert, kann sie in einigen Ausführungsformen Vorteile aufweisen. Insbesondere kann die Direktionalität der MRAM-Struktur die Ausführungsform von 11B attraktiv machen, da beim Schreiben oder Lesen in der gleichen Richtung (in Bezug auf die Referenz- und freien Schichten) die Bitleitung für sowohl die untere Schicht als auch die obere Schicht gleich vorgespannt wird und beide Wortleitungen gleich vorgespannt werden. Wenn zum Beispiel sowohl Schicht-1-als auch Schicht-2-Speicherzellen in der P2AP-Richtung (in Bezug auf die Referenz- und freien Schichten) gelesen werden, wird die Bitleitungsschicht 1160 vorgespannt, wie beispielsweise in der P2AP-Richtung, die Bitleitung 1160 ist sowohl für die obere als auch für die untere Zelle niedrig vorgespannt (z.B. 0 V), wobei die Wortleitung 1 1150 und die Wortleitung 2 1170 beide auf einen höheren Spannungspegel vorgespannt sind. In ähnlicher Art und Weise ist zum Schreiben in den hochohmigen AP-Zustand die Bitleitung 1160 sowohl für die obere als auch für die untere Zelle niedrig vorgespannt (z. B. 0 V), wobei die Wortleitung 1 1150 und die Wortleitung 2 1170 beide auf einen höheren Spannungspegel vorgespannt sind; und zum Schreiben in den Zustand mit niedrigem Widerstand P ist die Bitleitung 1160 auf den hohen Spannungspegel vorgespannt, wobei die Wortleitung 1 1150 und die Wortleitung 2 1170 beide auf den niedrigen Spannungspegel vorgespannt sind. Im Gegensatz dazu müssten für die Ausführungsform von 11A die Bitleitungen und Wortleitungen ihre Vorspannungspegel umgekehrt haben, um einen dieser Vorgänge auf dem oberen Pegel relativ zu dem unteren Pegel durchzuführen.
Um Daten aus einer MRAM-Speicherzelle zu lesen oder in sie zu schreiben, wird ein Strom durch die Speicherzelle geleitet. In Ausführungsformen, bei denen ein Schwellenschaltselektor in Reihe mit dem MRAM-Element geschaltet ist, muss der Schwellenschaltselektor durch Anlegen einer ausreichenden Spannung über der Reihenschaltung aus Schwellenschaltselektor und MRAM-Element eingeschaltet werden, bevor der Strom durch das MRAM-Element fließen kann.
Es kann recht schwierig sein, gleichzeitig auf mehr als ein Bit in einem Kreuzpunkt-Speicherarray zuzugreifen. Hierin werden Techniken zum gleichzeitigen Zugreifen auf mehrere Speicherzellen in einem Kreuzpunktarray offenbart. In einer Ausführungsform werden mehrere Speicherzellen in einem Kreuzpunktarray gleichzeitig gelesen. In einer Ausführungsform werden mehrere Speicherzellen in einem Kreuzpunktarray gleichzeitig beschrieben.
12 stellt eine Ausführungsform eines Speicherarrays 1202 mit einer Kreuzpunktarchitektur dar, in der gleichzeitig auf mehrere Speicherzellen zugegriffen wird. Das Array 1202 weist einen Satz von ersten leitenden Leitungen 1206a-1206h und einen Satz von zweiten leitenden Leitungen 1208a-1208d auf. In einer Ausführungsform sind der Satz von ersten leitenden Leitungen 1206a-1206h Wortleitungen und der Satz von zweiten leitenden Leitungen 1208a-1208d Bitleitungen. Der Einfachheit halber kann der Satz von ersten leitenden Leitungen 1206a-1206h als Wortleitungen bezeichnet werden und kann der Satz von zweiten leitenden Leitungen 1208a-1208d als Bitleitungen bezeichnet werden. Bei dem Satz von ersten leitenden Leitungen 1206a-1206h könnte es sich jedoch um Bitleitungen handeln und bei dem Satz von zweiten leitenden Leitungen 1208a-1208d könnte es sich um Wortleitungen handeln.
Das Array 1202 weist eine Reihe von Speicherzellen 701 auf. Jede Speicherzelle 701 ist zwischen einer der ersten leitenden Leitung 1206 und einer entsprechenden der zweiten leitenden Leitung 1208 verbunden. Jede Speicherzelle 701 weist ein magnetoresistives Direktzugriffsspeicherelement (MRAM-Element) 1202 in Reihe mit einem Schwellenschaltselektor 1204 auf. Daher kann jede Speicherzelle 701 als eine MRAM-Zelle bezeichnet werden. Der Schwellenschaltselektor 1204 ist eingerichtet, um als Reaktion auf das Anlegen eines Spannungs- oder Strompegels, der den Schwellenwert des Schwellenschaltselektors 1204 überschreitet, leitend zu werden.
Jede erste leitende Leitung 1206 wird von einem der Stromtreiber 1210a-1210h angesteuert. Zum Beispiel wird die erste leitende Leitung 1206a durch den Stromtreiber 1210a angesteuert, die erste leitende Leitung 1206b wird durch den Stromtreiber 1210b angesteuert usw. Jede zweite leitende Leitung 1208 wird von einem der Spannungstreiber 1212a-1212d angesteuert. Zum Beispiel wird die zweite leitende Leitung 1208a durch den Spannungstreiber 1212a angesteuert, die zweite leitende Leitung 1208b wird durch den Spannungstreiber 1212b angesteuert usw. Der Stromtreiber 1210b treibt einen Zugriffsstrom (I_access) durch die ausgewählten Wortleitung 1206b. Gleichermaßen treibt der Stromtreiber 1210g I_acess durch die ausgewählte Wortleitung 1206b. Die Stromtreiber 1210 sind so eingerichtet, dass sie entweder einen Strom abgeben oder einen Strom senken. Somit könnte I_access in beiden Richtungen durch die ausgewählte Wortleitung fließen. Egal ob ein Stromtreiber 1210 einen Strom abgibt oder absenkt, wird dies hierin als Treiben des Stroms durch die Wortleitung bezeichnet. In einer Ausführungsform wird eine relativ niedrige Stromstärke durch nicht ausgewählte Wortleitungen getrieben (z. B. 1206a, 1206c, 1206d, 1206e, 1206f und 1206h). Es ist zu beachten, dass hierin eine „ausgewählte Wortleitung“ bedeutet, dass die Wortleitung mit einer ausgewählten Speicherzelle verbunden ist. Eine „nicht ausgewählte Wortleitung“ bedeutet, dass die Wortleitung nicht mit einer ausgewählten Speicherzelle verbunden ist. Mit anderen Worten sind alle Speicherzellen, die mit einer nicht ausgewählten Wortleitung verbunden sind, nicht ausgewählte Speicherzellen. Es ist zu beachten, dass hierin eine „ausgewählte Bitleitung“ bedeutet, dass die Bitleitung mit mindestens einer ausgewählten Speicherzelle verbunden ist. Eine „nicht ausgewählte Bitleitung“ bedeutet, dass die Bitleitung nicht mit einer ausgewählten Speicherzelle verbunden ist. Mit anderen Worten sind alle Speicherzellen, die mit einer nicht ausgewählten Bitleitung oder einer nicht ausgewählten Wortleitung verbunden sind, nicht ausgewählte Speicherzellen.
Zwei der Speicherzellen 701b, 701e werden für einen gleichzeitigen Zugriff ausgewählt. Die ausgewählte Speicherzelle 701b befindet sich am Kreuzungspunkt der ausgewählten Wortleitung 1206b und der ausgewählten Bitleitung 1208b. Die anderen Speicherzellen sind nicht für den Zugriff ausgewählt (d. h. nicht ausgewählte Speicherzellen). Zum Beispiel werden die Speicherzellen 701a, 701c, 701d sowie Speicherzellen, die nicht spezifisch mit einer Referenznummer beschriftet sind, nicht für den Zugriff ausgewählt. Die ausgewählte Speicherzelle 701e befindet sich am Kreuzungspunkt der ausgewählten Wortleitung 1206g und der ausgewählten Bitleitung 1208. Alle anderen Wortleitungen und alle anderen Bitleitungen sind nicht ausgewählt. Um eine Speicherzelle 701 auszuwählen, wird eine Auswahlspannung (V_select) an die ausgewählte Bitleitung (z. B. Bitleitung 1208b) angelegt und ein Zugriffsstrom durch eine ausgewählte Wortleitung (z. B. Wortleitungen 1206b, 1206g) getrieben. Eine Nichtauswahlspannung (V_unsel) wird an die nicht ausgewählten Bitleitungen (z. B. Bitleitungen 1208a, 1208c, 1208d) angelegt. In einer Ausführungsform weist V_select eine Größe auf, durch die der Schwellenschaltselektor 1204 in einer ausgewählten Speicherzelle eingeschaltet wird. Hingegen weist V_unsel eine Größe auf, durch die der Schwellenschaltselektor 1204 in einer nicht ausgewählten Speicherzelle nicht eingeschaltet wird.
Mit jeder Wortleitung ist einer der Leseverstärker (SA) 1228a-1228h verbunden. Zum Beispiel ist SA 1228a mit Wortleitung 1206a verbunden, SA 1228b ist mit Wortleitung 1206b verbunden usw. Jeder Leseverstärker ist eingerichtet, um eine Spannung auf der Wortleitung 1206 zu erfassen, mit der der SA verbunden ist.
In dem Beispiel von 12 sind in dem Kreuzpunktarray mehr Wortleitungen als Bitleitungen vorhanden. In einer Ausführungsform sind in dem Kreuzpunktarray mehr Bitleitungen als Wortleitungen vorhanden. In einer Ausführungsform entspricht die Anzahl von Bitleitungen der Anzahl von Wortleitungen in dem Kreuzpunktarray. In dem Beispiel von 12 sind in dem Kreuzpunktarray doppelt so viele Wortleitungen wie Bitleitungen vorhanden; es könnte jedoch auch ein anderes Verhältnis verwendet werden.
In einigen Ausführungsformen werden die Spannungstreiber 1212 an strategischen Stellen mit den jeweiligen Bitleitungen 1208 verbunden. In einigen Ausführungsformen werden die Stromtreiber 1210 an strategischen Stellen mit den jeweiligen Wortleitungen 1206 verbunden. 13 stellt eine Ausführungsform eines Speicherarrays 1202 mit einer Kreuzpunktarchitektur, welche die Positionen von Kontakten von Treibern zu Bitleitungen und Wortleitungen zeigt, dar. Das Speicherarray 1202 von 13, das dem Array 502/602 der 5 oder 6A entsprechen kann, stellt die gleichen Wortleitungen 1206a-1206h und Bitleitungen 1208a-1208d wie das Array von 12 dar. Die Speicherzellen 701 sind jedoch in 13 nicht dargestellt.
Jeder Stromtreiber 1210a-1210h ist mit einer der Wortleitungen 1206 über einen entsprechenden der Wortleitungskontakte 1302a-1302h verbunden. In einer Ausführungsform ist ein Stromtreiber über eine Durchkontaktierung mit seiner entsprechenden Wortleitung verbunden. Somit könnte sich der Stromtreiber auf einer anderen Ebene des Kreuzpunktarrays befinden als die Wortleitung, die er ansteuert. Die aktuellen Treiber 1210 könnten sich außerhalb des Kreuzpunktarrays befinden, wie beispielsweise auf dem Steuerchip 611. Jeder Wortleitungskontakt 1302 ist mit einer Wortleitung 1206 an einer Stelle verbunden, welche die jeweilige Wortleitung 1206 in einen ersten Abschnitt und einen zweiten Abschnitt unterteilt. Zum Beispiel verbindet sich der Wortleitungskontakt 1302c mit der Wortleitung 1206c an einer Stelle, welche die Wortleitung 1206c in einen ersten Abschnitt 1312a und einen zweiten Abschnitt 1312b unterteilt. In einigen Ausführungsformen ist die Hälfte der Bitleitungen 1208 so angeordnet, dass sie die Wortleitungen 1206 irgendwo in den jeweiligen ersten Abschnitten kreuzen, und die andere Hälfte der Bitleitungen ist so angeordnet, dass sie die Wortleitungen irgendwo in den jeweiligen zweiten Abschnitten kreuzen. Beispielsweise kreuzen die Bitleitungen 1208a und 1208b den ersten Abschnitt 1312a der Wortleitung 1206c, wohingegen die Bitleitungen 1208c und 1208d den zweiten Abschnitt 1312b der Wortleitung 1206c kreuzen. In einigen Ausführungsformen befinden sich die Wortleitungskontakte 1302 an einem Mittelpunkt der jeweiligen Wortleitungen 1206. Somit sind in einigen Ausführungsformen der erste und der zweite Abschnitt der jeweiligen Wortleitungen ungefähr gleich lang.
Jeder Spannungstreiber 1212a-1212d ist über einen entsprechenden der Bitleitungskontakte 1304a-1304d mit einer der Bitleitungen 1208 verbunden. In einer Ausführungsform ist ein Spannungstreiber über eine Durchkontaktierung mit seiner entsprechenden Bitleitung verbunden. Somit könnte sich der Spannungstreiber auf einer anderen Ebene des Kreuzpunktarrays befinden als die Bitleitung, die er ansteuert. Der Spannungstreiber 1212 könnten sich außerhalb des Kreuzpunktarrays befinden, wie beispielsweise auf dem Steuerchip 611. Jeder Bitleitungskontakt 1304 ist mit einer Bitleitung 1208 an einer Stelle verbunden, welche die jeweilige Bitleitung 1208 in einen ersten Abschnitt und einen zweiten Abschnitt unterteilt. Zum Beispiel verbindet sich der Bitleitungskontakt 1304a mit der Bitleitung 1208a an einer Stelle, welche die Bitleitung 1208a in einen ersten Abschnitt 1314a und einen zweiten Abschnitt 1314b unterteilt. In einigen Ausführungsformen ist die Hälfte der Wortleitungen 1206 so angeordnet, dass sie die Bitleitungen irgendwo in den jeweiligen ersten Abschnitten kreuzen, und die andere Hälfte der Wortleitungen 1206 ist so angeordnet, dass sie die Bitleitungen irgendwo in den jeweiligen zweiten Abschnitten kreuzen. Beispielsweise kreuzen die Wortleitungen 1206a-1206d den ersten Abschnitt 1314a der Bitleitung 1208a, wohingegen die Wortleitungen 1206e-1206h den zweiten Abschnitt 1314b der Bitleitung 1208a kreuzen. In einigen Ausführungsformen befinden sich die Bitleitungskontakte 1304 an einem Mittelpunkt der jeweiligen Bitleitungen 1208. Somit sind in einigen Ausführungsformen der erste und der zweite Abschnitt der jeweiligen Bitleitungen 1208 etwa gleich lang.
14 ist ein Flussdiagramm einer Ausführungsform eines Prozesses 1400 des gleichzeitigen Zugreifens auf mehrere Speicherzellen in einem Kreuzpunktarray. In einer Ausführungsform sind die Speicherzellen MRAM-Zellen. In einer Ausführungsform wird der Prozess 1400 durchgeführt, um eine oder mehrere Speicherzellen in einem Kreuzpunktarray gleichzeitig zu lesen. In einer Ausführungsform wird der Prozess 1400 durchgeführt, um mehrere Speicherzellen in einem Kreuzpunktarray gleichzeitig zu schreiben. In einer Ausführungsform wird der Prozess 1400 von einer Steuerschaltung im Speicherchip 500 durchgeführt. In einer Ausführungsform wird der Prozess 1400 von einer Steuerschaltung im Steuerchip 611 durchgeführt. Zur Erläuterung des Prozesses 1400 wird auf das in 13 dargestellte Kreuzpunktarray Bezug genommen; der Prozess 1400 ist jedoch nicht auf das in 13 dargestellte Array beschränkt.
Schritt 1402 schließt das Anlegen einer Auswahlspannung an eine ausgewählte zweite leitende Leitung 1208 ein. Unter Bezugnahme auf 13 wird V_select durch den Spannungstreiber 1212b an die zweite leitende Leitung 1208b angelegt. Schritt 1402 kann auch das Anlegen einer Nichtauswahlspannung an nicht ausgewählte zweite leitende Leitungen 1208 einschließen. Unter Bezugnahme auf 13 wird V_unsel durch den Spannungstreiber 1212a an die zweite leitende Leitung 1208a, durch den Spannungstreiber 1212c an die zweite leitende Leitung 1208c und durch den Spannungstreiber 1212d an die zweite leitende Leitung 1208d angelegt. In einigen Ausführungsformen sind die zweiten leitenden Leitungen Bitleitungen.
Schritt 1404 schließt das separate Treiben eines Zugriffsstroms durch jede ausgewählte erste leitende Leitung 1206 ein, um den Zugriffsstrom zur gleichen Zeit separat durch jede ausgewählte Speicherzelle zu treiben. Es ist zu beachten, dass der Zugriffsstrom in beide Richtungen durch die erste leitende Leitung 1206 fließen kann, je nachdem, ob der Zugriffsstrom als eine positive oder eine negative Größe aufweisend definiert ist. Der Zugriffsstrom wird durch die Speicherzellen getrieben, während die Auswahlspannung an die ausgewählte zweite leitende Leitung angelegt wird. Unter Bezugnahme auf 13 wird I_acess durch den Stromtreiber 1210b durch die ausgewählte erste leitende Leitung 1206b getrieben, um I_access durch die Speicherzelle 701b zu treiben. Etwa zur gleichen Zeit wird I_access durch den Stromtreiber 1210g durch die ausgewählte erste leitende Leitung 1206g getrieben, um I_access durch die Speicherzelle 701e zu treiben. Somit wird I_access aktuell separat durch mehrere ausgewählte Speicherzellen in dem Kreuzpunktarray getrieben.
In einer Ausführungsform wird der Zugriffsstrom in Schritt 1404 verwendet, um die Speicherzellen gleichzeitig zu lesen, wobei es sich um einen Strom handelt, der ausreicht, um I_hold zu überschreiten, zum Beispiel 15 µa, wenn das MRAM eine CD von 20 nm mit einer RA von 10 Ω-µm² aufweist. Daher kann der Zugriffsstrom als Lesestrom bezeichnet werden. In diesem Fall kann der Prozess 1500 weiterhin das Erfassen einer Spannung auf jeder jeweiligen ausgewählten ersten leitenden Leitung 1206 einschließen, um jede Speicherzelle gleichzeitig zu lesen.
In einer Ausführungsform wird der Zugriffsstrom in Schritt 1404 zum gleichzeitigen Schreiben der Speicherzellen verwendet. Daher kann der Zugriffsstrom als Schreibstrom bezeichnet werden. In einer Ausführungsform versetzt der Zugriffsstrom eine MRAM-Zelle vom P-Zustand in den AP-Zustand. Somit können mehrere MRAM-Zellen in dem Kreuzpunktarray gleichzeitig von dem P-Zustand in den AP-Zustand programmiert werden. In einer Ausführungsform versetzt der Zugriffsstrom eine MRAM-Zelle vom AP-Zustand in den P-Zustand. Somit können mehrere MRAM-Zellen in dem Kreuzpunktarray gleichzeitig von dem AP-Zustand in den P-Zustand programmiert werden. In einigen Ausführungsformen ist der Schreibvorgang ein zweistufiger Vorgang. In einer Ausführungsform eines zweistufigen MRAM-Schreibvorgangs versetzt eine erste Stufe alle ausgewählten Speicherzellen in den AP-Zustand. Die zweite Stufe schreibt die entsprechenden oder ausgewählten MRAM-Zellen vom AP-Zustand in den P-Zustand. Alternativ könnte die erste Stufe in den P-Zustand und die zweite Stufe in den AP-Zustand programmieren. In einer anderen Ausführungsform wird die Zelle zunächst in P2AP-Richtung mit einem Lesestrom, wie 15 µA, gelesen und erzeugt eine resultierende Spannung am globalen decodierten Knoten in den Leseverstärker (oberhalb der Bitleitungsansteuerung auf etwa 0 V, Bitleitungsdecoder, Bitleitung, Speicherzelle, Wortleitung, Wortleitungsdecoder, wobei der globale Knoten durch einen Lesestrom getrieben wird, der ausreichend hoch ist, um den Bitselektor einzuschalten und in einem leitenden Zustand zu halten. Die resultierende Spannung kann auf einem Kondensator zwischengespeichert und durch Einkoppeln der Ladung eines anderen Kondensators in den Speicherkondensator, dessen anderer Anschluss von niedriger auf hohe Spannung umschaltet, hochgeregelt werden, z. B. durch Verschieben der gespeicherten Spannung um 150 mV. Als nächstes wird der Strom P2AP auf einen Schreibstrom, wie beispielsweise 35 µA für etwa 50 ns, erhöht. Als nächstes wird das Lesen erneut durchgeführt, aber die resultierende Spannung wird durch einen Komparator mit der zuvor gespeicherten und eingestellten Spannung verglichen. Hat sich die Spannung ausreichend geändert (z. B. um mehr als 150 mV), hat sich das Bit im LRS-Zustand befunden. Ist die Änderung kleiner als 150 mV gewesen, hat sich das Bit im HRS befunden. Als nächstes kann das Bit durch Umkehren der Richtung des Schreibstroms wieder in den LRS-Zustand geschrieben werden oder es kann im HRS-Zustand belassen werden.
Eine Reihe verschiedener Strategien kann verwendet werden, um auszuwählen, auf welche Speicherzellen in dem Kreuzpunktarray gleichzeitig zugegriffen wird. Unter erneuter Bezugnahme auf 13 werden in einigen Ausführungsformen die ausgewählten Speicherzellen in Bezug auf ihre Positionen relativ zu dem Bitleitungskontakt 1304 ausgewählt. In einer Ausführungsform des gleichzeitigen Zugriffs gibt es eine ausgewählte Bitleitung und ein oder mehrere Paare ausgewählter Wortleitungen. Zur Veranschaulichung werden einige Beispiele erörtert, in denen es eine ausgewählte Bitleitung und ein Paar ausgewählter Wortleitungen gibt. In einer Ausführungsform wird das Paar ausgewählter Wortleitungen basierend auf dem Abstand von dem Bitleitungskontakt 1304 der ausgewählten Bitleitung zu dem Punkt, an dem die ausgewählte Wortleitung die ausgewählte Bitleitung kreuzt, ausgewählt. In einer Ausführungsform ist der Abstand von dem Bitleitungskontakt 1304 der ausgewählten Bitleitung zu dem vorstehend genannten Kreuzungspunkt für beide Elemente des Paares ausgewählter Wortleitungen ungefähr gleich. Anders ausgedrückt, die zwei Elemente des Paares ausgewählter Wortleitungen sind von dem Verbindungspunkt des Bitleitungskontakts zu den jeweiligen Punkten, an denen jedes Element die ausgewählte Bitleitung kreuzt, äquidistant. Dabei bedeutet „äquidistant“ hierin „etwa gleich weit entfernt“. In einer Ausführungsform beträgt die Differenz der Abstände weniger als fünf Prozent. Unter Bezugnahme auf 14 könnte das Paar beispielsweise die Wortleitungen 1206b und 1206g einschließen. Alternativ könnte das Paar die Wortleitungen 1206d und 1206e einschließen. Diese Strategie führt dazu, dass der IR-Abfall zwischen der Stelle, an welcher der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist, und der Stelle, an welcher die ausgewählte Bitleitung mit der jeweiligen ausgewählten Speicherzelle verbunden wird, ungefähr gleich ist. Diese Strategie hilft, die Lesetoleranz zu verbessern und sorgt so für eine genaue Erfassung jeder ausgewählten Speicherzelle.
Eine ähnliche Strategie wie das vorstehend genannte distanzbasierte Beispiel basiert auf der Anzahl der Wortleitungen zwischen der ausgewählten Wortleitung und der Stelle, an welcher der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist. In einer Ausführungsform ist jedes Element des Wortleitungspaares „n“ Wortleitungen von dem Verbindungspunkt entfernt, an dem der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist. Zum Beispiel sind die Wortleitungen 1206b und 1206g jeweils drei Wortleitungen von der Stelle entfernt, an der die Bitleitungskontakte 1304 mit den Bitleitungen 1208 verbunden sind (in diesem Beispiel werden die Wortleitungen 1206b und 1206g als eine der drei Wortleitungen gezählt). Es ist zu beachten, dass in einigen Ausführungsformen die Wortleitungen in Bezug auf die Position der Bitleitungskontakte symmetrisch beabstandet sein können, sodass diese Strategie auch zu etwa dem gleichen IR-Abfall zwischen der Stelle, an dem der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist, und der Stelle, an dem die ausgewählte Bitleitung mit jeder jeweiligen ausgewählten Speicherzelle verbunden wird, führt. Daher hilft diese Strategie, die Lesetoleranz zu verbessern und sorgt so für eine genaue Erfassung jeder ausgewählten Speicherzelle.
In einer anderen distanzbasierten Ausführungsform werden die Positionen der ausgewählten Wortleitungen so gewählt, dass der Gesamtabstand zwischen der Stelle, an welcher der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist, und der Stelle, an welcher die jeweiligen ausgewählten Wortleitungen die ausgewählte Bitleitung kreuzen, ungefähr gleichbleibt. Dies soll anhand eines Beispiels erläutert werden. Unter Bezugnahme auf 13 können die Wortleitungspaare die Wortleitungen 1206a und 1206e; die Wortleitungen 1206b und 1206f; die Wortleitungen 1206c und 1206f; und die Wortleitungen 1206d und 1206h sein. Diese Strategie kann für die Fehlerkorrektur vorteilhaft sein. In einigen Fällen beeinflusst die Position der ausgewählten Speicherzelle (und somit die Position der ausgewählten Wortleitung) die Verlässlichkeit der in der Speicherzelle gespeicherten Daten. Als ein Beispiel kann es sein, dass Daten, die in Speicherzellen entlang der Wortleitung 1206a gespeichert sind, weniger verlässlich sind als Daten, die in Speicherzellen entlang der Wortleitung 1206d gespeichert sind. Ebenso kann es sein, dass Daten, die in Speicherzellen entlang der Wortleitung 1206h gespeichert sind, weniger verlässlich sind als Daten, die in Speicherzellen entlang der Wortleitung 1206e gespeichert sind. Diese Strategie liest also Daten mit geringerer Verlässlichkeit gleichzeitig mit Daten mit höherer Verlässlichkeit. In einigen Ausführungsformen sind diese beiden Datenbits Teil desselben ECC-Codeworts. Würden stattdessen eine Speicherzelle entlang der Wortleitung 1206a und eine Speicherzelle entlang der Wortleitung 1206b gleichzeitig gelesen werden, so würden zwei Bits mit geringerer Verlässlichkeit zusammen gelesen werden, was die Wahrscheinlichkeit erhöht, dass die Decodierung des Codeworts fehlschlägt. Durch das Mischen von Bits mit geringerer Verlässlichkeit mit Bits mit höherer Verlässlichkeit ist die Wahrscheinlichkeit, dass die Decodierung des Codeworts fehlschlägt, jedoch geringer. Somit verbessert diese Strategie die Decodierung von in den Speicherzellen gespeicherten Codewörtern.
Eine ähnliche Strategie wie das vorstehend erwähnte auf dem Gesamtabstand basierende Beispiel basiert auf der Gesamtzahl der Wortleitungen zwischen den jeweiligen Elementen eines Paares ausgewählter Wortleitungen und darauf, wo der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist. In einer Ausführungsform ist die Gesamtzahl der Wortleitungen für jedes Paar ausgewählter Wortleitungen gleich. Unter Bezugnahme auf 13 gilt, dass, wenn es sich bei den Wortleitungspaaren um die Wortleitungen 1206a und 1206e, die Wortleitungen 1206b und 1206f, die Wortleitungen 1206c und 1206f und die Wortleitungen 1206d und 1206h handelt, gibt es in jedem Fall insgesamt drei Wortleitungen zwischen den jeweiligen Elementen des Paares ausgewählter Wortleitungen und dort, wo der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist (in diesem Beispiel werden die ausgewählten Wortleitungen nicht als eine der Wortleitungen gezählt, die „zwischen“ den jeweiligen Elementen eines Paares ausgewählter Wortleitungen und dort, wo der Bitleitungskontakt 1304 mit der ausgewählten Bitleitung verbunden ist, liegen).
In einigen Ausführungsformen schließt der gleichzeitige Zugriff auf mehrere Speicherzellen in einem Kreuzpunktarray das Durchführen eines selbstreferenzierenden Lesevorgangs (SRR) ein. In einer Ausführungsform wird ein SRR-Lesevorgang während des gleichzeitigen Lesens mehrerer Speicherzellen in einem Kreuzpunktarray verwendet. In einer Ausführungsform wird ein SRR-Lesevorgang während des gleichzeitigen Schreibens mehrerer Speicherzellen in einem Kreuzpunktarray verwendet. In einer Ausführungsform wird das SRR-Lesen verwendet, um mehrere MRAM-Zellen gleichzeitig in einen AP-Zustand zu versetzen.
15 ist ein Flussdiagramm, das eine Ausführungsform eines Prozesses 1500 des gleichzeitigen Zugreifens auf mehrere Speicherzellen in einem Kreuzpunktarray darstellt, der das Durchführen eines SSR einschließt. Der SRR kann als destruktiver SRR bezeichnet werden, was bedeutet, dass der ursprüngliche Zustand der Speicherzelle während des SRR geändert werden kann. In einer Ausführungsform wird der Prozess 1500 durchgeführt, um mehrere Speicherzellen in einem Kreuzpunktarray gleichzeitig zu lesen. In einer Ausführungsform wird der Prozess 1500 während eines gleichzeitigen Schreibens mehrerer Speicherzellen in einem Kreuzpunktarray durchgeführt. In einer Ausführungsform wird der Prozess 1500 von einer Steuerschaltung im Speicherchip 500 durchgeführt. In einer Ausführungsform wird der Prozess 1500 von einer Steuerschaltung im Steuerchip 611 durchgeführt.
Zur Erläuterung des Prozesses 1500 wird auf das in 13 dargestellte Kreuzpunktarray Bezug genommen; Der Prozess 1500 ist jedoch nicht auf das in 13 dargestellte Array beschränkt. Im Prozess 1500 werden die Speicherzellen als MRAM-Zellen bezeichnet. Der Prozess 1500 kann jedoch auch mit anderen Arten von Speicherzellen in Kreuzpunktarrays verwendet werden. Der Prozess 1500 wird unter Bezugnahme auf die 16A und 16B erläutert. 16A stellt die Stromstärke in Abhängigkeit zur Zeit für den Zugriffsstrom dar, der durch die ausgewählten Wortleitungen getrieben wird. 16B stellt die Spannung in Abhängigkeit zur Zeit für die Spannung über einer ausgewählten MRAM-Zelle dar.
Schritt 1502 schließt das Treiben eines ersten Lesestroms durch jede ausgewählte Wortleitung, während eine Auswahlspannung an eine ausgewählte Bitleitung angelegt wird, um den ersten Zugriffsstrom durch jede ausgewählte MRAM-Zelle zu treiben, ein. Unter Bezugnahme auf 13 wird I_access durch den Stromtreiber 1210b durch die ausgewählte erste leitende Leitung 1206b getrieben, um I_access durch die Speicherzelle 701b zu treiben. Etwa zur gleichen Zeit wird I_access durch den Stromtreiber 1210g durch die ausgewählte erste leitende Leitung 1206g getrieben, um I_access durch die Speicherzelle 701e zu treiben. Unter Bezugnahme auf 13 wird V_select durch den Spannungstreiber 1212b an die zweite leitende Leitung 1208b angelegt. In einer Ausführungsform ist I_access 15 µA und V_select ist 0 V.
Die 16A und 16B werden nun in Bezug auf eine MRAM-Zelle 701 erörtert, um den Schritt 1502 weiter auszuführen. Unter Bezugnahme auf 16A wird der Zugriffsstrom zum Zeitpunkt t1 auf I_read erhöht und bis t3 auf I_read gehalten. Unter Bezugnahme auf 16B steigt die Spannung über der Speicherzelle 701 von t1 auf t2 an. Der Schwellenschaltselektor 1204 ist zwischen t1 und t2 ausgeschaltet. Zwischen t1 und t2 bewirkt der Zugriffsstrom eine Erhöhung der Wortleitungsspannung. Der Zugangsstrom unterstützt auch etwaige Leckströme im Pfad. Sobald die Spannung über dem Schwellenschaltselektor 1204 die Schwellenspannung V_th des Schwellenschaltselektors 1204 erreicht, schaltet dieser sich ein und schaltet (bei t2) in einen niederohmigen Zustand um. Daher steigt die Spannung an der aus dem Schwellenschaltselektor 1204 und dem resistiven MRAM-Element 1202 bestehenden Reihenschaltung an, wenn sich der Schwellenschaltselektor im ausgeschalteten Zustand befindet.
Sobald sich der Schwellenschaltselektor 1204 im Ein-Zustand (bei t2) befindet, fließt der I_read-Strom durch die ausgewählte Speicherzelle 701. Da der Zugriffsstrom auf I_read gehalten wird, fällt die Spannung über der Speicherzelle auf einen Pegel ab, der von dem Reihenwiderstand des MRAM-Elements 1202 und dem Einschaltwiderstand des Schwellenschaltselektors 1204 abhängt. Für eine binäre Ausführungsform weist die Speicherzelle einen hochohmigen AP-Zustand und einen niederohmigen P-Zustand auf. Die über dem in Reihe geschalteten MRAM-Element 1202 und dem Schwellenschaltselektor 1204 als Reaktion auf den I_read-Strom für den hochohmigen Zustand (HRS) bzw. den niederohmigen Zustand (LRS) resultierende Spannung ist als die Linien 1610 und 1612 dargestellt. Obwohl die Erörterung hier im Zusammenhang mit einer MRAM-basierten Speicherzelle steht, die in Reihe mit dem Schwellenschaltselektor geschaltet ist, kann diese Lesetechnik in ähnlicher Weise auf andere Speicherzellen mit programmierbarem Widerstand angewendet werden, wie PCM- oder ReRAM-Vorrichtungen.
Um wieder zu 15 zurückzukehren, schließt Schritt 1504 das Treiben eines Schreibstroms durch jede ausgewählte Wortleitung ein, während eine Auswahlspannung an die ausgewählte Bitleitung angelegt wird, um den Schreibstrom gleichzeitig durch jede ausgewählte MRAM-Zelle zu treiben. Unter Bezugnahme auf 13 wird I_acess durch den Stromtreiber 1210b durch die ausgewählte erste leitende Leitung 1206b getrieben, um 1 .... ", durch die Speicherzelle 701b zu treiben. Etwa zur gleichen Zeit wird I_acess durch den Stromtreiber 1210g durch die ausgewählte erste leitende Leitung 1206g getrieben, um I_access durch die Speicherzelle 701e zu treiben. Unter Bezugnahme auf 13 wird V_select durch den Spannungstreiber 1212b an die zweite leitende Leitung 1208b angelegt. In einer Ausführungsform ist I_acess 30 µA und V_select ist 0 V.
Die 16A und 16B werden nun in Bezug auf eine MRAM-Zelle 701 erörtert, um den Schritt 1504 weiter auszuführen. Unter Bezugnahme auf 16A wird der Zugriffsstrom zum Zeitpunkt t3 auf I_write erhöht und bis t5 auf I_write gehalten. Unter Bezugnahme auf 16B steigt bei t3 die Spannung über der MRAM-Zelle 701 bei t3 an. Hat sich die MRAM-Zelle 701 im HRS befunden (Linie 1610), dann steigt die Spannung über der MRAM-Zelle bei t3 auf den durch die Linie 1620 angegebenen Pegel und bleibt dort bis t5. Es wird daran erinnert, dass der HRS der AP-Zustand ist. Somit bleibt diese MRAM-Zelle im AP-Zustand.
Hat sich die MRAM-Zelle 701 im LRS befunden (Linie 1612), dann steigt die Spannung über der MRAM-Zelle bei t3 auf den durch die Linie 1622 angegebenen Pegel. Es wird daran erinnert, dass der LRS der P-Zustand ist. Wenn sich die MRAM-Zelle 701 im P-Zustand befunden hat, wechselt sie in den AP-Zustand. 16B zeigt, dass die Linie 1622 bei t4 ansteigt und sich mit der Linie 1620 trifft. Dies bedeutet, dass die MRAM-Zelle vom P-Zustand (LRS) in den AP-Zustand (HRS) gewechselt ist. Für einen einigermaßen erfahrenen Fachmann versteht es sich, dass die tatsächlich gemessene Spannung hinter der Zelle und den Decodern, an einem so genannten global decodierten Knoten, liegt, der zu dem Leseverstärker geht. Und der Strom wird an diesen globalen Knoten angelegt, um die Speicherzelle durch den Wortleitungsdecoder zum Speicherbit zu treiben, und die andere Seite des Speicherbits wird nahe Masse durch den N-Kanal-Transistor des Bitleitungsdecodertreibers mit Source zu Masse gehalten.
Um wieder zu 15 zurückzukehren, schließt Schritt 1506 das Treiben eines zweiten Lesestroms durch jede ausgewählte Wortleitung ein, während eine Auswahlspannung an die ausgewählte Bitleitung angelegt wird, um den zweiten Zugriffsstrom durch jede ausgewählte MRAM-Zelle zu treiben. In einer Ausführungsform hat der zweite Zugriffsstrom die gleiche Richtung und im Wesentlichen die gleiche Größe wie der erste Zugriffsstrom. Unter Bezugnahme auf 13 wird I_access durch den Stromtreiber 1210b durch die ausgewählte erste leitende Leitung 1206b getrieben, um I_access durch die Speicherzelle 701b zu treiben. Etwa zur gleichen Zeit wird I_access durch den Stromtreiber 1210g durch die ausgewählte erste leitende Leitung 1206g getrieben, um I_access durch die Speicherzelle 701e zu treiben. Unter Bezugnahme auf 13 wird V_selelect durch den Spannungstreiber 1212b an die zweite leitende Leitung 1208b angelegt. In einer Ausführungsform ist I_access 15 µA und V_select ist 0 V.
Die 16A und 16B werden nun in Bezug auf eine MRAM-Zelle 701 erörtert, um den Schritt 1506 weiter auszuführen. Unter Bezugnahme auf 16A wird der Zugriffsstrom zum Zeitpunkt t5 von I_write auf I_read verringert und bis t6 auf I_read gehalten. Unter Bezugnahme auf 16B sinkt die Spannung über der Speicherzelle 701 bei t5 auf den mit 1630 angegebenen Pegel und bleibt bis t6 auf diesem Pegel. Es ist zu beachten, dass die Linie 1630 auf der HRS-Höhe liegt. Es wird auch daran erinnert, dass unabhängig vom Anfangszustand der MRAM-Zelle die MRAM-Zelle in Schritt 1504 in den HRS-Zustand (AP-Zustand) versetzt wurde.
Wieder zurückkehrend zu 15 schließt Schritt 1508 das Bestimmen eines Zustands jeder ausgewählten MRAM-Zelle vor dem Lesen ein, basierend auf einem Vergleich einer ersten Spannung auf jeder ausgewählten Wortleitung aus dem Treiben des ersten Lesestroms durch die ausgewählte Wortleitung mit einer zweiten Spannung auf jeder ausgewählten Wortleitung aus dem Treiben des zweiten Lesestroms durch die ausgewählte Wortleitung.
Die 16A und 16B werden nun in Bezug auf eine MRAM-Zelle 701 erörtert, um den Schritt 1508 weiter auszuführen. Die erste Spannung auf der ausgewählten Wortleitung aus dem Anlegen des ersten Lesestroms ist die Spannung zwischen t2 und t3. Somit ist die erste Spannung entweder der HRS-Pegel 1610 oder der LRS-Pegel 1612. Es ist zu beachten, dass diese erste Spannung in Schritt 1504 gespeichert werden kann, indem beispielsweise ein Lesekondensator unter Verwendung der Wortleitungsspannung geladen wird. Die zweite Spannung auf der ausgewählten Wortleitung aus dem Anlegen des zweiten Lesestroms ist die Spannung zwischen t5 und t6. Diese zweite Spannung liegt üblicherweise auf etwa dem HRS-Pegel 1610. Die zweite Spannung kann sich jedoch geringfügig vom HRS-Pegel 1610 unterscheiden. Durch das Vergleichen der ersten Spannung mit der zweiten Spannung kann also bestimmt werden, ob sich die MRAM-Zelle zwischen t2 und t3 auf dem HRS-Pegel 1610 oder auf dem LRS-Pegel 1612 befunden hat.
Um wieder zu 15 zurückzukehren, verfügt der Prozess 1500 nach Schritt 1508 über zwei Optionen. Schritt 1510a ist eine Leseoption. Schritt 1510a schließt das Treiben eines Schreibstroms durch ausgewählte Wortleitungen 1206 ein, um, falls erforderlich, in den ursprünglichen Zustand der Speicherzelle zurückzuschreiben. Es sei daran erinnert, dass Schritt 1504 alle MRAM-Zellen in den AP-Zustand versetzt hat. Somit werden in Schritt 1510a alle MRAM-Zellen, die sich ursprünglich im P-Zustand befanden, in den P-Zustand zurückgeschrieben. Alle MRAM-Zellen, die sich ursprünglich im AP-Zustand befanden, werden im Schritt 1510a im AP-Zustand belassen.
Schritt 1510b ist eine Schreiboption. Schritt 1510b schließt das Treiben eines Schreibstroms durch ausgewählte Wortleitungen 1206 ein, um, falls erforderlich, den neuen Zustand der Speicherzelle zu schreiben. Wie erwähnt, wurden in Schritt 1504 alle MRAM-Zellen in den AP-Zustand versetzt. Somit werden alle MRAM-Zellen, die unabhängig von ihrem ursprünglichen Zustand in den P-Zustand geschrieben werden sollen, in Schritt 1510b in den P-Zustand geschrieben. Alle MRAM-Zellen, die in den AP-Zustand geschrieben werden sollen, werden in Schritt 1510b im AP-Zustand belassen.
17 stellt ein Flussdiagramm eines Prozesses 1700 zum Zurückschreiben von Daten in MRAM-Zellen nach einem destruktiven SRR dar. Der Prozess 1700 stellt weitere Details einer Ausführungsform des Schrittes 1510a bereit. Schritt 1702 schließt das Durchführen eines ECC an Daten ein, die aus den MRAM-Zellen gelesen wurden. Prozess 1500 kann gleichzeitig mehrere Bits eines Codeworts aus einem einzelnen Kreuzpunktarray auslesen. In einigen Fällen werden andere Bits des Codeworts in anderen Kreuzpunktarrays gespeichert. In einer Ausführungsform liest die Systemsteuerlogik 560/660 entweder auf dem Speicherchip 500 oder auf dem Steuerchip 611 mehrere Kreuzpunktarrays aus, um alle Bits des Codeworts zu erhalten. In einer Ausführungsform sendet die Systemsteuerlogik 560/660 die Bits des Codeworts an die Speichersteuerung 102, die das Codewort decodiert. In einigen Ausführungsformen decodiert der Steuerchip 611 das Codewort. Unabhängig davon, wo die Decodierung durchgeführt wird, werden etwaige Fehler in den Daten korrigiert.
Schritt 1704 schließt das Identifizieren eines Satzes der MRAM-Zellen ein, die sich vor dem destruktiven SRR im P-Zustand befanden. In einer Ausführungsform wird Schritt 1704 von der Systemsteuerlogik 560/660 entweder auf dem Speicherchip 500 oder auf dem Steuerchip 611 durchgeführt. Diese Identifizierung kann basierend auf den Ergebnissen von Schritt 1508 von Prozess 1500 erfolgen.
Schritt 1706 schließt das Anlegen einer Auswahlspannung an die ausgewählte Bitleitung ein. Schritt 1708 schließt das Treiben eines Schreibstroms durch Wortleitungen ein, die mit dem identifizierten Satz von MRAM-Zellen verbunden sind. In einer Ausführungsform ist I_access -30 µA und V_select ist 0 V. In Schritt 1708 fließt der Strom im Vergleich zu dem Strom, der in Schritt 1504 von Prozess 1500 geflossen ist, in entgegengesetzter Richtung durch die MRAM-Zellen. Während also Schritt 1504 verwendet wurde, um MRAM-Zellen in den AP-Zustand zu versetzen, wird Schritt 1708 verwendet, um MRAM-Zellen in den P-Zustand zu versetzen.
18 stellt ein Flussdiagramm eines Prozesses 1800 einer zweiten Stufe des Schreibens von Daten in MRAM-Zellen dar. Prozess 1800 stellt weitere Details einer Ausführungsform des Schrittes 1510b bereit. Schritt 1802 schließt das Identifizieren eines Satzes der MRAM-Zellen ein, die nach dem destruktiven SRR in den P-Zustand programmiert werden sollen. In einer Ausführungsform wird Schritt 1802 von der Systemsteuerlogik 560/660 entweder auf dem Speicherchip 500 oder auf dem Steuerchip 611 durchgeführt. Diese Identifizierung kann auf der Grundlage von Daten erfolgen, die von der Speichersteuerung 102 an die Systemsteuerlogik 560/660 gesendet werden. Zum Beispiel kann die Systemsteuerlogik 560/660 bestimmen, dass MRAM-Zellen zum Speichern einer „0“ in den AP-Zustand zu programmieren sind und dass Speicherzellen zum Speichern einer „1“ in den P-Zustand zu programmieren sind.
Schritt 1804 schließt das Anlegen einer Auswahlspannung an die ausgewählte Bitleitung ein. Schritt 1806 schließt das Treiben eines Schreibstroms durch Wortleitungen ein, die mit dem identifizierten Satz von MRAM-Zellen verbunden sind. In einer Ausführungsform ist I_access -30 µA und V_select ist 0 V. In Schritt 1806 fließt der Strom im Vergleich zu dem Strom, der in Schritt 1504 von Prozess 1500 geflossen ist, in entgegengesetzter Richtung durch die MRAM-Zellen. Während also Schritt 1504 verwendet wurde, um MRAM-Zellen in den AP-Zustand zu versetzen, wird Schritt 1806 verwendet, um MRAM-Zellen in den P-Zustand zu versetzen.
In den 19A und 19B sind Zeitablaufdiagramme dargestellt, die während eines Schreibvorgangs von MRAM-Zellen angewendet werden. Die Zeitablaufdiagramme können entweder auf den Prozess 1700 oder 1800 angewendet werden. 19A stellt die Stromstärke in Abhängigkeit zur Zeit für den Strom dar, der durch die ausgewählten Wortleitungen getrieben wird. 19B stellt die Spannung über der MRAM-Zelle in Abhängigkeit zur Zeit dar. Die Zeitablaufdiagramme ähneln denen der 16A und 16B und stellen in einigen Ausführungsformen den Zeitablauf dar, der den Zeitablaufdiagrammen des SRR folgt. Somit wird für die 19A und 19B angenommen, dass sich die MRAM-Zelle zum Zeitpunkt t1 im AP-Zustand befindet. Zum Zeitpunkt t1 fällt der der ausgewählten Wortleitung zugeführte Strom von 0 A auf den Pegel I_write ab. In 19A ist I_write als negativer Wert dargestellt. Während I_write in 16A beispielsweise 30 µA betragen kann, kann I_write in 19A -30 µA betragen. Der Zugriffsstrom wird von t1 bis t5 auf I_write gehalten. Es ist zu beachten, dass, wie hierin definiert, dieser Zugriffsstrom mit negativer Stärke von der ausgewählten Wortleitung 1206 zum Stromtreiber 1210 fließen kann. Mit anderen Worten senkt der Stromtreiber 1210 den Zugriffsstrom in dem Beispiel von 19A. Wie hierin definiert, ist dies ein Beispiel für das Treiben eines negativen Stroms durch die Wortleitung.
Unter Bezugnahme auf 19B fällt die Spannung am MRAM zwischen t1 und t3 von 0 V auf V_ss. Der Schwellenschaltselektor 1204 ist zwischen t1 und t2 ausgeschaltet. Sobald die Spannung über dem Schwellenschaltselektor 1204 die Schwellenspannung V_th des Schwellenschaltselektors 1204 erreicht, schaltet dieser sich ein und schaltet (bei t2) in einen niederohmigen Zustand um. Nach dem Einschalten des Schwellenschaltselektors 1204 kann die Spannung an der MRAM-Zelle weiter abnehmen. Zum Zeitpunkt t3 befindet sich die Spannung über der MRAM-ZELLE auf einem Beharrungswert (V_ss). Außerdem läuft nach dem Zeitpunkt t2 der gesamte I_write durch die MRAM-Zelle. Zum Zeitpunkt t4 wurde die MRAM-Zelle vom AP-Zustand in den P-Zustand geschaltet. Da der P-Zustand ein niederohmigerer Zustand als der AP-Zustand ist, sinkt die absolute Größe der Spannung über der MRAM-Zelle bei t4. Mit anderen Worten nähert sich die Spannung über der MRAM-Zelle bei t4 dem Wert 0 V an.
In einer Ausführungsform werden MRAM-Zellen in einem Kreuzpunktarray gleichzeitig beschrieben, indem zuerst alle ausgewählten MRAM-Zellen in dem Kreuzpunktarray gleichzeitig in den AP-Zustand geschrieben werden. Dann wird ein Satz der ausgewählten MRAM-Zellen gleichzeitig vom AP-Zustand in den P-Zustand geschrieben. Diese Technik kann so modifiziert werden, dass zunächst alle ausgewählten MRAM-Zellen in dem Kreuzpunktarray gleichzeitig in den P-Zustand geschrieben werden. Dann wird ein Satz der ausgewählten MRAM-Zellen gleichzeitig vom P-Zustand in den AP-Zustand geschrieben.
20 ist ein Flussdiagramm eines Prozesses 2000 des gleichzeitigen Schreibens von MRAM-Zellen, in dem alle ausgewählten MRAM-Zellen zunächst in den AP-Zustand oder den P-Zustand geschrieben werden. In einer Ausführungsform wird der Prozess 2000 von einer Steuerschaltung im Speicherchip 500 durchgeführt. In einer Ausführungsform wird der Prozess 2000 von einer Steuerschaltung im Steuerchip 611 durchgeführt.
Schritt 2002 schließt das Empfangen von Daten, die in der nichtflüchtigen Speichervorrichtung gespeichert werden sollen, auf einer Kommunikationsschnittstelle 568/668 ein. In einer Ausführungsform empfängt der Speicherchip 500 die Daten von der Speichersteuerung 102. In einer Ausführungsform empfängt der Steuerchip 611 die Daten von der Speichersteuerung 102.
Schritt 2004 schließt das Identifizieren eines ersten Satzes von MRAM-Zellen 701 in dem Kreuzpunktarray zum Speichern eines ersten Bitwerts und eines zweiten Satzes von MRAM-Zellen 701 in dem Kreuzpunktarray zum Speichern eines zweiten Bitwerts ein, um die Daten zu speichern. Der erste Satz von MRAM-Zellen 701 und der zweite Satz von MRAM-Zellen 701 repräsentieren alle ausgewählten MRAM-Zellen 701 im Kreuzpunktarray. In einer Ausführungsform ist der erste Bitwert eine „1“ und der zweite Bitwert eine „0“. In einer Ausführungsform wird der erste Bitwert durch den AP-Zustand und der zweite Bitwert durch den P-Zustand dargestellt. So kann eine „1“ durch den AP-Zustand repräsentiert werden und eine „0“ durch den P-Zustand repräsentiert werden; diese Zuordnung kann jedoch auch umgekehrt werden.
Schritt 2006 schließt das Versetzen aller MRAM-Zellen 701 im ersten und zweiten Satz in den AP-Zustand oder in den P-Zustand ein. Somit werden alle ausgewählten MRAM-Zellen 701 in dem Kreuzpunktarray entweder in den AP-Zustand oder in den P-Zustand versetzt. Damit ist gemeint, dass alle ausgewählten MRAM-Zellen 701 in dem Kreuzpunktarray entweder in den AP-Zustand versetzt werden oder alternativ alle ausgewählten MRAM-Zellen 701 in dem Kreuzpunktarray in den P-Zustand versetzt werden. In einer Ausführungsform schließt Schritt 2006 das Durchführen mindestens eines Abschnitts eines SRR ein. Zum Beispiel kann Schritt 2006 das Durchführen von mindestens den Schritten 1502-1504 des Prozesses 1500 einschließen. In einer Ausführungsform werden die Schritte 1502-1506 durchgeführt. In einer Ausführungsform werden die Schritte 1502-1508 durchgeführt.
Schritt 2008 schließt das gleichzeitige Versetzen des ersten Satzes von MRAM-Zellen in den anderen der beiden Zustände AP oder P ein, während der zweite Satz von MRAM-Zellen in dem einen der beiden Zustände AP oder P verbleibt. In einer Ausführungsform verfügt der erste Satz von MRAM-Zellen über zwei oder mehr Zellen und der zweite Satz von MRAM-Zellen verfügt über null oder mehr Zellen. In einer Ausführungsform verfügt der erste Satz von MRAM-Zellen über null oder mehr Zellen und der zweite Satz von MRAM-Zellen verfügt über zwei oder mehr Zellen. In einer Ausführungsform verfügt der erste Satz von MRAM-Zellen über eine oder mehr Zellen und der zweite Satz von MRAM-Zellen verfügt über eine oder mehr Zellen.
Anhand der folgenden zwei Beispiele soll näher auf die Schritte 2006 bis 2008 eingegangen werden. Als ein Beispiel wird in Schritt 2006 sowohl der erste als auch der zweite Satz von MRAM-Zellen 701 in dem Kreuzpunktarray in den AP-Zustand versetzt. In Schritt 2008 des ersten Beispiels wird der erste Satz von MRAM-Zellen vom AP-Zustand in den P-Zustand geschrieben, während der zweite Satz von MRAM-Zellen im AP-Zustand belassen wird. Als zweites Beispiel wird in Schritt 2006 sowohl der erste als auch der zweite Satz von MRAM-Zellen 701 in dem Kreuzpunktarray in den P-Zustand versetzt. In Schritt 2008 des zweiten Beispiels wird der erste Satz von MRAM-Zellen vom P-Zustand in den AP-Zustand geschrieben, während der zweite Satz von MRAM-Zellen im P-Zustand belassen wird.
Wie vorstehend erläutert, wird beim Lesen von Daten aus einer MRAM-Speicherzelle oder beim Schreiben von Daten in eine MRAM-Speicherzelle ein Strom durch die Speicherzelle geleitet. In Ausführungsformen, in denen ein Schwellenschaltselektor in Reihe mit der MRAM-Vorrichtung angeordnet ist, muss der Schwellenschaltselektor eingeschaltet werden, bevor der Strom durch die MRAM-Vorrichtung fließen kann, indem eine ausreichende Spannung über die Reihenschaltung des Schwellenschaltselektors und der MRAM-Vorrichtung angelegt wird. In den 21A, 21B und 22 wird diese Aktivierung des Schwellenschaltselektors im Zusammenhang mit einem Lesevorgang näher betrachtet.
Die 21A und 21B sind eine Ausführungsform eines Satzes von Wellenformen für jeweils den Strom und die Spannung für die Schicht-1-Zelle der 11A und 11B in einem Lesevorgang, wobei die Zeitachsen der 21A und 21B angeglichen sind und die gleiche Skalierung haben. Im Vergleich zu den 16A und 16B betrachten die 21A und 21B den Zeitraum bis zum Zeitpunkt t3. In dieser Ausführungsform wird für einen Lesevorgang das Lesen in der P2AP-Richtung durchgeführt, in der die Wortleitung 1 1100/1150 hoch vorgespannt ist und die Bitleitung 1110/1160 niedrig eingestellt ist (z. B. 0 V), so dass der (herkömmliche) Strom nach oben fließt und durch die Referenzschicht 1105/1155 fließt, bevor er durch die freie Schicht 1101/1151 fließt. (In Bezug auf den Elektronenstrom ist der Elektronenfluss im Gegensatz zum herkömmlichen Strom wie in 10B veranschaulicht.)
In der Ausführungsform der 21A und 21B wird ein Ansatz mit erzwungenem Strom verwendet, wobei der Speicher von der Referenzschichtseite mit einem Lesestrom I_read aus einer Stromquelle in der Treiberschaltung für die Leitung angesteuert wird. Wie 21A durch die durchgezogene Linie 2101 zeigt, wird der Strom auf den Wert I_read angehoben und dort für die Dauer des aktuellen Lesevorgangs gehalten. Dieser Strom bewegt die Leitungen, die den Strom an die ausgewählte Speicherzelle liefern, wie beispielsweise die Wortleitung 1 1100/1150 für die Schicht-1-Speicherzelle in 11A/B, und unterstützt auch jegliche Leckage in dem Pfad. Wie in 21B bei 2151 gezeigt, steigt der Strom über die Parallelschaltung des Schwellenschaltselektors und des resistiven MRAM-Elements an, wenn sich der Schwellenschaltselektor in einem Aus-Zustand befindet. Sobald die Spannung über dem Schwellenschaltselektor die Schwellenspannung V_th des Schwellenschaltselektors bei 2153 erreicht, schaltet dieser sich ein und schaltet in einen niederohmigen Zustand um.
Sobald sich der Schwellenschaltselektor im Ein-Zustand befindet, fließt der I_read-Strom durch die ausgewählte Speicherzelle. Dies wird in 21A durch die gestrichelte Linie 2103 veranschaulicht, die den Strom durch die Speicherzelle darstellt, der von null auf I_read springt, wenn sich der Schwellenschaltselektor bei 2153 einschaltet. Da der Strompegel auf I_read gehalten wird, fällt die Spannung über der Speicherzelle auf einen Pegel ab, der von dem Reihenwiderstand der MRAM-Vorrichtung und dem Einschaltwiderstand des Schwellenschaltselektors abhängt. Für eine binäre Ausführungsform weist die Speicherzelle einen hochohmigen antiparallelen Zustand und einen niederohmigen parallelen Zustand auf. Die über der in Reihe geschalteten MRAM-Vorrichtung und dem Schwellenschaltselektor als Reaktion auf den I_read-Strom jeweils für den hochohmigen Zustand (HRS) und den niederohmigen Zustand (LRS) resultierende Spannung ist als die Linien 2155 und 2153 dargestellt. Die resultierende Spannungsdifferenz kann dann von einem Leseverstärker gemessen werden, um den in der Speicherzelle gespeicherten Datenzustand zu bestimmen. Obwohl die Erörterung hier im Zusammenhang mit einer MRAM-basierten Speicherzelle steht, die in Reihe mit dem Schwellenschaltselektor geschaltet ist, kann diese Lesetechnik in ähnlicher Weise auf andere Speicherzellen mit programmierbarem Widerstand angewendet werden, wie PCM- oder ReRAM-Vorrichtungen.
21B zeigt die Spannung, die während der Steigerung bei 2151 angelegt wird, bis diese bei 2153 V_th erreicht und dann entweder bei 2155 auf den hochohmigen Zustandspegel oder bei 2153 auf den niederohmigen Zustand abfällt. In einer tatsächlichen Vorrichtung gibt es aufgrund von Widerstand und Kapazitäten eine gewisse Verzögerung, wenn die Spannungsspitze bei 2153 entweder auf 2155 oder 2153 abfällt. Dies wird durch 22 für das Beispiel eines niederohmigen Zustands veranschaulicht.
22 zeigt ein Beispiel der Spannung über die MRAM-Vorrichtung während der Schwellenschaltselektor von einem Aus-Zustand in einen Ein-Zustand schaltet. Im Vergleich zu 21B zeigt 22 die Spannung V_MRAM nur über der MRAM-Vorrichtung, während 21B die Spannung über der aus dem Schwellenschaltselektor und dem resistiven MRAM-Element bestehenden Reihenschaltung darstellt. Zu Beginn, bevor der Schwellenschaltselektor einschaltet, ist die Spannung über der MRAM-Vorrichtung Null, während die angelegte Spannung bis zur V_th-Spannung ansteigt. Sobald sich der Schwellenschaltselektor einschaltet, beginnt Strom durch die MRAM-Vorrichtung zu fließen, und die Spannung über der MRAM-Vorrichtung wird auf den V_th-Pegel ansteigen, abzüglich der Spannung V_hold, die über dem Schwellenschaltselektor abgefallen ist. Folglich wird V_MRAM von 0 V auf ΔV= (V_th - V_hold) springen, wonach diese als Reaktion auf den angelegten I_read bis zum Spannungsabfall an der MRAM-Vorrichtung im Widerstandszustand abfallen wird; z. B. I_read x R_MRAM. Bei einem LRS von 25 KΩ und einem Lesestrom von 15 µA ist die Spannung über der MRAM-Vorrichtung eine V_MRAM von 375 mV. Wohingegen bei einem HRS von 50 KΩ V_mram 750 mV beträgt (es sei denn, es wird die Konformitätsspannung erreicht, welche die Spannung bei einer Klemmenspannung begrenzt). Die Differenz von 375 mV kann zum Beispiel durch Anpassen des gespeicherten Pegels um eine Schwellenwertgröße, wie beispielsweise um 150 mV, erfasst werden.
Die Geschwindigkeit, mit der die V_MRAM-Spannung bis nahe an den asymptotischen V_MRAM-Pegel abfällt, hängt von der Größe der Spitze der „Snapback-Spannung“ ΔV ab, welche die Differenz zwischen (V_th - V_hold) und V_MRAM ist, und der Rate, mit der Ladung aus der Vorrichtung fließen kann, die von den R-C-Eigenschaften der Speicherzelle und den Leitungen, zwischen denen diese angeschlossen ist, abhängt. Dieses Verhalten hat einige praktische Folgen für den Betrieb der Speicherzelle.
Eine erste Folge ist, dass sowohl der niederohmige Zustand als auch der hochohmige Zustand abklingen, wie in 22 gezeigt, wobei 22 den niederohmigen Zustand zeigt. Der hochohmige Zustand zeigt ein ähnliches Verhalten, jedoch mit einem höheren asymptotischen Zustand. Um diese beiden Zustände zu unterscheiden, müssen sie um einen ausreichenden Abstand voneinander getrennt sein, so dass ein Auslesevorgang erst dann durchgeführt werden kann, wenn genügend Zeit verstrichen ist, damit die beiden Zustände wohldefinierte und differenzierbare Spannungspegel aufweisen.
Eine weitere Folge ist, dass die Überstromspitzen die in der Speicherzelle gespeicherten Daten stören können. Wie in Bezug auf 10A und 10B erörtert, kann der Zustand eines MRAM-Speichers geändert werden, indem ein Strom durch die Speicherzelle geleitet wird, so dass, wenn die Spannung über bzw. der Strom durch eine Speicherzelle lang genug ist, er je nach Richtung des Stroms einen parallelen Zustand in einen antiparallelen Zustand (einen P2AP-Schreibvorgang), wie in 10B dargestellt, oder einen antiparallelen Zustand in einen parallelen Zustand (einen AP2P-Schreibvorgang) ändert, wie in 10A dargestellt. Zum Beispiel wird der Leseprozess der 21A und 21B als in der P2AP-Richtung durchgeführt beschrieben, sodass eine Störung durch die Wellenform von 22 eine Speicherzelle mit niederohmigem Zustand in den hochohmigen Zustand schalten könnte, bevor der Datenzustand gespeichert werden kann.
Wie vorstehend erwähnt, steuert der Schwellenschaltselektor den Zugriff auf die Speicherzellen. Insbesondere muss zum Anlegen einer Spannung oder eines Stroms an eine Speicherzelle, um deren Widerstandszustand zu lesen oder zu ändern, der entsprechende Selektor zunächst durch Anlegen einer ausreichend hohen Spannung, z. B. einer Spannung, die betragsmäßig höher ist als die Betriebsschwellenspannung V_th, in einen leitenden Zustand geschaltet werden. Wenn sich der Selektor in einem nichtleitenden Zustand befindet, z. B., wenn eine Spannung über dem Selektor eine geringere Größe als die Betriebsschwellenspannung aufweist, ist die Speicherzelle isoliert und behält ihren vorhandenen Widerstandszustand bei, da die MRAM-Spannung ein Verhältnis von [R_MRAM / (R_MRAM + R_selector)] x V_applied = V_MRAM aufweist. Ist der nichtleitende R_selector (z. B. > 1 MΩ) viel größer als der R_MRAM (z. B. < 100 Ω), so ist der V_MRAM ausreichend niedrig, bis der Selektor einschaltet und sein Widerstand auf z. B. 1 KΩ gesenkt wird.
Bei der Auswahl einer MRAM-Speicherzelle zum Lesen ihres Dateninhalts wird folglich der entsprechende Schwellenschaltselektor eingeschaltet, der einen Snapback von ΔV von Vth auf V_hold aufweist. Diese Transiente wird schnell induziert, da ein OTS-Einschaltvorgang beispielsweise unter 1 ns liegt und die V_selector-Differenz über die MRAM-Vorrichtung eingeprägt wird und in einer Zeit abklingt, die durch den Schwellenschaltselektor und den Innenwiderstand des MRAM und die Kapazität über dem Array-Knoten (z. B. Draht-zu-Draht-Kapazität und die Kapazität des Transistors und anderer Elemente in den Treibern) und den Reihenwiderstand zu diesen kapazitiven Elementen bestimmt wird. Da diese Transiente zu einer Störung des in der Speicherzelle gespeicherten Datenzustands führen kann und die Speicherzelle erst dann ausgelesen werden kann, wenn die Transiente ausreichend abgeklungen ist, ist die Lesestörung umso geringer, je schneller diese Überspannung abgeleitet werden kann und je schneller ein Lesevorgang abgeschlossen werden kann.
Wenn in einer mehrschichtigen Kreuzpunktarraystruktur, wie sie in 7D dargestellt ist, die Ausrichtung der MRAM-Vorrichtung in der oberen Schicht 720 die gleiche ist wie in der unteren Schicht 718 (wie in der Ausführungsform von 11A veranschaulicht), wird während eines Lesens in der P2AP-Richtung, wie vorstehend für den selbstreferenzierenden Lesevorgang (SRR) beschrieben, der Strom in den zwei Schichten in unterschiedlichen Richtungen fließen. Genauer gesagt fließt beim Lesen in der P2AP-Richtung mit der wie in 11A gezeigten Ausrichtung des MRAM 1102 und MRAM 1112 der Strom sowohl für die Schicht-1-Zelle als auch für die Schicht-2-Zelle in der Aufwärtsrichtung. Folglich wird beim Durchführen eines Lesevorgangs in der P2AP-Richtung für die Schicht-1-Speicherzelle die Wortleitung 1 1100 auf einen hohen Spannungspegel und die Bitleitung 1110 auf einen niedrigen Spannungspegel gesetzt, während beim Lesen in der P2AP-Richtung für die Schicht-2-Speicherzelle die Bitleitung 1110 auf eine hohe Spannung und die Wortleitung 2 1120 auf eine niedrige Spannung gesetzt wird. Es ist zu beachten, dass dies erfordert, dass die Bitleitung 1110 von 11A auf Low vorgespannt ist, um als Stromsenke zu dienen, wenn Schicht 1 im SRR-Prozess gelesen wird; aber beim Lesen in Schicht 2 in einem SRR-Prozess wird die Bitleitung 1110 stattdessen auf High vorgespannt, um als Stromquelle zu dienen. Dadurch wird das gleichzeitige Auslesen der Schicht-1-Speicherzelle und der Schicht-2-Speicherzelle verhindert.
Beim Bilden einer mehrschichtigen Speicherstruktur, wie in 7D oder 11A veranschaulicht, ist es aus verarbeitungstechnischer Sicht vorzuziehen, dass jede der Schichten auf die gleiche Weise gebildet wird, sodass nur 1 Modul erforderlich ist. Betrachtet man beispielsweise 11A, so kann ein Verarbeitungsmodul nach dem Bilden des ersten Satzes von leitenden Leitungen (Wortleitung 1 1100) über einem Substrat (nicht gezeigt) nacheinander den Schwellenschaltselektor, die Referenzschicht, die Tunnelbarriere und die freie Schicht (jeweils 1109, 1105, 1103 und 1101) bilden. Nach dem anschließenden Bilden eines zweiten Satzes von leitenden Leitungen (Bitleitung 1110) kann das Modul zur Verarbeitung von Speicherzellen dann wiederholt werden, um den Schwellenschaltselektor, die Referenzschicht, die Tunnelbarriere und die freie Schicht (jeweils 1119, 1115, 1113 und 1111) zu bilden. Die Wiederholung des gleichen Satzes von Schritten für jede nachfolgende Schicht vereinfacht die Verarbeitung, zumal die MRAM-Strukturen 1102 und 1112 in vereinfachter Form dargestellt sind und ein tatsächliches Verarbeitungsmodul für diese Elemente aufwendiger ist.
Obwohl es in der Regel vorteilhaft ist, alle MRAM-Schichten mit der gleichen Ausrichtung zu bilden, kann das Umkehren der Ausrichtung der MRAM-Vorrichtung von alternativen Schichten eine Reihe von Vorteilen bieten. 11B veranschaulicht eine Ausführungsform, bei der die Schicht-2-Speicherzelle im Vergleich zu 11A invertiert wurde, sodass bei einem SRR-Vorgang Strom beim Lesen von Schicht-1-Speicherzellen von der Wortleitung 1 1150 zur Bitleitung 1160 gezwungen wird und beim Lesen von Schicht-2-Speicherzellen von der Wortleitung 2 1170 zur Bitleitung 1160 gezwungen wird. Dies ermöglicht, dass derselbe Vorspannungspegel auf der Bitleitung 1160 verwendet wird, wenn von einer der beiden Ebenen gelesen wird, und ermöglicht auch ein gleichzeitiges Lesen der Speicherzellen beider Ebenen in der Art des gleichzeitigen Zugriffs auf mehrere Speicherzellen, die vorstehend in Bezug auf die 14, 15 und in nachfolgenden Figuren beschrieben ist. Alternativ könnten die Schicht-1-Speicherzellen von 11A eine invertierte Ausrichtung aufweisen, wobei Strom bei einem SRR-Lesevorgang von der Bitleitung 1110 zur Wortleitung 1 1100 und/oder Wortleitung 2 1120 gezwungen wird. Obwohl das Umkehren der Ausrichtung einer der beiden Schichten dieselbe Vorspannung der Bitleitung 1110 beim Lesen der Speicherzelle einer der beiden Ebenen ermöglichen kann, kann die Entscheidung, welche der beiden Schichten invertiert wird, beeinflussen, wie schnell die in 22 dargestellte Art von transienter Spannung abgeleitet werden kann.
Wie vorstehend beschrieben, hängt es vom Widerstand und der Kapazität entlang des Pfades, durch den sich diese Spannungsspitze entlädt, ab, wie schnell die transiente Spitze über dem MRAM-Element erzeugt wird, wenn der Schwellenschaltselektor eingeschaltet wird. Um auf 11A zurückzukommen, in der die Ausrichtung sowohl in Schicht 1 als auch in Schicht 2 die gleiche ist, wird zum Beispiel die Wortleitung 1 1100 für einen SRR-Lesevorgang in Schicht 1 auf High gezogen, während die Wortleitung 2 für einen SRR-Lesevorgang in Schicht 2 auf Low gezogen wird. Unter Bezugnahme auf die Wortleitungstreiber 1210a-1210h in 12 oder 13 kann das Hochziehen einer Wortleitung für die untere Ebene durch Verwendung einer P-Kanal-Vorrichtung implementiert werden, während das Herunterziehen einer Wortleitung für die obere Ebene durch Verwendung einer N-Kanal-Vorrichtung implementiert werden kann. Unabhängig davon, ob auf einem PMOS-Pull-Up-Transistor oder einem NMOS-Pull-Down-Transistor basierend, die Kapazität eines solchen Treibers ist weitgehend proportional zu seiner Größe. NMOS-Vorrichtungen können bei gegebenem Bedarf an einem Treiberwiderstand in einer kleineren Größe als eine PMOS-Vorrichtung gebildet werden. Folglich kann in einer wie in 12 oder 13 dargestellten Arraystruktur, bei der die Wortleitungen kürzer sind als die Bitleitungen, die Transiente über die in 22 dargestellte MRAM-Vorrichtung am schnellsten über eine Wortleitung entladen werden, die unter Verwendung einer N-Kanal-Vorrichtung ausgewählt wird, die gegen Masse zieht, und die Bitleitung zum Auswählen von entweder der unteren oder der oberen Schicht in die Nähe der positiven Stromversorgung gezogen wird, zum Beispiel 3,3 V zum Lesen von P2AP. Damit beide Schichten eine Wortleitung wie in der oberen Schicht von 11A auswählen können, kann folglich die Ausrichtung der MRAM-Vorrichtung der unteren Ebene, wie in 23 veranschaulicht, invertiert werden. Eine solche Anordnung kann die Bitfehlerrate beim Lesen von Daten erheblich reduzieren, da Lesestörungen reduziert werden, und ermöglicht zudem eine verbesserte Leistung bei den Leselatenzzeiten.
23 veranschaulicht eine zweischichtige Ausführungsform einer Kreuzpunktspeicherarchitektur, bei der die MRAM-Vorrichtungen in der unteren Schicht relativ zur oberen Schicht invertiert sind, um die Kapazität bei einem Lesevorgang zu minimieren. In 23 werden die Elemente aus 11A wiederholt und ähnlich nummeriert (z. B. ist die Wortleitung 1 1100 jetzt 2300), wobei jedoch die MRAM-Komponente der Schicht-1-Zelle invertiert ist.
Genauer gesagt ist in 23 die Schicht-1-Speicherzelle zwischen der unteren leitenden Leitung der Wortleitung 1 2300 und der mittleren leitenden Leitung der Bitleitung 2310 gebildet. Für die MRAM-Vorrichtung 2302 ist nun die Referenzschicht 2301 über der Tunnelbarriere 2303 gebildet, die wiederum über der freien Schicht 2305 gebildet ist. Dies ist im Vergleich zur Schicht-1-MRAM-Vorrichtung 1101 von 11A umgekehrt, sodass die Schicht-1-Speicherzelle erfasst wird, indem Strom von der Bitleitung 2310 durch die MRAM-Vorrichtung 2302 gezwungen wird. Dies wird durch den stark hervorgehobenen Pfeil dargestellt, der von der Bitleitung 2310 zur Wortleitung 1 2300 führt. In der Ausführungsform von 23 befindet sich der Schwellenschaltselektor 2309 immer noch unter der MRAM-Vorrichtung 2302, was es ermöglicht, dass die Verarbeitungssequenz, die sich auf das Bilden dieses Elements bezieht, in beiden Schichten die gleiche ist, aber alternative Ausführungsformen kehren die Reihenfolge der MRAM-Vorrichtung 2302 und des Schwellenschaltselektors 2309 um.
In Schicht 2 ist die Speicherzelle zwischen der Wortleitung 2 2320 und der Bitleitung 2310 wie in 11A ausgerichtet, wobei die freie Schicht 2311 über der Tunnelbarriere 2313 ausgebildet ist, die wiederum über der Referenzschicht 2315 mit dem darunterliegenden Schwellenschaltselektor 2319 ausgebildet ist. Wie bei der Schicht-1-Speicherzelle wird auch die Schicht-2-Speicherzelle erfasst, indem Strom von der Bitleitung 2310 durch die MRAM-Vorrichtung 2312 gezwungen wird. Dies wird durch den stark hervorgehobenen Pfeil dargestellt, der von der Bitleitung 2310 zur Wortleitung 2 2320 führt.
23 stellt auch die Auswahl- und Treiberschaltung für die Wortleitung 1 2300, die Bitleitung 2310 und die Wortleitung 1 2320 schematisch dar. Bezugnehmend auf die 12 und 13 können diese Elemente als Teil von einem der Wortleitungstreiber 1210a-1210h oder der Bitleitungstreiber 1212a-1212d betrachtet werden. Wie durch die stark hervorgehobenen Pfeile dargestellt, wird bei einem Lesevorgang in P2AP-Richtung der Lesestrom von der Bitleitung 2310 zu einer oder beiden der Wortleitung 1 2300 und Wortleitung 2 2320 getrieben. Der Strom I_read (P2AP) kann von einer Stromquelle 2345 bereitgestellt werden, die beispielsweise auf einem Stromspiegel basieren kann, der mit einer Versorgungsebene verbunden ist. Die Stromquelle 2345 liefert den Lesestrom I_read (P2AP) an die Bitleitung 2310 durch die PMOS-Vorrichtung 2343, die ein Decodiersteuersignal BL Sei zum Auswählen der Bitleitung 2310 empfängt. Der Lesestrom wird von der Wortleitung 1 2300 und der Wortleitung 2 2320 durch jeweilige NMOS-Vorrichtungen 2341 und 2347 entladen, die jeweils das Decodiersteuersignal WL1 Sei zum Auswählen der Wortleitung 1 2300 und das Decodiersteuersignal WL2 Sei zum Auswählen der Wortleitung 2 2320 empfangen.
Leckströme in den Schwellenschaltvorrichtungen werden durch Erhöhen der Schwellenspannung (V_th) reduziert, und der größte zulässige V_th-Bereich wird erreicht, wenn eine P-Kanal-Pullup-Vorrichtung auf einer der Wortleitungen oder der Bitleitung für die Speicherzelle und ein N-Kanal-Pulldown auf der anderen der Wortleitungen und der Bitleitung verwendet wird, um V_th-Abstürze zu vermeiden. In den hierin vorwiegend beschriebenen zweischichtigen Ausführungsformen neigen Bitleitungen dazu, aufgrund ihrer Platzierung zwischen den zwei separaten Wortleitungen und auch, weil in den wie in Bezug auf die 12 und 13 veranschaulichen Ausführungsformen Bitleitungen tendenziell eine längere Länge aufweisen, die größere Kapazität zu sein. Folglich wird die Rate, mit der die transiente Spannungsspitze beim Umschalten einer Schwellenwertauswahl abgeleitet werden kann, hauptsächlich durch die R-C-Eigenschaft der Wortleitung bestimmt. Eine Möglichkeit, die Ableitungszeit und die Leselatenz zu reduzieren, ist das Verringern der Kapazität durch Verkürzen der Längen der leitenden Drähte und Vergrößern des Draht-zu-Draht-Abstands des Arrays, aber beide Techniken verringern die Speicherdichte. Eine weitere Möglichkeit, die Ableitungszeit und die Leselatenz zu reduzieren, ohne die Speicherdichte zu beeinträchtigen, ist das Verringern der Größe der Transistoren, die zum Treiben der leitenden Drähte verwendet werden. Durch Verwenden der kleiner dimensionierten NMOS-Vorrichtungen 2341 und 2347 für die Wortleitungen 2300 und 2320 und Verwenden der größer dimensionierten PMOS-Vorrichtung 2343 auf der Bitleitung 2310 kann die Kapazität des primären Pfads zum Ableiten der transienten Spannung reduziert werden, ohne die Dichte des Arrays zu verringern.
Unter Rückbezug auf den in den 16A und 16B veranschaulichten Selbstreferenz-Lesevorgang ist in beiden Auslesevorgängen zwischen t1-t3 und t5-t6 der Stromfluss, der wie in 23 veranschaulichte, und in beiden wird I_read verwendet. Für den Schreibvorgang bei t3-t5, bei dem alle Speicherzellen in den hochohmigen AP-Zustand versetzt werden, ist der Strom ebenfalls in P2AP-Richtung, wie in 23 veranschaulicht, jedoch unter Verwendung einer Stromquelle mit I_write für den erzwungenen Strom. Folglich kann in der Ausführungsform von 23 das Array so betrieben werden, dass die Bitleitung 2310 durch die PMOS-Vorrichtung 2343 konstant auf High gezogen wird, wobei die Stromquelle 2345 während des Zeitintervalls t3-t5 auf I_write geschaltet wird und die Wortleitungen 2300 und 2320 durch die NMOS-Vorrichtungen 2341 und 2347 konstant auf Low gezogen werden. Nur wenn ausgewählte Speicherzellen in den parallelen Zustand mit niedrigem Widerstand (AP2P) zurückgeschrieben werden, wie in den 19A und 19B veranschaulicht, werden diese Vorspannungen umgekehrt, wobei eine ausgewählte Bitleitung 2310 auf Low und eine ausgewählte Wortleitung einer oder beider Wortleitungen 2300 und 2320 auf High gesetzt wird, um I_write in der AP2P-Richtung durch eine ausgewählte Speicherzelle zu treiben. Es ist zu beachten, dass, da sowohl die Schicht-1- als auch die Schicht-2-Speicherzellen für jeden der Untervorgänge des SRR-Prozesses in dieselbe Richtung vorgespannt sind, dies Ausführungsformen ermöglicht, in denen diese Vorgänge für beide Schichten parallel durchgeführt werden.
24 ist ein Flussdiagramm einer Ausführungsform zum Durchführen eines selbstreferenzierenden Lesevorgangs unter Verwendung der Struktur von 23. Der Ablauf beschreibt einen SRR-Prozess sowohl für die Schicht-1-Speicherzelle als auch für die Schicht-2-Speicherzelle, wobei sich die Schritte zwischen den beiden Schichten abwechseln. Die beiden Schichten können unabhängig voneinander betrieben werden, sodass nur die Vorgänge der Schicht 1 oder der Schicht 2 durchgeführt werden, oder sie können gleichzeitig betrieben werden, sodass ein bestimmter Vorgang der Schicht 2 gleichzeitig mit dem entsprechenden Vorgang der Schicht 1 durchgeführt wird, um den Dateninhalt beider Schichten gleichzeitig zu lesen, wie vorstehend für das gleichzeitige Lesen entlang mehrerer Wortleitungen beschrieben.
In Schritt 2401 wird der Dateninhalt der MRAM-Vorrichtung 2302 der Schicht 1 erfasst, indem I_read von Bitleitung 2310 zu Wortleitung 1 2300 getrieben wird, indem das BL-Sel-Signal an PMOS 2343 angelegt wird und das WL1-Sel-Signal an NMOS 2341 angelegt wird. Der Widerstandszustand der MRAM-Vorrichtung 2302 kann dann durch den entsprechenden Leseverstärker (d. h. einen der SA 1228a-1228h) bestimmt werden. In ähnlicher Weise wird in Schritt 2403 der Dateninhalt der MRAM-Vorrichtung 2312 der Schicht 2 erfasst, indem I_read von der Bitleitung 2310 zur Wortleitung 2 2320 getrieben wird, indem das BL-Sel-Signal an PMOS 2343 und das WL2-Sel-Signal an NMOS 2347 angelegt wird, wobei der Widerstandszustand der MRAM-Vorrichtung 2312 durch den entsprechenden Leseverstärker (d. h. einen der SA 1228a-1228h) bestimmt wird. Da sowohl die Schicht-1- als auch die Schicht-2-Speicherzellen wie in den Schritten 2401 und 2403 gleichzeitig vorgespannt werden können, können diese Auslesevorgänge in einigen Ausführungsformen gleichzeitig durchgeführt werden.
In Schritt 2405 wird die MRAM-Vorrichtung 2302 der Schicht 1 in den AP-Zustand geschrieben, indem I_write von der Bitleitung 2310 zur Wortleitung 1 2300 getrieben wird, indem das BL-Sel-Signal an PMOS 2343 und das WL1-Sel-Signal an NMOS 2341 angelegt wird, aber wobei die Stromquelle 2345 nun I_write liefert. In Schritt 2407 wird die MRAM-Vorrichtung 2312 der Schicht 2 in den AP-Zustand geschrieben, indem I_write von der Bitleitung 2310 zur Wortleitung 2 2320 getrieben wird, indem das BL-Sel-Signal an PMOS 2343 und das WL1-Sel-Signal an NMOS 2347 angelegt wird, wobei die Stromquelle 2345 nun I_write liefert. Da sowohl die Schicht-1- als auch die Schicht-2-Speicherzellen wie in den Schritten 2405 und 2407 gleichzeitig vorgespannt werden können, können diese Auslesevorgänge in einigen Ausführungsformen gleichzeitig durchgeführt werden. Das zweite Lesen des SRR-Prozesses kann dann in den Schritten 2409 und 2411 erfolgen, die jeweils wie vorstehend für die Schritte 2401 und 2403 beschrieben durchgeführt werden können.
Wenn das MRAM-Element 2302 der Schicht-1-Speicherzelle ausgewählt wird, um in den niederohmigen Parallelzustand geschrieben zu werden, wird in Schritt 2413 ein AP2P-Vorgang durchgeführt, indem der Schreibstrom I_write von der Wortleitung 1 2300 zur Bitleitung 2310 getrieben wird (d. h. in die entgegengesetzte Richtung als in den vorangegangenen Schritten). In ähnlicher Weise wird, wenn das MRAM-Element 2312 der Schicht-2-Speicherzelle ausgewählt wird, um in den niederohmigen Parallelzustand geschrieben zu werden, in Schritt 2415 ein AP2P-Vorgang durchgeführt, indem der Schreibstrom I_write von der Wortleitung 2 2320 zur Bitleitung 2310 getrieben wird. Da beide Schritte 2413 und 2415 Strom von der entsprechenden Wortleitung in dasselbe Bit treiben, können diese Vorgänge gleichzeitig ausgeführt werden.
Wie in der vorhergehenden Erörterung von 24 angemerkt, können diese Schritte parallel ausgeführt werden, da jedes Paar von Schritten die Bitleitung und die entsprechende Wortleitung auf die gleiche Weise vorspannt. Umgekehrt können, wenn nur eine der Schichten gelesen werden soll, nur die für diese Schicht relevanten Schritte ausgeführt werden.
25 ist ein Flussdiagramm einer Ausführungsform zum Bilden der Struktur von 23. Innerhalb der einzelnen Schritte kann die Verarbeitung der Verarbeitung ähneln, die zum Bilden der Struktur von 11A erfolgen würde, aber 25 hebt die Änderung der Reihenfolge der Verarbeitungsschritte zwischen Schicht 1 und Schicht 2 hervor. Wie vorstehend erwähnt, ist 23 vereinfacht, wobei nur die freie Schicht, die Tunnelbarriere und die Referenzschicht des MRAM dargestellt sind, während eine detailliertere Beschreibung diese zusätzliche Struktur einschließen würde, die vorstehend zum Beispiel in Bezug auf 9 beschrieben ist.
In Schritt 2501 wird ein erster Satz von leitenden Drähten, die in einer ersten Richtung verlaufen, über einem Substrat gebildet, das in 23 nicht gezeigt ist. In der Ansicht von 23 schließen die ersten leitenden Leitungen Wortleitung 1 2300 ein und würden dem unteren Satz von Wortleitungen von 7D entsprechen. In der Ausführungsform von 23 werden die Schwellenschaltvorrichtungen unterhalb der MRAM-Vorrichtung jeder Schicht gebildet und der Schwellenschaltselektor 2309 wird in Schritt 2503 gebildet. In anderen Ausführungsformen könnten die Schwellenschaltvorrichtungen oberhalb der MRAM-Vorrichtung in einer oder beiden der Schichten ausgebildet sein. In Schritt 2504 wird die Schicht-1-MRAM-Vorrichtung 2302 gebildet. In der Ausführungsform von 23, in der die Schicht-1-MRAM-Vorrichtung invertiert ist, schließt Schritt 2504 eine Abfolge von Teilschritten ein, wobei bei Schritt 2505 die freie Schicht 2305 über dem Schwellenschaltselektor 2309 gebildet wird, bei Schritt 2507 die Tunnelbarriere 2303 über der freien Schicht 2305 gebildet wird und dann bei Schritt 2509 die Referenzschicht 2301 über der Tunnelbarriere 2303 gebildet wird.
Bei Schritt 2511 wird der zweite Satz von leitenden Leitungen über der Schicht-1-M RAM-Vorrichtung 2302 gebildet. Die zweite Schicht von leitenden Leitungen schließt Bitleitung 2310 ein und entspricht den Bitleitungen von 7D. Mit dem Abschluss von Schritt 2511 ist die Speicherstruktur der Schicht 1 vollständig. In einer Kreuzpunktarchitektur verläuft dieser zweite Satz von leitenden Leitungen in einer zweiten Richtung über das Substrat, die senkrecht zu der ersten Schicht von leitenden Leitungen (dem unteren Satz von Wortleitungen) ist. Obwohl in 23 (und in den vorstehenden 11A und 11B) sowohl die Wortleitungen als auch die Bits zu Zwecken der Erläuterung als von links nach rechts verlaufend dargestellt sind, würde bei Betrachtung innerhalb der größeren Struktur eines dieser Elemente (entweder die Bitleitungen oder die zwei Schichten von Wortleitungen) präziser dargestellt in die Seite hinein verlaufen, wie in den 7B-7D dargestellt.
Die zweite Schicht wird ab Schritt 2513 gebildet, der den Schicht-2-Schwellenschaltselektor 2319 über dem zweiten Satz von leitenden Leitungen (Bitleitung 2310) bildet. In der Verarbeitungssequenz für die Ausführungsform von 23 wird der Schicht-2-Schwellenschaltselektor wiederum unter der MRAM-Vorrichtung der Speicherzelle der Schicht gebildet, aber wie bei Schicht 1 könnten andere Ausführungsformen dies umkehren. Die Schicht-2-MRAM-Vorrichtung 2312 wird dann in Schritt 2514 gebildet. Die Teilschritte von Schritt 2514 kehren die Reihenfolge im Vergleich zu Schicht 1 um: Schritt 2515 bildet die Referenzschicht 2315 über dem Schwellenschaltselektor 2319, Schritt 2517 bildet die Tunnelbarriere 2313 über der Referenzschicht 2315 und Schritt 2519 bildet die freie Schicht 2311 über der Tunnelbarriere 23313. Die obere Schicht der leitenden Leitungen, einschließlich der Wortleitung 2 2320, wird in Schritt 2521 gebildet, wobei diese in derselben Richtung über die darunterliegende Struktur verläuft wie die untere Schicht von leitenden Leitungen, welche die Wortleitung 1 2300 einschließt. Mit 2521 ist die zweischichtige Struktur von 23 abgeschlossen. Sollen weitere Schichten gebildet werden, kann der Prozess auf die gleiche Weise fortgesetzt werden, wobei das Verarbeitungsmodul von Schicht 1 mit dem von Modul 2 abgewechselt wird.
Gemäß einem ersten Satz von Gesichtspunkten schließt eine Einrichtung einen nichtflüchtigen Speicher mit einem Substrat und einem oder mehreren Speicherarrays ein, die auf dem Substrat gebildet sind. Jedes der Arrays schließt ein: einen ersten Satz von leitenden Leitungen, die in einer ersten Richtung parallel zu einer Oberfläche des Substrats verlaufen; einen zweiten Satz von leitenden Leitungen, die über dem ersten Satz von leitenden Leitungen gebildet sind und in einer zweiten Richtung parallel zu der Oberfläche des Substrats verlaufen; einen dritten Satz von leitenden Leitungen, die über dem zweiten Satz von leitenden Leitungen gebildet sind und in der ersten Richtung verlaufen; und einen ersten und zweiten Satz von Speicherzellen. Jede der ersten Vielzahl von Speicherzellen ist zwischen eine entsprechende des ersten Satzes von leitenden Leitungen und eine entsprechende des zweiten Satzes von leitenden Leitungen geschaltet, wobei jede der ersten Vielzahl von Speicherzellen einen Schwellenschaltselektor einschließt, der in Reihe mit einer magnetoresistiven Direktzugriffsspeichervorrichtung (MRAM-Vorrichtung) geschaltet ist, wobei die MRAM-Vorrichtung jeder der ersten Vielzahl von Speicherzellen einschließt: eine Referenzschicht mit einer festen Magnetfeldpolarität; und eine freie Schicht, die mit der Referenzschicht in Reihe geschaltet ist und eine programmierbare Magnetfeldpolarität aufweist, wobei die freie Schicht unter der Referenzschicht gebildet ist. Die zweite Vielzahl von Speicherzellen ist jeweils zwischen eine entsprechende des zweiten Satzes von leitenden Leitungen und eine entsprechende des dritten Satzes von leitenden Leitungen geschaltet, wobei jede der zweiten Vielzahl von Speicherzellen einen Schwellenschaltselektor einschließt, der in Reihe mit einer MRAM-Vorrichtung geschaltet ist, wobei die MRAM-Vorrichtung jeder der Vielzahl von Speicherzellen einschließt: eine Referenzschicht mit einer festen Magnetfeldpolarität; und eine freie Schicht, die mit der Referenzschicht in Reihe geschaltet ist und eine programmierbare Magnetfeldpolarität aufweist, wobei die freie Schicht über der Referenzschicht gebildet ist.
In zusätzlichen Gesichtspunkten schließt ein Verfahren das Erfassen eines Datenzustands einer ausgewählten von einer ersten Vielzahl von Speicherzellen ein, indem ein Lesestroms von einer zweiten leitenden Leitung zu einer entsprechenden ersten leitenden Leitung gezwungen wird, wobei die ausgewählte der ersten Vielzahl von Speicherzellen Teil eines Arrays ist, das die erste Vielzahl von Speicherzellen und eine zweite Vielzahl von Speicherzellen einschließt, wobei jede der ersten und der zweiten Vielzahl von Speicherzellen einen Schwellenschaltselektor aufweist, der mit einer magnetoresistiven Direktzugriffsspeichervorrichtung (MRAM-Vorrichtung) in Reihe geschaltet ist. Das Verfahren schließt auch das Erfassen eines Datenzustands einer ausgewählten der zweiten Vielzahl von Speicherzellen ein, indem der Lesestrom von der entsprechenden zweiten leitenden Leitung zu einer entsprechenden dritten leitenden Leitung gezwungen wird. Außerdem kann das Verfahren das Schreiben einer ausgewählten der ersten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand einschließen, indem ein Schreibstroms von der entsprechenden zweiten leitenden Leitung zu der entsprechenden ersten leitenden Leitung gezwungen wird, und das Schreiben einer ausgewählten der ersten Vielzahl von Speicherzellen von dem zweiten Zustand in den ersten Zustand, indem der Schreibstrom von der entsprechenden ersten leitenden Leitung zu der entsprechenden zweiten leitenden Leitung gezwungen wird; und kann auch das Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand einschließen, indem der Schreibstrom von der entsprechenden zweiten leitenden Leitung zu der entsprechenden dritten leitenden Leitung gezwungen wird, und das Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen von dem zweiten Zustand in den ersten Zustand, indem der Schreibstrom von der entsprechenden dritten leitenden Leitung zu der entsprechenden zweiten leitenden Leitung gezwungen wird.
In einem anderen Satz von Gesichtspunkten schließt eine Einrichtung eine Steuerschaltung ein, die eingerichtet ist, um sich mit einem Array von Speicherzellen zu verbinden, die jeweils einen Schwellenschaltselektor aufweisen, der mit einer magnetoresistiven Direktzugriffsspeichervorrichtung (MRAM-Vorrichtung) in Reihe geschaltet ist, wobei das Array eine erste Vielzahl von Speicherzellen, die jeweils zwischen einem entsprechenden eines ersten Satzes von leitenden Drähten und einem entsprechenden eines zweiten Satzes von leitenden Drähten geschaltet sind, und eine zweite Vielzahl von Speicherzellen einschließt, die jeweils zwischen einem entsprechenden eines dritten Satzes von leitenden Drähten und einem entsprechenden des zweiten Satzes von leitenden Drähten geschaltet sind, wobei die Steuerschaltung eingerichtet ist zum: Lesen der ausgewählten der ersten Vielzahl von Speicherzellen durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Lesen ausgewählter der zweiten Vielzahl von Speicherzellen durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben ausgewählter der ersten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben ausgewählter der ersten Vielzahl von Speicherzellen aus dem zweiten Zustand in den ersten Zustand durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine höhere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen aus dem ersten Zustand in den zweiten Zustand durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; und Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen von dem zweiten Zustand in den ersten Zustand durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine höhere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen.
Für die Zwecke dieses Dokuments kann eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen oder dieselbe Ausführungsform zu beschreiben.
Für die Zwecke dieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z. B. über einen oder mehrere andere Teile). In einigen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element. Zwei Vorrichtungen sind „in Kommunikation“, wenn sie direkt oder indirekt miteinander verbunden sind, sodass sie elektronische Signale untereinander übertragen können.
Für die Zwecke dieses Dokumentes kann der Begriff „basierend auf als „mindestens teilweise basierend auf gelesen werden.
Für die Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie etwa ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
Für die Zwecke dieses Dokuments kann sich der Ausdruck „Satz“ von Objekten auf einen „Satz“ von einem oder mehreren der Objekte beziehen.
Die vorhergehende detaillierte Beschreibung wurde zu Zwecken der Veranschaulichung und Beschreibung vorgelegt. Sie soll nicht erschöpfend sein oder die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind unter Berücksichtigung der vorstehend genannten Lehre möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der vorgeschlagenen Technologie und ihre praktische Anwendung am besten zu erläutern und damit anderen Fachleuten die Möglichkeit zu geben, sie in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, die für die jeweilige vorgesehene Verwendung geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Umfang durch die hier beigefügten Ansprüche definiert wird.

Claims

Einrichtung, aufweisend: einen nichtflüchtigen Speicher, aufweisend: ein Substrat; ein oder mehrere Speicherarrays, die auf dem Substrat gebildet sind, wobei jedes der Arrays Folgendes einschließt: einen ersten Satz von leitenden Leitungen, die in einer ersten Richtung parallel zu einer Oberfläche des Substrats verlaufen; einen zweiten Satz von leitenden Leitungen, die über dem ersten Satz von leitenden Leitungen gebildet sind und in einer zweiten Richtung parallel zu der Oberfläche des Substrats verlaufen; einen dritten Satz von leitenden Leitungen, die über dem zweiten Satz von leitenden Leitungen gebildet sind und in der ersten Richtung verlaufen; eine erste Vielzahl von Speicherzellen, die jeweils zwischen eine entsprechende des ersten Satzes von leitenden Leitungen und eine entsprechende des zweiten Satzes von leitenden Leitungen geschaltet sind, wobei jede der ersten Vielzahl von Speicherzellen einen Schwellenschaltselektor einschließt, der mit einer magnetoresistiven Direktzugriffsspeichervorrichtung (MRAM-Vorrichtung) in Reihe geschaltet ist, wobei die MRAM-Vorrichtung jeder der ersten Vielzahl von Speicherzellen Folgendes einschließt: eine Referenzschicht mit einer festen Magnetfeldpolarität; und eine freie Schicht, die mit der Referenzschicht in Reihe geschaltet ist und eine programmierbare Magnetfeldpolarität aufweist, wobei die freie Schicht unter der Referenzschicht gebildet ist; und eine zweite Vielzahl von Speicherzellen, die jeweils zwischen eine entsprechende des zweiten Satzes von leitenden Leitungen und eine entsprechende des dritten Satzes von leitenden Leitungen geschaltet sind, wobei jede der zweiten Vielzahl von Speicherzellen einen Schwellenschaltselektor einschließt, der mit einer MRAM-Vorrichtung in Reihe geschaltet ist, wobei die MRAM-Vorrichtung jeder der Vielzahl von Speicherzellen Folgendes einschließt: eine Referenzschicht mit einer festen Magnetfeldpolarität; und eine freie Schicht, die mit der Referenzschicht in Reihe geschaltet ist und eine programmierbare Magnetfeldpolarität aufweist, wobei die freie Schicht über der Referenzschicht ausgebildet ist.
Einrichtung gemäß Anspruch 1, wobei der nichtflüchtige Speicher auf einem Speicherchip ausgebildet ist, die Einrichtung weiterhin aufweisend: einen Steuerchip, der mit dem Speicherchip verbunden und eingerichtet ist, um Daten in die eine oder die mehreren Speicherarrays zu schreiben und Daten aus diesen zu lesen, wobei der Steuerchip separat von dem Speicherchip gebildet und mit diesem gebondet ist.
Einrichtung gemäß Anspruch 1, weiterhin aufweisend: eine oder mehrere Steuerschaltungen, die mit dem ersten, zweiten und dritten Satz von leitenden Leitungen verbunden sind, wobei die eine oder mehreren Steuerschaltungen eingerichtet sind zum: Lesen ausgewählter der ersten Vielzahl von Speicherzellen durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Lesen ausgewählter der zweiten Vielzahl von Speicherzellen durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben ausgewählter der ersten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben ausgewählter der ersten Vielzahl von Speicherzellen aus dem zweiten Zustand in den ersten Zustand durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine höhere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen aus dem ersten Zustand in den zweiten Zustand durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; und Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen aus dem zweiten Zustand in den ersten Zustand durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine höhere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen.
Einrichtung gemäß Anspruch 3, wobei der erste Zustand ein hochohmiger Zustand und der zweite Zustand ein niederohmiger Zustand ist.
Einrichtung gemäß Anspruch 3, wobei die eine oder die mehreren Steuerschaltungen Folgendes einschließen: einen ersten Satz von Treibern, die jeweils mit einer entsprechenden des ersten Satzes von leitenden Leitungen verbunden sind; einen zweiten Satz von Treibern, die jeweils mit einer entsprechenden des zweiten Satzes von leitenden Leitungen verbunden sind; und einen dritten Satz von Treibern, die jeweils mit einer entsprechenden des dritten Satzes von leitenden Leitungen verbunden sind, wobei beim Lesen einer ausgewählten der ersten Vielzahl von Speicherzellen ein entsprechender des ersten Satzes von Treibern die entsprechende erste leitende Leitung durch eine N-Kanal-Vorrichtung mit einem niedrigen Spannungspegel verbindet und ein entsprechender des zweiten Satzes von Treibern die entsprechende zweite leitende Leitung durch eine P-Kanal-Vorrichtung mit einem hohen Spannungspegel verbindet, und wobei beim Lesen einer ausgewählten der zweiten Vielzahl von Speicherzellen ein entsprechender des dritten Satzes von Treibern die entsprechende dritte leitende Leitung durch eine N-Kanal-Vorrichtung mit dem niedrigen Spannungspegel verbindet und ein entsprechender des zweiten Satzes von Treibern die entsprechende zweite leitende Leitung durch eine P-Kanal-Vorrichtung mit dem hohen Spannungspegel verbindet.
Einrichtung gemäß Anspruch 5, wobei: beim Lesen der ausgewählten der ersten Vielzahl von Speicherzellen der entsprechende des zweiten Satzes von Treibern eingerichtet ist, um einen Lesestrom durch die ausgewählte der ersten Vielzahl von Speicherzellen zu treiben, und beim Lesen der ausgewählten der zweiten Vielzahl von Speicherzellen der entsprechende des zweiten Satzes von Treibern eingerichtet ist, um den Lesestrom durch die ausgewählte der zweiten Vielzahl von Speicherzellen zu treiben.
Einrichtung gemäß Anspruch 3, wobei die eine oder die mehreren Steuerschaltungen weiterhin eingerichtet sind zum gleichzeitigen Lesen einer ausgewählten der ersten Vielzahl von Speicherzellen, die mit einer ersten des zweiten Satzes von leitenden Leitungen verbunden ist, und einer ausgewählten der zweiten Vielzahl der zweiten Vielzahl von Speicherzellen, die mit der ersten des zweiten Satzes von leitenden Leitungen verbunden ist.
Einrichtung gemäß Anspruch 3, wobei der zweite Satz von leitenden Leitungen länger ist als sowohl der erste Satz von leitenden Leitungen als auch der dritte Satz von leitenden Leitungen.
Einrichtung gemäß Anspruch 1, wobei in jeder der ersten Vielzahl von Speicherzellen der Schwellenschaltselektor unterhalb der in Reihe geschalteten MRAM-Vorrichtung ausgebildet ist und in jeder der zweiten Vielzahl von Speicherzellen der Schwellenschaltselektor unterhalb der in Reihe geschalteten MRAM-Vorrichtung ausgebildet ist.
Verfahren, aufweisend: Erfassen eines Datenzustands einer ausgewählten einer ersten Vielzahl von Speicherzellen, indem ein Lesestroms von einer zweiten leitenden Leitung zu einer entsprechenden ersten leitenden Leitung gezwungen wird, wobei die ausgewählte der ersten Vielzahl von Speicherzellen Teil eines Arrays ist, das die erste Vielzahl von Speicherzellen und eine zweite Vielzahl von Speicherzellen einschließt, wobei jede der ersten und der zweiten Vielzahl von Speicherzellen einen Schwellenschaltselektor aufweist, der mit einer magnetoresistiven Direktzugriffsspeichervorrichtung (MRAM-Vorrichtung) in Reihe geschaltet ist; Erfassen eines Datenzustands einer ausgewählten der zweiten Vielzahl von Speicherzellen, indem der Lesestrom von der entsprechenden zweiten leitenden Leitung zu einer entsprechenden dritten leitenden Leitung gezwungen wird; Schreiben einer ausgewählten der ersten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand, indem ein Schreibstrom von der entsprechenden zweiten leitenden Leitung zu der entsprechenden ersten leitenden Leitung gezwungen wird; Schreiben einer ausgewählten der ersten Vielzahl von Speicherzellen von dem zweiten Zustand in den ersten Zustand, indem der Schreibstrom von der entsprechenden ersten leitenden Leitung zu der entsprechenden zweiten leitenden Leitung gezwungen wird; Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand, indem der Schreibstrom von der entsprechenden zweiten leitenden Leitung zu der entsprechenden dritten leitenden Leitung gezwungen wird; und Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen von dem zweiten Zustand in den ersten Zustand, indem der Schreibstrom von der entsprechenden dritten leitenden Leitung zu der entsprechenden zweiten leitenden Leitung gezwungen wird.
Verfahren gemäß Anspruch 10, wobei das Erfassen des Datenzustands der ausgewählten der ersten Vielzahl von Speicherzellen und das Erfassen des Datenzustands der ausgewählten der zweiten Vielzahl von Speicherzellen gleichzeitig durchgeführt wird.
Verfahren gemäß Anspruch 10, wobei: das Erfassen des Datenzustands der ausgewählten der ersten Vielzahl von Speicherzellen, indem der Lesestrom von der zweiten leitenden Leitung zu der entsprechenden ersten leitenden Leitung gezwungen wird, das Verbinden der entsprechenden ersten leitenden Leitung mit einem niedrigen Spannungspegel durch eine N-Kanal-Vorrichtung einschließt; und das Erfassen des Datenzustands der ausgewählten der zweiten Vielzahl von Speicherzellen, indem der Lesestrom von der entsprechenden zweiten leitenden Leitung zu der entsprechenden dritten leitenden Leitung gezwungen wird, das Verbinden der entsprechenden dritten leitenden Leitung mit dem niedrigen Spannungspegel durch eine N-Kanal-Vorrichtung einschließt.
Einrichtung, aufweisend: eine Steuerschaltung, die eingerichtet ist, um sich mit einem Array von Speicherzellen zu verbinden, die jeweils einen Schwellenschaltselektor aufweisen, der mit einer magnetoresistiven Direktzugriffsspeichervorrichtung (MRAM-Vorrichtung) in Reihe geschaltet ist, wobei das Array eine erste Vielzahl von Speicherzellen, die jeweils zwischen einem entsprechenden eines ersten Satzes von leitenden Drähten und einem entsprechenden eines zweiten Satzes von leitenden Drähten geschaltet sind, und eine zweite Vielzahl von Speicherzellen, die jeweils zwischen einem entsprechenden eines dritten Satzes von leitenden Drähten und einem entsprechenden des zweiten Satzes von leitenden Drähten geschaltet sind, einschließt, wobei die Steuerschaltung eingerichtet ist zum: Lesen ausgewählter der ersten Vielzahl von Speicherzellen durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Lesen ausgewählter der zweiten Vielzahl von Speicherzellen durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben ausgewählter der ersten Vielzahl von Speicherzellen von einem ersten Zustand in einen zweiten Zustand durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben ausgewählter der ersten Vielzahl von Speicherzellen aus dem zweiten Zustand in den ersten Zustand durch Vorspannen der entsprechenden des ersten Satzes von leitenden Leitungen auf eine höhere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen aus dem ersten Zustand in den zweiten Zustand durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine niedrigere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen; und Schreiben einer ausgewählten der zweiten Vielzahl von Speicherzellen aus dem zweiten Zustand in den ersten Zustand durch Vorspannen der entsprechenden des dritten Satzes von leitenden Leitungen auf eine höhere Spannung als die entsprechende des zweiten Satzes von leitenden Leitungen.
Einrichtung gemäß Anspruch 13, wobei die Steuerschaltung Folgendes aufweist: einen ersten Satz von Treibern, die jeweils eingerichtet sind, um mit einer entsprechenden des ersten Satzes von leitenden Leitungen verbunden zu werden; einen zweiten Satz von Treibern, die jeweils eingerichtet sind, um mit einer entsprechenden des zweiten Satzes von leitenden Leitungen verbunden zu werden; und einen dritten Satz von Treibern, die jeweils eingerichtet sind, um mit einer entsprechenden des dritten Satzes von leitenden Leitungen verbunden zu werden, wobei beim Lesen einer ausgewählten der ersten Vielzahl von Speicherzellen ein entsprechender des ersten Satzes von Treibern die entsprechende erste leitende Leitung durch eine N-Kanal-Vorrichtung mit einem niedrigen Spannungspegel verbindet und ein entsprechender des zweiten Satzes von Treibern die entsprechende zweite leitende Leitung durch eine P-Kanal-Vorrichtung mit einem hohen Spannungspegel verbindet, und wobei beim Lesen einer ausgewählten der zweiten Vielzahl von Speicherzellen ein entsprechender des dritten Satzes von Treibern die entsprechende dritte leitende Leitung durch eine N-Kanal-Vorrichtung mit dem niedrigen Spannungspegel verbindet und ein entsprechender des zweiten Satzes von Treibern die entsprechende zweite leitende Leitung durch eine P-Kanal-Vorrichtung mit dem hohen Spannungspegel verbindet.
Einrichtung gemäß Anspruch 14, wobei: beim Lesen der ausgewählten der ersten Vielzahl von Speicherzellen der entsprechende des zweiten Satzes von Treibern eingerichtet ist, um einen Lesestrom durch die ausgewählte der ersten Vielzahl von Speicherzellen zu treiben, und beim Lesen der ausgewählten der zweiten Vielzahl von Speicherzellen der entsprechende des zweiten Satzes von Treibern eingerichtet ist, um den Lesestrom durch die ausgewählte der zweiten Vielzahl von Speicherzellen zu treiben.
Einrichtung gemäß Anspruch 14, wobei die Steuerschaltung weiterhin eingerichtet ist zum gleichzeitigen Lesen einer ausgewählten der ersten Vielzahl von Speicherzellen, die mit einer ersten des zweiten Satzes von leitenden Leitungen verbunden ist, und einer ausgewählten der zweiten Vielzahl der zweiten Vielzahl von Speicherzellen, die mit der ersten des zweiten Satzes von leitenden Leitungen verbunden ist.
Einrichtung gemäß Anspruch 13, wobei die Steuerschaltung auf einem Steuerchip ausgebildet ist, die Einrichtung weiterhin aufweisend: einen Speicherchip, der das Speicherarray aus MRAM-Speicherzellen einschließt, wobei der Speicherchip getrennt vom Steuerchip gebildet und mit diesem gebondet ist.
Einrichtung gemäß Anspruch 13, weiterhin aufweisend das Array von Speicherzellen, wobei das Array von Speicherzellen Folgendes aufweist: ein Substrat; den ersten Satz von leitenden Leitungen, die in einer ersten Richtung parallel zu einer Oberfläche des Substrats verlaufen; den zweiten Satz von leitenden Leitungen, die über dem ersten Satz von leitenden Leitungen gebildet sind und in einer zweiten Richtung parallel zu der Oberfläche des Substrats verlaufen; den dritten Satz von leitenden Leitungen, die über dem zweiten Satz von leitenden Leitungen gebildet sind und in der ersten Richtung verlaufen; die erste Vielzahl von Speicherzellen, die jeweils zwischen einer entsprechenden des ersten Satzes von leitenden Leitungen und einer entsprechenden des zweiten Satzes von leitenden Leitungen verbunden sind, wobei die MRAM-Vorrichtung von jeder der ersten Vielzahl von Speicherzellen Folgendes einschließt: eine Referenzschicht mit einer festen Magnetfeldpolarität; und eine freie Schicht, die mit der Referenzschicht in Reihe geschaltet ist und eine programmierbare Magnetfeldpolarität aufweist, wobei die freie Schicht unter der Referenzschicht gebildet ist; und die zweite Vielzahl von Speicherzellen, die jeweils zwischen einer entsprechenden des zweiten Satzes von leitenden Leitungen und einer entsprechenden des dritten Satzes von leitenden Leitungen verbunden sind, wobei die MRAM-Vorrichtung von jeder der Vielzahl von Speicherzellen Folgendes einschließt: eine Referenzschicht mit einer festen Magnetfeldpolarität; und eine freie Schicht, die mit der Referenzschicht in Reihe geschaltet ist und eine programmierbare Magnetfeldpolarität aufweist, wobei die freie Schicht über der Referenzschicht ausgebildet ist.
Einrichtung gemäß Anspruch 18, wobei der zweite Satz von leitenden Leitungen länger ist als sowohl der erste Satz von leitenden Leitungen als auch der dritte Satz von leitenden Leitungen.
Einrichtung gemäß Anspruch 13, wobei der erste Zustand ein hochohmiger Zustand und der zweite Zustand ein niederohmiger Zustand ist.