JP2013137851A - 半導体記憶装置 - Google Patents

Abstract

【課題】低消費電力、大容量、且つ、リテンション特性が良好な半導体記憶装置を提供することを目的とする。
【解決手段】実施形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、順次積層されたメタル電極／非晶質シリコン／ｐ型シリコン／ｎ型シリコンを有し、印加される電圧に応じて抵抗が変化し、前記アクセス回路は、選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする。
【選択図】図１４

Description

実施形態は、半導体記憶装置に関する。

近年、半導体記憶装置として、抵抗変化型のメモリセル（ＲｅＲＡＭ）等を用いた半導体記憶装置が注目されている。

このような抵抗変化型のメモリセルを用いた場合、所謂クロスポイント型のメモリセルアレイを構築できるため、三次元化が容易であり、半導体記憶装置の省スペース化及び大容量化を図ることができる。

抵抗変化型のメモリセルの中には、印加される電圧の方向によって、流れる電流の特性が大きく異なるメモリセルがある。そして、このような非対称な電圧−電流特性を持つメモリセルを半導体記憶装置に用いた場合、メモリセルへのデータの書き込み、メモリセルからのデータの読み出しには、省電力化、周辺回路の簡略化などの観点から、所謂フローティングアクセス方式によるアクセス動作が有効である。

ところで、不揮発性の半導体記憶装置を考える場合、メモリセルのリテンション特性を確保することは重要である。しかし、非対称の電圧−電流特性を持つメモリセルの場合、抵抗変化特性とリテンション特性が相反する場合がある。したがって、このようなメモリセルを用いた半導体記憶装置を実現するには、リテンション特性を確保できるフローティングアクセス方式によるアクセス動作を実現する必要がある。

特開２０１０−３３６７５号公報

低消費電力、大容量、且つ、リテンション特性が良好な半導体記憶装置を提供することを目的とする。

実施形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路とを備え、前記メモリセルは、順次積層されたメタル電極／非晶質シリコン／ｐ型シリコン／ｎ型シリコンを有し、印加される電圧に応じて抵抗が変化し、前記アクセス回路は、選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスすることを特徴とする。

実施形態に係る半導体記憶装置のブロック図である。 実施形態に係る半導体記憶装置のメモリセルアレイの一部の斜視図である。 実施形態に係る半導体記憶装置の構造図である。 実施形態に係る半導体記憶装置のメモリセルの電圧印加で生じる状態変化の様子を示す図である。 実施形態に係る半導体記憶装置のメモリセルの回路記号及び電圧−電流特性を示す図である。 実施形態に係る半導体記憶装置のメモリセルアレイの一部の等価回路図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるホールド動作時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるアクセス動作のアクティブ・スタンバイ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるセット動作のアクセス・アクティブ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式による読み出し動作のアクセス・アクティブ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるリセット動作のアクセス・アクティブ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 比較例に係る半導体記憶装置のメモリセルの構造及び電圧−電流特性を示す図である。 比較例に係る半導体記憶装置のメモリセルの構造及び電圧−電流特性を示す図である。 実施形態に係る半導体記憶装置のメモリセルの構造及び電圧−電流特性を示す図である。 実施形態に係る半導体記憶装置のメモリセルの構造及び電圧−電流特性を示す図である。 実施形態に係る半導体記憶装置のセンスアンプ部の回路図である。 実施形態に係る半導体記憶装置のセンスアンプ部の回路図である。 実施形態に係る半導体記憶装置のメモリセルアレイのビット線ブロック及びワード線ブロックの構成を示す図である。 実施形態に係る半導体記憶装置のビット線ブロック内ドライバの回路図である。 実施形態に係る半導体記憶装置のワード線ブロック内ドライバの回路図である。 実施形態に係る半導体記憶装置のアクセス回路のタイミングチャートである。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。

［半導体記憶装置の構成］
＜全体構成＞
先ず、実施形態に係る半導体記憶装置の全体構成について説明する。
図１は、実施形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、メモリセルアレイ１を備える。メモリセルアレイ１は、複数積層されたメモリセルマットＭＭ（メモリセル層）を有する。各メモリセルマットＭＭは、複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらワード線ＷＬ及びビット線ＢＬで選択されるメモリセルＭＣを有する。

メモリセルマットＭＭのビット線ＢＬには、ビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しをするカラム制御回路２が電気的に接続されている。以下において、メモリセルＭＣのデータ消去及びメモリセルＭＣへのデータ書き込みをまとめて「書き込み動作」と呼び、メモリセルＭＣからのデータ読み出しを「読み出し動作」と呼ぶ。また、書き込み動作及び読み出し動作をまとめて「アクセス動作」と呼ぶ。カラム制御回路２は、ビット線ＢＬを選択するカラムデコーダ２ａ、ビット線ＢＬをアクセス動作に必要な電圧に設定するビット線ドライバ２ｂと、メモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ部２ｃを有する。

一方、メモリセルマットＭＭのワード線ＷＬには、アクセス動作時にワード線ＷＬを選択するロウ制御回路３が電気的に接続されている。ロウ制御回路３は、ワード線ＷＬを選択するロウデコーダ３ａ、ワード線ＷＬをアクセス動作に必要な電圧に設定するワード線ドライバ３ｂを有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。

図２は、メモリセルアレイ１の一部を示す斜視図である。
メモリセルアレイ１は、クロスポイント型のメモリセルアレイである。メモリセルアレイ１のメモリセルマットＭＭは、平行に配設された複数のビット線ＢＬと、これらビット線ＢＬと交差する方向に平行に配設された複数のワード線ＷＬを有する。ビット線ＢＬ及びワード線ＷＬの各交差部には、両配線に挟まれるようにメモリセルＭＣが設けられている。メモリセルアレイ１は、前述の通り、このような複数のメモリセルマットＭＭが多層に積層されており、上下に隣接するメモリセルマットＭＭ同士は、ワード線ＷＬ或いはビット線ＢＬを共有している。図２の場合、メモリセルアレイ１の最下層のメモリセルマットＭＭ０と、このメモリセルマットＭＭ０の上に隣接するメモリセルマットＭＭ１は、ビット線ＢＬ００〜ＢＬ０２を共有している。

なお、以下において、例えば、ビット線ＢＬ００及びＢＬ２０のように、各メモリセルマットＭＭにおける同じ位置に配設されたビット線ＢＬのまとまりを「ビット線グループ」と呼ぶ。同様に、ワード線ＷＬ００、ＷＬ１０及びＷＬ３０のように、各メモリセルマットＭＭにおける同じ位置に配設されたワード線ＷＬのまとまりを「ワード線グループ」と呼ぶ。また、１つのビット線グループ及び１つのワード線グループの交差部に配置されたメモリセルＭＣのまとまりを「メモリセルグループ」と呼ぶ。

以上説明したクロスポイント型のメモリセルアレイ１の場合、カラムデコーダ２ａ、ビット線ドライバ２ｂ、センスアンプ部２ｃ、ロウデコーダ３ａ、ワード線ドライバ３ｂ、バスＢＵＳ等の周辺回路は、図３に示すように、メモリセルアレイ１の直下のシリコン基板に形成可能であり、これによって、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。

＜メモリセルの概要＞
ここでは、実施形態に係る半導体記憶装置のメモリセルＭＣの概要について説明する。

先ず、メモリセルＭＣの電圧印可で生じる状態変化について図４を用いて説明する。

実施形態に係るメモリセルＭＣは、非対称の抵抗特性を持つ抵抗変化型のメモリセルであり、図４に示すように、抵抗体Ｒとダイオード部Ｄが積層された構造を持つ。

なお、実施形態の説明では、図４に示されたメモリセルＭＣの上側の電極を「アノードＮａ」、下側の電極を「カソードＮｃ」、抵抗体Ｒの上側の電極を「アノードＮａｒ」、下側の電極を「カソードＮｃｒ」と呼ぶ。また、ダイオード部ＤのアノードをＮａｄ、カソードをＮｃｄで表わす。つまり、図４の場合、メモリセルＭＣは、抵抗体ＲのカソードＮａｒとダイオード部ＤのアノードＮａｄが接続された構造を持ち、抵抗体ＲのアノードＮａｒをアノードＮａ、ダイオード部ＤのカソードＮｃｄをカソードＮｃとする素子であると言える。

また、アノードＮａの電圧がカソードの電圧Ｎｃよりも高いバイアスを「順方向バイアス」（第１極性の電圧）、アノードＮａの電圧がカソードＮｃの電圧よりも低いバイアスを「逆方向バイアス」（第２極性の電圧）と呼ぶ。

抵抗体Ｒは、非晶質シリコンからなるが、メモリセルＭＣは、抵抗体Ｒの非晶質シリコンのマトリックスの中に銀などの金属イオンが作る導電パスを形成し、この導通パスの状態によってデータを記憶する。実施形態では、この導通パスの事を「フィラメント」と呼ぶ。このフィラメントは、抵抗体Ｒの一方の電極から他方の電極へ延びるつららのようなものと考えることができる。図４の場合、フィラメントは、抵抗体ＲのアノードＮａｒ側から延びている。

抵抗体Ｒは、フィラメントの状態に応じて、リセット状態、弱リセット状態（ｗ−ｒｅｓｅｔ）、セット状態、バタフライ状態、及び溶断状態の５つの抵抗状態を持つ。更に、バタフライ状態には、弱バタフライ状態及び強バタフライ状態がある。同様に、メモリセルＭＣも抵抗体Ｒの抵抗状態に応じて、リセット状態、弱リセット状態、セット状態、バタフライ状態（弱バタフライ状態及び強バタフライ状態）、及び溶断状態の５つのセル状態を持つ。

リセット状態とは、フィラメント先端が、カソードＮｃｒからかなり離れている状態を言う。リセット状態の抵抗体Ｒは、高抵抗である。実施形態では、リセット状態をデータ‘１’に対応付ける。

セット状態とは、フィラメント先端が、カソードＮｃｒに適度に接触している状態を言う。セット状態の抵抗体Ｒは、アノードＮａｒ及びカソードＮａｃ間がフィラメントによって導通しているため、低抵抗である。実施形態では、セット状態をデータ‘０’に対応付ける。

弱リセット状態（ｗ−ｒｅｓｅｔ）とは、フィラメント先端が、僅かにカソードＮｃｒから離れている状態を言う。つまり、弱リセット状態は、リセット状態とセット状態の中間状態である。弱リセット状態は不安定な状態であるため、弱リセット状態の抵抗体Ｒは、やがてより安定な状態であるリセット状態或いはセット状態に遷移する。

弱バタフライ状態とは、セット状態と同様、フィラメント先端がカソードＮｃｒに接触しており、且つ、セット状態と比較して、フィラメント先端がカソードＮｃｒにより接触している状態を言う。なお、バタフライ状態の「バタフライ」とは、抵抗体Ｒの電圧−電流特性のグラフの形状がチョウのハネの様な形状になるため、このように呼んでいる。

強バタフライ状態とは、弱バタフライ状態と比較して、フィラメント先端とカソードＮｃｒにより接触している状態を言う。

溶断状態とは、バタフライ状態の抵抗体Ｒのフィラメントを電流により溶断させた状態を言う。

抵抗体Ｒは、セット状態であっても、フィラメントの形成が不十分な場合、弱リセット状態に遷移し易くなる。そのため、実施形態では、フィラメントの形成が十分な弱バタフライ状態或いはそれに近い状態を利用する。

なお、抵抗体Ｒが弱バタフライ状態或いはそれに近い状態の場合、アノードＮａｒ及びカソードＮｃｒ間はフィラメントによって導通しているため、抵抗体Ｒの電圧−電流特性の非対称性は失われている。そこで、実施形態では、前述のように、抵抗体Ｒ及びダイオード部ＤからなるメモリセルＭＣを用いる。ダイオード部Ｄは、ある一定の逆方向バイアスの印加によって抵抗がゼロになるブレークダウン特性を有するが、実施形態では、このダイオード部Ｄのブレークダウン特性も利用する。

実施形態では、ダイオード部Ｄのブレークダウン特性が現れる電圧を「ブレークダウン電圧」と言いＶｂｄで表わす。また、抵抗体Ｒは、逆方向バイアスを掛けるとリセット状態に遷移するが、その時の電圧を「リセット電圧」と言いＶｒｅｓｅｔで表す。つまり、抵抗体Ｒのフィラメントは、リセット電圧Ｖｒｅｓｅｔの逆方向バイアスによってほぼ解消されることになる。

抵抗体Ｒのフィラメント及びダイオード部Ｄの振る舞いは、メモリセルＭＣに、ブレークダウン電圧Ｖｂｄよりも更に所定の電圧Ｖｒｓｔだけ高い電圧Ｖｂｄ＋Ｖｒｓｔを印加した時に、抵抗体Ｒ内にフィラメントが形成されるか否かによって以下のように異なる。

・抵抗体Ｒがリセット状態の場合： メモリセルＭＣに印加された電圧Ｖｂｄ＋Ｖｒｓｔは、抵抗体Ｒの空間δとダイオード部Ｄで分圧される。そのため、ダイオード部Ｄにはブレークダウン電圧Ｖｂｄ以下、抵抗体Ｒの空間δにはリセット電圧Ｖｒｅｓｅｔ以下の電圧しか掛からない。その結果、フィラメントの状態はほとんど変化せず、抵抗体Ｒはリセット状態で安定する。

・抵抗体Ｒが弱リセット状態の場合： 抵抗体Ｒの空間δで生じる電圧降下が小さい間、ダイオード部Ｄにはブレークダウン電圧Ｖｂｄより高い電圧が掛かるため、ダイオード部Ｄはブレークダウンする。更に、抵抗体Ｒの空間δには、電圧Ｖｒｓｔ以上の電圧が掛かるため、空間がδ〜ｄ×Ｖｒｓｔ／Ｖｒｅｓｅｔ程度になるまでフィラメントが縮小する。ここで、ｄはダイオード部ＤのアノードＮａｄ及び抵抗体ＲのアノードＮａｒ間の距離である。そのため、抵抗体Ｒの空間δが広がって抵抗が高くなり、抵抗体Ｒにおける電圧降下も大きくなる。その結果、ダイオード部Ｄには、ブレークダウン電圧Ｖｂｄ以下の電圧しか掛らなくなり、抵抗体Ｒの空間δに掛かる電圧も電圧Ｖｒｓｔ程度で安定することで、抵抗体Ｒはリセット状態に遷移する（図中のａ０）。なお、電圧Ｖｒｓｔは、抵抗体Ｒが弱リセット状態とはならない程度でフィラメントの形成が安定するように設定しておく。

・抵抗体Ｒがセット状態或いは弱バタフライ状態の場合： メモリセルＭＣに電圧Ｖｂｄ＋Ｖｒｓｔ以上の電圧を印加すると、この電圧は、直接ダイオード部Ｄに掛かる。そのため、ダイオード部Ｄはブレークダウンし、フィラメントに大きな瞬間電流が流れる。この瞬間電流によって、抵抗体Ｒ内では、カソードＮｃｒに対するフィラメントの接触部分が、その他の高抵抗部分よりも活性化され、フィラメントが解消し始める。そして、フィラメント先端がカソードＮｃｒから離れると、弱リセット状態からの状態遷移と同じ過程を経て、抵抗体Ｒはリセット状態に遷移して安定する（図中のａ１）。

・抵抗体Ｒが強バタフライ状態の場合： メモリセルＭＣに電圧Ｖｂｄ＋Ｖｒｓｔ以上の電圧を印可すると、この電圧は、直接ダイオード部Ｄに掛かる。そのため、ダイオード部Ｄはブレークダウンし、フィラメントに大きな瞬間電流が流れるが、これによってフィラメントが解消されることはない。抵抗体Ｒ内では、電流ヒューズの溶断と同様、ジュール熱によってフィラメントとその周辺の構造は破壊されている（図中のａ２）。この場合、抵抗体Ｒの抵抗状態は変化しなくなる。つまり、メモリセルＭＣは、書き換えができない状態となる。但し、溶断状態のメモリセルＭＣは、高抵抗の開放状態と考えることができるため、以下で説明する実施形態に係るメモリセルＭＣへのアクセス方法において、他のメモリセルＭＣに悪影響を与えることはない。

メモリセルＭＣをセット状態に設定するセット動作と、メモリセルＭＣからデータを読み出す読み出し動作は、メモリセルＭＣに順方向バイアスを掛けることで実現する。したがって、メモリセルＭＣが弱リセット状態か或いはリセット状態かは、メモリセルＭＣに所定の順方向バイアスを掛け、セット状態に遷移するか否かで判別することができる（図中のａ２）。

なお、セット状態のメモリセルＭＣは、ディスターブ等によって他の状態へ徐々に遷移するが、ダイオード部Ｄの存在により、メモリセルＭＣには大きな逆方向バイアスは掛からない。そのため、メモリセルＭＣの十分なリテンション特性を確保することができる。

次に、実施形態に係るメモリセルＭＣの電圧−電流特性について説明する。
なお、実施形態では、アノードＮａにビット線ＢＬ、カソードＮｃにワード線ＷＬが接続された場合についてメモリセルＭＣを例に説明する。アクセス動作の対象となるメモリセルを「選択メモリセル」、選択メモリセルに接続されたビット線を「選択ビット線」、その他のビット線を「非選択ビット線」、選択メモリセルに接続されているワード線を「選択ワード線」、その他のワード線を「非選択ワード線」と呼ぶ。また、ビット線の電圧をＵ、選択ビット線の電圧をＵｓ、非選択ビット線の電圧をＵｕ、ワード線の電圧をＷ、選択ワード線の電圧をＷｓ、非選択ワード線の電圧をＷｕで表わす。

図５中（Ａ）は、実施形態に係るメモリセルＭＣの回路記号であり、図５中（Ｂ）は、実施形態に係るメモリセルＭＣの電圧−電流特性を示す図である。図中のグラフは、横軸にメモリセルＭＣに印加する電圧Ｖ、縦軸にメモリセルＭＣに流れるセル電流Ｉを取ったものである。

抵抗体Ｒの電圧−電流特性は、アノードＮａｒ及びカソードＮｃｒ間の抵抗とフィラメントの状態によって決まるため、図中（Ｂ）の太い実線ｇｒ０〜ｇｒ３で示すように、電圧極性に対して対称的な電流特性を持つものとして近似している。また、ダイオード部Ｄの電圧−電流特性は、図中（Ｂ）に示す太い実線ｇｄ０〜ｇｄ２で示している。ダイオード部Ｄの電圧−電流特性は、図中（Ｂ）に示す一点鎖線を対称軸とし、抵抗体Ｒの電圧−電流特性に対して電圧の正負を逆転して示している。ここで、図中（Ｂ）の一点鎖線は、電圧Ｖが負の領域においては選択ワード線ＷＬの電圧Ｗｓを表わし、電圧Ｖが正の領域においては電圧Ｕｓ−Ｖｆ（電圧Ｖｆは、ダイオード部Ｄの順電圧を表わす）を表している。つまり、メモリセルＭＣの抵抗体Ｒの電圧−電流特性と、ダイオード部Ｄの電圧−電流特性を見るときでは、電圧Ｖの横軸の向きを逆にして見る必要がある。

始めに、セット状態及びリセット状態間を遷移する際の抵抗体Ｒの電圧−電流特性について説明する。

リセット状態の抵抗体Ｒに順方向バイアスを掛けた場合（図中のｇｒ２）、印加電圧Ｖが０Ｖ近傍からセット電圧Ｖｓｅｔまでの範囲では、抵抗体Ｒはリセット状態のままであり、セル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ０）。そして、印加電圧Ｖがセット電圧Ｖｓｅｔ以上になると、抵抗体Ｒは、リセット状態からセット状態に非可逆的に遷移する（セット動作）（図中のａ１）。

リセット状態の抵抗体Ｒに逆方向バイアスを掛けた場合（図中のｇｒ０）、抵抗体Ｒに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ２）。しかし、リセット状態の抵抗体Ｒは、逆方向バイアスを掛けている限り、印加電圧Ｖを大きくしていってもセット状態に遷移しない。

一方、セット状態の抵抗体Ｒに逆方向バイアスを掛けた場合（図中のｇｒ０）、印加電圧Ｖから電圧−Ｖｒｅｓｅｔまでの範囲では、抵抗体Ｒはセット状態のままであり、抵抗体Ｒに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ２）。そして、印加電圧Ｖが電圧−Ｖｒｅｓｅｔ以下になると、メモリセルＭＣの状態は、セット状態からリセット状態に非可逆的に遷移する（リセット動作）。

続いて、弱リセット状態及びリセット状態間を遷移する際の抵抗体Ｒの電圧−電流特性について説明する。なお、弱リセット状態からの状態変化及び弱リセット状態への状態変化（弱リセット動作）については、図中（Ｂ）において太い破線で示している。

抵抗体Ｒは、電圧−Ｖｒｅｓｅｔの大きさ以下の電圧Ｖが印加されている限り、リセット状態を維持する（図中のａ３）。この特性は、概ねセット電圧Ｖｓｅｔ以上の電圧Ｖが印加されるまで、印加電圧Ｖに対して可逆的に維持される。

抵抗体Ｒは、セット電圧Ｖｓｅｔ以上の電圧Ｖが印加されると、セット状態に遷移する。この場合、抵抗体Ｒにセット電圧Ｖｓｅｔよりもかなり大きな電圧を印加するか、セット電圧Ｖｓｅｔを長時間印加するかでない限り、セット状態が維持される。

セット状態の抵抗体Ｒに、０Ｖに近い電圧−Ｖｗｒｓｔ（以下では、Ｖｗｒｓｔを「弱リセット電圧」と呼ぶ）を印加すると、抵抗体Ｒは、セット状態から弱リセット状態に徐々に遷移する（図中のａ４）。この弱リセット状態の抵抗体Ｒの電圧−電流特性は、リセット状態のそれと近似している。但し、弱リセット状態の抵抗体Ｒの場合、リセット状態の抵抗体Ｒとは異なり、セット電圧Ｖｓｅｔよりも小さい読み出し電圧Ｖｒｅａｄを印加するだけで、セット状態に遷移する。電圧−Ｖｗｒｓｔ及び読み出し電圧Ｖｒｅａｄの範囲の電圧変化では、電圧印加履歴によって、抵抗体Ｒの状態はセット状態ともリセット状態とも定まらない。そのため、抵抗体Ｒが弱リセット状態か否かの判別は、電圧−Ｖｗｒｓｔから読み出し電圧Ｖｒｅａｄまでの範囲を僅かに超えた電圧Ｖを印加して、メモリセルＭＣの抵抗変化をモニタする必要がある。

続いて、以上で説明した抵抗体Ｒの電圧−電流特性を前提に、実施形態に係るメモリセルＭＣの電圧−電流特性について説明する。

電圧Ｖが負の領域の場合、ダイオード部Ｄには逆方向バイアスが掛かる。この場合、ブレークダウン電圧Ｖｂｄに電圧Ｖｒｓｔを加えた電圧Ｖｂｄ＋Ｖｒｓｔが、抵抗体Ｒの電圧−電流特性（図中のｇｒ０及びｇｒ１）とダイオード部Ｄの電圧−電流特性（図中のｇｄ０）の交点（図中のｃ０及びｃ１）において適当に分圧された上で、抵抗体Ｒ及びダイオード部Ｄに印加される。

電圧Ｖが正の領域の場合、ダイオード部Ｄには順方向バイアスが掛かる。この場合、抵抗体Ｒの電圧−電流特性（図中のｇｒ２及びｇｒ３）と、この抵抗体Ｒの電圧−電流特性とは逆の大きな傾きを持つダイオード部Ｄの電圧−電流特性（図中のｇｄ１及びｇｄ２）との交点（図中のｃ２〜ｃ５）によってメモリセルＭＣの状態が決まる。

・メモリセルＭＣをリセット状態に遷移させる場合： 選択ワード線ＷＬの電圧Ｗｓがブレークダウン電圧Ｖｂｄ以上になるように、選択ワード線ＷＬに対して電圧Ｖｂｄ＋Ｖｒｓｔを設定する。電圧Ｖｒｓｔは、セット状態から遷移した抵抗体Ｒの抵抗状態が、読み出し動作における電圧設定によって、再びセット状態に遷移せず、リセット状態に遷移するような電圧である。選択ワード線ＷＬにこのような電圧を設定することで、抵抗体Ｒは、浅い（リセット状態により近い）弱リセット状態に遷移するため、ダイオード部Ｄのブレークダウンは解消される。そして、抵抗体Ｒに掛かる電圧がその分上昇し、抵抗体Ｒはリセット状態に遷移する。そして、抵抗体Ｒの抵抗が上がり、ダイオード部Ｄに掛かる電圧が小さくなるため、抵抗体Ｒには更に電圧が掛かる。その結果、メモリセルＭＣはリセット状態に近づき安定する。

・メモリセルＭＣをセット状態に遷移させる場合： 選択ビット線ＢＬに対して電圧Ｖｓｅｔ＋Ｖｆを設定する。この場合、リセット状態の抵抗体Ｒにセット電圧Ｖｓｅｔが掛かるため、抵抗体Ｒはセット状態に遷移する。抵抗体Ｒがリセット状態からセット状態に遷移する際のセル電流Ｉは、ダイオード部Ｄの電圧−電流特性（図中のｇｄ２）とセット状態の抵抗体Ｒの電圧−電流特性（図中のｇｒ３）の交点（図中のｃ５）で決まる値となる。

・読み出し動作の場合： 選択ビット線ＢＬの電圧Ｕｓを電圧Ｖｒｅａｄ＋Ｖｆ程度に設定する。ここで、読み出し電圧Ｖｒｅａｄは、電圧Ｖｒｓｔの印加によってリセット状態に遷移したメモリセルＭＣが、再びセット状態に遷移する最低の電圧よりも低い電圧である。これによって、リセット状態の抵抗体Ｒには、ダイオード部Ｄの順電圧Ｖｆが引かれた電圧Ｖｒｅａｄ以下の電圧しか掛からないため、抵抗体Ｒはセット状態に遷移しない。セル電流Ｉは、抵抗体Ｒの電圧−電流特性（図中のｇｒ２及びｇｒ３）とダイオード部Ｄの電圧−電流特性（図中のｇｄ１）の交点によって決まる。そのため、抵抗体Ｒがセット状態かリセット状態かによって、異なる２つの電流値が存在する（図中のｃ２及びｃ３）。この電流値の違いによって、アクセス回路は、メモリセルＭＣの状態を判別することができる。また、メモリセルＭＣのデータ保持中に、ディスターブによって浅い（リセット状態により近い）弱リセット状態に遷移したメモリセルＭＣは、図中（Ｂ）の太い点線で示すように、この印加電圧Ｖｒｅａｄ＋Ｖｆ程度でもセット状態に再遷移する。そのため、アクセス回路は、メモリセルＭＣのセル状態をセット状態として読み出すため、リテンション特性も良好となる。

［アクセス動作］
ここでは、実施形態に係る半導体記憶装置のメモリセルＭＣに対するアクセス動作について説明する。

以下の説明では、例として、３×３個のメモリセルＭＣからなるメモリセルマットＭＭが複数積層されたメモリセルアレイ１を用い、ビット線ＢＬ２１を選択ビット線、ワード線ＷＬ１１を選択ワード線、これらビット線ＢＬ２１及びワード線ＷＬ１１に接続されたメモリセルＭＣ２１１を選択メモリセルとしたアクセス動作について説明する。

図６は、選択メモリセルＭＣ２１１を含むメモリセルグループの回路図である。選択メモリセルＭＣ２１１を含むメモリセルグループは、ビット線ＢＬ０１及びＢＬ２１からなるビット線グループと、ワード線ＷＬ１１及びＷＬ３１からなるワード線グループの交差部に位置している。選択メモリセルＭＣ２１１は、メモリセルマットＭＭ２に属している。メモリセルマットＭＭ２は、下層のメモリマットＭＭ０とワード線ＷＬ１１を共有し、上層のメモリセルマットＭＭ３とビット線ＢＬ２１を共有している。そのため、メモリセルマットＭＭ２の選択メモリセルＭＣ２１１は、メモリセルマットＭＭ１のメモリセルＭＣ１１１及びメモリセルマットＭＭ３のメモリセルＭＣ３１１に対して、上下を逆向きにして形成されている。

実施形態では、選択ビット線ＢＬ及び選択ワード線ＷＬを固定電圧に設定し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にすることで、メモリセルＭＣへのアクセスを実現している。以下では、このアクセス動作の方式を「フローティングアクセス方式」と呼ぶ。

先ず、アクセス動作を説明する前提となるスタンバイ動作（ホールド動作）について説明する。

スタンバイ動作は、メモリセルＭＣにアクセスする前の状態、即ち、メモリセルＭＣのセル状態を保持するための動作である。

図７は、実施形態に係るスタンバイ動作時のメモリセルアレイ１のバイアス状態を示す図である。

スタンバイ動作では、全てのビット線ＢＬの電圧Ｕ及び全てのワード線ＷＬの電圧Ｗを接地電圧Ｖｓｓ或いはそれに近い電圧Ｖｓに設定する。このバイアス状態によって、メモリセルアレイ１内の全てのメモリセルＭＣにはバイアスが掛からない。その結果、全てのメモリセルＭＣのセル状態（データ）が保持される。電圧Ｖｓは、実際には定まらない電圧であり、メモリセルアレイ１が電源から切り離された場合、全てのビット線ＢＬ及びワード線ＷＬはフローティング状態になる。また、メモリセルアレイ１が電源に接続された場合、全てのビット線ＢＬの電圧Ｕ及び全てのワード線ＷＬの電圧Ｗは、接地電圧Ｖｓｓそのものと一致する。

次に、フローティングアクセス方式のアクセス動作について説明する。フローティングアクセス方式のアクセス動作は、アクティブ・スタンバイ・フェーズ及びアクセス・アクティブ・フェーズからなる。
始めに、アクティブ・スタンバイ・フェーズについて説明する。

アクセス・スタンバイ・フェーズは、メモリセルＭＣに実際にアクセスする前段階の過程である。

図８は、実施形態に係るアクセス動作のアクティブ・スタンバイ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。

図中のＶｄは、セット電圧Ｖｓｅｔやリセット電圧Ｖｒｅｓｅｔ或いはそれに近い電圧である。Δは、リセット電圧Ｖｒｅｓｅｔの１／３以下の電圧であり、リセット状態やセット状態に遷移する電圧に対するマージン電圧となる。例えば、メモリセルＭＣの抵抗体Ｒは、リセット電圧Ｖｒｅｓｅｔが印加されるとリセット状態に遷移するが、電圧Ｖｒｅｓｅｔ−Δが印加されてもリセット状態に遷移することはない。

アクティブ・スタンバイ・フェーズでは、メモリセルマットＭＭの全てのビット線ＢＬ及びワード線ＷＬを固定電圧に設定するが、この電圧は、読み出し動作、セット動作及びリセット動作毎に異なる。

読み出し動作及びセット動作のアクティブ・スタンバイ・フェーズ時のメモリセルアレイ１のバイアス状態は同じである。即ち、図８に示すようように、選択ビット線ＢＬ２１及び選択ワード線ＷＬ１１を電圧Ｕｓ＝Ｗｓ＝Ｖｄ／２に設定し、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬをＷｕ≧Ｕｕ＋２Δの関係が成立する電圧に設定する。

リセット動作のアクティブ・スタンバイ・フェーズ時では、選択ビット線ＢＬ２１及び選択ワード線ＷＬ１１をＷｓ≧Ｕｓ＋２Δの関係が成立する電圧に設定し、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬを電圧Ｕｕ＝Ｗｕ＝Ｖｄ／２に設定する。

これらの電圧設定は、仮に、隣接ビット線間或いは隣接ワード線間の容量性カップリングが１００％であっても、非選択メモリセルＭＣの状態が誤遷移しない設定となっている。

なお、フローティングアクセス方式によるアクセス動作が有効に働くためには、メモリセルＭＣのセル状態に依らず、メモリセルＭＣの逆方向バイアスにおける電圧−電流特性と、リセット状態のメモリセルＭＣの電圧−電流特性がほぼ同じであることを要する。
続いて、アクセス・アクティブ・フェーズについて説明する。

図９は、実施形態に係るセット動作のアクセス・アクティブ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。なお、図中の“〜”は、ビット線ＢＬ或いはワード線ＷＬがフローティング状態であることを表わす。例えば、図中の“Ｗｕ〜”は、電圧Ｗｕに設定されていたワード線ＷＬがフローティング状態になった場合を表わしている。

セット動作の場合、アクセス・アクティブ・フェーズでは、アクティブ・スタンバイ・フェーズで設定された非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態（Ｕｕ〜及びＷｕ〜）にし、選択ビット線ＷＬ２１を電圧Ｖｓｅｔ＋Ｖｆ、選択ワード線ＷＬ１１を接地電圧Ｖｓｓに設定する。その結果、選択メモリセルＭＣ２１１のセル状態に依らず、選択メモリセルＭＣ２１１はセット状態に遷移する。そして、選択メモリセルＭＣ２１１がセット状態に遷移すると、選択ビット線ＢＬ２１に設けられた電流制限回路（詳細については後述する）の働きによって、選択ビット線ＢＬ２１がほとんどフローティング状態になる。その結果、選択ビット線ＢＬ２１の電圧Ｕｓは、接地電圧Ｖｓｓに向けて放電されることになる。

図１０は、実施形態に係る読み出し動作のアクセス・アクティブ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。

読み出し動作の場合、アクセス・アクティブ・フェーズでは、アクティブ・スタンバイ・フェーズで設定された非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態（Ｕｕ〜及びＷｕ〜）にする。また、選択ビット線ＢＬを電圧Ｖｒｅａｄ＋Ｖｆに設定し、選択ワード線ＷＬを接地電圧Ｗｓ＝Ｖｓｓに設定する。その結果、選択メモリセルＭＣ２１１が浅い弱リセット状態であった場合のみ、選択メモリセルＭＣ２１１がセット状態に遷移する。そして、選択メモリセルＭＣがセット状態に遷移すると、選択ビット線ＢＬに設けられた後述する電流制限回路の働きによって、選択ビット線ＢＬ２１がほとんどフローティング状態になる。その結果、選択ビット線ＢＬ２１の電圧Ｕｓは、接地電圧Ｖｓｓに向けて放電されることになる。

図１１は、実施形態に係るリセット動作のアクセス・アクティブ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。

リセット動作の場合、アクセス・アクティブ・フェーズでは、アクティブ・スタンバイ・フェーズにおいて電圧Ｕｕ＝Ｗｕ＝Ｖｄ／２で設定されていた非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。また、選択ビット線ＢＬ２１を接地電圧Ｕｓ＝Ｖｓｓ、選択ワード線ＷＬ１１をＷｓ＞Ｖｂｄ＋Ｖｒｓｔの関係が成立する電圧に設定する。その結果、選択メモリセルＭＣ２１１の抵抗体Ｒには、電圧Ｖｒｓｔの逆方向バイアスが掛かるため、抵抗体Ｒは、現在の抵抗状態に依らず、リセット状態に近い状態に遷移する。なお、高い電圧を用いることができる場合、電圧Ｖｒｓｔをほぼリセット電圧Ｖｒｅｓｅｔとしても良い。この場合、抵抗体Ｒ内のフィラメントが非常に小さく縮小し、メモリセルＭＣをほぼ完全なリセット状態に設定できる。

［メモリセルの構造］
ここでは、実施形態に係る半導体記憶装置のメモリセルＭＣの構造について説明する。

先ず、実施形態に係るメモリセルＭＣの構造を説明する前提として、比較例に係るメモリセルＭＣ´、ＭＣ´´の構造について説明する。

図１２、図１３は、比較例に係るメモリセルＭＣ´、ＭＣ´´の構造及びこれらメモリセルＭＣ´、ＭＣ´´の電圧−電流特性を示す図である。

なお、図１２中（Ａ）、図１３中（Ａ）において、ケース１はフィラメント先端が対向電極（抵抗体のカソード）に接触していない場合、ケース２はフィラメント先端が対向電極に接触している場合のそれぞれの抵抗体Ｒ及びダイオード部Ｄ（寄生ダイオードＤｐ）の様子を示している。また、図１２中（Ｂ）、図１３中（Ｂ）内の符号は、図５中（Ｂ）内の符号と対応しており、必要に応じて参照するものとする。

電圧Ｖに対して非対称な電圧−電流特性を持つメモリセルの一つにイオンメモリがある。イオンメモリは、非晶質シリコン（ａ−Ｓｉ）中に金属イオンを導入して導電性のフィラメントを形成することで、抵抗体Ｒの抵抗を変える。

比較例に係るメモリセルＭＣ´、ＭＣ´´は、いずれもビット線ＢＬ側から見て、ビット線（ＢＬ）／メタル電極（Ｍｅｔａｌ）／非晶質シリコン（ａ−Ｓｉ）／対向電極／ワード線（ＷＬ）の順番の積層構造を持つ。但し、メモリセルＭＣ´は、対向電極としてｐ型シリコン（ｐ＋Ｓｉ）、メモリセルＭＣ´´は、対向電極としてｎ型シリコン（ｎ＋Ｓｉ）を用いている。このようなメモリセルＭＣ´、ＭＣ´´の構造の違いによって、２つのメモリセルＭＣ´、ＭＣ´´には、ダイオード部Ｄの特性、特に、その向きに違いが出ると考えられる。

純度の高い非晶質シリコンを用いた場合、非晶質シリコンに接触する結晶シリコンのキャリアの特性によってダイオード部Ｄとなる寄生ダイオードＤｐが現れる。

ホールをキャリアとするｐ型シリコンの場合、非晶質シリコン側が相対的にｎ型となり、寄生ダイオードＤｐのカソードになるため、メモリセルＭＣ´は、ビット線ＢＬ側に寄生ダイオードＤｐのカソードが繋がった構造となる。一方、電子がキャリアとするｎ型シリコンの場合、非晶質シリコン側が相対的にｐ型となり、寄生ダイオードＤｐのアノードになるため、メモリセルＭＣ´´は、ビット線ＢＬ側に寄生ダイオードＤｐのアノードが繋がった構造となる。

メモリセルＭＣ´、ＭＣ´´に対して順方向バイアスを掛けた場合、メタル電極から対向電極に向けてフィラメントがつららのように伸びていくとする。このメモリセルＭＣ´、ＭＣ´´に対する順方向バイアスは、メモリセルＭＣ´の寄生ダイオードＤｐにとって逆方向バイアスとなり、メモリセルＭＣ´´の寄生ダイオードＤｐにとって順方向バイアスとなる。そのため、メモリセルＭＣ´とメモリセルＭＣ´´のフィラメントの形成条件を同じにする場合、寄生ダイオードＤｐのブレークダウン電圧をＶｂｄ、順電圧をＶｆとすると、メモリセルＭＣ´に接続されたビット線ＢＬの電圧ＵｓとメモリセルＭＣ´´に接続されたビット線ＢＬの電圧Ｕｓには、電圧Ｖｂｄ−Ｖｆ程度の差が生じる。これは、メモリセルＭＣ´のようにｐ型シリコンを対向電極とした場合、ブレークダウン電圧Ｖｂｄを余分に必要とする一方、メモリセルＭＣ´´のようにｎ型シリコンを対向電極とした場合、順電圧Ｖｆを余分に必要とするためである。

フィラメントが対向電極に接触すると、寄生ダイオードＤｐの効果が弱くなるため、フィラメント自身の電圧−電流特性の影響が強くなり、図１２中（ｂ）、図１３中（ｂ）の白抜き矢印で示すように、抵抗体ＲのアノードＮａｒとカソードＮｃｒの間の電圧が上昇し、フィラメントが成長する。具体的には、非晶質シリコンに対して、メモリセルＭＣ´の場合には更にブレークダウン電圧Ｖｂｄ程度、メモリセルＭＣ´´の場合には更に順電圧Ｖｆ程度だけ大きい電圧が掛かるため、フィラメントの形成が促進されることになる。読み出し動作時に弱リセット状態のメモリセルがセット状態に再遷移するのはこれが要因となる。

読み出し動作では、寄生ダイオードＤｐのブレークダウン寸前の状態と、フィラメントに流れる電流が釣り合う。フィラメントが成長して寄生ダイオードＤｐの効果が弱くなると、フィラメントに掛かる電圧は一気に増大し、フィラメントの成長が促進されるからである。

メモリセルＭＣ´、ＭＣ´´がリセット状態の場合、フィラメント先端が対向電極と十分に離れているため、フィラメントが多少成長しても、対向電極に到達しない。逆に、フィラメントが若干成長することでセル電流が増大し、寄生ダイオードＤｐに掛かる電圧は大きくなる。そのため、フィラメントに掛かる電圧は減少し、フィラメントの形成は抑制される。その結果、メモリセルＭＣ´、ＭＣ´´のリセット状態は維持される。

メモリセルＭＣ´、ＭＣ´´に対して逆方向バイアスを掛けた場合であって、フィラメント先端が対向電極に接触している場合、寄生ダイオードＤｐの効果が非常に弱いため、メモリセルＭＣ´、ＭＣ´´に印加した電圧の効果がすぐに現れる。その結果、フィラメントは、溶断されるか、或いは細くなり対向電極から離れる。フィラメントが溶断された場合、抵抗体Ｒは、破壊されていきなり高抵抗化する。以降、セル状態は固定化され、メモリセルＭＣ´、ＭＣ´´は不良セルとなる。フィラメントが細くなり対向電極から離れた場合、寄生ダイオードＤｐが現れて、抵抗体Ｒの電圧−電流特性（図中のｇｒ０）と寄生ダイオードＤｐの電圧−電流特性（図中のｇｄ０）の交点（図中のｃ０）の位置で安定する。フィラメントが縮小してセル電流Ｉが減ると、寄生ダイオードＤｐの電圧−電流特性にしたがって、メモリセルＭＣ´、ＭＣ´´はリセット状態に落ち着く。このように、フィラメントに掛かる電圧によって、メモリセルＭＣ´、ＭＣ´´がリセット状態に遷移するか否かが決定し、ワード線ＷＬに十分に高い電圧を印加すればフィラメントがほぼ消失したリセット状態が得られる。具体的には、リセット電圧Ｖｒｅｓｅｔによってフィラメントが完全に消失するとすると、ワード線ＷＬに印加する電圧Ｗは、メモリセルＭＣ´の場合は電圧Ｖｒｅｓｅｔ＋Ｖｆ程度、メモリセルＭＣ´´の場合は電圧Ｖｒｅｓｅｔ＋Ｖｂｄ程度となる。

メモリセルＭＣ´´のように、対向電極にｎ型シリコンを用いてダイオード成分を持たせた場合、フィラメントが対向電極にしっかり接触していると、メモリセルに逆方向バイアスを掛けた時に抵抗体Ｒが高抵抗に見えるような電圧−電流特性の非対称性が得られない。そこで、メモリセルをセット状態に設定した後、必ずフィラメントが対向電極から僅かに離れた弱リセット状態にしておく。これによって、メモリセルの電圧−電流特性の非対称性を維持することができ、前述のフローティングアクセス方式のアクセス動作を使用することができる。しかし、弱リセット状態は不安定なセル状態であるため、メモリセルの良好なリテンション特性を得ることができず、不揮発なデータ記憶の実現が困難となる。そこで、実施形態に係るメモリセルＭＣには、比較例に係るメモリセルＭＣ´、ＭＣ´´とは異なり、ｐｎ接合を構成することで積極的にダイオードを設ける。

次に、実施形態に係るメモリセルＭＣの構造及び電圧−電流特性について図１４を用いて説明する。

フローティングアクセス方式のアクセス動作を有効に利用するには、非選択メモリセルＭＣを経由して選択ビット線ＢＬ及び選択ワード線ＷＬ間に流れる電流の最短パス（以下、「最短電流パス」と呼ぶ）に逆方向バイアスが掛かる非選択メモリセルＭＣが存在し、且つ、メモリセルＭＣの電圧−電流特性が電圧の極性に対して非対称であることを要する。即ち、逆方向バイアスが掛かる非選択メモリセルＭＣは、見かけ上、高抵抗である必要がある。

一方、フィラメントの形成によって抵抗が変化するメモリセルＭＣでは、フィラメントがメタル電極及び対向電極間の電流パスとなるため、メモリセルＭＣの電圧−電流特性は、非対称性を失うことになる。そのため、データ保持に、安定した低抵抗の状態を使用するとフローティングアクセス方式のアクセス動作を有効に利用することができない。

フローティングアクセス方式のアクセス動作は、消費電流の増大を招来することなくメモリセルアレイ１の規模を拡大できるアクセス方法であり、半導体記憶装置の大規模化には大変有用な技術である。そこで、実施形態では、フローティングアクセス方式のアクセス動作を有効に利用するために、メモリセルＭＣに積極的にダイオードの構造を組み込む。具体的には、メモリセルＭＣの対向電極をｐｎ接合の構造にする。

図１４中（Ａ）は、実施形態に係るメモリセルＭＣの構造を示す図である。なお、図１４中（Ａ）において、ケース１はフィラメント先端が対向電極（抵抗体のカソード）に接触していない場合、ケース２はフィラメント先端が対向電極に接触している場合のそれぞれの抵抗体Ｒ及びダイオード部Ｄ（ダイオードＤｒ及び寄生ダイオードＤｐ）の様子を示している。

メモリセルＭＣに対して逆方向バイアスを掛けた時に、このバイアスが逆方向バイアスとなるような向きにダイオードＤｒを設ける必要がある。そのため、メモリセルＭＣの対向電極は、ワード線ＷＬから非晶質シリコンに向かって、ｎ型シリコン／ｐ型シリコンの多結晶シリコンの構造とする。非晶質シリコンに何もドープされていない場合、ｐ型シリコンと非晶質シリコンの界面では、ダイオードＤｒとは逆方向の寄生ダイオードＤｐができる。この寄生ダイオードＤｐは、フィラメントが接触することで、ほぼ消滅する性質を有する。
次に、実施形態に係るメモリセルＭＣの電圧−電流特性について説明する。

図１４中（Ｂ）は、図１４中（Ａ）に示すメモリセルＭＣの電圧−電流特性である。

始めに、メモリセルＭＣに逆方向バイアスを掛けた場合について説明する。なお、説明を簡単にするために、寄生ダイオードＤｐのブレークダウン電圧Ｖｂｄや順電圧Ｖｆの値は、ダイオードＤｒと同じとする。

メモリセルＭＣがセット状態の場合、選択ワード線ＷＬの電圧Ｗｓがブレークダウン電圧Ｖｂｄを電圧Ｖｒｓｔ程度超えると、フィラメントに電流が流れ、フィラメントは、急速に細くなって対向電極との接触が断たれる。これによって、逆方向バイアスに対して順方向の寄生ダイオードＤｐが現れる。この場合、ダイオード部Ｄの電圧−電流特性は、図中のｇｄ０ｒで示す特性から、図中のｇｄ０ｐで示す特性に変化する（図中のａ１０）。これによって、フィラメントに掛かる電圧は減るものの、フィラメントが細くなっていく。そして、フィラメントの抵抗とフィラメントの細さが釣り合ったリセット状態で、メモリセルＭＣのセル状態が安定する。メモリセルＭＣが最初からリセット状態であった場合、寄生ダイオードＤｐが流せる電流によって決まる電圧がフィラメントに印加され、フィラメントの形成が所定の状態で落ち着く。また、選択ワード線ＷＬの電圧Ｗｓがブレークダウン電圧Ｖｂｄ程度までは、フィラメントには電圧がほとんど掛からず電流が流れないため、メモリセルＭＣのセル状態の変化は生じず、メモリセルＭＣのリテンション特性に大きな影響をない。なお、メモリセルＭＣがゼロバイアス近くで自然に遷移するような浅いセット状態の場合、メモリセルＭＣが弱リセット状態に遷移する場合もある。しかし、以下で説明するように、メモリセルＭＣのセル状態が浅いセット状態に遷移するのは、非動作時の温度や外来ノイズによるディスターブを主な要因とするものであり、実施形態に係るアクセス動作を用いた場合、メモリセルＭＣが浅いセット状態にはなりにくい。
続いて、メモリセルＭＣに順方向バイアスを掛けた場合について説明する。

メモリセルＭＣがリセット状態の場合、フィラメントが対向電極に接触していないため、非晶質シリコンと対向電極との境界には寄生ダイオードＤｐが現れる。ここで、選択ワード線ＷＬの電圧Ｗｓよりも電圧Ｖｓｅｔ＋Ｖｂｄ＋Ｖｆ程度大きい電圧を選択ビット線ＢＬに印加する。この場合のバイアスは、ダイオードＤｒにとって順方向バイアスとなるため、寄生ダイオードＤｐがブレークダウンを起こして、フィラメントが成長する。そして、フィラメントが対向電極に繋がりメモリセルＭＣがセット状態に遷移すると、寄生ダイオードＤｐが消失するため、ダイオード部Ｄの電圧−電流特性は、図中のｇｄ２ｐで示す特性から、図中のｇｄ２ｒで示す特性に変化し（図中のａ１２）、この特性にしたがったセル電流Ｉが流れることになる。そして、更に、フィラメントに電圧が掛かると、フィラメントは更に成長するが、この場合、メモリセルＭＣに過電流が流れないように電流制限回路が働くことになる。

読み出し動作では、選択ワード線ＷＬの電圧Ｗｓよりも電圧Ｖｒｅａｄ＋Ｖｂｄ＋Ｖｆ程度大きい電圧を選択ビット線ＢＬに印加する。

メモリセルＭＣがセット状態の場合、寄生ダイオードが消失するため、ダイオード部Ｄの電圧−電流特性（図中のｇｄ１ｒ）と、セット状態の抵抗体Ｒの電圧−電流特性（図中のｇｒ３）の交点（図中のｃ３）で決まるセル電流Ｉが流れる。その結果、電流制限回路が働き、これによって、メモリセルＭＣがセット状態であることを判別できる。

対向電極からフィラメントが離れている場合、メモリセルＭＣのセル状態としてリセット状態と弱リセット状態が考えられる。メモリセルＭＣがリセット状態の場合、ブレークダウン寸前の寄生ダイオードＤｐの電圧−電流特性（図中のｇｄ１ｐ）と、リセット状態の抵抗体Ｒの電圧−電流特性（図中のｇｒ２）の交点（図中のｃ２）で決まるセル電流Ｉで安定する。そのため、フィラメントが若干成長しても、フィラメントに掛かる電圧が減少するため、フィラメントの成長は抑制される。その結果、メモリセルＭＣがリセット状態であることを判別できる。一方、メモリセルＭＣが弱リセット状態の場合、ブレークダウン寸前の寄生ダイオードＤｐの電圧−電流特性（図中のｄｇ１ｐ）とリセット状態の抵抗体Ｒの電圧−電流特性（図中のｇｒ２）の交点（図中のｃ２）で決まるセル電流Ｉによって、フィラメントは成長する。そして、フィラメントが対向電極に接触すると、ダイオード部Ｄの電圧−電流特性が、図中のｇｄ１ｐで示す特性から図中のｇｄ１ｒで示す特性に一気に変化する（図中のａ１１）。そのため、フィラメントに掛かる電圧が上昇し、抵抗体Ｒがセット状態に遷移する。これによって電流制限回路が働き、メモリセルＭＣがセット状態であるとことを判別することができる。

図１５は、実施形態に係る他のメモリセルＭＣの構造及びこのメモリセルＭＣの電圧−電流特性を示す図である。

図１５に示すメモリセルＭＣは、図１４に示すメモリセルＭＣに対して非晶質シリコンを僅かにｐ型にさせたもの（図中のａ＋Ｓｉ（ｐ−））であり、これによって、寄生ダイオードＤｐの影響を無視できるようにしている。つまり、図１４中（Ｂ）に示すｇｄ０ｐ、ｇｄ１ｐ及びｇｄ２ｐで示すダイオード部Ｄの電圧−電流特性を無くすものであり、選択ビット線ＢＬや選択ワード線ＷＬに印加する電圧Ｕｓ、Ｗｓを小さくすることができる。その結果、フィラメントに掛かる電圧の変化も小さくなるため、メモリセルＭＣの動作がより安定する。

［アクセス回路］
ここでは、実施形態に係る半導体記憶装置のアクセス回路について説明する。
始めに、アクセス回路のセンスアンプ部２ｃについて説明する。このセンスアンプ部２ｃを用いることで、前述のセット動作或いは読み出し動作を実現することができる。

基本的には、メモリセルＭＣの状態は、リセット状態或いはセット状態（弱リセット状態を含む）のいずれかである。そして、弱リセット状態のメモリセルＭＣをセット状態に遷移させる読み出し動作は、セット動作と大きな差はない。但し、読み出し動作では、リセット状態のメモリセルＭＣをセット状態に遷移させないことが重要であるため、その点において、セット動作と読み出し動作とではビット線ＢＬに設定する電圧が異なる。具体的には、セット動作の場合、選択ビット線ＢＬをセット電圧Ｕｓ＝Ｖｓｅｔ＋Ｖｂｄ＋Ｖｆに設定し、読み出し動作の場合、選択ビット線ＢＬを読み出し電圧Ｕｓ＝Ｖｒｅａｄ＋Ｖｂｄ＋Ｖｆに設定する。一方、非選択ビット線ＢＬは電圧Ｕｕ＝Ｖｓｅｔ／２でフローティング状態（Ｕｕ〜）になる。

図１６は、実施形態に係るセンスアンプ部２ｃの回路図である。
このセンスアンプ部２ｃは、選択ビット線ＢＬに流れる電流を制限する電流制限回路１１０と、選択メモリセルＭＣの状態を検知する状態検知回路１２０を有する。

ビット線ＢＬには、電流制限回路１１０と電気的に接続するＮＭＯＳ型のトランジスタＱＮ１０１と、電圧Ｕｕの端子と電気的に接続するＮＭＯＳ型のトランジスタＱＮ１０２が接続されている。トランジスタＱＮ１０１は、制御信号ｓｔａｒｔによって制御され、トランジスタＱＮ１０２は、制御信号ｓｔａｒｔと逆論理の制御信号／ｓｔａｒｔによって制御される。これによって、制御信号ｓｔａｒｔ＝‘Ｌ’の間、ビット線ＢＬは電圧Ｕｕに設定され、制御信号ｓｔａｒｔ＝‘Ｈ’になると、ビット線ＢＬは電流制限回路１１０が接続される。

電流制限回路１１０は、ダイナミックなカレントミラー回路によって構成されている。この電流制限回路１１０は、電圧Ｕｓの端子及びビット線ＢＬ間に設けられたＰＭＯＳ型のトランジスタＱＰ１１１と、インバータＩＶ１１１を構成するＰＭＯＳ型のトランジスタＱＰ１１２及びＮＭＯＳ型のトランジスタＱＮ１１１を有する。インバータＩＶ１１１の入力、出力は、それぞれビット線ＢＬ、トランジスタＱＰ１１１のゲートに接続されている。なお、以下において、インバータＩＶ１の出力を「ノードｇ」と呼ぶこともある。

メモリセルＭＣがセット状態に遷移すると、メモリセルＭＣの抵抗の低下に伴って、ビット線ＢＬの電圧が低下する。この場合、インバータＩＶ１１１の入力の電圧が低下するため、それに伴ってインバータＩＶ１１１の出力が上昇する。その結果、トランジスタＱＰ１１１のゲート電圧が上昇し、トランジスタＱＰ１１１に流れる電流が制限されることになる。つまり、電流制限回路１１０を用いることで、メモリセルＭＣの抵抗の低下に伴い、ビット線ＢＬに流れる電流が制限し、最終的に電圧Ｕｓの端子とビット線ＢＬとを切り離すことができる。

なお、トランジスタＱＰ１１１に設定される電圧Ｕｓは、弱リセット動作時と読み出し動作時で大きく異なるため、そのダイナミックレンジを確保するため、インバータＩＶ１１１は、定電流接続されたＰＭＯＳ型のトランジスタＱＰ１０１によって電流を絞った上で駆動される。

状態検知回路１２０は、メモリセルＭＣの状態を検知しモニタする回路であり、モニタ結果を出力信号ｓｅｔとして出力する。セット動作の場合、この出力信号ｓｅｔをセット動作完了の信号として用いる。

この状態検知回路１２０は、トランジスタＱＰ１０１及び接地電圧Ｖｓｓの端子間に直列接続されたＰＭＯＳ型のトランジスタＱＰ１２１及びＮＭＯＳ型のトランジスタＱＮ１２１、並びに、電源電圧Ｖｄｄの端子及び接地電圧Ｖｓｓの端子間に直列接続されたインバータＩＶ１２１を構成するＰＭＯＳ型のトランジスタＱＰ１２２及びＮＭＯＳ型のトランジスタＱＮ１２２を有する。トランジスタＱＰ１２１のゲートは、ノードｇに接続されている。トランジスタＱＮ１２１のゲートは、トランジスタＱＰ１２２及びＱＮ１２２の接続ノードに接続されている。トランジスタＱＰ１２２及びＱＮ１２２のゲートは、共にトランジスタＱＰ１２１及びＱＮ１２１の接続ノードに接続されている。また、状態検知回路１２０は、トランジスタＱＰ１２１及びＱＮ１２１の接続ノードと接地電圧Ｖｓｓの端子との間に設けられたトランジスタＱＮ１２３、並びに、トランジスタＱＰ１２２及びＱＮ１２２の接続ノードと接地電圧Ｖｓｓの端子との間に設けられたＮＭＯＳ型のトランジスタＱＮ１２４を有する。トランジスタＱＮ１２３のゲートは、ノードｇに接続されている。トランジスタＱＮ１２４は、制御信号／ｓｔａｒｔで制御される。この構成の場合、トランジスタＱＰ１２２及びＱＮ１２２の接続ノードの信号が出力信号ｓｅｔとなる。

制御信号／ｓｔａｒｔ＝‘Ｈ’の間、電流制限回路１１０は働いていないが、この時、トランジスタＱＮ１２４の働きによって、出力信号ｓｅｔは初期状態となる。メモリセルＭＣの抵抗が低下しビット線ＢＬに供給される電流が制限されていくと、ノードｇの電圧が上昇し、トランジスタＱＮ１２３がオンになる。これによって、インバータＩＶ１２１の入力が‘Ｌ’になり、出力信号ｓｅｔ＝‘Ｈ’になる。これによって、メモリセルＭＣの状態がセット状態に遷移したことを検知できる。

実施形態に係るアクセス回路は、メモリセルマットＭＭ内の複数のメモリセルＭＣに対して同時にアクセスすることができるが、このアクセスの際に出力信号ｓｅｔを利用する。

具体的には、セット動作の場合、全ての選択メモリセルＭＣがセット状態に遷移したことを示す合図として利用できる。アクセス回路は、同時アクセスする全ての選択メモリセルＭＣそれぞれに対応する出力信号ｓｅｔを利用し、全ての選択メモリセルＭＣのセット状態への遷移を検知した時点で、セット動作を完了する。そして、選択メモリセルＭＣを弱リセット状態に遷移させるべく選択ワード線ＷＬを所定の電圧に設定する。

また、読み出し動作の場合、アクセス回路は、所定の時間内に、対応する出力信号ｓｅｔが立ち上がったメモリセルＭＣを弱リセット状態、対応する出力信号ｓｅｔが立ち上がらなかったメモリセルＭＣをリセット状態と判定し、メモリセルＭＣが保持するデータを読み取る。

図１７は、実施形態に係るセンスアンプ部２ｃの回路図である。この回路は、図１１に示す電流制限回路１１０及び状態検知回路１２０からなる構成を、ビット線ブロックＢＬＢに対応させた回路である。なお、ビット線ブロックＢＬＢとは、複数のビット線ＢＬからなるまとまりの事である。ビット線ブロックＢＬＢについては後で詳述する。以下において、この回路を「ＳＳＣＣ回路ブロック」と呼ぶこともある。

ＳＳＣＣ回路ブロックは、図１６に示す電流制限回路１１０及び状態検知回路１２０を有する。但し、電流制限回路１１０のトランジスタＱＰ１１１のドレインにビット線ブロックＢＬＢのノードＮＢＬＢが接続されている。また、ＳＳＣＣ回路ブロックは、電圧Ｕｓの端子及びノードＮＢＬＢ間に、制御信号ＲＳで制御されるＮＭＯＳ型のトランジスタＱＮ２０１を有する。

ビット線ブロックＢＬＢが複数同時に選択されて、それぞれのビット線ブロックＢＬＢに対応するＳＳＣＣ回路ブロックが同時に働くことで、メモリセルＭＣへの同時並列アクセスを実現できる。これによって、書き込み動作或いは読み出し動作時のデータ転送レートを稼ぐことができる。

リセット動作の際、信号ＲＳ＝‘Ｈ’にし、選択ビット線ＢＬを接地電圧Ｕｓ＝Ｖｓｓ、選択ワード線ＷＬをリセット電圧Ｗｓ＝Ｖｒｅｓｅｔ＋Ｖｂｄ＋Ｖｆに設定すると、ＳＳＣＣ回路ブロックは非活性化される。この場合、出力信号ｓｅｔも‘Ｈ’で固定される。

次に、実施形態に係るカラムデコーダ２ａ及びロウデコーダ３ａについて説明する。

図１８は、実施形態に係るメモリセルアレイ１並びにセンスアンプ部２ｃ、カラムデコーダ２ａ及びロウデコーダ３ａの構成を示す図である。

実施形態に係るアクセス動作では、メモリセルマットＭＭからワード線ＷＬを１本だけ選択すると共に、複数のビット線ＢＬを選択することで、複数のメモリセルＭＣに対する同時アクセスを実現している。

カラムデコーダ２ａは、複数のビット線ブロック内デコーダＢＬＢＤを有する。このビット線ブロック内デコーダＢＬＢＤは、ビット線ブロックＢＬＢ毎に設けられている。各ビット線ブロック内デコーダＢＬＢＤは、ビット線ブロックＢＬＢから１本のビット線ＢＬを選択する。また、各ビット線ブロック内デコーダＢＬＢＤには、それぞれ図１７に示すＳＳＣＣ回路ブロックが接続されている。

ロウデコーダ３ａは、複数のワード線ブロック内デコーダＷＬＢＤを有する。このワード線ブロック内デコーダＷＬＢＤは、複数のワード線ＷＬかなるワード線ブロックＷＬＢ毎に設けられている。各ワード線ブロック内デコーダＷＬＢＤは、ワード線ブロックＷＬＢから１本のワード線ＷＬを選択する。

複数のメモリセルＭＣに対して同時アクセスする場合、アクセス回路は、複数のビット線ブロック内デコーダＢＬＢＤによって、各ビット線ブロックＢＬＢから１本ずつのビット線ＢＬを選択すると共に、１つのワード線ブロック内デコーダＷＬＢＤによって、当該ワード線ブロック内デコーダＷＬＢＤに対応するワード線ブロックＷＬＢから１本のワード線ＷＬを選択する。そして、選択されたビット線ＢＬ、ワード線ＷＬは、ビット線ドライバ２ｂ、ワード線ドライバ３ｂによってアクセス動作に必要な電圧に設定される。

次に、ビット線ブロックＢＬＢ及びビット線ブロック内デコーダＢＬＢＤの構成について説明する。
図１９は、実施形態に係るビット線ブロック内デコーダＢＬＢＤの回路図である。

各ビット線ブロックＢＬＢは、Ｍ本のビット線ＢＬ＜０＞〜＜Ｍ−１＞からなる。これらビット線ＢＬ＜０＞〜＜Ｍ−１＞は、後述するビット線選択部３１０を介してノードＮＢＬＢに共通に接続されている。

ビット線ブロック内デコーダＢＬＢＤは、ビット線ＢＬ＜０＞〜＜Ｍ−１＞のいずれかを選択的にノードＮＢＬＢに接続するビット線選択部３１０と、ビット線ＢＬの電圧を設定する選択ビット線用電圧部３２０及び非選択ビット線用電圧部３３０を有する。

ビット線選択部３１０は、ビット線ＢＬ＜ｍ＞（ｍ＝０〜Ｍ−１）及びノードＮＢＬＢを接続するＮＭＯＳ型のトランジスタＱＮ３１１＜ｍ＞からなる。選択ビット線用電圧部３２０は、ビット線ＢＬ＜ｍ＞及び電圧Ｕ１の端子間を接続するＮＭＯＳ型のトランジスタＱＮ３２１＜ｍ＞からなる。また、非選択ビット線用電圧部３３０は、ビット線ＢＬ＜ｍ＞及び電圧Ｕ２の端子間を接続するＮＭＯＳ型のトランジスタＱＮ３３１＜ｍ＞からなる。トランジスタＱＮ３１１＜ｍ＞、ＱＮ３２１＜ｍ＞、ＱＮ３３１＜ｍ＞は、それぞれ制御信号Ｂ＜ｍ＞、＊Ｂ＜ｍ＞、／＊Ｂ＜ｍ＞で制御される。なお、制御信号／＊Ｂ＜ｍ＞は、制御信号^＊Ｂ＜ｍ＞の逆論理の信号である。

制御信号Ｂ＜０＞〜＜Ｍ−１＞は、メモリセルアレイ１内の全てのビット線ブロック内デコーダＢＬＢＤに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号Ｂ＜ｍ＞のみが‘Ｈ’になる。

そして、信号Ｂ＜ｍ＞が‘Ｈ’になると、信号^＊Ｂ＜ｍ＞は‘Ｈ’になり、その他の信号^＊Ｂ＜ｍ´＞（ｍ´＝１〜Ｍ−１且つｍ´≠ｍ）は‘Ｌ’になる。

この場合、選択ビット線用電圧部３２０では、選択ビット線ＢＬ＜ｍ＞と電圧Ｕ１の端子を接続するトランジスタＱＮ３２１＜ｍ＞がオンになるため、ビット線ＢＬ＜ｍ＞は電圧Ｕ１に設定されることになる。但し、制御信号Ｂ＜ｍ＞が立ち上がると、信号^＊Ｂ＜ｍ＞は‘Ｌ’になるため、トランジスタＱＮ３２１＜ｍ＞はオフになる。

一方、非選択ビット線用電圧部３３０では、非選択ビット線ＢＬ＜ｍ´＞と電圧Ｕ２の端子を接続するトランジスタＱＮ３３１＜ｍ´＞がオンになるため、ビット線ＢＬ＜ｍ´＞は電圧Ｕ２に設定されることになる。但し、制御信号Ｂ＜ｍ＞が立ち上がると、制御信号／^＊Ｂ＜ｍ´＞は‘Ｌ’になるため、トランジスタＱＮ３３１＜ｍ´＞はオフになる。

なお、ビット線ブロック内デコーダＢＬＢＤの後段には、更に、メモリセルアレイ１内の特定のメモリセルマットＭＭを選択するためのデコーダが設けられており、上記ビット線ブロック内デコーダＢＬＢＤの動作は、このデコーダによって選択されたメモリセルマットＭＭのビット線ブロックＢＬＢについてのみ有効となる。

次に、ワード線ブロックＷＬＢ及びワード線ブロック内デコーダＷＬＢＤの構成について説明する。

図２０は、実施形態に係るワード線ブロック内デコーダＷＬＢＤの回路図である。
各ワード線ブロックＷＬＢは、Ｎ本のワード線ＷＬ＜０＞〜＜Ｎ−１＞からなる。これらワード線ＷＬ＜０＞〜ＷＬ＜Ｎ−１＞は、後述するワード線選択部４１０を介してノードＮＷＬＢに共通に接続されている。そして、このノードＮＷＬＢは、制御信号ＳＷＬＢによって制御されるＮＭＯＳ型のトランジスタＱＮ４０１を介して電圧Ｗｓの端子に接続されている。

ワード線ブロック内デコーダＷＬＢＤは、Ｎ本のワード線ＷＬ＜０＞〜＜Ｎ−１＞のいずれかを選択的にノードＮＷＬＢに接続するワード線選択部４１０と、ワード線ＷＬの電圧を設定する選択ワード線用電圧部４２０と非選択ワード線用電圧部４３０を有する。

ワード線選択部４１０は、ワード線ＷＬｎ（ｎ＝０〜Ｎ−１）及びノードＮＷＬＢを接続するＮＭＯＳ型のトランジスタＱＮ４１１＜ｎ＞からなる。選択ワード線電圧部４１０は、ワード線ＷＬ＜ｎ＞及び電圧Ｗ１の端子間を接続するＮＭＯＳ型のトランジスタＱＮ４２１＜ｎ＞からなる。また、非選択ワード線用電圧部４３０は、ワード線ＷＬ＜ｎ＞及び電圧Ｗ２の端子間を接続するＮＭＯＳ型のトランジスタＱＮ４３１＜ｎ＞からなる。トランジスタＱＮ４１１＜ｎ＞、ＱＮ４２１＜ｎ＞、ＱＮ４３１＜ｎ＞は、それぞれ信号Ｗ＜ｎ＞、＊Ｗ＜ｎ＞、／＊Ｗ＜ｎ＞で制御される。なお、信号／＊Ｗ＜ｎ＞は、信号＊Ｗ＜ｎ＞の逆論理の信号である。

制御信号Ｗ＜０＞〜＜Ｎ−１＞は、メモリセルアレイ１内の全てのワード線ブロック内デコーダＷＬＢＤに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号Ｂ＜ｎ＞のみが‘Ｈ’になる。なお、ワード線ブロック内デコーダＷＬＢＤの動作は、制御信号ＳＷＬＢによって制御されるトランジスタＱＮ４０１の作用によって、選択されたワード線ブロックＷＬＢについてのみ作用する。

そして、制御信号Ｗ＜ｎ＞＝‘Ｈ’になると、信号＊Ｗ＜ｎ＞＝‘Ｈ’になり、その他の制御信号＊Ｗ＜ｎ´＞（ｎ´＝１〜Ｎ−１且つｎ´≠ｎ）は‘Ｌ’になる。

この場合、選択ワード線用電圧部４２０では、選択ワード線ＷＬ＜ｎ＞と電圧Ｗ１の端子を接続するトランジスタＱＮ４２１＜ｎ＞がオンになるため、ワード線ＷＬ＜ｎ＞は電圧Ｗ１に設定されることになる。但し、制御信号Ｗ＜ｎ＞が立ち上がると、信号＊Ｗ＜ｎ＞＝‘Ｌ’になるため、トランジスタＱＮ４２１＜ｎ＞はオフになる。

一方、非選択ワード線用電圧部４３０では、非選択ワード線ＷＬ＜ｎ´＞と電圧Ｗ２の端子を接続するトランジスタＱＮ４３１＜ｎ´＞がオンになるため、非選択ワード線ＷＬ＜ｎ´＞は電圧Ｗ２に設定されることになる。但し、制御信号Ｗ＜ｎ＞が立ち上がると、制御信号／＊Ｗ＜ｎ´＞＝‘Ｌ’になるため、トランジスタＱＮ４３１＜ｎ´＞はオフになる。

その後、書き込み動作においては、状態検知回路１２０の出力信号ｓｅｔ＝‘Ｈ’になりメモリセルＭＣがセット状態に遷移したことを検知した時点において、読み出し動作の場合、制御信号ｓｔａｒｔが立ち上がってから、所定の時間が経過した時点において、制御信号Ｗ＜ｎ＞＝‘Ｌ’にする。

なお、ワード線ブロック内デコーダＷＬＢＤの後段には、更に、メモリセルアレイ１内の特定のメモリセルマットＭＭを選択するためのデコーダが設けられており、上記ワード線ブロック内デコーダＷＬＢＤの動作は、このデコーダによって選択されたメモリセルマットＭＭのワード線ブロックＷＬＢについてのみ有効である。

ワード線ブロック内デコーダＷＬＢＤは、以上の通り、ビット線ブロック内デコーダＢＬＢＤとは異なり、制御信号ＳＷＬＢによって１つだけ選択される。これによって、メモリセルＭＣの多重選択を防止している。

次に、ＳＳＣＣ回路ブロック、ビット線ブロック内デコーダＢＬＢＤ及びワード線ブロック内デコーダＷＬＢＤの動作について説明する。

図２１は、実施形態に係るＳＳＣＣ回路ブロック、ビット線ブロック内デコーダＢＬＢＤ及びワード線ブロック内デコーダＷＬＢＤのタイミングチャートである。このタイミングチャートは、制御信号ｓｔａｒｔが立ち上がってからＳＳＣＣ回路ブロックが駆動されるまでのビット線ＢＬ及びワード線ＷＬの電圧の設定過程を示している。

以下、信号毎に説明を進める。
制御信号ｓｔａｒｔ及び／ｓｔａｒｔは相補的な信号であり、ＳＳＣＣ回路ブロック内の状態検知回路１２０を初期設定する信号である。状態検知回路１２０は、制御信号ｓｔａｒｔ＝‘Ｌ’、即ち制御信号／ｓｔａｒｔ＝‘Ｈ’の時に出力信号がｓｅｔ＝‘Ｌ’になるように初期設定される。制御信号ｓｔａｒｔ＝‘Ｈ’になると、ビット線ＢＬに電圧Ｕｓが供給され、メモリセルＭＣに対するアクセス動作が開始される。

制御信号Ｂ＜ｍ＞は、ビット線ブロックＢＬＢ内の一のビット線ＢＬを選択するための信号である。この制御信号Ｂ＜ｍ＞は、制御信号ｓｔａｒｔに合わせて、ビット線ブロック内デコーダＢＬＢＤのビット線選択部３１０の一のトランジスタＱＮ３１１＜ｍ＞をオンし、これによって選択されたビット線ＢＬ＜ｍ＞とＳＳＣＣ回路ブロックを電気的に接続する。これによって、ＳＳＣＣ回路ブロックからビット線ＢＬ＜ｍ＞に対してアクセス動作に必要な電圧が供給される。

制御信号＊Ｂ＜ｍ＞及び／＊Ｂ＜ｍ＞は、制御信号ｓｔａｒｔが立ち上がるまでは相補的に変化する。制御信号ｓｔａｒｔが立ち上がると制御信号＊Ｂ＜ｍ＞及び／＊Ｂ＜ｍ＞共に‘Ｌ’になり、ビット線ＢＬをフローティング状態にする。制御信号＊Ｂ＜ｍ＞は選択ビット線用電圧部３２０、制御信号／＊Ｂ＜ｍ＞は非選択ビット線用電圧部３３０に入力される。初期には非選択ビット線用電圧部３３０の全てのトランジスタＱＮ３２１＜０＞〜＜Ｍ−１＞をオンにして、全てのビット線ＢＬ＜０＞〜＜Ｍ−１＞に電圧Ｕ２を設定するが、途中で制御信号＊Ｂ＜ｍ＞が立ち上がり、選択ビット線ＢＬ＜ｍ＞にのみ電圧Ｕ１を改めて設定する。制御信号／Ｂ＜ｍ´＞については、状態が維持される。

制御信号Ｗ＜ｎ＞は、ワード線ブロックＷＬＢ内の一のワード線ＷＬを選択するための信号である。この制御信号Ｂ＜ｎ＞は、制御信号ｓｔａｒｔに合わせて、ワード線ブロック内デコーダＷＬＢＤのワード線選択部４１０の一のトランジスタＱＮ４１１＜ｎ＞をオンし、これによって選択されたワード線ＷＬ＜ｎ＞に電圧Ｗｓを供給する。

制御信号＊Ｗ＜ｎ＞及び／＊Ｗ＜ｎ＞は、制御信号ｓｔａｒｔが立ち上がるまでは相補的に変化する。制御信号ｓｔａｒｔが立ち上がると制御信号＊Ｗ＜ｎ＞及び／＊Ｂ＜ｎ＞共に‘Ｌ’になり、ワード線ＷＬをフローティング状態にする。制御信号＊Ｗ＜ｎ＞は選択ワード線用電圧部４２０、制御信号／＊Ｗ＜ｎ＞は、非選択ワード線用電圧部４３０に入力される。初期には非選択ワード線用電圧部４３０の全てのトランジスタＱＮ４３１＜０＞〜＜Ｎ−１＞をオンにして、全てのワード線ＷＬ＜０＞〜＜Ｎ−１＞に電圧Ｗ２を設定するが、途中で制御信号＊Ｗ＜ｎ＞が立ち上がり、選択されたワード線ＷＬ＜ｎ＞にのみ電圧Ｗ１を改めて設定する。制御信号／Ｗ＜ｎ´＞については、状態が維持される。

［まとめ］
以上から、本実施形態によれば、メモリセルアレイをクロスポイント型の構造とし、フローティングアクセス方式のアクセス動作を採用することで、消費電力を増大させることなく大容量化を容易に行うことができる。更に、メモリセルにダイオードを組み込むことでリテンション特性の高い半導体記憶装置を提供することができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、２ａ・・・カラムデコーダ、２ｂ・・・ビット線ドライバ、２ｃ・・・センスアンプ部、３・・・ロウ制御回路、３ａ・・・ロウデコーダ、３ｂ・・・ワード線ドライバ、１１０・・・電流制限回路、１２０・・・状態検知回路、３１０・・・ビット線選択部、３２０・・・選択ビット線用電圧部、４１０・・・ワード線選択部、４２０・・・選択ワード線用電圧部、４３０・・・非選択ワード線用電圧部。

Claims (6)

1. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、
   前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路と
   を備え、
   前記メモリセルは、
   順次積層されたメタル電極／非晶質シリコン／ｐ型シリコン／ｎ型シリコンを有し、印加される電圧に応じて抵抗が変化し、
   第１極性の電圧が印加された場合の電圧−電流特性と、前記第１極性とは逆極性の第２極性の電圧が印加された場合の電圧−電流特性が非対称であり、
   前記非晶質シリコンは、ｐ型であり、
   前記アクセス回路は、
   前記第１配線の電圧の低下に応じて、当該第１配線に流れる電流を制限し、遮断する電流制限回路と、
   前記第１配線の電圧の低下に応じて、当該第１配線に接続された前記メモリセルの状態を判別する状態検知回路を
   を有し、
   選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスする
   ことを特徴とする半導体記憶装置。
2. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、
   前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路と
   を備え、
   前記メモリセルは、順次積層されたメタル電極／非晶質シリコン／ｐ型シリコン／ｎ型シリコンを有し、印加される電圧に応じて抵抗が変化し、
   前記アクセス回路は、選択した前記メモリセルに接続された前記第１配線及び前記第２配線に前記メモリセルのアクセスに必要な電圧を印加すると共に、非選択の前記メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にして、前記選択したメモリセルにアクセスする
   ことを特徴とする半導体記憶装置。
3. 前記メモリセルは、第１極性の電圧が印加された場合の電圧−電流特性と、前記第１極性とは逆極性の第２極性の電圧が印加された場合の電圧−電流特性が非対称である
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記メモリセルの非晶質シリコンは、ｐ型である
   ことを特徴とする請求項２又は３記載の半導体記憶装置。
5. 前記アクセス回路は、前記第１配線の電圧の低下に応じて、当該第１配線に流れる電流を制限し、遮断する電流制限回路を有する
   ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
6. 前記アクセス回路は、前記第１配線の電圧の低下に応じて、当該第１配線に接続された前記メモリセルの状態を判別する状態検知回路を有する
   ことを特徴とする請求項２〜５のいずれか１項記載の半導体記憶装置。

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