TWI797648B - 具有經反轉mram元件垂直定向的經改善mram交叉點記憶體 - Google Patents

具有經反轉mram元件垂直定向的經改善mram交叉點記憶體 Download PDF

Info

Publication number
TWI797648B
TWI797648B TW110122645A TW110122645A TWI797648B TW I797648 B TWI797648 B TW I797648B TW 110122645 A TW110122645 A TW 110122645A TW 110122645 A TW110122645 A TW 110122645A TW I797648 B TWI797648 B TW I797648B
Authority
TW
Taiwan
Prior art keywords
memory
memory cells
state
conductive lines
mram
Prior art date
Application number
TW110122645A
Other languages
English (en)
Other versions
TW202215427A (zh
Inventor
沃德 帕金森
詹姆士 奧圖爾
納瑟 法蘭克林
湯馬士 特倫特
Original Assignee
美商桑迪士克科技有限責任公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 美商桑迪士克科技有限責任公司 filed Critical 美商桑迪士克科技有限責任公司
Publication of TW202215427A publication Critical patent/TW202215427A/zh
Application granted granted Critical
Publication of TWI797648B publication Critical patent/TWI797648B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1655—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1693—Timing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H10B61/20—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors
    • H10B61/22—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices comprising components having three or more electrodes, e.g. transistors of the field-effect transistor [FET] type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)
  • Magnetic Record Carriers (AREA)

Abstract

在具有一交叉點結構的一記憶體陣列中，在各交叉點接點，一可程式化電阻式記憶體元件（諸如MRAM裝置）與一臨限切換選擇器（諸如一雙向臨限開關）串聯連接。在具有此類記憶體單元的一雙層交叉點結構中，一個層中的該等MRAM裝置相對於另一層中的該等MRAM裝置反轉。此可允許跨該MRAM裝置放置的該暫態電壓峰在該臨限切換選擇器於一感測操作中首先導通時耗散得更迅速，降低在可感測其之前改變一經儲存資料狀態的風險。

Description

具有經反轉MRAM元件垂直定向的經改善MRAM交叉點記憶體
本發明係關於一種記憶體。
記憶體係廣泛用於各種電子裝置中，諸如蜂巢式(cellular)電話、數位相機、個人數位助理、醫療電子裝置、行動運算裝置、非行動運算裝置、及資料伺服器。記憶體可包含非揮發性記憶體或揮發性記憶體。非揮發性記憶體甚至在非揮發性記憶體未連接至電源(例如，電池組)時仍允許儲存及保留資訊。
非揮發性記憶體的一個實例係磁阻式隨機存取記憶體(MRAM)，相較於使用電子電荷以儲存資料的一些其他記憶體技術，其使用磁化以表示已儲存資料。通常，MRAM包括形成在半導體基材上的大數目的磁性記憶體單元，其中各記憶體單元表示資料的(至少)一個位元。藉由改變記憶體單元內的磁性元件的磁化方向而將資料的一位元寫至記憶體單元，並藉由測量記憶體單元的電阻(低電阻一般表代「0」位元且高電阻一般代表「1」位元)而讀取一位元。如本文中所使用的，磁化方向係磁矩定向的方向。
雖然MRAM係有前途的技術，使用先前的MRAM記憶體單元設計實現高位元密度及對於快速寫入操作的高耐久性仍係有挑戰性的。
根據一第一組態樣，一種設備包括一非揮發性記憶體，該非揮發性記憶體具有一基材及形成在該基材上的一或多個記憶體陣列。該等陣列之各者包括：一第一組導電線，其在平行於該基材的一表面的一第一方向上延伸；一第二組導電線，其形成在該第一組導電線上方並在平行於該基材之該表面的一第二方向上延伸；一第三組導電線，其形成在該第二組導電線上方並在該第一方向上延伸；及一第一組及第二組記憶體單元。該第一複數個記憶體單元之各者係連接在該第一組導電線的一對應一者與該第二組導電線的對應一者之間，該第一複數個記憶體單元之各者包括一臨限切換選擇器，該臨限切換選擇器與一磁阻式隨機存取記憶體(MRAM)裝置串聯連接，該第一複數個記憶體單元之各者的該MRAM裝置包括：一參考層，其具有一固定磁場極性；及一自由層，其與該參考層串聯連接並具有一可程式化磁場極性，其中該自由層係形成在該參考層下方。該第二複數個記憶體單元各係連接在該第二組導電線的一對應一者與該第三組導電線的對應一者之間，該第二複數個記憶體單元之各者包括一臨限切換選擇器，該臨限切換選擇器與一MRAM裝置串聯連接，該複數個記憶體單元之各者的該MRAM裝置包括：一參考層，其具有一固定磁場極性；及一自由層，其與該參考層串聯連接並具有一可程式化磁場極性，其中該自由層係形成在該參考層上方。
在額外態樣中，一種方法包括藉由強制一讀取電流從一第二導電線至一對應第一導電線而感測一第一複數個記憶體單元的一經選擇一者的一資料狀態，該第一複數個記憶體單元的該經選擇一者係包括該第一複數個記憶體單元及一第二複數個記憶體單元的一陣列的部分，該第一及該第二複數個記憶體單元的各者包含與一磁阻式隨機存取記憶體(MRAM)裝置串聯連接的一臨限切換選擇器。該方法亦包括藉由強制該讀取電流從該對應第二導電線至一對應第三導電線而感測該第二複數個記憶體單元的一經選擇一者的一資料狀態。額外地，該方法可包括藉由強制一寫入電流從該對應第二導電線至該對應第一導電線而將該第一複數個記憶體單元的一經選擇一者從一第一狀態寫入至一第二狀態及藉由強制該寫入電流從該對應第一導電線至該對應第二導電線而將該第一複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態；且亦包括藉由強制該寫入電流從該對應第二導電線至該對應第三導電線而將該第二複數個記憶體單元的一經選擇一者從一第一狀態寫入至一第二狀態及藉由強制該寫入電流從該對應第三導電線至該對應第二導電線而將該第二複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態。
在另一組態樣中，一種設備包括一控制器電路，其經組態以連接至一記憶體單元陣列，該記憶體單元陣列的各記憶體單元具有一臨限切換選擇器，該臨限切換選擇器與一磁阻式隨機存取記憶體(MRAM)裝置串聯連接，該陣列包括一第一複數個記憶體單元，該第一複數個記憶體單元各連接在一第一組導電電線的一對應一者與一第二組導電電線的對應一者之間，及一第二複數個記憶體單元，該第二複數個記憶體單元各連接在一第三組導電電線的一對應一者與該第二組導電電線的對應一者之間，該控制電路經組態以：藉由將該 第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而讀取該第一複數個記憶體單元的經選擇者；藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而讀取該第二複數個記憶體單元的經選擇者；藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而將該第一複數個記憶體單元的經選擇者從一第一狀態寫入至一第二狀態；藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更高的一電壓而將該第一複數個記憶體單元的經選擇者從該第二狀態寫入至該第一狀態；藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而將該第二複數個記憶體單元的一經選擇一者從該第一狀態寫入至該第二狀態；及藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更高的一電壓而將該第二複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態。
100:記憶體系統
102:控制器
104:非揮發性記憶體/記憶體封裝
106:本地記憶體/DRAM
110:前端處理器(FEP)電路
112:後端處理器(BEP)電路
120:主機
122:主機處理器
124:主機記憶體
126:PCIe介面
128:匯流排
130:介面
150:PCIe介面
152:主機處理器
154:晶片網路(NOC)
156:記憶體處理器
158:媒體管理層(MML)
160:SRAM
162:DRAM控制器
164:PCIe介面
166:PCIe介面
200:PCIe介面
202:NOC
204:NOC
220:處理器
222:資料路徑控制器
224:XOR引擎
226:ECC引擎
228:介面
230:SRAM
232:緩衝器
250:處理器
252:資料路徑控制器
254:XOR引擎
256:ECC引擎
258:介面
260:SRAM
262:緩衝器
292:記憶體晶粒
294:記憶體匯流排
296:雙態觸變模式介面
326:記憶體結構
500:記憶體晶粒/記憶體系統
502:記憶體陣列/記憶體/記憶體結構/陣列
506:輸入/輸出
508:輸出
510:行控制電路系統
512:行解碼器
514:陣列終端接收器或驅動器
516:區塊選擇電路系統
520:列控制電路系統
522:列解碼器
524:陣列終端驅動器
526:區塊選擇電路系統
528:感測放大器
560:系統控制邏輯/系統控制邏輯電路/控制電路系統
562:狀態機
564:電力控制模組
566:儲存器
568:記憶體控制器介面/通訊介面
600:記憶體系統/記憶體總成/經接合晶粒對
601:記憶體晶粒/記憶體結構晶粒
602:記憶體結構/平面或陣列
606:電路徑
608:電路徑
610:行控制電路系統
611:控制晶粒
612:行解碼器
614:驅動器電路系統/位元線驅動器
616:區塊選擇
620:列控制電路系統
622:列解碼器
624:陣列驅動器
624(1)-624(n):字線(WL)驅動器
626:區塊選擇
628:感測放大器
660:系統控制邏輯/字線驅動器
662:通路
664:通路
666:代表性位元線(BL)及代表性字線(WL)
668:通訊介面
670:接合焊墊
670a:接合焊墊
670b:接合焊墊
674:接合焊墊
674a:接合焊墊
674b:接合焊墊
682:第一主要表面/主要表面
684:第一主要表面/主要表面
701:記憶體單元/元件/MRAM單元
701a:記憶體單元
701b:記憶體單元
701c:記憶體單元
701d:記憶體單元
701e:記憶體單元
718:第一層/層/下層
720:記憶體單元/層/上層
801:底電極
803:參考層
805:氧化鎂(MgO)
807:自由層
809:間隔物
811:頂電極
813:電壓源
823:電流源
901:字線
902:導電間隔物/Ir或Ru間隔物
903:參考層
905:MgO障壁
907:自由層/自由層設計
908:MgO罩蓋
909:導電間隔物
911:位元線
921:襯墊
923:襯墊
925:填充材料
927:填充材料
1000:STT切換MRAM記憶體單元/記憶體單元
1002:磁穿隧接面(MTJ)
1006:電導體/導體
1008:電導體/導體
1010:上鐵磁層/自由層
1012:下鐵磁層/參考層
1014:穿隧能障(TB)
1050:電子寫入電流
1052:電子寫入電流
1100:字線1
1101:自由層/層1MRAM裝置
1102:MRAM單元/MRAM裝置/MRAM/MRAM結構
1103:穿隧能障
1105:參考層
1109:臨限切換選擇器
1110:位元線
1111:自由層
1112:MRAM單元/MRAM裝置/MRAM/MRAM結構
1113:穿隧能障
1115:參考層
1119:臨限切換選擇器
1120:字線2
1150:字線1
1151:自由層
1152:MRAM結構
1153:穿隧能障
1155:參考層
1159:臨限切換選擇器
1160:位元線/位元線層
1161:參考層
1162:MRAM裝置
1163:穿隧能障
1165:自由層
1169:臨限切換選擇器
1170:字線2
1201:MRAM記憶體單元
1202:記憶體陣列/陣列/磁阻式隨機存取記憶體(MRAM)元件
1204:臨限切換選擇器
1206:第一導電線
1206a:第一導電線/字線
1206b:第一導電線/字線
1206c:第一導電線/字線
1206d:第一導電線/字線
1206e:第一導電線/字線
1206f:第一導電線/字線
1206g:第一導電線/字線
1206h:第一導電線/字線
1208:第二導電線/位元線
1208a:第二導電線/位元線
1208b:第二導電線/位元線
1208c:第二導電線/位元線
1208d:第二導電線/位元線
1210:電流驅動器
1210a:電流驅動器
1210b:電流驅動器
1210c:電流驅動器
1210d:電流驅動器
1210e:電流驅動器
1210f:電流驅動器
1210g:電流驅動器
1210h:電流驅動器
1212:電壓驅動器
1212a:電壓驅動器/位元線驅動器
1212b:電壓驅動器/位元線驅動器
1212c:電壓驅動器/位元線驅動器
1212d:電壓驅動器/位元線驅動器
1228a:感測放大器(SA)
1228b:感測放大器(SA)
1228c:感測放大器(SA)
1228d:感測放大器(SA)
1228e:感測放大器(SA)
1228f:感測放大器(SA)
1228g:感測放大器(SA)
1228h:感測放大器(SA)
1302:字線接觸件
1302a:字線接觸件
1302b:字線接觸件
1302c:字線接觸件
1302d:字線接觸件
1302e:字線接觸件
1302f:字線接觸件
1302g:字線接觸件
1302h:字線接觸件
1304:位元線接觸件
1304a:位元線接觸件
1304b:位元線接觸件
1304c:位元線接觸件
1304d:位元線接觸件
1312a:第一部分
1312b:第二部分
1314a:第一部分
1314b:第二部分
1400:程序
1402:步驟
1404:步驟
1500:程序
1502:步驟
1504:步驟
1506:步驟
1508:步驟
1510a:步驟
1510b:步驟
1610:線/HRS位準
1612:線/LRS位準
1620:線
1622:線
1630:線
1700:程序
1702:步驟
1704:步驟
1706:步驟
1708:步驟
1800:程序
1802:步驟
1804:步驟
1806:步驟
2000:程序
2002:步驟
2004:步驟
2006:步驟
2008:步驟
2101:實線
2103:虛線
2151:電壓
2153:電壓
2155:電壓
2300:字線1/字線
2301:參考層
2302:MRAM裝置/MRAM元件
2303:穿隧能障
2305:自由層
2309:臨限切換選擇器
2310:位元線
2311:自由層
2312:MRAM裝置/MRAM元件
2313:穿隧能障
2315:參考層
2319:臨限切換選擇器
2320:字線2/字線1/字線
2341:NMOS裝置/NMOS
2343:PMOS裝置/PMOS
2345:電流源
2347:NMOS裝置/NMOS
2401:步驟
2403:步驟
2405:步驟
2407:步驟
2409:步驟
2411:步驟
2413:步驟
2415:步驟
2501:步驟
2503:步驟
2504:步驟
2505:步驟
2507:步驟
2509:步驟
2511:步驟
2513:步驟
2514:步驟
2515:步驟
2517:步驟
2519:步驟
2521:步驟
23313:穿隧能障
BL:位元線
BL1:位元線/導線
BL2:位元線/導線
BL3:位元線/導線
BL4:位元線/導線
BL5:位元線/導線
BLN:位元線/導線
BL Sel:解碼控制信號
FL:自由層
HRS:高電阻狀態
Iaccess:存取電流
Icell:電流
Iread:讀取電流
Iwrite:寫入電流
LRS:低電阻狀態
MTJ:磁穿隧接面
RL:參考層
SA:感測放大器
t1:時間
t2:時間
t3:時間
t4:時間
t5:時間
t6:時間
TB:穿隧能障
Vapp:電壓源
Vhold:電壓
VMRAM:電壓
Vselect:選擇電壓
VSS:電壓
Vth:臨限電壓
Vunsel:未選擇電壓
WL:字線
WL1:字線/導線
WL1,1:字線
WL1,2:字線
WL1,3:字線
WL1,4:字線
WL2:字線/導線
WL2,1:字線
WL2,2:字線
WL2,3:字線
WL2,4:字線
WL1 Sel:解碼控制信號
WL2 Sel:解碼控制信號
WL3:字線/導線
WL4:字線/導線
WL5:字線/導線
WLM:字線/導線
類似編號的元件係指不同圖式中的共同組件。
〔圖1〕繪示用於產生用於應用程式開發的經訓練機器學習模型之系統的簡化例示性圖。
〔圖1〕係連接至主機之記憶體系統的一個實施例的方塊圖。
〔圖2〕係前端處理器電路的一個實施例的方塊圖。在一些實施例中，前端處理器電路係控制器的部分。
〔圖3〕係後端處理器電路的一個實施例的方塊圖。在一些實施例中，後端處理器電路係控制器的部分。
〔圖4〕係記憶體封裝的一個實施例的方塊圖。〔圖5〕係記憶體晶粒的一個實施例的方塊圖。
〔圖6A〕及〔圖6B〕繪示通過晶圓至晶圓接合而耦接至記憶體結構之控制電路的一實例。
〔圖7A〕以斜視圖描繪形成交叉點架構之記憶體陣列的一部分的一個實施例。
〔圖7B〕及〔圖7C〕分別呈現圖7A中的交叉點結構的側視圖及俯視圖。
〔圖7D〕以斜視圖描繪形成交叉點架構的二層記憶體陣列的一部分的一實施例。
〔圖8A〕及〔圖8B〕繪示MRAM記憶體單元之結構的一實施例。
〔圖9〕更詳細地繪示當以交叉點陣列實施時MRAM記憶體單元設計的一實施例。
〔圖10A〕及〔圖10B〕繪示MRAM記憶體單元之藉由使用自旋轉移力矩(STT)機制的寫入。
〔圖11A〕及〔圖11B〕繪示將臨限切換選擇器併入具有交叉點架構之MRAM記憶體陣列中的實施例。
〔圖12〕描繪具有交叉點架構之記憶體陣列的一實施例，其中多個記憶體單元經同時存取。
〔圖13〕描繪具有交叉點架構之記憶體陣列的一實施例，顯示從驅動器至位元線及字線之接觸件的位置。
〔圖14〕係同時存取交叉點陣列中的多個記憶體單元之程序的一個實施例的流程圖。
〔圖15〕係描繪包括執行SSR之同時存取交叉點陣列中的多個記憶體單元之程序的一個實施例的流程圖。
〔圖16A〕描繪在SRR期間經驅動通過經選擇字線之存取電流的電流之於時間的關係。
〔圖16B〕描繪在SRR期間跨經選擇MRAM單元之電壓的電壓之於時間的關係，且對應於圖16A。
〔圖17〕描繪用於在破壞性SRR之後將資料寫回至MRAM單元之程序的流程圖。
〔圖18〕描繪將資料寫至MRAM單元的第二階段之程序的流程圖。
〔圖19A〕描繪提供至經選擇字線之寫入電流的寫入電流之於時間的關係。
〔圖19B〕描繪跨MRAM單元的電流之於時間的關係，且對應於圖19A。
〔圖20〕係同時寫入MRAM單元之程序的流程圖，其中首先將所有經選擇MRAM單元寫入至AP-狀態或P-狀態的一者。
〔圖21A〕及〔圖21B〕分別係圖11A及圖11B之層1單元在讀取操作中的電流及電壓的一組波形的一實施例。
〔圖22〕顯示當臨限切換選擇器從關斷狀態切換至導通狀態時電壓MRAM裝置的一實例。
〔圖23〕繪示交叉點記憶體架構的雙層實施例，其中下層中的MRAM裝置相對於上層反轉，以最小化讀取操作中的電容。
〔圖24〕係使用圖23的結構執行自參考讀取的一個實施例的流程圖。
〔圖25〕係用於形成圖23之結構的一個實施例的流程圖。
在具有交叉點類型架構的記憶體陣列中，第一組導電線橫跨基材的表面延伸，且第二組導電線形成在該第一組導電線上方，在垂直於第一組導電線的方向上在基材上方延伸。記憶體單元位於二組導電線的交叉點接點。記憶體單元的實施例可包括與選擇器開關串聯連接的可程式化電阻元件(諸如MRAM記憶體裝置)。選擇器開關的一種類型係臨限切換選擇器(諸如，雙向臨限開關(OTS))，相對於其他切換元件(諸如電晶體)，其可以小面積量實施，且不需要額外的控制線。若電壓或電流高於某個位準(臨限電壓(Vth)或臨限電流(Ith))跨或通過臨限切換選擇器施加，則該臨限切換選擇器將切換至導電狀態，Vhold與電阻串聯。由於Vhold可小於Vth，尤其因為較高的Vth(藉由增厚選擇器)導致較低的洩漏，故當臨限切換選擇器最初導通時，暫態電壓峰係跨串聯連接的MRAM裝置放置。且較低的Vhold針對給定電力供應(諸如3.3V)導致更可用的寫入電流。此暫態電流在記憶體單元狀態可被感測到之前可短暫地多於可改變記憶體單元狀態的Iread或Iwrite，從而導致干擾。可藉由更迅速地耗散暫態電壓峰(諸如藉由降低連接至經選擇記憶體位元的單元、線、及電晶體選擇及驅動器電容)而降低此一干擾的風險並更早執行感測操作。
在具有二或更多個記憶體單元層的交叉點架構中，各層的MRAM裝置一般會以MRAM裝置之層的相同垂直定向形成。MRAM裝置具有方向性，其中當使用自旋轉移力矩用於寫入記憶體單元時，在一個方向上施加的電流係用以將MRAM裝置從高電阻反平行狀態(HRS或AP)寫入至低電阻狀態平行(LRS或P)，且在相反方向上施加的電流將MRAM裝置從低電阻狀態 寫入至高電阻狀態。由於此方向性，故當感測記憶體單元時，亦常有用於施加讀取電流的較佳方向，這係因為將位元從P寫入至AP可能需要更長時間的更多電流。使用具有相同定向之不同層的記憶體單元時，當臨限切換選擇器導通以用於讀取操作時，因為其驅動器電容可能較小，故此等層中的一者能夠更快速地放電暫態電壓峰。藉由將一個層的MRAM結構相對於另一層反轉，該二個層可得到允許此峰更迅速地耗散的定向，降低在感測到經儲存資料狀態之前改變經儲存資料狀態的可能性。此亦可導致經改善的讀取延遲存取時間。
圖1係連接至主機120之記憶體系統100的一個實施例的方塊圖。記憶體系統100可實施用於已過度漂移之交叉點記憶體陣列之操作的本文呈現的技術。許多不同類型的記憶體系統可與本文提出的技術一起使用。實例記憶體系統包括固態硬碟(「SSD」)、記憶卡(包括用於DRAM更換的雙列直插記憶體(DIMM))、及嵌入式記憶體裝置；然而，亦可使用其他類型的記憶體系統。
圖1的記憶體系統100包含控制器102、用於儲存資料的非揮發性記憶體104、及本地記憶體(例如，DRAM/ReRAM)106。控制器102包含前端處理器(Front End Processor,FEP)電路110及一或多個後端處理器(Back End Processor,BEP)電路112。在一個實施例中，FEP電路110係實施在特定應用積體電路(ASIC)上。在一個實施例中，將各BEP電路112實施在一分開的ASIC上。在其他實施例中，統一控制器ASIC可組合前端功能及後端功能二者。將用於BEP電路112之各者及FEP電路110的ASIC實施在相同的半導體上，使得控制器102製造為系統單晶片(「System on a Chip,SoC」)。FEP電路110及BEP電路112二者皆包括其等自有的處理器。在一個實施例中，FEP電路110及BEP電路 112運作為主從組態，其中FEP電路110係主電路且各BEP電路112係從電路。例如，FEP電路110實施快閃記憶體轉譯層(FTH)或實施執行記憶體管理(例如，垃圾回收(garbage collection)、損耗平衡等)、邏輯至實體位址轉譯、與主機的通訊、DRAM(本地揮發性記憶體)的管理、及SSD(或其他非揮發性儲存系統)之整體操作的管理的媒體管理層(MML)。在FEP電路110請求時，BEP電路112管理記憶體封裝/晶粒中的記憶體操作。例如，BEP電路112可進行讀取、抹除、及程式化程序。額外地，BEP電路112可執行緩衝器管理、設定由FEP電路110請求的特定電壓位準、執行錯誤校正(error correction,ECC)、控制至記憶體封裝的雙態觸變模式介面等。在一個實施例中，各BEP電路112負責其自有的記憶體封裝組。
在一個實施例中，非揮發性記憶體104包含複數個記憶體封裝。各記憶體封裝包括一或多個記憶體晶粒。因此，控制器102連接至一或多個非揮發性記憶體晶粒。在一個實施例中，記憶體封裝104中的各記憶體晶粒利用NAND快閃記憶體(包括二維NAND快閃記憶體及/或三維NAND快閃記憶體)。在其他實施例中，記憶體封裝可包括其他類型的記憶體，諸如基於電阻式隨機存取記憶體(諸如ReRAM、MRAM、FeRAM、或RRAM)或相變化記憶體(phase change memory,PCM)的儲存級記憶體(storage class memory,SCM)。在另一實施例中，BEP或FEP係包括在記憶體晶粒上。
控制器102經由實施協定(諸如例如，透過快速週邊組件互連(PCIe)的快速NVM(NVMe))的介面130或使用JEDEC標準的雙倍資料速率(DDR)或低功率雙倍資料速率(LPDDR)介面(諸如DDR5或LPDDR5)與主機120通訊。為與記憶體系統100一起工作，主機120包括主機處理器122、主機記 憶體124、及沿著匯流排128連接的PCIe介面126。主機記憶體124係主機的實體記憶體，且可係DRAM、SRAM、非揮發性記憶體、或另一類型的儲存器。主機120在記憶體系統100外部且與其分開。在一個實施例中，記憶體系統100嵌入在主機120中。
圖2係FEP電路110的一個實施例的方塊圖。圖2顯示與主機120通訊的PCIe介面150及與該PCIe介面通訊的主機處理器152。主機處理器152可係在所屬技術領域中已知之適用於本實施方案的任何類型的處理器。主機處理器152與晶片網路(network-on-chip,NOC)154通訊。NOC係在積體電路上之通訊子系統，一般在SoC中的核心之間。NOC可跨越同步及非同步時脈域或使用非時控非同步邏輯。NOC技術將網路理論及方法應用至晶片上通訊並帶來超出習知匯流排及交叉開關互連的顯著改善。相較於其他設計，NOC改善SoC的可擴縮性及複雜SoC的電力效率。NOC的導線及鏈路係由許多信號所共用。因為NOC中的所有鏈路可同時在不同的資料封包上操作，達成高度的平行性。因此，隨著經整合子系統的複雜性持續成長，相較於先前的通訊架構(例如，專用的點對點信號導線、共用匯流排、或具有橋接器的分段匯流排)，NOC提供增強的效能(諸如處理量)及可擴縮性。連接至NOC 154且與其通訊的係記憶體處理器156、SRAM 160、及DRAM控制器162。DRAM控制器162係用以操作DRAM(例如，DRAM 106)並與其通訊。SRAM 160係由記憶體處理器156使用的本地RAM記憶體。記憶體處理器156係用以運行FEP電路並執行各種記憶體操作。再者，與NOC通訊的係二個PCIe介面164及166。在圖2的實施例中，SSD控制器將包括二個BEP電路112；因此，有二個PCIe介面164/166。各PCIe 介面與BEP電路112之一者通訊。在其他實施例中，可多於或少於二個BEP電路112；因此，可有二個以上的PCIe介面。
FEP電路110亦可包括快閃記憶體轉譯層(FTH)，或更普遍地，包括執行記憶體管理(例如，垃圾回收、損耗平衡、負載平衡等)、邏輯至實體位址轉譯、與主機的通訊、DRAM(本地揮發性記憶體)的管理、及SSD或其他非揮發性儲存系統之整體操作的管理的媒體管理層(MML)158。可將媒體管理層MML 158整合為可處理記憶體錯誤並與主機介接之記憶體管理的部分。具體而言，MML可係FEP電路110中的模組，並可負責記憶體管理的本質。具體而言，MML 158可包括記憶體裝置韌體中之將來自主機的寫入轉譯成至晶粒之記憶體結構(例如，下文之圖5及圖6的502/602)的寫入的演算法。MML 158可因為以下原因而是需要的：1)記憶體可具有有限的耐受性；2)記憶體結構僅可寫入多個頁面中；及/或3)記憶體結構可不被寫入，除非其被整塊抹除。MML 158瞭解主機可能無法看見之記憶體結構的這些潛在限制。因此，MML 158嘗試將來自主機的寫入轉譯成進入記憶體結構的寫入。
圖3係BEP電路112的一個實施例的方塊圖。圖3顯示用於與FEP電路110通訊(例如，與圖2之PCIe介面164及166的一者通訊)的PCIe介面200。PCIe介面200與二個NOC 202及204通訊。在一個實施例中，可將二個NOC組合成一個大的NOC。各NOC(202/204)連接至SRAM(230/260)、緩衝器(232/262)、處理器(220/250)、並經由XOR引擎(224/254)及ECC引擎(226/256)連接至資料路徑控制器(222/252)。如所屬技術領域中已知的，ECC引擎226/256係用以執行錯誤校正。XOR引擎224/254係用以將資料XOR，使得資料可以在有程式化錯誤的情形中恢復的方式組合及儲存。資料路徑控制器222連接至用於 經由四個通道與記憶體封裝通訊的介面模組。因此，頂NOC 202與用於與記憶體封裝通訊的四個通道的介面228關聯，且底NOC 204與用於與記憶體封裝通訊的四個額外通道的介面258關聯。各介面228/258包括四個雙態觸變模式介面(TM介面)、四個緩衝器及四個排程器。針對該等通道之各者有一個排程器、緩衝器及TM介面。處理器可係所屬技術領域中已知的任何標準處理器。資料路徑控制器222/252可係處理器、FPGA、微處理器、或其他類型的控制器。XOR引擎224/254及ECC引擎226/256係稱為硬體加速器的專用硬體電路。在其他實施例中，XOR引擎224/254及ECC引擎226/256可以軟體實施。排程器、緩衝器、及TM介面係硬體電路。
圖4係包括連接至記憶體匯流排(資料線及晶片致能線)294的複數個記憶體晶粒292的記憶體封裝104的一個實施例的方塊圖。記憶體匯流排294連接至用於與BEP電路112的TM介面(見，例如，圖3)通訊的雙態觸變模式介面296。在一些實施例中，記憶體封裝可包括連接至記憶體匯流排及TM介面的小控制器。記憶體封裝可具有一或多個記憶體晶粒。在一個實施例中，各記憶體封裝包括八個或16個記憶體晶粒；然而，亦可實施其他數目的記憶體晶粒。在另一實施例中，雙態觸變介面由具有或不具有變化(諸如鬆弛時間組(relaxed time-sets)或較小頁尺寸)的JEDEC標準的DDR或LPDDR取代。本文描述的技術不限於任何特定數目的記憶體晶粒。
圖5係描繪可實施本文描述之技術的記憶體晶粒500的一個實例的方塊圖。記憶體晶粒500(其可對應於圖4之記憶體晶粒292的一者)包括其可包括描述於下文之記憶體單元之任一者的記憶體陣列502。記憶體陣列502的陣列端子線包括組織成列之字線的各種(多個)層，及組織成行之位元線的各 種(多個)層。然而，亦可實施其他定向。記憶體晶粒500包括列控制電路系統520，該列控制電路系統的輸出508連接至記憶體陣列502的各別字線。列控制電路系統520接收來自系統控制邏輯電路560的M個列位址信號的群組及一或多個各種控制信號，且一般可包括諸如列解碼器522、陣列終端驅動器524、及用於讀取及寫入操作二者的區塊選擇電路系統526的電路。列控制電路系統520亦可包括讀取/寫入電路系統。在一實施例中，列控制電路系統520具有感測放大器528，該等感測放大器各含有用於感測記憶體陣列502之字線的狀況(例如，電壓)的電路系統。在一實施例中，藉由感測字線電壓，判定交叉點陣列中的記憶體單元的狀況。記憶體晶粒500亦包括行控制電路系統510，該行控制電路系統的輸入/輸出506連接至記憶體陣列502的各別位元線。雖然僅顯示陣列502的單一區塊，一記憶體晶粒可包括可個別存取的多個陣列或「塊(tile)」。行控制電路系統510接收來自系統控制邏輯560的N個行位址信號的群組及一或多個各種控制信號，且一般可包括諸如行解碼器512、陣列終端接收器或驅動器514、區塊選擇電路系統516、以及讀取/寫入電路系統、及I/O多工器的電路。
系統控制邏輯560接收來自主機的資料與命令，並將輸出資料及狀態提供給主機。在其他實施例中，系統控制邏輯560接收來自分開的控制器電路的資料及命令，並將輸出資料提供給該控制器電路，其中該控制器電路與主機通訊。在一些實施例中，系統控制邏輯560可包括提供記憶體操作的晶粒級控制的狀態機562。在一個實施例中，狀態機562可藉由軟體程式化。在其他實施例中，狀態機562不使用軟體且完全以硬體(例如，電路)實施。在另一實施例中，狀態機562係由微控制器或微處理器置換，其中該微控制器或該微 處理器係在記憶體晶片上或在記憶體晶片外。系統控制邏輯560亦可包括電力控制模組564，該電力控制模組在記憶體操作期間控制供應至記憶體502之列及行的電力及電壓，並可包括用於產生調節電壓的電荷泵及調節器電路。系統控制邏輯560包括儲存器566，該儲存器可用以儲存用於操作記憶體陣列502的參數。
命令及資料係經由記憶體控制器介面568(亦稱為「通訊介面(communication interface)」)在控制器102與記憶體晶粒500之間移轉。記憶體控制器介面568係用於與記憶體控制器102通訊的電介面。記憶體控制器介面568的實例包括雙態觸變模式介面及開放式NAND快閃記憶體介面(ONFI)。亦可使用其他I/O介面。例如，記憶體控制器介面568可實施連接至記憶體控制器102之記憶體介面228/258的雙態觸變模式介面的雙態觸變模式介面。在一個實施例中，記憶體控制器介面568包括連接至控制器102的一組輸入及/或輸出(I/O)接腳。
在一些實施例中，記憶體晶粒500的所有元件(包括系統控制邏輯560)可形成為單一晶粒的部分。在其他實施例中，可將一些或所有的系統控制邏輯560形成在不同的晶粒上。
針對本文件之目的，片語「一或多個控制電路(one or more control circuits)」可包括如藉由控制電路系統560所表示的控制器、狀態機、微控制器、及/或其他控制電路系統、或用以控制非揮發性記憶體的其他類似電路。
在一個實施例中，記憶體結構502包含在其中將多個記憶體階形成在單一基材(諸如晶圓)之上的非揮發性記憶體單元的三維記憶體陣列。記 憶體結構可包含任何類型的非揮發性記憶體，該等非揮發性記憶體係以具有設置在矽(或其他類型)基材之上的主動區域之一或多個實體階的記憶體單元單塊地形成。在一個實例中，非揮發性記憶體單元包含具有電荷捕捉的垂直反及閘串。
在另一實施例中，記憶體結構502包含非揮發性記憶體單元的二維記憶體陣列。在一個實例中，非揮發性記憶體單元係利用浮閘之NAND快閃記憶體單元。亦可使用其他類型的記憶體單元(例如，NOR類型快閃記憶體)。
包括在記憶體結構502中的記憶體陣列架構或記憶體單元的確切類型不限於上述實例。許多不同類型的記憶體陣列架構或記憶體技術可用以形成記憶體結構326。對於本文所提出之新主張實施例的目的，並不需要特定的非揮發性記憶體技術。用於記憶體結構502之記憶體單元的合適技術的其他實例包括ReRAM記憶體(電阻式隨機存取記憶體)、磁阻式記憶體(例如，MRAM、自旋轉移力矩MRAM、自旋軌道力矩MRAM)、FeRAM，相變化記憶體(例如PCM)、及類似者。用於記憶體結構502之記憶體單元架構的合適技術的實例包括二維陣列、三維陣列、交叉點陣列、堆疊式二維陣列、垂直位元線陣列、及類似者。
ReRAM交叉點記憶體的一個實例包括配置在以X條線及Y條線(例如，字線及位元線)存取的交叉點陣列中的可逆電阻切換元件(reversible resistance-switching element)。在另一實施例中，記憶體單元可包括導電橋式記憶體元件(conductive bridge memory element)。導電橋式記憶體元件亦可稱為可程式化金屬化單元。可將導電橋式記憶體元件使用為基於離子在固態電解質內 的實體重定位的狀態變化元件。在一些情形中，導電橋式記憶體元件可包括具有在該二個電極之間的固態電解質薄膜的二個固體金屬電極(一者係相對惰性的(例如，鎢)且另一者係電化學活性的(例如，銀或銅))。隨著溫度增加，離子的移動率亦增加，導致導電橋記憶體單元的程式化臨限減少。因此，導電橋式記憶體元件在溫度上具有範圍廣泛的程式化臨限。
另一實例係藉由磁性儲存元件儲存資料的磁阻式隨機存取記憶體(MRAM)。元件係由藉由薄絕緣層分開的二個鐵磁層形成，該等鐵磁層之各者可保持磁化。二個層的一者係設定成特定極性的永久磁體；另一層的磁化可改變以匹配至儲存記憶體之外部場的磁化。記憶體裝置係從此類記憶體單元的網格建立。在用於程式化的一個實施例中，各記憶體單元位於配置成彼此成直角的一對寫入線之間，該對寫入線平行於該單元，一者在該單元之上且一者在該單元之下。當電流通過其等時產生感應磁場。基於MRAM的記憶體實施例將於下文更詳細地討論。
相變記憶體(PCM)利用硫化物玻璃的獨特行為。一個實施例使用GeTe-Sb2Te3超晶格以藉由使用雷射脈衝(或來自另一來源的光脈衝)簡單地改變鍺原子的配位狀態而達成非熱相變化。因此，程式化的劑量係雷射脈衝。記憶體單元可藉由阻擋記憶體單元免於接收光而受抑制。在其他PCM實施例中，記憶體單元係由電流脈衝程式化。應注意「脈衝(pulse)」在本文件中的使用不需要係方形脈衝，而係包括聲音、電流、電壓光、或其他波的(連續或非連續的)振動或爆發。在個別可選擇記憶體單元內的此等記憶體元件(或位元)可包括係選擇器(諸如雙向臨限開關或金屬絕緣體基材)的進一步串聯元件。
所屬技術領域中具有通常知識者將認知本文描述的技術不限於單一特定記憶體結構、記憶體構造、或材料組成物，而係涵蓋在如本文所描述且如所屬技術領域中具有通常知識者所瞭解之技術之精神及範圍內的許多相關記憶體結構。
圖5的元件可分組成二個部分，記憶體單元之記憶體結構502的結構及包括所有其他元件的周邊電路系統。記憶體電路的一重要特性係其容量，其可藉由增加交付給記憶體結構502之記憶體系統500之記憶體晶粒的面積而增加；然而，此降低記憶體晶粒之可用於周邊電路系統的面積。此可將相當嚴重的限制置於此等周邊元件上。例如，使感測放大器電路適配在可用區域內的需求可係感測放大器設計架構上的顯著限制。關於系統控制邏輯560，面積可用性的降低可限制可在晶片上實施的可用功能性。因此，用於記憶體系統500之記憶體晶粒之設計上的基本權衡係專用於記憶體結構502的面積量及專用於周邊電路系統的面積量。
記憶體結構502及周邊電路系統常不一致的另一方面係在形成此等區域時所涉及的處理中，因為此等區域常涉及不同的處理技術及在單一晶粒上從事不同技術時的權衡。例如，當記憶體結構502係NAND快閃記憶體時，此係NMOS結構，而周邊電路系統通常係基於CMOS的。例如，系統控制邏輯560中的元件(諸如感測放大器電路、電荷泵、狀態機中的邏輯元件、及其他周邊電路系統)通常採用PMOS裝置。用於製造CMOS晶粒的處理操作在許多態樣上會與針對NMOS快閃NAND記憶體或其他記憶體單元技術最佳化的處理操作不同。
為改善此等限制，下文描述的實施例可將圖5的元件分開至之後接合在一起的分開形成的晶粒上。更具體地說，記憶體結構502可形成在一個晶粒上，且一些或全部的周邊電路系統元件(包括一或多個控制電路)可形成在分開的晶粒上。例如，記憶體晶粒可僅由記憶體元件形成，諸如快閃反及閘記憶體、MRAM記憶體、PCM記憶體、ReRAM記憶體、或其他記憶體類型之記憶體單元的陣列。可接著將一些或全部的周邊電路系統(甚至包括諸如解碼器及感測放大器的元件)移動至分開的晶粒上。此允許記憶體晶粒之各者根據其技術而個別地最佳化。例如，NAND記憶體晶粒可針對基於NMOS的記憶體陣列結構最佳化，而無需擔憂現在已移至可針對CMOS處理最佳化之分開的周邊電路系統晶粒上的CMOS元件。此允許將更多空間用於周邊元件，其現在可合併之前受限於保持記憶體單元陣列之相同晶粒的餘量而不可輕易合併的額外能力。二個晶粒接著可在經接合多晶粒記憶體電路中接合在一起，其中在一個晶粒上的陣列連接至在另一記憶體電路上的周邊元件。雖然下文將聚焦在一個記憶體晶粒與一個周邊電路系統晶粒的經接合記憶體電路上，其他實施例可使用更多晶粒，例如，諸如二個記憶體晶粒及一個周邊電路系統晶粒。
圖6A及圖6B顯示圖5之配置的替代配置，其可使用晶圓至晶圓接合實施，以提供用於記憶體系統600的經接合晶粒對。圖6A顯示形成在耦接至形成在記憶體晶粒601中之記憶體結構602的周邊電路或控制晶粒611中的周邊電路系統(包括控制電路)的實例。由於使用圖5的502，記憶體晶粒601可包括多個可獨立存取的陣列或「塊」。共同組件與圖5類似地標示(例如，502現在係602、510現在係610、並依此類推)。可見到系統控制邏輯660、列控制電路系統620、及行控制電路系統610位於控制晶粒611中。在一些實施例中， 全部或部分的行控制電路系統610及全部或部分的列控制電路系統620位於記憶體結構晶粒601上。在一些實施例中，系統控制邏輯660中的一些電路系統位於記憶體結構晶粒601上之上。
系統控制邏輯660、列控制電路系統620、及行控制電路系統610可藉由共同程序(例如，CMOS程序)形成，使得添加一般更常在記憶體控制器102上發現的元件及功能性(諸如ECC)可能需要很少或不需要額外的程序步驟(亦即，用於製造控制器102的相同程序步驟亦可用以製造系統控制邏輯660、列控制電路系統620、及行控制電路系統610)。因此，雖然從諸如記憶體晶粒292的晶粒移動此類電路可降低製造此一晶粒所需之步驟的數目，但將此類電路加至諸如控制晶粒611的晶粒可能不需要任何額外的程序步驟。
圖6A顯示控制晶粒611上的行控制電路系統610通過電路徑606耦接至記憶體結構晶粒601上的記憶體結構602。例如，電路徑606可提供在行解碼器612、驅動器電路系統614、及區塊選擇616與記憶體結構602的位元線之間的電連接。電路徑可從控制晶粒611中的行控制電路系統610延伸通過控制晶粒611上之接合至記憶體結構晶粒601之對應焊墊的焊墊，該等對應焊墊連接至記憶體結構602的位元線。記憶體結構602的各位元線可在電路徑606(包括一對接合焊墊)中具有連接至行控制電路系統610的一對應電路徑。類似地，包括列解碼器622、陣列驅動器624、區塊選擇626、及感測放大器628的列控制電路系統620通過電路徑608耦接至記憶體結構602。電路徑608之各者可對應於字線、虛置字線、或選擇閘線。亦可將額外的電路徑提供在控制晶粒611與記憶體晶粒601之間。
為本文件之目的，片語「控制電路(control circuit)」可包括控制器102、系統控制邏輯660、行控制電路系統610、列控制電路系統620、微控制器、狀態機、及/或其他控制電路系統，或用以控制非揮發性記憶體之其他類似電路的一或多者。控制電路可包括僅有硬體或包括硬體及軟體(包括韌體)的組合。例如，由韌體程式化以執行在本文中所描述之功能的控制器係控制電路之一個實例。控制電路可包括處理器、FGA、ASIC、積體電路、或其他類型的電路。
在下文的討論中，圖5及圖6A的記憶體陣列502/602將在交叉點架構的上下文中討論。在交叉點架構中，第一組導電線或導線(諸如字線)在相對於下方基材的第一方向上延伸，且第二組導電線或導線(諸如位元線)係在相對於該下方環境的第二上延伸。記憶體單元坐落在字線及位元線的相交處。在這些交叉點處的記憶體單元可根據多種技術(包括以上所描述的那些)之任一者來形成。下文討論主要將聚焦在基於使用MRAM記憶體單元之交叉點架構的實施例。
圖6B係顯示在經接合晶粒對600之經整合記憶體總成的一個實施例之配置上的更多細節的方塊圖。記憶體晶粒601含有記憶體單元的平面或陣列602。記憶體晶粒601可具有額外的平面或陣列。為各平面或陣列602描繪一條代表性位元線(BL)及代表性字線(WL)666。各平面或陣列602可具有數千或數萬條此類位元線。在一個實施例中，陣列或平面代表共用一組共同的未斷開字線及未斷開位元線的經連接記憶體單元的群組。
控制晶粒611包括若干個位元線驅動器614。在一些實施例中，各位元線驅動器614連接至一條位元線或可連接至多條位元線。控制晶粒611包 括若干個字線驅動器624(1)至624(n)。字線驅動器624(1)至624(n)經組態以提供電壓至字線。在此實例中，每陣列或每平面記憶體單元有「n」條字線。在一個實施例中，若記憶體操作係程式化或讀取，選擇經選擇區塊內的一條字線以用於記憶體操作。在一個實施例中，若記憶體操作係抹除，選擇經選擇區塊內的所有字線以用於抹除。字線驅動器624(1)至624(n)將電壓提供至記憶體晶粒601中的字線。如相關於圖6A於上文討論的，控制晶粒611亦可包括未於圖6B中表示的電荷泵、電壓產生器、及類似者，其等可用以提供用於字線驅動器624(1)至624(n)及/或位元線驅動器614的電壓。
記憶體晶粒601具有在記憶體晶粒601的第一主要表面682上的若干個接合焊墊670a、670b。可有「n」個接合焊墊670a，以接收來自對應「n」個字線驅動器624(1)至624(n)的電壓。與陣列602關聯的每條位元線可有一個接合焊墊670b。參考數字670通常將用以指稱主要表面682上的接合焊墊。
在一些實施例中，碼字的各資料位元及各同位位元係通過不同的接合焊墊對670b、674b轉移。碼字的位元可透過接合焊墊對670b、674b平行地轉移。相對於，例如，在記憶體控制器102與經整合記憶體總成600之間轉移資料，此提供非常有效率的資料轉移。例如，記憶體控制器102與經整合記憶體總成600之間的資料匯流排可，例如，提供八個、十六個、或或許32個位元以平行地轉移。然而，記憶體控制器102與經整合記憶體總成600之間的資料匯流排不受限於此等實例。
控制晶粒611具有在控制晶粒611的第一主要表面684上的若干個接合焊墊674a、674b。可有「n」個接合焊墊674a，以各將來自「n」個字線驅動器624(1)至624(n)的電壓遞送至記憶體晶粒601。與陣列602關聯的每條位元線 可有一個接合焊墊674b。參考數字674通常將用以指稱主要表面682上的接合焊墊。應注意可有接合焊墊對670a/674a及接合焊墊對670b/674b。在一些實施例中，接合焊墊670及/或674係覆晶接合焊墊。
在一個實施例中，接合焊墊670的圖案與接合焊墊674的圖案匹配。接合焊墊670接合(例如，覆晶接合)至接合焊墊674。因此，接合焊墊670、674將記憶體晶粒601電耦接且實體地耦接至控制晶粒611。再者，接合焊墊670、674允許記憶體晶粒601與控制晶粒611之間的內部信號轉移。因此，記憶體晶粒601及控制晶粒611係使用接合焊墊接合在一起。雖然圖6A描繪一個控制晶粒611接合至一個記憶體晶粒601，在另一實施例中，一個控制晶粒611接合至多個記憶體晶粒601。
在本文中，「內部信號轉移(internal signal transfer)」意指控制晶粒611與記憶體晶粒601之間的信號轉移。內部信號轉移允許控制晶粒611上的電路系統控制記憶體晶粒601中的記憶體操作。因此，接合焊墊670、674可用於記憶體操作信號轉移。在本文中，「記憶體操作信號轉移(memory operation signal transfer)」係指關於記憶體晶粒601中的記憶體操作的任何信號。記憶體操作信號轉移可包括，但不限於，提供電壓、提供電流、接收電壓、接收電流、感測電壓、及/或感測電流。
接合焊墊670、674可由，例如，銅、鋁、及其合金形成。可有襯墊在接合焊墊670、674與主要表面(682,684)之間。襯墊可，例如，由鈦/氮化鈦堆疊形成。接合焊墊670、674及襯墊可藉由氣相沉積及/或電鍍技術施加。接合焊墊及襯墊可共同具有720nm的厚度，雖然在進一步實施例中，此厚度可更大或更小。
可使用金屬互連件及/或通孔將晶粒中的各種元件電連接至接合焊墊670、674。描繪可使用金屬互連件及/或通孔實施的數種導電路徑。例如，感測放大器可藉由通路664電連接至接合焊墊674b。相對於圖6A，電路徑606可對應於通路664、接合焊墊674b、及接合焊墊670b。可有數千個此類感測放大器、通路、及接合焊墊。應注意BL不必然與接合焊墊670b直接連接。字線驅動器624(1)至624(n)可藉由通路662電連接至接合焊墊674a。相對於圖6A，電路徑608可對應於通路662、接合焊墊674a、及接合焊墊670a。應注意通路662可包含用於各字線驅動器624(1)至624(n)的一分開的導電通路。同樣地，各字線驅動器624(1)至624(n)可有一分開的接合焊墊674a。記憶體晶粒601之區塊2中的字線可藉由通路662電連接至接合焊墊670a。在圖6B中，有「n」條通路662用於區塊中的對應「n」條字線。各通路662可有分開的接合焊墊對670a、674a。
相對於圖5，圖6A的晶粒上控制電路亦可將比一般在記憶體控制器102中發現的能力及一些CPU能力二者更一般化，但亦係特定應用特徵的加法功能包括在其邏輯元件內。
在下文中，可將與描繪在圖5中或在圖6A中的控制晶粒611上的其他電路的全部或子集及圖5中的類似元件組合的系統控制邏輯560/660、行控制電路系統510/610、列控制電路系統520/620、及/或控制器102(或等效功能電路)視為係執行本文描述之功能的一或多個控制電路的部分。控制電路可僅包括硬體或硬體與軟體(包括韌體)之組合。例如，由韌體程式化以執行在本文中所描述之功能的控制器係控制電路之一個實例。控制電路可包括處理器、FGA、ASIC、積體電路、或其他類型的電路。
在下文的討論中，圖5及圖6A的記憶體陣列502/602主要將在交叉點架構的上下文中討論，雖然本討論的大部分可更普遍地應用。在交叉點架構中，第一組導電線或導線(諸如字線)在相對於下方基材的第一方向上延伸，且第二組導電線或導線(諸如位元線)係在相對於該下方環境的第二上延伸。記憶體單元坐落在字線及位元線的相交處。在這些交叉點處的記憶體單元可根據多種技術(包括以上所描述的那些)之任一者來形成。下文討論主要將聚焦在基於使用MRAM記憶體單元之交叉點架構的實施例。
圖7A以斜視圖描繪形成交叉點架構之記憶體陣列的一部分的一個實施例。圖7A的記憶體陣列502/602係圖5中之記憶體陣列502或圖6A中之記憶體陣列602之實施方案的一個實例，其中一記憶體晶粒可包括多個此類陣列結構。位元線BL1至BL5係配置在相對於晶粒之下方基材(未圖示)的第一方向(表示成延伸至頁面中)上，且字線WL1至WL5係配置在垂直於第一方向的第二方向上。圖7A係水平交叉點結構的實例，其中字線WL1至WL5及BL1至BL5二者在相對於基材的水平方向上延伸，而記憶體單元(其等的二者以701指示)經定向使得電流在垂直方向上通過記憶體單元(諸如以Icell顯示)。在具有額外的記憶體單元層的記憶體陣列中，諸如，相關於圖7D於下文討論的，將有額外的位元線及字線的對應層。
如圖7A所描繪的，記憶體陣列502/602包括複數個記憶體單元701。記憶體單元701可包括可重寫入記憶體單元，諸如可使用ReRAM、MRAM、PCM、或具有可程式化電阻的其他材料實施。以下討論將聚焦在MRAM記憶體單元上，雖然本討論的大部分可更普遍地應用。將第一記憶體層 之記憶體單元中的電流顯示成向上流動，如藉由箭號Icell所指示的，但電流可在任一方向上流動，如下文中更詳細地討論的。
圖7B及圖7C分別呈現圖7A中的交叉點結構的側視圖及俯視圖。圖7B的側視圖顯示一條底導線(或字線)WL1，及頂導線(或位元線)BL1至BLn。在各頂導線與底導線之間的交叉點的係MRAM記憶體單元1201，然而可使用PCM、FeRAM、或其他技術。圖7C係繪示M條底導線WL1至WLM及N條頂導線BL1至BLN的交叉點結構的俯視圖。在一二元實施例中，在各交叉點的MRAM單元可程式化成至少二個電阻狀態中的一者：高及低。於下文給定MRAM記憶體單元設計的實施例及用於其等之程式化的技術的更多細節。
圖7A的交叉點陣列繪示具有字線及位元線的一個層的一實施例，其中MRAM或其他記憶體單元坐落在二組導電線的相交處。為增加記憶體晶粒的儲存密度，可形成此類記憶體單元及導電線的多個層。將一2層實例繪示於圖7D中。
圖7D以斜視圖描繪形成交叉點架構的二層記憶體陣列的一部分的一實施例。如圖7A，圖7D顯示陣列502/602之連接在字線WL1,1至WL1,4及位元線BL1至BL5的第一層的交叉點之記憶體單元701的第一層718。記憶體單元720的第二層係形成在位元線BL1至BL5之上並在此等位元線與第二組字線WL2,1至WL2,4之間。雖然圖7D顯示記憶體單元的二個層718及720，該結構可通過字線及位元線的額外交替層向上延伸。取決於實施例，圖7D之陣列的字線及位元線可經偏壓以用於讀取或程式化操作，使得各層中的電流從字線層流至位元線層或周圍其他路徑。該二個層可經結構化以針對給定操作具有在各層中相同方向上的電流流動，或具有在相反方向上的電流流動。
交叉點架構的使用允許具有小佔用面積的陣列，且數個此類陣列可形成在單一晶粒上。形成在各交叉點的記憶體單元可係電阻類型的記憶體單元，其中資料值係編碼成不同的電阻位準。取決於實施例，記憶體單元可係具有低電阻狀態或高電阻狀態的二進位值的，或係可具有在低電阻狀態與高電阻狀態中間的額外電阻的多位準單元(MLC)。此處描述的交叉點陣列可使用為圖4的記憶體晶粒292、用以取代本地記憶體106、或二者。電阻類型記憶體單元可根據上文提及之技術的許多者形成，諸如ReRAM、FeRAM、PCM、或MRAM。下文討論主要係在使用具有二進位值MRAM記憶體單元之交叉點架構的記憶體陣列的上下文中呈現，雖然本討論的大部分可更普遍地應用。
圖8A及圖8B繪示MRAM記憶體單元之結構的一實施例。在圖8A中，將跨記憶體單元施加(在記憶體單元的對應字線與位元線之間)的電壓表示成電壓源Vapp 813。記憶體單元包括底電極801、藉由，在此實例中，氧化鎂(MgO)805的分開層或穿隧層分開的一對磁性層(參考層803及自由層807)、及之後藉由間隔物809與自由層807分開的頂電極811。記憶體單元的狀態係基於參考層803及自由層807的磁化的相對定向：若二個層在相同方向上磁化，記憶體單元將在平行(P)低電阻狀態(LRS)；且若其等具有相反定向，記憶體單元將在反平行(AP)高電阻狀態(HRS)。MLC實施例將包括額外的中間狀態。參考層803的定向係固定的，且在圖15的實例中，係向上定向的。參考層803亦稱為固定層(fixed layer)或固定層(pinned layer)。
資料係藉由將自由層807程式化成具有相同定向或相反定向而寫入MRAM記憶體單元。參考層803經形成使得其在程式化自由層807時將維持其定向。參考層803可具有包括合成反鐵磁層及額外參考層的更複雜設計。為簡 化起見，圖式及討論省略此等額外層並僅聚焦在主要負責單元中的穿隧磁阻的固定磁層。
在圖8B的實施例中，使用強制電流方法存取MRAM單元。強制電流方法可用以讀取或寫入MRAM單元。在強制電流方法中，存取電流(例如，Iread Iwrite)係藉由電流源823驅動通過底電極801。電流源823係底電極801之驅動器電路系統的一部分。將電壓(例如，Vselect)提供至頂電極811。在本文中，用語「讀取電流(read current)」(Iread)及「寫入電流(write current)」(Iwrite)將與經驅動通過MRAM單元的存取電流相關地使用。寫入電流係經驅動通過第一導電線(例如，字線)之(與施加至第二導電線(例如，位元線)的電壓組合)將改變MRAM單元之狀態的電流。在一個方向上流過MRAM單元的寫入電流將AP-狀態的MRAM單元從AP-狀態改變成P-狀態。在另一方向上流過MRAM單元的寫入電流將P-狀態的MRAM單元從P-狀態改變成AP-狀態。一般而言，若施加有限時間(諸如小於30ns)，則讀取電流將不會將MRAM單元的狀態從P-狀態改變成AP-狀態或從AP-狀態改變成P-狀態。
如本文所定義的，存取電流可具有正量值或負量值。在給定點驅動通過第一導電線(例如，字線)的正量值存取電流將在與在該給定點驅動通過第一導電線的負量值存取電流相反的方向上流動。因此，存取電流可在任一方向上流過MRAM單元，取決於存取電流係定義成使具有正量值或負量值。在一個實施例中，MRAM單元係藉由在將，例如，15微安培(μA)的電流驅動通過底電極801的同時將，例如，0V施加至頂電極811而讀取。此讀取電流將從底電極801流至頂電極811。在一個實施例中，MRAM單元係藉由在將，例如，-30μA的電流驅動通過底電極801的同時將，例如，3V施加至頂電極811而從AP- 狀態寫入至P-狀態。此寫入電流將從頂電極811流至底電極801。在一個實施例中，MRAM單元係藉由在將，例如，30μA的電流驅動通過底電極801的同時將，例如，0V施加至頂電極811而從P-狀態寫入至AP-狀態。此寫入電流將從底電極801流至頂電極811。
圖9更詳細地繪示當以交叉點陣列實施時MRAM記憶體單元設計的一實施例。當放置在交叉點陣列中時，MRAM記憶體單元的頂電極與底電極將係陣列之相鄰導線層的二層，例如二層或二疊陣列的頂導線及底導線。在此處所示的實施例中，底電極係記憶體單元的字線(WL)901，且頂電極係記憶體單元的位元線(BL)911，但此等在一些實施例中可藉由反轉記憶體元件的定向而反轉。字線901與位元線911之間的係參考層903及自由層907，其等再次係分開的MgO障壁905。在圖9所示的實施例中，MgO罩蓋908亦形成在自由層907的頂部上，且導電間隔物909形成在位元線911與MgO罩蓋908之間。參考層903係藉由另一導電間隔物902與字線901分開。在記憶體單元結構之任一側上的係襯墊921及923，其中此等襯墊可係相同結構的部分，但在圖9的截面中顯示成分開。將用以填充在交叉點結構的其他空區域中的填充材料925、927的一些顯示成在襯墊921、923的任一側。
相關於自由層設計907，實施例包括具有~1至2nm等級之厚度的CoFe或CoFeB合金，其中Ir層可插置於接近MgO障壁905的自由層中，且自由層907可以Ta、W、或Mo摻雜。參考層903的實施例可包括與Ir或Ru間隔物902耦接之CoFeB及CoPt多層的雙層。MgO罩蓋908係可選的，但可用於增加自由層907的各向異性。導電間隔物可係導電金屬，諸如Ta、W、Ru、CN、TiN，及TaN等。
為感測儲存在MRAM中的資料狀態，跨記憶體單元施加藉由Vapp表示的電壓以判定其電阻狀態。為讀取MRAM記憶體單元，可將電壓差Vapp施加在任一方向上；然而，MRAM記憶體單元具有方向性，且因為此，在一些情形中，在一個方向上的讀取優先於另一方向上的讀取。例如，將位元寫至AP中(高電阻狀態，HRS)的最佳電流振幅可比寫入至P(低電阻狀態)的電流振幅更大約20%，所以若對AP讀取(2AP)，位元錯誤率(讀取干擾)係較不可能的。一些此等情形及所得的讀取方向性於下文討論。偏壓的方向性特別進入MRAM記憶體單元之程式化的一些實施例中，如相關於圖10A及圖10B進一步討論的。
下文討論主要將相關於垂直自旋轉移力矩MRAM記憶體單元討論，其中圖8及圖9的自由層807/907包含垂直於自由層之平面的可切換磁化方向。自旋轉移力矩(「STT」)係在其中磁穿隧接面中之磁性層的定向可使用自旋極化電流修改的效應。電荷載體(諸如電子)具有已知作為自旋的性質，該自旋係載體固有的小量的角動量。電流通常係非極化的(例如，由50%上自旋電子及50%下自旋電子所組成)。自旋極化電流係具有任一自旋之更多電子的電流(例如，大多數上自旋電子或大多數下自旋電子)。藉由使電流通過厚磁性層(參考層)，可產生自旋極化電流。若將此自旋極化電流導至第二磁性層(自由層)中，可將角動量移轉至此第二磁性層，改變第二磁性層的磁化方向。此稱為自旋轉移力矩。圖10A及圖10B繪示自旋轉移力矩的經使用以程式化或寫入MRAM記憶體。自旋轉移力矩磁性隨機存取記憶體(STT MRAM)具有超過其他MRAM變化的較低電力消耗與較佳可擴縮性的優點。相較於其他MRAM實施方案，STT切換技術需要相對低的電力，實際上消除相鄰位元干擾的問 題，且具有對較高記憶體單元密度(降低MRAM單元尺寸)更有利的縮放。後一問題亦有利於STT MRAM，其中自由層及參考層的磁化係垂直於膜平面而非面內定向。
由於STT現象更容易以用語電子行為描述，圖10A及圖10B及其等的討論係以電子電流的用語給定，其中將寫入電流的方向定義為電子流的方向。因此，參考圖10A及圖10B的用語「寫入電流(write current)」係指電子電流。由於電子係負電荷的，電子電流將與習知定義的電流在相反的方向上，使得電子電流將從較低電壓位準朝較高電壓位準流動，而非從較高電壓位準至較低電壓位準的傳統電流流動。
圖10A及圖10B繪示藉由STT機制的使用寫入MRAM記憶體單元，該等圖描繪STT切換MRAM記憶體單元1000的一實例的簡化示意表示，其中參考層及自由層二者的磁化均係在垂直方向上。記憶體單元1000包括磁穿隧接面(MTJ)1002，其包含上鐵磁層1010、下鐵磁層1012、及作為該二個鐵磁層之間的絕緣層的穿隧能障(TB)1014。在此實例中，上鐵磁層1010係自由層FL，且其磁化方向可切換。下鐵磁層1012係參考(或固定)層RL，且其磁化方向不能切換。當自由層1010中的磁化平行於參考層RL 1012中的磁化時，橫跨記憶體單元1000的電阻相對低。當自由層FL 1010中的磁化反平行於參考層RL 1012中的磁化時，橫跨記憶體單元1000的電阻相對高。記憶體單元1000中的資料(「0」或「1」)係藉由測量記憶體單元1000的電阻而讀取。在此方面，附接至記憶體單元1000的電導體1006/1008係用以讀取MRAM資料。藉由製程及設計，平行及反平行組態二者在靜止狀態及/或在(以足夠低的讀取電流)讀取操作期間保持穩定。
對於參考層RL 1012及自由層FL 1010二者，磁化方向係在垂直方向(亦即，垂直於由自由層定義的平面且垂直於由參考層定義的平面)上。圖10A及圖10B將參考層RL 1012的磁化方向顯示為上並將再次垂直於該平面之自由層FL 1010的磁化方向顯示成可在上及下之間切換。
在一個實施例中，穿隧能障1014係由氧化鎂(MgO)製成；然而，亦可使用其他材料。自由層1010係持有改變/切換其磁化方向之能力的鐵磁金屬。基於過渡金屬(像Co、Fe、及其等合金)的多層可用以形成自由層1010。在一個實施例中，自由層1010包含鈷、鐵、及硼的合金。參考層1012可係許多不同類型的材料，包括(但不限於)鈷及鉑的多個層及/或鈷及鐵的合金。
為「設定(set)」MRAM記憶體單元位元值(亦即，選擇自由層磁化方向)，電子寫入電流1050係從導體1008施加至導體1006，如圖10A所描繪的。為產生電子寫入電流1050，應有的電子的負電荷，將頂導體1006置於比底導體1008更高的電壓位準。因為參考層1012係鐵磁金屬，電子寫入電流1050中的電子在通過參考層1012時變成自旋極化的。當經自旋極化電子穿隧橫跨穿隧能障1014時，角動量守恆可導致自旋轉移力矩給予在自由層1010及參考層1012二者上，但此力矩(藉由設計)不足以影響參考層1012的磁化方向。相反地，若自由層1010的初始磁化定向係反平行(AP)於參考層1012，此自旋轉移力矩(藉由設計)足以將自由層1010中的磁化定向切換成變成平行(P)於參考層1012的磁化定向，稱為反平行至平行(AP2P)寫入。平行磁化接著會在此類電子寫入電流關斷之前或之後保持穩定。
相反地，若自由層1010及參考層1012的磁化最初係平行的，自由層1010的磁化方向可藉由施加與上述情形相反方向的電子寫入電流而切換成變成與參考層1012反平行。例如，電子寫入電流1052係從導體1006施加至導體1008，如圖10B中所描繪的，藉由將較高電壓位準置於下導體1008上。此將在P狀態的自由層1010寫入至AP狀態，稱為平行-至-反平行(P2AP)寫入。因此，藉由相同的STT物理學，自由層1010的磁化方向可藉由電子寫入電流方向(極性)的明智選擇而確定地設定成二個穩定定向的任一者。
記憶體單元1000中的資料(「0」或「1」)可藉由測量記憶體單元1000的電阻而讀取。低電阻一般代表「0」位元且高電阻一般代表「1」位元，雖然交替慣例有時候會發生。讀取電流可藉由將電子讀取電流從導體1008施加至導體1006而跨記憶體單元(例如，跨磁穿隧接面1002)施加，如圖10A中之1050所示地流動(「AP2P方向」)；替代地，電子讀取電流可從導體1006施加至導體1008，如圖10B中之1052所示地流動(「P2AP方向」)。在讀取操作中，若電子寫入電流太高，則此可干擾在記憶體單元中所儲存的資料並改變其狀態。例如，若電子讀取電流使用圖10B的P2AP方向，電流或電壓位準太高可將在低電阻P狀態中的任何記憶體單元切換至高電阻AP狀態。因此，雖然MRAM記憶體單元可在任一方向上讀取，但寫入操作的方向性本質在各種實施例中可使一個讀取方向優於另一讀取方向，諸如，當所需的寫入電流較高時；例如，P2AP，所以在此方向上的讀取可導致降低的BER(讀取干擾)。
雖然圖10A及圖10B的討論係在用於讀取及寫入電流之電子電流的上下文中，除非另外指定，後續討論將在習知電流的上下文中。
無論是讀取或寫入圖7A至圖7D之陣列結構中的經選擇記憶體單元，對應於經選擇記憶體單元(位元)的位元線及字線經偏壓以使電壓跨經選擇記憶體單元放置並引起如相關於圖10A或圖10B所繪示的電子流。此亦使電壓跨陣列之非選擇記憶體單元施加，其可在非選擇記憶體單元中引起電流。雖然此電力消耗浪費可藉由將記憶體單元設計成對高及低電阻狀態二者均具有相對高的電阻位準而減輕至某個程度，此仍將導致電流及電力消耗增加以及將額外的設計限制置於記憶體單元及陣列的設計上。
解決此非所要電流洩漏的一種方法係放置與各MRAM或其他電阻式(例如，ReRAM、PCM)記憶體單元串聯的選擇器元件。例如，可將選擇電晶體放置成與圖7A至圖7D中的各電阻式記憶體單元元件串聯，使得元件701現在係選擇器與可程式化電阻的複合物。然而，電晶體的使用需要引入額外的控制線以能夠導通經選擇記憶體單元的對應電晶體。額外地，電晶體常不能以與電阻式記憶體元件相同的方式縮放，使得當記憶體陣列移至較小尺寸時，基於電晶體之選擇器的使用可係一限制因子。
選擇器元件的一替代方法係使用與可程式化電阻式元件串聯的臨限切換選擇器元件以包含個別記憶體單元或位元。當將臨限切換選擇器偏壓至比其之臨限電壓(Vth)更低的電壓及比其之臨限電流(Ith)更低的電流時，其具有高電阻(在關斷或非導電狀態中)，且當將其偏壓至比其之臨限電流及固持電流更高的電流時，其具有低電阻(在導通或導電狀態中)。臨限切換選擇器保持導通直到其電流低於一固持電流，或電壓低於一固持電壓。當此發生時，臨限切換選擇器返回至關斷狀態。因此，為程式化在交叉點的記憶體單元，若量值足夠寫入(例如，對於具有電阻面積(RA)10Ω-μm2之20nm關鍵尺寸(CD)的 MRAM，若電流大於35μa)，則施加足以導通關聯臨限切換選擇器並以藉由電流方向判定的所得狀態來設定或重設記憶體單元的電壓或電流；且為讀取記憶體單元，臨限切換選擇器必須類似地藉由在可判定記憶體單元的電阻狀態之前導通而啟動。臨限切換選擇器的一組實例係雙向臨限切換器(OTS)的雙向臨限切換材料。實例(如下文呈現之圖14所示)包括Ge-Se、Ge-Se-N、Ge-Se-As、Ge-Se-Sb-N、Ge58Se42、GeTe6、Si-Te、Zn-Te、C-Te、B-Te、Ge-As-Te-Si-N、Ge-As-Se-Te-Si、及Ge-Se-As-Te。
圖11A及圖11B繪示將臨限切換選擇器併入具有交叉點架構之MRAM記憶體陣列中的實施例。圖11A及圖11B的實例顯示二層交叉點陣列中的二個MRAM單元，諸如圖7D所示，但係以側視圖顯示。圖11A及圖11B顯示字線1 1100的第一下導電線、字線2 1120的第一上導電線、及位元線1110的第二中間導線。在此等圖式中，為易於表示，將全部此等線顯示成橫跨頁面從左延伸至右，就交叉點陣列中而言，其等的更準確表示係如圖7D之斜視圖所表示的，其中字線(或第一導電線或導線)在平行於下方基材之表面的一個方向上延伸，且位元線(或第二導電線或導線)在主要正交於第一方向之平行於基材之表面的第二方向上延伸。MRAM記憶體單元亦以簡化形式表示，僅顯示參考層、自由層、及中間穿隧能障，但在實際實施方案中，一般會包括相關於圖9於上文描述的額外結構。
將包括自由層1101、穿隧能障1103、及參考層1105的MRAM單元1102形成在臨限切換選擇器1109之上，其中MRAM裝置1102與臨限切換選擇器1109的此串聯組合共同形成在位元線1110與字線1 1100之間的層1單元。當臨限切換選擇器1109導通時，除了跨臨限切換選擇器1109的一些電壓降外， MRAM裝置1102與臨限切換選擇器1109的串聯組合儘可能地如相關於圖10A及圖10B於上文描述地操作。儘管，臨限切換選擇器1109最初需要藉由施加高於臨限切換選擇器1109之臨限的電壓或電流而導通，且偏壓電流或電壓接著需要維持足夠高於臨限切換選擇器1109的固持電流或固持電壓，使得其在後續讀取或寫入操作期間保持導通。
在第二層上，將包括自由層1111、穿隧能障1113、及參考層1115的MRAM單元1112形成在臨限切換選擇器1119之上，其中MRAM裝置1112與臨限切換選擇器1119的串聯組合共同形成在位元線1110與字線2 1120之間的層2單元。層2單元將如層1單元般地操作，雖然下導體現在對應於位元線1110，且上導體現在係字線(字線2 1120)。
在圖11A的實施例中，臨限切換選擇器1109/1119係形成在MRAM裝置1102/1112下方，但在替代實施例中，臨限切換選擇器可形成在一層或二層的MRAM裝置上方。如相關於圖10A及圖10B所討論的，MRAM記憶體單元係有方向性的。在圖11A中，MRAM裝置1102及1112具有相同定向，其中自由層1101/1111在參考層1105/1115上方(相對於未圖示基材)。由於該二個層之各者以及在具有更多層之實施例中的後續層可根據相同製程序列形成，在導電線之間形成具有相同結構的該等層可具有若干優點，特別係關於製程的優點。
圖11B繪示與圖11A之實施例類似地配置的替代實施例，除了在層2單元中，參考層與自由層的位置反轉。更具體地說，如圖11A，在字線1 1150與位元線1160之間，層1單元包括具有形成在穿隧能障1153上方的自由層1151的MRAM結構1152，該穿隧能障轉動形成在參考層1155上方，其中MRAM 結構1152形成在臨限切換選擇器1159上方。圖11B之實施例的第二層再次具有形成在位元線1160與字線2 1170之間的臨限切換選擇器1169上方的MRAM裝置1162，但相對於圖11A，以MRAM裝置1162反轉的狀態，使參考層1161現在形成於穿隧能障1163上方且自由層1165現在在穿隧能障1163下方。
雖然圖11B的實施例需要用於層之形成的不同製程序列，在一些實施例中，其可具有優點。具體而言，MRAM結構的方向性可使圖11B的實施例有吸引力，因為當在相同方向(相對於參考層及自由層)上寫入或讀取時，位元線對下層及上層二者相同地偏壓，且二字線將相同地偏壓。例如，若層1及層2記憶體單元係在P2AP方向(相對於參考層及自由層)上感測，位元線層1160將在諸如P2AP方向上偏壓，在字線1 1150及字線2 1170二者均偏壓成較高電壓位準的情況下，位元線1160對上單元及下單元二者偏壓成低(例如，0V)。類似地，相關於寫入，針對寫入成高電阻AP狀態，在字線1 1150及字線2 1170二者均偏壓成較高電壓位準的情況下，位元線1160對上單元及下單元二者偏壓成低(例如，0V)；且針對寫入成低電阻P狀態，在字線1 1150及字線2 1170二者均偏壓成低電壓位準的情況下，位元線1160經偏壓至高電壓位準。相反地，對於圖11A的實施例，位元線及字線會需要使其等的偏壓位準反轉，以用於在相對於低位準的高位準上執行此等操作的任何者。
從MRAM記憶體單元讀取資料或將資料寫至MRAM記憶體單元涉及使電流通過記憶體單元。在臨限切換選擇器放置成與MRAM元件串聯的實施例中，在電流可通過MRAM元件之前，臨限切換選擇器需要藉由將足夠電壓跨臨限切換選擇器與MRAM元件的串聯組合施加而導通。
可能相當難以在交叉點記憶體陣列中同時存取一個以上的位元。本文揭示用於在交叉點陣列中同時存取多個記憶體單元的技術。在一個實施例中，同時讀取交叉點陣列中的多個記憶體單元。在一個實施例中，同時寫入交叉點陣列中的多個記憶體單元。
圖12描繪具有交叉點架構之記憶體陣列1202的一實施例，其中多個記憶體單元經同時存取。陣列1202具有一組第一導電線1206a至1206h及一組第二導電線1208a至1208d。在一個實施例中，該組第一導電線1206a至1206h係字線，且該組第二導電線1208a至1208b係位元線。為便於討論，該組第一導電線1206a至1206h可稱為字線，且該組第二導電線1208a至1208b可稱為位元線。然而，該組第一導電線1206a至1206h可係位元線，且該組第二導電線1208a至1208b可係字線。
陣列1202具有若干個記憶體單元701。各記憶體單元701連接在第一導電線1206的一者與第二導電線1208的對應一者之間。各記憶體單元701具有與臨限切換選擇器1204串聯的磁阻式隨機存取記憶體(MRAM)元件1202。因此，各記憶體單元701可稱為MRAM單元。臨限切換選擇器1204經組態以回應於超過臨限切換選擇器1204之臨限的一電壓或電流位準的施加而變成導電。
各第一導電線1206係由電流驅動器1210a至1210h的各一者驅動。例如，第一導電線1206a係由電流驅動器1210a驅動、第一導電線1206b係由電流驅動器1210b驅動等。各第二導電線1208係由電壓驅動器1212a至1212d的各一者驅動。例如，第二導電線1208a係由電壓驅動器1212a驅動、第二導電線1208b係由電壓驅動器1212b驅動等。電流驅動器1210b將存取電流(Iaccess)驅動通過經選擇字線1206b。同樣地，電流驅動器1210g將Iaccess驅動通過字線1206b。 電流驅動器1210經組態以提供電流或汲取電流。因此，Iaccess可在任一方向上流動通過經選擇字線。無論電流驅動器1210提供或汲取電流，此在本文中將稱為將電流驅動通過字線。在一個實施例中，將相對低的電流驅動通過未選擇字線(例如1206a、1206c、1206d、1206e、1206f、及1206h)。應注意，在本文中，「經選擇字線(selected word line)」意指該字線連接至經選擇記憶體單元。「未選擇字線(unselected word line)」意指該字線未連接至任何經選擇記憶體單元。亦即，連接至未選擇字線的所有記憶體單元皆係未選擇記憶體單元。應注意，在本文中，「經選擇位元線(selected bit line)」意指該位元線連接至至少一個經選擇記憶體單元。「未選擇位元線(unselected bit line)」意指該位元線未連接至任何經選擇記憶體單元。亦即，連接至未選擇位元或未選擇字線的所有記憶體單元皆係未選擇記憶體單元。
記憶體單元701b、701e的二者經選擇以用於同時存取。經選擇記憶體單元701b係在經選擇字線1206b及經選擇位元線1208b的交叉點。其他記憶體單元未經選擇用於存取(亦即，係未選擇記憶體單元)。例如，記憶體單元701a、701c、701d，以及未以元件符號具體標記的記憶體單元未經選擇用於存取。經選擇記憶體單元701e係在經選擇字線1206g及經選擇位元線1208的交叉點。所有其他字線及所有其他位元線皆未經選擇。為選擇記憶體單元701，將選擇電壓(Vselect)提供至經選擇位元線(例如，位元線1208b)，並將存取電流驅動通過經選擇字線(例如，字線1206b、1206g)。將未選擇電壓(Vunsel)提供至未選擇位元線(例如，位元線1208a、1208c、1208d)。在一個實施例中，Vselect具有使得經選擇記憶體單元中的臨限切換選擇器1204將導通的量值。另一 方面，Vunsel具有使得未選擇記憶體單元中的臨限切換選擇器1204將不導通的量值。
感測放大器(SA)1228a至1228h的各一者連接至各字線。例如，SA 1228a連接至字線1206a、SA 1228b係連接至字線1206b等。各感測放大器經組態以感測該SA所連接之字線1206上的電壓。
在圖12的實例中，在交叉點陣列中有比位元線更多的字線。在一個實施例中，在交叉點陣列中有比字線更多的位元線。在一個實施例中，在交叉點陣列中的位元線數目等於字線數目。在圖12的實例中，在交叉點陣列中有多達位元線二倍的字線；然而，可使用不同的比率。
在一些實施例中，電壓驅動器1212在策略性位置連接至各別位元線1208。在一些實施例中，電流驅動器1210在策略性位置連接至各別字線1206。圖13描繪具有交叉點架構之記憶體陣列1202的一實施例，顯示從驅動器至位元線及字線之接觸件的位置。圖13中的記憶體陣列1202(其可對應於圖5或圖6A的陣列502/602)描繪與圖12中之陣列相同的字線1206a至1206h及位元線1208a至1208d。然而，記憶體單元701未描繪於圖13中。
各電流驅動器1210a至1210h係藉由字線接觸件1302a至1302h的對應一者連接至字線1206的一者。在一個實施例中，電流驅動器藉由通孔連接至其之對應字線。因此，電流驅動器可駐留在交叉點陣列之與其所驅動之字線不同的層級。電流驅動器1210可位於交叉點陣列外側，諸如在控制晶粒611上。各字線接觸件1302在將各別字線1206分割成第一部分及第二部分的位置處連接至字線1206。例如，字線接觸件1302c在將字線1206c分割成第一部分1312a及第二部分1312b的位置處連接至字線1206c。在一些實施例中，該等位元線 1208的一半經定位使得其等在各別第一部分中的某處橫跨字線1206，且該等位元線的另一半經定位使得其等在各別第二部分中的某處橫跨字線。例如，位元線1208a及1208b橫跨字線1206c的第一部分1312a，而位元線1208c及1208d橫跨字線1206c的第二部分1312b。在一些實施例中，字線接觸件1302位於各別字線1206的中點。因此，在一些實施例中，各別字線的第一部分及第二部分的長度大約相同。
各電壓驅動器1212a至1212d係藉由位元線接觸件1304a至1304d的對應一者連接至位元線1208的一者。在一個實施例中，電壓驅動器藉由通孔連接至其之對應位元線。因此，電壓驅動器可駐留在交叉點陣列之與其所驅動之位元線不同的層級。電壓驅動器1212可位於交叉點陣列外側，諸如在控制晶粒611上。各位元線接觸件1304在將各別位元線1208分割成第一部分及第二部分的位置處連接至位元線1208。例如，位元線接觸件1304a在將位元線1208a分割成第一部分1314a及第二部分1314b的位置處連接至位元線1208a。在一些實施例中，該等字線1206的一半經定位使得其等在各別第一部分中的某處橫跨位元線，且該等字線1206的另一半經定位使得其等在各別第二部分中的某處橫跨位元線。例如，字線1206a至1206d橫跨位元線1208a的第一部分1314a，而字線1206e至1206h橫跨位元線1208a的第二部分1314b。在一些實施例中，位元線接觸件1304位於各別位元線1208的中點。因此，在一些實施例中，各別位元線1208的第一部分及第二部分的長度大約相同。
圖14係同時存取交叉點陣列中的多個記憶體單元之程序1400的一個實施例的流程圖。在一實施例中，記憶體單元係MRAM單元。在一個實施例中，程序1400經執行以同時讀取交叉點陣列中的一或多個記憶體單元。在一 個實施例中，程序1400經執行以同時寫入交叉點陣列中的多個記憶體單元。在一個實施例中，程序1400係藉由記憶體晶粒500中的控制電路執行。在一個實施例中，程序1400係藉由控制晶粒611中的控制電路執行。將參考描繪於圖13上的交叉點陣列以討論程序1400；然而，程序1400不限於描繪在圖13中的陣列。
步驟1402包括施加選擇電壓至經選擇第二導電線1208。參照圖13，Vselect係藉由電壓驅動器1212b施加至第二導電線1208b。步驟1402亦可包括施加未選擇電壓至未選擇第二導電線1208。參照圖13，Vunsel係藉由電壓驅動器1212a施加至第二導電線1208a、藉由電壓驅動器1212c施加至第二導電線1208c、並藉由電壓驅動器1212d施加至第二導電線1208d。在一些實施例中，第二導電線係位元線。
步驟1404包括將存取電流分開地驅動通過各經選擇第一導電線1206，以同時將存取電流分開地驅動通過各經選擇記憶體單元。應注意，取決於存取電流係定義成具有正量值或負量值，存取電流可在任一方向上流動通過第一導電線1206。在將選擇電壓施加至經選擇第二導電線的同時，將存取電流驅動通過記憶體單元。參照圖13，Iaccess係由電流驅動器1210b驅動通過經選擇第一導電線1206b以將Iaccess驅動通過記憶體單元701b。大約在同一時間，Iaccess係由電流驅動器1210g驅動通過經選擇第一導電線1206g以將Iaccess驅動通過記憶體單元701e。因此，Iaccess現在是分開地驅動通過交叉點陣列中的多個經選擇記憶體單元。
在一個實施例中，若MRAM具有RA係10Ω-μm2之20nm CD，則在步驟1404中，存取電流(充分超過Ihold的電流，例如，15μa)係用以同時讀 取記憶體單元。因此，可將存取電流稱為讀取電流。在此情形中，程序1500可進一步包括感測各各別經選擇第一導電線1206上的電壓，以同時地讀取各記憶體單元。
在一個實施例中，在步驟1404中，存取電流係用以同時寫入記憶體單元。因此，可將存取電流稱為寫入電流。在一個實施例中，存取電流將MRAM單元從P-狀態改變至AP-狀態。因此，交叉點陣列中的多個MRAM單元可同時從P-狀態程式化成AP-狀態。在一個實施例中，存取電流將MRAM單元從AP-狀態改變至P-狀態。因此，交叉點陣列中的多個MRAM單元可同時從AP-狀態程式化成P-狀態。在一些實施例中，寫入操作係二階段操作。在一個實施例中，MRAM二階段寫入操作的第一階段將所有經選擇記憶體單元置於AP-狀態中。第二階段將適當或經選擇MRAM單元從AP-狀態寫入至P-狀態。替代地，第一階段可程式化成P-狀態，且第二階段可程式化成AP-狀態。在另一實施例中，單元首先以讀取電流(諸如15μa)讀取P2AP方向，並將全域經解碼節點上的所得電壓產生至感測放大器中，其中該全域節點係由足以使位元選擇器導通及將位元選擇器維持在導電狀態中的讀取電流所驅動。所得電壓可暫時儲存在電容器上並藉由從使其另一端子從低電壓切換至高電壓的另一電容器耦接至儲存電容器電荷中來向上調整，例如，將經儲存電壓移動150mV。其次，例如，將電流P2AP增加成寫入電流(諸如35ua)達大約50ns。其次，讀取係再次執行，但所得電壓藉由比較器與較早儲存且調整的電壓比較。若電壓已充分改變(例如，多於150mv)，則位元係在LRS狀態。若變化 小於150mv，則位元係在HRS。其次，位元可藉由反轉寫入電流的方向而寫回成LRS狀態，或其可留在HRS狀態中。
可使用若干種不同策略以選擇在交叉點陣列中同時存取哪些記憶體單元。再次參照圖13，在一些實施例中，經選擇記憶體單元係相關於其等相對於位元線接觸件1304的位置而選擇。在同時存取的一個實施例中，有一個經選擇位元線及一或多對的經選擇字線。為說明之目的，將討論有一條經選擇位元線及一對經選擇字線的一些實例。在一個實施例中，該對經選擇字線係基於從該經選擇位元線的位元線接觸件1304至該經選擇字線與經選擇位元線交叉點的距離來選取。在一個實施例中，對該對經選擇字線的二個成員，從經選擇位元線的位元線接觸件1304至上述交叉點的距離大致相同。換句話說，該對經選擇字線的二個成員從位元線接觸件的連接點至各成員與經選擇位元線的各別交叉點係等距的。在本文中，「等距(equidistant)」意指「約相同的距離(about the same distance)」。在一個實施例中，距離的差小於五百分比。例如，參照圖14，該對可包括字線1206b及1206g。替代地，該對可包括字線1206d及1206e。此策略在位元線接觸件1304連接至經選擇位元線處與經選擇位元線將連接至各各別經選擇記憶體單元處之間導致約相同的IR降。此策略幫助改善讀取邊限，從而提供各經選擇記憶體單元的準確感測。
與上述以距離為基礎的實例類似的策略係基於在經選擇字線與位元線接觸件1304連接至經選擇位元線處之間的字線的數目。在一個實施例中，該對字線的各成員與位元線接觸件1304連接至經選擇位元線的連接點相距「n」條字線。例如，字線1206b及1206g各與位元線接觸件1304連接至位元線1208處相距三條字線(此實例將字線1206b及1206g算作三條字線的一者)。應 注意，在一些實施例中，字線可相關於位元線接觸點的位置對稱地間隔，使得此策略亦在位元線接觸件1304連接至經選擇位元線處與經選擇位元線將連接至各各別經選擇記憶體單元處之間導致約相同的IR降。因此，此策略幫助改善讀取邊限，從而提供各經選擇記憶體單元的準確感測。
在另一以距離為基礎的實施例中，經選擇字線的位置經選取以在位元線接觸件1304連接至經選擇位元線處與各別經選擇字線與經選擇位元線交叉處之間保持約相同的總距離。此將藉由實例來解釋。參照圖13，字線對可係字線1206a及1206e；字線1206b及1206f；字線1206c及1206f；及字線1206d及1206h。此策略對錯誤修正可係有利的。在一些情形中，經選擇記憶體單元的位置(且因此經選擇字線的位置)影響儲存在記憶體單元中之資料的可靠性。作為一個實例，儲存在沿著字線1206a之記憶體單元中的資料可能比儲存在沿著字線1206d之記憶體單元中的資料更不可靠。相似地，儲存在沿著字線1206h之記憶體單元中的資料可能比儲存在沿著字線1206e之記憶體單元中的資料更不可靠。此策略因此將較低可靠性資料與較高可靠性資料同時讀取。在一些實施例中，資料之此等位元的二者係相同ECC碼字的部分。替代地，若同時讀取沿著字線1206a的記憶體單元及沿著字線1206b的記憶體單元，則會一起讀取二個較低可靠性位元，其增加解碼碼字失敗的機會。然而，藉由將較低可靠性位元與較高可靠性位元混合，解碼碼字較不會失敗。因此，此策略改善儲存在記憶體單元中之碼字的解碼。
與上述以總距離為基礎的實例類似的策略係基於在一對經選擇字線的各別成員與位元線接觸件1304連接至經選擇位元線處之間的字線的總數目。在一個實施例中，字線的總數目對各對經選擇字線相同。參照圖13，若字 線對係字線1206a及1206e、字線1206b及1206f、字線1206c及1206f、及字線1206d及1206h，則在各情形中，在該對經選擇字線的各別成員與位元線接觸件1304連接至經選擇位元線處之間共有三條字線(此實例不將經選擇字線算成在一對經選擇字線的各別成員與位元線接觸件1304連接至經選擇位元線處之間的字線的一者)。
在一些實施例中，交叉點陣列中的多個記憶體單元的同時存取包括執行自參考讀取(SRR)。在一個實施例中，SRR讀取係在交叉點陣列中的多個記憶體單元的同時讀取期間使用。在一個實施例中，SRR讀取係在交叉點陣列中的多個記憶體單元的同時寫入期間使用。在一個實施例中，SRR讀取係用以同時將多個MRAM單元置於AP-狀態中。
圖15係描繪包括執行SSR之同時存取交叉點陣列中的多個記憶體單元之程序1500的一個實施例的流程圖。SRR可稱為破壞性SRR，其意指記憶體單元的原始狀態可在SRR期間改變。在一個實施例中，程序1500經執行以同時讀取交叉點陣列中的多個記憶體單元。在一個實施例中，程序1500係在交叉點陣列中的多個記憶體單元的同時寫入期間執行。在一個實施例中，程序1500係藉由記憶體晶粒500中的控制電路執行。在一個實施例中，程序1500係藉由控制晶粒611中的控制電路執行。
將參考描繪於圖12上的交叉點陣列以討論程序1500；然而，程序1500不限於描繪在圖12中的陣列。在程序1500中，將記憶體單元描述成MRAM單元。然而，程序1500可與交叉點陣列中的其他類型的記憶體單元一起使用。程序1500將參照圖16A及圖16B討論。圖16A描繪經驅動通過經選擇字線 之存取電流的電流之於時間的關係。圖16B描繪跨經選擇MRAM單元之電壓的電壓之於時間的關係。
步驟1502包括在將選擇電壓施加至經選擇位元線的同時，將第一讀取電流驅動通過各經選擇字線，以將第一存取電流驅動通過各經選擇MRAM單元。參照圖12，Iaccess係由電流驅動器1210b驅動通過經選擇第一導電線1206b以將Iaccess驅動通過記憶體單元701b。大約在同一時間，Iaccess係由電流驅動器1210g驅動通過經選擇第一導電線1206g以將Iaccess驅動通過記憶體單元701e。參照圖12，Vselect係藉由電壓驅動器1212b施加至第二導電線1208b。在一實施例中，Iaccess係15μA且Vselect係0V。
圖16A及圖16B現在將相關於一個MRAM單元701討論，以進一步在步驟1502上闡述。參照圖16A，存取電流在時間t1增加至Iread，並保持在Iread直到t3。參照圖16B，跨記憶體單元701的電壓從t1至t2增加。臨限切換選擇器1204在t1與t2之間關斷。在t1與t2之間，存取電流使字線電壓增加。存取電流亦支援路徑中的任何洩漏。一旦跨臨限切換選擇器1204的電壓到達臨限切換選擇器1204的臨限電壓Vth，該臨限切換選擇器將導通並切換至低電阻狀態(在t2)。因此，由於臨限切換選擇器係在關斷狀態中，跨臨限切換選擇器1204與電阻式MRAM元件1202之串聯組合的電壓斜昇。
一旦臨限切換選擇器1204係在導通狀態中(在t2)，Iread電流將流過經選擇記憶體單元701。由於存取電流保持固定在Iread，跨記憶體單元的電壓將下降至相依於MRAM元件1202及臨限切換選擇器1204之導通狀態電阻的串聯電阻的位準。對於一二元實施例，記憶體單元將具有高電阻(AP-狀態)及低電阻(P-狀態)。將回應於高電阻狀態(HRS)及低電阻狀態(LRS)的Iread電流 之跨串聯連接之MRAM元件1202及臨限切換選擇器1204的所得電壓分別顯示成線1610及1612。雖然此處的討論係在放置成與臨限切換選擇器串聯之基於MRAM之記憶體單元的上下文中，此讀取技術可類似地應用於其他可程式化電阻式記憶體單元，諸如PCM或ReRAM裝置。
再次回到圖15，步驟1504包括在將選擇電壓施加至經選擇位元線的同時，將寫入電流驅動通過各經選擇字線，以將寫入電流同時驅動通過各經選擇MRAM單元。參照圖12，Iaccess係由電流驅動器1210b驅動通過經選擇第一導電線1206b以將Iaccess驅動通過記憶體單元701b。大約在同一時間，Iaccess係由電流驅動器1210g驅動通過經選擇第一導電線1206g以將Iaccess驅動通過記憶體單元701e。參照圖12，Vselect係藉由電壓驅動器1212b施加至第二導電線1208b。在一實施例中，Iaccess係30μA且Vselect係0V。
圖16A及圖16B現在將相關於一個MRAM單元701討論，以進一步在步驟1504上闡述。參照圖16A，存取電流在時間t3增加至Iwrite，並保持在Iwrite直到t5。參照圖16B，在t3，跨記憶體單元701的電壓在t3增加。若MRAM單元701之前在HRS中(線1610)，則跨MRAM單元的電壓將在t3增加至由線1620指示的位準，並停留在該處直到t5。請記得HRS係AP-狀態。因此，此MRAM單元將停留在AP-狀態中。
若MRAM單元701之前在LRS中(線1612)，則跨MRAM單元的電壓將在t3增加至由線1622指示的位準。請記得LRS係P-狀態。若MRAM單元701之前在P-狀態中，則其將切換至AP-狀態。圖16B顯示線1622在t4增加以符合線1620。此表示MRAM單元已從P-狀態(LRS)切換至AP-狀態(HRS)。所屬技術領域中具有通常知識者將理解，經感測的實際電壓係經過單元及解碼器， 去至感測放大器之所謂的全域經解碼節點。且該電流施加至此全域節點以通過字線驅動器將記憶體單元驅動成該記憶體位元且該記憶體位元的另一側通過具有接地之源極的位元線解碼器驅動器N通道電晶體保持成接近接地。
再次回到圖15，步驟1506包括在將選擇電壓施加至經選擇位元線的同時，將第二讀取電流驅動通過各經選擇字線，以將第二存取電流驅動通過各經選擇MRAM單元。在一個實施例中，第二存取電流具有與第一存取電流相同的方向及實質上相同的量值。參照圖12，Iaccess係由電流驅動器1210b驅動通過經選擇第一導電線1206b以將Iaccess驅動通過記憶體單元701b。大約在同一時間，Iaccess係由電流驅動器1210g驅動通過經選擇第一導電線1206g以將Iaccess驅動通過記憶體單元701e。參照圖12，Vselect係藉由電壓驅動器1212b施加至第二導電線1208b。在一實施例中，Iaccess係15μA且Vselect係0V。
圖16A及圖16B現在將相關於一個MRAM單元701討論，以進一步在步驟1506上闡述。參照圖16A，存取電流在時間t5從Iwrite減少至Iread，並保持在Iread直到t6。參照圖16B，跨記憶體單元701的電壓在t5減少至由1630指示的位準，並保持在該位準直到t6。應注線1630係在HRS位準。亦請記得，在步驟1504中，無論MRAM單元的初始狀態如何，MRAM單元之前係置於HRS狀態(AP-狀態)中。
再次回到圖15，步驟1508包括基於來自將第一讀取電流驅動通過經選擇字線而在各經選擇字線上的第一電壓與來自將第二讀取電流驅動通過經選擇字線而在各經選擇字線上的第二電壓之間的比較來判定各經選擇MRAM單元的預讀取狀態。
圖16A及圖16B現在將相關於一個MRAM單元701討論，以進一步在步驟1508上闡述。來自施加第一讀取電流而在經選擇字線上的第一電壓將係在t2與t3之間的電壓。因此，第一電壓係HRS位準1610或LRS位準1612其中一者。應注意此第一電壓可在步驟1504中藉由，例如，使用字線電壓為感測電容器充電而儲存。來自施加第二讀取電流而在經選擇字線上的第二電壓將係在t5與t6之間的電壓。此第二電壓一般將會在大約HRS位準1610處。然而，第二電壓可與HRS位準1610稍微不同。第一電壓與第二電壓的比較可因此用以判定MRAM單元在t2與t3之間是在HRS位準1610或LRS位準1612。
再次回到圖15，在步驟1508之後，程序1500具有二個選項。步驟1510a係讀取選項。步驟1510a包括，若有需要，將寫入電流驅動通過經選擇字線1206以寫回記憶體單元的原始狀態。請記得步驟1504先前將所有MRAM單元置於AP-狀態中。因此，在步驟1510a中，最初在P-狀態中的所有MRAM單元係寫回成P-狀態。在步驟1510a中，最初在AP-狀態中的所有MRAM單元均留在AP-狀態。
步驟1510b係寫入選項。步驟1510b包括，若有需要，將寫入電流驅動通過經選擇字線1206以寫入記憶體單元的新狀態。如所提及，步驟1504先前將所有MRAM單元置於AP-狀態中。因此，在步驟1510b中，所有待寫入至P-狀態的MRAM單元(無論其等的原始狀態如何)係寫入至P-狀態。在步驟1510b中，所有待寫入至AP-狀態的MRAM單元均留在AP-狀態。
圖17描繪用於在破壞性SRR之後將資料寫回至MRAM單元之程序1700的流程圖。程序1700提供步驟1510a的一個實施例的進一步細節。步驟1702包括在從MRAM單元讀取的資料上執行ECC。程序1500可從單一交叉點陣 列同時讀取碼字的多個位元。在一些情形中，碼字的其他位元係儲存在其他交叉點陣列中。在一個實施例中，在記憶體晶粒500或控制晶粒611任一者上的系統控制邏輯560/660讀取多個交叉點陣列，以獲得碼字的所有位元。在一個實施例中，系統控制邏輯560/660將碼字的位元發送至解碼該碼字的記憶體控制器102。在一些實施例中，控制晶粒611解碼碼字。無論解碼於何處執行，修正資料中的任何錯誤。
步驟1704包括識別在破壞性SRR之前在P-狀態中的一組MRAM單元。在一個實施例中，步驟1704係藉由記憶體晶粒500或控制晶粒611任一者上的系統控制邏輯560/660執行。此識別可基於程序1500之步驟1508的結果來進行。
步驟1706包括施加選擇電壓至經選擇位元線。步驟1708包括將寫入電流驅動通過連接至經識別之該組MRAM單元的字線。在一實施例中，Iaccess係-30μA且Vselect係0V。在步驟1708中，電流在與程序1500的步驟1504中流動之電流相反的方向上流動通過MRAM單元。因此，相較於步驟1504係用以將MRAM單元置於AP-狀態中，步驟1708係用以將MRAM單元置於P-狀態中。
圖18描繪將資料寫至MRAM單元的第二階段之程序1800的流程圖。程序1800提供步驟1510b的一個實施例的進一步細節。步驟1802包括識別在破壞性SRR之後待程式化成P-狀態的一組MRAM單元。在一個實施例中，步驟1802係藉由記憶體晶粒500或控制晶粒611任一者上的系統控制邏輯560/660執行。此識別可基於由記憶體控制器102發送至系統控制邏輯560/660的資料來進行。例如，系統控制邏輯560/660可判定儲存「0」的MRAM單元係待程式化成AP-狀態，並判定儲存「1」的記憶體單元係待程式化成P-狀態。
步驟1804包括施加選擇電壓至經選擇位元線。步驟1806包括將寫入電流驅動通過連接至經識別之該組MRAM單元的字線。在一實施例中，Iaccess係-30μA且Vselect係0V。在步驟1806中，電流在與程序1500的步驟1504中流動之電流相反的方向上流動通過MRAM單元。因此，相較於步驟1504係用以將MRAM單元置於AP-狀態中，步驟1806係用以將MRAM單元置於P-狀態中。
圖19A及圖19B描繪在MRAM單元的寫入期間使用的時序圖。該時序圖可施用至程序1700或1800任一者。圖19A描繪經驅動通過經選擇字線之電流的電流之於時間的關係。圖19B描繪跨MRAM單元的電壓之於時間的關係。該等時序圖類似於圖16A及圖16B的時序圖，且在一些實施例中，表示跟隨SRR之時序圖的時序。因此，對圖19A及圖19B假設MRAM單元在時間t1係在AP-狀態中。在時間t1，提供至經選擇字線的電流從0A下降至Iwrite位準。在圖19A中，Iwrite係表示成負值。例如，相較於Iwrite在圖16A中可係30μA，Iwrite在圖19A中可係-30μA。存取電流從t1保持在Iwrite直到t5。應注意，如本文所定義的，此負量值存取電流可從經選擇字線1206流動至電流驅動器1210。亦即，電流驅動器1210在圖19A的實例中汲取存取電流。如本文所定義的，此係將負電流驅動通過字線的一實例。
參照圖19B，在t1與t3之間，跨MRAM的電壓從0V下降至Vss。臨限切換選擇器1204在t1與t2之間關斷。一旦跨臨限切換選擇器1204的電壓到達臨限切換選擇器1204的臨限電壓Vth，該臨限切換選擇器將導通並切換至低電阻狀態(在t2)。在臨限切換選擇器1204導通之後，跨MRAM單元的電壓可繼續減少。在時間t3之前，跨MRAM單元的電壓係在穩態值(Vss)。同樣地，在時間t2之後，所有的Iwrite皆通過MRAM單元。在時間t4，MRAM單元從AP-狀態切換 至P-狀態。由於P狀態係比AP-狀態更低的電阻狀態，跨MRAM單元之電壓的絕對量值在t4下降。亦即，跨MRAM單元的電壓在t4移動成更接近0V。
在一個實施例中，交叉點陣列中的MRAM單元係藉由首先同時將交叉點陣列中的所有經選擇MRAM單元寫入至AP-狀態而同時寫入。接著，將一組經選擇MRAM單元同時從AP-狀態寫入至P-狀態。此技術可經修改以首先將交叉點陣列中的所有經選擇MRAM單元同時寫入至P-狀態。接著，將一組經選擇MRAM單元同時從P-狀態寫入至AP-狀態。
圖20係同時寫入MRAM單元之程序2000的流程圖，其中首先將所有經選擇MRAM單元寫入至AP-狀態或P-狀態的一者。在一個實施例中，程序2000係藉由記憶體晶粒500中的控制電路執行。在一個實施例中，程序2000係藉由控制晶粒611中的控制電路執行。
步驟2002包括(在通訊介面568/668上)接收待儲存在非揮發性儲存裝置中的資料。在一個實施例中，記憶體晶粒500接收來自記憶體控制器102的資料。在一個實施例中，控制晶粒611接收來自記憶體控制器102的資料。
步驟2004包括識別交叉點陣列中的第一組MRAM單元701以儲存第一位元值及識別交叉點陣列中的第二組MRAM單元701以儲存第二位元值，以儲存該資料。第一組MRAM單元701及第二組MRAM單元701表示交叉點陣列中的所有經選擇MRAM單元701。在一個實施例中，第一位元值係「1」且第二位元值係「0」。在一個實施例中，第一位元值係藉由AP-狀態表示，且第二位元值係藉由P-狀態表示。因此，「1」可藉由AP-狀態表示，且「0」可藉由P-狀態表示；然而，此映射可反轉。
步驟2006包括將第一組及第二組中的所有MRAM單元701置於AP-狀態或P-狀態的一者中。因此，將交叉點陣列中的所有經選擇MRAM單元701置於AP-狀態或P-狀態的其中一者中。藉由此，意謂著將交叉點陣列中的所有經選擇MRAM單元701置於AP-狀態中，或替代地，將交叉點陣列中的所有經選擇MRAM單元701置於P-狀態中。在一個實施例中，步驟2006包括執行SRR的至少一部分。例如，步驟2006可包括至少執行程序1500的步驟1502至1504。在一個實施例中，執行步驟1502至1506。在一個實施例中，執行步驟1502至1508。
步驟2008包括將第一組MRAM單元同時置於AP-狀態或P-狀態的另一者，而將第二組MRAM單元留在AP-狀態或P-狀態的一者中。在一個實施例中，第一組MRAM單元具有更多個單元的二者，且第二組MRAM單元具有零或更多個單元。在一個實施例中，第一組MRAM單元不具有更多個單元的任何者，且第二組MRAM單元具有二或更多個單元。在一個實施例中，第一組MRAM單元具有更多個單元的一者，且第二組MRAM單元具有一或更多個單元。
下列二個實例將用於詳細說明步驟2006至2008。作為一個實例，在步驟2006中，交叉點陣列中的第一組及第二組MRAM單元701二者皆置於AP-狀態中。在第一實例的步驟2008中，將第一組MRAM單元從AP-狀態寫入至P-狀態，而將第二組MRAM單元留在AP-狀態中。作為第二實例，在步驟2006中，交叉點陣列中的第一組及第二組MRAM單元701二者皆置於P-狀態中。在第二實例的步驟2008中，將第一組MRAM單元從P-狀態寫入至AP-狀態，而將第二組MRAM單元留在P-狀態中。
如上文所討論的，從MRAM記憶體單元讀取資料或將資料寫至MRAM記憶體單元涉及使電流通過記憶體單元。在臨限切換選擇器放置成與MRAM裝置串聯的實施例中，在電流可通過MRAM裝置之前，臨限切換選擇器需要藉由將足夠電壓跨臨限切換選擇器與MRAM裝置的串聯組合施加而導通。圖21A、圖21B、及圖22在讀取操作的上下文中更詳細地考慮臨限切換選擇器的此啟動。
圖21A及圖21B分別係圖11A及圖11B的層1單元在讀取操作中的電流及電壓的一組波形的一實施例，其中圖21A及圖21B的時間軸經對準並在相同尺度上。相對於圖16A及圖16B，圖21A及圖21B考慮至多達時間t3的間隔。在讀取操作的此實施例中，讀取係在P2AP方向上執行，其中字線1 1100/1150經偏壓成高且位元線1110/1160經設定成低(例如，0V)，使得(習知)電流向上流動，在通過自由層1101/1151之前通過參考層1105/1155。(在電子電流方面，電子流將如圖10B所繪示的與習知電流相反。)
在圖21A及圖21B的實施例中，使用強制電流方法，其中記憶體以來自用於該線之驅動器電路系統中的電流源的讀取電流Iread從參考層側驅動。如圖21A所示，藉由實線2101，電流昇高至Iread值並保持於該處達電流讀取操作的持續時間。此電流將使供應電流至經選擇記憶體單元的線(諸如在圖11A/B中用於層1記憶體單元的字線1 1100/1150)移動，且亦支援路徑中的任何洩漏。如在圖21B中的2151所示，由於臨限切換選擇器係在關斷狀態中，跨臨限切換選擇器與電阻式MRAM元件之並聯組合的電流斜昇。一旦跨臨限切換選擇器的電壓在2153到達臨限切換選擇器的臨限電壓Vth，該臨限切換選擇器將導通並切換至低電阻狀態。
一旦臨限切換選擇器在導通狀態，Iread將流過經選擇記憶體單元。此係藉由圖21A之代表通過記憶體單元之電流的虛線2103繪示，當臨限切換選擇器在2153打開時，從零跳至Iread。當電流位準保持固定在Iread時，跨記憶體單元的電壓將下降至相依於MRAM裝置及臨限切換選擇器之導通狀態電阻的串聯電阻的位準。對於一二進制實施例，記憶體單元將具有高電阻反平行狀態及低電阻平行狀態。將回應於高電阻狀態(HRS)及低電阻狀態(LRS)的Iread電流之跨串聯連接之MRAM裝置及臨限切換選擇器的所得電壓分別顯示成2155及2153。所得電壓差接著可藉由感測放大器測量，以判定儲存在記憶體單元中的資料狀態。雖然此處的討論係在放置成與臨限切換選擇器串聯之基於MRAM之記憶體單元的上下文中，此讀取技術可類似地應用於其他可程式化電阻式記憶體單元，諸如PCM或ReRAM裝置。
圖21B顯示電壓在2151施加至斜昇，直到其在2153到達Vth，接著下降至2155的高電阻狀態位準或2153的低電阻狀態的其中一者。在一實際裝置中，應有的電阻及電容，當電壓峰在2153下降至2155或2153的任一者時，將有一些遲延。此藉由圖22針對低電阻狀態的實例繪示。
圖22顯示當臨限切換選擇器從關斷狀態切換至導通狀態時跨MRAM裝置之電壓的一實例。相對於圖21B，圖22顯示僅跨MRAM裝置的電壓VMRAM，而圖21B表示跨臨限切換選擇器及MRAM裝置之串聯組合的電壓。最初，在臨限切換選擇器導通之前，由於所施加的電壓斜昇至Vth電壓，跨MRAM裝置的電壓將係零。一旦臨限切換選擇器導通，電流開始流動通過MRAM裝置且跨MRAM裝置的電壓將釘在Vth位準減掉跨臨限切換選擇器下降的電壓Vhold。因此，VMRAM將從0V跳至△V=(Vth-Vhold)，之後其將回應於所施加的 Iread而使跨在其之電阻狀態中的MRAM裝置的電壓降向下衰減；例如，Iread x RMRAM。對於25KΩ的LRS及15ua的讀取電流，跨MRAM裝置的電壓VMRAM將係375mV。相較之下，對於50KΩ的HRS，Vmram將係750mV(除非到達將該電壓限制在箝位電壓的順應性V)。375mV的差，例如，可藉由以臨限量(諸如以150mV)調整經儲存位準而感測。
VMRAM電壓下降至接近漸近的VMRAM位準的速率取決於來自「突返電壓(snapback voltage)」△V(其係(Vth-Vhold)與VMRAM之間的差)之峰的尺寸及電荷可流出裝置的速率(其取決記憶體單元及該記憶體單元連接於之間的該等線的R-C特性)。此行為對記憶體單元的操作具有一些實際後果。
第一後果係低電阻狀態及高電阻狀態二者皆將如圖22所示地衰減，其中圖22顯示低電阻狀態。高電阻狀態將顯示類似行為，但具有更高的漸近狀態。為在此等二個狀態之間區分，其等需要以足夠邊限分開，使得感測操作在足夠的時間已通過以使二個狀態具有經良好定義且可分辨的電壓位準之前不能執行。
另一種後果係過電流峰可干擾儲存在記憶體單元中的資料。如相關於圖10A及圖10B所討論的，MRAM記憶體的狀態可藉由使電流通過記憶體單元而改變，使得若跨記憶體單元的電壓及/或通過該記憶體單元的電流足夠高達足夠長，取決於電流的方向，其將平行狀態改變成反平行狀態(P2AP寫入)，如圖10B所繪示的，或將反平行狀態改變成平行狀態(AP2P寫入)，如圖10A所繪示的。例如，將圖21A及圖21B的讀取程序描述成在P2AP方向上執行，使得藉由圖22之波形的干擾可在經儲存資料狀態可判定之前將低電阻狀態記憶體單元切換成高電阻狀態。
如上文提到的，臨限切換選擇器控制對記憶體單元的存取。具體而言，為施加電壓或電流至記憶體單元以讀取或改變其電阻狀態，首先必須藉由施加足夠高的電壓(例如，在量值上比操作臨限電壓Vth更高的電壓)將對應選擇器切換至導電狀態。當選擇器係在非導電狀態時(例如，當跨選擇器的電壓在量值上比操作臨限電壓更低時)，由於MRAM電壓係[RMRAM/(RMRAM+Rselector)]×Vapplied=VMRAM的比率，故記憶體單元經隔離且保持其現有電阻狀態。在非導電Rselector(例如，>1MΩ)遠大於RMRAM(例如，<100Ω)時，VMRAM在選擇器導通之前足夠低且其電阻降低，例如，至1KΩ。
因此，選擇MRAM記憶體單元以讀取其資料內容涉及導通對應的臨限切換選擇器，該臨限切換選擇器具有從Vth至Vhold之△V的突返。此暫態係快速地感應，這係由於OTS導通，例如，係在1nsec以下，且Vselector差係跨MRAM裝置傳遞，並在藉由臨限切換選擇器及MRAM的內部電阻、及跨陣列節點的電容(例如，導線至導線電容及驅動器中的電晶體及其他元件的電容)及至此等電容元件的串聯電阻所判定的時間中衰減。由於此暫態可導致干擾儲存在記憶體單元中的資料狀態，且因為記憶體單元在該暫態充分地消退前無法感測，故此過量電壓越是可迅速地洩放，讀取干擾的量便將越低且讀取操作便可越迅速地完成。
在諸如圖7D所繪示的多層交叉點陣列結構中，若上層720中的MRAM裝置的定向與下層718中相同(諸如在圖11A之實施例中所繪示者)，在如針對自參考讀取(SRR)程序於上文描述之在P2AP方向上讀取的期間，電流在二個層中將在不同方向上流動。更具體地說，當在如圖11A所示之MRAM 1102及MRAM 1112之定向的狀態下在P2AP方向上讀取時，電流對層1單元及層2單 元二者在向上方向上流動。因此，當對層1記憶體單元執行在P2AP方向上的讀取時，字線1 1100將設定成高電壓位準且位元線1110將設定成低電壓位準，而在對層2記憶體單元在P2AP方向上讀取時，位元線1110將設定成高電壓且字線2 1120將設定成低電壓。應注意當在SRR程序中讀取層1時，此需要將圖11A的位元線1110偏壓至低，以作為電流槽；但當在SRR程序中在層2中讀取時，位元線1110替代地偏壓成高以作為電流源。此防止同時讀取層1記憶體單元及層2記憶體單元。
當形成多層記憶體結構(諸如圖7D或圖11A中所繪示的)時，就處理觀點而言，較佳的是將該等層的各者以相同方式形成，因而僅需要1個模組。例如，考慮圖11A，在將第一組導電線(字線1 1100)形成在基材(未圖示)上方之後，處理模組可依序形成臨限切換選擇器、參考層、穿隧能障、及自由層(分別係1109、1105、1103、及1101)。在接著形成第二組導電線(位元線1110)之後，記憶體單元處理模組可接著重複以形成臨限切換選擇器、參考層、穿隧能障、及自由層(分別係1119、1115、1113、及1111)。該組相同步驟對各後續層重複使處理簡化，特別係當MRAM結構1102及1112係以簡化形式表示且更加涉及用於此等元件的實際處理模組時。
雖然以相同定向形成所有MRAM層一般係較佳的，但反轉交替層之MRAM裝置的定向可提供若干個優點。圖11B繪示一實施例，其中層2記憶體單元已相對於圖11A反轉，使得在SRR操作中，當讀取層1記憶體單元時，強制電流從字線1 1150至位元線1160，且當讀取層2記憶體單元時，強制電流從字線2 1170至位元線1160。此允許當從任一層級讀取時，將相同偏壓位準使用在位元線1160上，且在相關於圖14、圖15、及後續圖式於上文描述的多個記憶體 單元的該種同時存取中亦允許同時讀取二層的記憶體單元。替代地，圖11A的層1記憶體單元可具有經反轉定向，其中在SRR讀取操作中，強制電流從位元線1110至字線1 1100及/或字線2 1120。雖然反轉任一層的定向可在讀取任一層級的記憶體單元時允許相同地偏壓位元線1110，但反轉該二個層的何者可影響繪示於圖22中的該種暫態電壓可多迅速地耗散。
如上文所討論的，當臨限切換選擇器導通時跨MRAM元件的暫態峰多迅速地產生係取決於沿著此電壓峰通過其放電之路徑的電阻與電容。例如，回到圖11A，其中定向在層1及層2二者中相同，字線1 1100對層1中的SRR讀取拉高，而字線2對層2中的SRR讀取拉低。參照圖12或圖13的字線驅動器1210a至1210h，將用於下層級的字線拉高可通過使用P通道裝置來實施，而將用於上層級的字拉低可通過使用N通道裝置來實施。無論係基於PMOS拉高電晶體或NMOS拉低電晶體，此一驅動器的電容很大程度地與其尺寸成比例。對於給定的驅動電阻器需求量，NMOS裝置可以比PMOS裝置更小的尺寸形成。因此，在如圖12或圖13所繪示之其中字線比位元線更短的陣列結構中，跨繪示於圖22中之MRAM裝置的暫態可藉由通過使用拉向接地之N通道裝置而選擇的字線而最迅速地放電，並將用於選擇下層或上層任一者的位元線拉至接近正電源供應，例如3.3V以用於讀取P2AP。因此，為允許二層選擇如在圖11A之上層中的字線，下層級MRAM裝置的定向可如圖23所繪示地反轉。由於讀取干擾降低，故此一配置可在讀取資料時顯著降低位元錯誤率，且亦在讀取延遲時間上允許經改善的效能。
圖23繪示交叉點記憶體架構的雙層實施例，其中下層中的MRAM裝置相對於上層反轉，以最小化讀取操作中的電容。圖23重複圖11A的 元件並類似地編號(例如，字線1 1100現在係2300)，但其中層1單元的層MRAM組件反轉。
更具體地說，在圖23中，層1記憶體單元係形成在字線1 2300的下導電線與位元線2310的中間導電線之間。MRAM裝置2302現在使其之參考層2301形成在穿隧能障2303上方，該穿隧能障繼而形成在自由層2305上方。此相對於圖11A的層1 MRAM裝置1101反轉，使得層1記憶體單元係藉由強制來自位元線2310的電流通過MRAM裝置2302而感測。此係藉由從位元線2310流至字線1 2300的重加權箭號表示。在圖23的實施例中，臨限切換選擇器2309仍低於MRAM裝置2302，允許與形成此元件有關的處理順序在二層上相同，但替代實施例反轉MRAM裝置2302及臨限切換選擇器2309的順序。
在層2中，字線2 2320與位元線2310之間的記憶體單元如圖11A地定向，其中自由層2311形成在穿隧能障2313上方，該穿隧能障繼而形成在參考層2315上方，其中臨限切換選擇器2319在該參考層下方。如同層1記憶體單元，層2記憶體單元係藉由強制來自位元線2310的電流通過MRAM裝置2312而感測。此係藉由從位元線2310流至字線2 2320的重加權箭號表示。
圖23亦示意地表示用於字線1 2300、位元線2310、及字線1 2320的選擇及驅動器電路系統。參照回圖12及圖13，此等元件可視為係字線驅動器1210a至1210h或位元線驅動器1212a至1212d任一者的一者的部分。如重加權箭號所表示，在P2AP方向上的讀取操作中，讀取電流係從位元線2310驅動至字線1 2300及字線2 2320的一或二者。電流Iread(P2AP)可由電流源2345提供，該電流源可基於，例如，連接至供應位準的電流鏡。電流源2345藉由接收解碼控制信號BL Sel以選擇位元線2310的PMOS裝置2343而將讀取電流Iread(P2AP)供應至位 元線2310。讀取電流藉由各別的NMOS裝置2341及2347從字線1 2300及字線2 2320放電，該等NMOS裝置接收各別的解碼控制信號WL1 Sel以選擇字線1 2300及WL2 Sel以選擇字線2 2320。
臨限切換裝置中的洩漏係藉由增加臨限電壓(Vth)而降低，且最寬的容許Vth範圍係在使用該記憶體單元之字線或位元線的一者上的P通道拉昇裝置，及在該字線及該位元線的另一者上的N通道拉低以避免Vth下降時獲得。在主要於此處描述的雙層實施例中，應有的位元線放置在二條單獨字線之間，且亦因為在諸如相關於圖12及圖13繪示的實施例中，位元線往往具有較長長度，位元線往往係較大電容的。因此，當臨限選擇開關可以其耗散暫態電壓峰時的速率主要判定為字線的R-C特性。可降低洩放時間及實際延遲的一種方式係藉由通過縮短導電線長度降低電容及增加陣列導線至導線間距，但此等技術之二者皆減少記憶體密度。可降低洩放時間及實際延遲且不會不利地影響記憶體密度的另一種方式係藉由減小用以驅動導電線之電晶體的尺寸。藉由將較小尺寸的NMOS裝置2341及2347用於字線2300及2320，並將較大尺寸的PMOS裝置2343使用在位元線2310上，可降低主要路徑之使暫態電壓耗散的電容而不減少陣列密度。
參照回繪示在圖16A及圖16B中的自參考讀取程序，在t1至t3之間及t5至t6之間的二感測操作中，電流係如圖23所繪示地流動且二者皆使用Iread。對於在t3至t5的寫入，其中所有記憶體單元均置於高電阻AP狀態中，電流亦如圖23所繪示的在P2AP方向上，但將具有Iwrite的電流源用於經強制電流。因此，在圖23的實施例中，陣列可使用由PMOS裝置2343一致地拉高的位元線2310(其中電流源2345在區間t3至t5期間切換至Iwrite)及由NMOS裝置2341及 2347一致地拉低的字線2300及2320來操作。僅在如圖19A及圖19B所繪示地將經選擇記憶體單元寫回至低電阻平行狀態(AP2P)時將此等偏壓反轉，其中將經選擇位元線2310取成低並將字線2300及2320的一或二者的經選擇字線取成高以在AP2P方向上將Iwrite驅動通過經選擇記憶體單元。應注意由於層1及層2記憶體單元二者對SRR程序之子操作的各者皆在相同方向上偏壓，此允許其中此等操作係對二層平行地執行的實施例。
圖24係使用圖23的結構執行自參考讀取的一個實施例的流程圖。該流程描述用於層1記憶體單元及層2記憶體單元二者的SRR程序，其中步驟在該二個層之間交替。該二個層可獨立地操作，使得僅執行層1或層2的操作，或其等可同時操作，使得給定的層2操作與對應的層1操作同時執行，以同時讀取二層的資料內容，如針對沿著多條字線的同時讀取於上文描述的。
在步驟2401，層1的MRAM裝置2302的資料內容係藉由確立至PMOS 2343的BL Sel信號並確立至NMOS 2341的WL1 Sel信號將Iread從位元線2310驅動至字線1 2300而感測。MRAM裝置2302的電阻狀態接著可由對應的感測放大器(亦即，SA 1228a至1228h的一者)判定。類似地，步驟2403判定層2的MRAM裝置2312的資料內容係藉由確立至PMOS 2343的BL Sel信號並確立至NMOS 2347的WL2 Sel信號將Iread從位元線2310驅動至字線2 2320而感測，其中MRAM裝置2312的電阻狀態由對應的感測放大器(亦即，SA 1228a至1228h的一者)判定。由於層1及層2記憶體單元之二者可如在步驟2401及2403中同時偏壓，此等感測操作在一些實施例中可同時執行。
在步驟2405，層1的MRAM裝置2302藉由確立至PMOS 2343的BL Sel信號及確立至NMOS 2341的WL1 Sel信號將Iwrite從位元線2310驅動至字線 1 2300而寫入至AP狀態，但其中電流源2345現在供應Iwrite。在步驟2407，層2的MRAM裝置2312藉由確立至PMOS 2343的BL Sel信號及確立至NMOS 2347的WL1 Sel信號將Iwrite從位元線2310驅動至字線2 2320而寫入至AP狀態，其中電流源2345現在供應Iwrite。由於層1及層2記憶體單元之二者可如在步驟2405及2407中同時偏壓，此等感測操作在一些實施例中可同時執行。SRR程序的第二讀取接著可接續在步驟2409及2411中，該等步驟可如分別針對步驟2401及2403於上文所描述地執行。
若層1記憶體單元的MRAM元件2302經選擇以寫入至低電阻平行狀態，AP2P操作在步驟2413係藉由將寫入電流Iwrite從字線1 2300驅動至位元線2310(亦即，在與前述步驟相反的方向上)而執行。類似地，若層2記憶體單元的MRAM元件2312經選擇以寫入至低電阻平行狀態，則AP2P操作係藉由將寫入電流Iwrite從字線2 2320驅動至位元線2310而在步驟2415執行。由於步驟2413及2415之二者將電流從對應字線驅動至相同位元中，此等操作可同時執行。
如在圖24之先前討論中所提出的，由於各對步驟以相同方式偏壓位元線及對應字線，此等步驟可平行執行。相反地，若僅讀取該等層的一層，則可僅執行與該層有關的步驟。
圖25係用於形成圖23之結構的一個實施例的流程圖。在該等步驟的各者內，處理可類似於會形成結構圖11A的處理，但圖25突顯在層1與層2之間的處理步驟之順序上的改變。如上文所提出的，圖23係經簡化的，其中僅表示自由層、穿隧能障、及參考層MRAM，而更詳細的描述將包括，例如，相關於圖9於上文描述的該額外結構。
在步驟2501，在第一方向上延伸的第一組導電線係形成在基材上方，該基材未顯示於圖23中。在圖23的視圖中，第一導電線包括字線1 2300，且會對應於圖7D中較低之該組字線。在圖23的實施例中，臨限切換裝置係形成在各層的MRAM裝置下方，且臨限切換選擇器2309係在步驟2503形成。在其他實施例中，臨限切換裝置在該等層的一或二者中可形成在MRAM裝置上方。在步驟2504，層1 MRAM裝置2302形成。在將層1 MRAM裝置反轉之圖23的實施例中，步驟2504包括在步驟2505將自由層2305形成在臨限切換選擇器2309上方、在步驟2507將穿隧能障2303形成在自由層2305上方、及接著步驟2509將參考層2301形成在穿隧能障2303上方之子步驟的序列。
在步驟2511，將第二組導電線形成在層1 MRAM裝置2302上方。第二層導電線包括位元線2310且對應於圖7D的位元線。隨著步驟2511完成，層1的記憶體結構完成。在交叉點架構中，此第二組導電線在垂直於第一層導電線(底部之該組字線)的第二方向上在基材上方延伸。雖然圖23(及上文的圖11A及圖11B)為討論之目的而將字線及位元二者表示成左延伸至右，但當在較大的結構中觀看時，此等的一者(位元線或二層字線的任一者)會更準確地如圖7B至圖7D所表示地時延伸至頁中。
在將層2臨限切換選擇器2319形成在第二組導電線(位元線2310)上方的步驟2513開始形成第二層。在圖23之實施例的處理序列中，層2臨限切換選擇器再次形成在該層之記憶體單元的MRAM裝置下方，但如同層1，其他實施例可反轉此。層2 MRAM裝置2312接著在步驟2514中形成。步驟2514的子步驟相對於層1反轉該順序：步驟2515將參考層2315形成在臨限切換選擇器2319上方、步驟2517將穿隧能障2313形成在參考層2315上方、且步驟 2519將自由層2311形成在穿隧能障23313上方。頂層導電線(包括字線2 2320)係在步驟2521中形成，在與底層導電線(包括字線1 2300)相同的方向上在下方結構上方延伸。隨著2521，圖23的雙層結構完成。若額外層待形成，則該程序可以相同方式繼續，將層1的處理模組與模組2的該者交替。
針對本文件之目的，在本說明書中對「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「一些實施例(some embodiments)」、或「另一實施例(another embodiment)」的參考可用以描述不同實施例或相同實施例。
針對本文件之目的，連接可係直接連接或間接連接(例如，經由一或多個其他部件)。在一些情形中，當元件稱為連接或耦接至另一元件時，該元件可直接連接至該另一元件或經由中介元件間接連接至該另一元件。當元件稱為直接連接至另一元件時，則在該元件與該另一元件之間沒有中介元件。若二個裝置直接或間接連接使得其等可在其等之間傳達電子信號，該等裝置「通訊(in communication)」。
針對本文件之目的，用語「基於(based on)」可解讀成「至少部分基於(based at least in part on)」。
針對本文件之目的，無需額外上下文，數值用語(諸如「第一(first)」物體、「第二(second)」物體、及「第三(third)」物體)的使用可不暗示物體的次序，而可替代地用於識別目的以識別不同物體。
針對本文件之目的，用語物體的「組(set)」可指物體的一或多者的一「組」。
上述實施方式已為了說明及描述的目的提供。其未意圖窮舉或限制在所揭示的精確形式。鑑於上述教導，許多修改及變化係可行的。所描述的實施例經選取以最佳地解釋所提出之技術的原理及其實務應用，以藉此使所屬技術領域中具有通常知識者能在各種實施例中最佳地利用其，並設想適合該特定用途的各種修改。旨在使該範圍由隨附的申請專利範圍定義。
100:記憶體系統
102:控制器
104:非揮發性記憶體
106:本地記憶體/DRAM
110:前端處理器(FEP)電路
112:後端處理器(BEP)電路
120:主機
122:主機處理器
124:主機記憶體
126:PCIe介面
128:匯流排
130:介面

Claims (20)

  1. 一種記憶體設備，其包含：一非揮發性記憶體，其包含：一基材；一或多個記憶體陣列，其形成於該基材上，該等陣列之各者包括：一第一組導電線，其在平行於該基材的一表面的一第一方向上延伸；一第二組導電線，其形成在該第一組導電線上方並在平行於該基材之該表面的一第二方向上延伸；一第三組導電線，其形成在該第二組導電線上方並在該第一方向上延伸；一第一複數個記憶體單元，各連接在該第一組導電線的一對應一者與該第二組導電線的對應一者之間，該第一複數個記憶體單元之各者包括一臨限切換選擇器，該臨限切換選擇器與一磁阻式隨機存取記憶體(MRAM)裝置串聯連接，該第一複數個記憶體單元之各者的該MRAM裝置包括：一參考層，其具有一固定磁場極性；及一自由層，其與該參考層串聯連接並具有一可程式化磁場極性，其中該自由層係形成在該參考層下方；及一第二複數個記憶體單元，各連接在該第二組導電線的一對應一者與該第三組導電線的對應一者之間，該第二複數個記憶體單元之各 者包括一臨限切換選擇器，該臨限切換選擇器與一MRAM裝置串聯連接，該第二複數個記憶體單元之各者的該MRAM裝置包括：一參考層，其具有一固定磁場極性；及一自由層，其與該參考層串聯連接並具有一可程式化磁場極性，其中該自由層係形成在該參考層上方。
  2. 如請求項1之記憶體設備，其中該非揮發性記憶體係形成在一記憶體晶粒上，該設備進一步包含：一控制晶粒，其連接至該記憶體晶粒並經組態以寫入資料至該一或多個記憶體陣列及從該一或多個記憶體陣列讀取資料，該控制晶粒與該記憶體晶粒分開形成並接合至該記憶體晶粒。
  3. 如請求項1之記憶體設備，其進一步包含：一或多個控制電路，其連接至該第一組導電線、該第二組導電線、及該第三組導電線，該一或多個控制電路經組態以：藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而讀取該第一複數個記憶體單元的經選擇者；藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而讀取該第二複數個記憶體單元的經選擇者；藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而將該第一複數個記憶體單元的經選擇者從一第一狀態寫入至一第二狀態； 藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更高的一電壓而將該第一複數個記憶體單元的經選擇者從該第二狀態寫入至該第一狀態；藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而將該第二複數個記憶體單元的一經選擇一者從該第一狀態寫入至該第二狀態；及藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更高的一電壓而將該第二複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態。
  4. 如請求項3之記憶體設備，其中該第一狀態係一高電阻狀態且該第二狀態係一低電阻狀態。
  5. 如請求項3之記憶體設備，其中該一或多個控制電路包括：一第一組驅動器，各連接至該第一組導電線的一對應一者；一第二組驅動器，各連接至該第二組導電線的一對應一者；及一第三組驅動器，各連接至該第三組導電線的一對應一者，其中，在讀取該第一複數個記憶體單元的一經選擇一者時，該第一組驅動器的一對應一者藉由一N通道裝置將該對應第一導電線連接至一低電壓位準且該第二組驅動器的一對應一者藉由一P通道裝置將該對應第二導電線連接至一高電壓位準，且其中，在讀取該第二複數個記憶體單元的一經選擇一者時，該第三組驅動器的一對應一者藉由一N通道裝置將該對應第三導電線連接至該低電壓位準且該 第二組驅動器的一對應一者藉由一P通道裝置將該對應第二導電線連接至該高電壓位準。
  6. 如請求項5之記憶體設備，其中：在讀取該第一複數個記憶體單元的該經選擇一者時，該第二組驅動器的該對應一者經組態以將一讀取電流驅動通過該第一複數個記憶體單元的該經選擇一者，且在讀取該第二複數個記憶體單元的該經選擇一者時，該第二組驅動器的該對應一者經組態以將該讀取電流驅動通過該第二複數個記憶體單元的該經選擇一者。
  7. 如請求項3之記憶體設備，其中該一或多個控制電路進一步經組態以同時讀取連接至該第二組導電線的一第一者的該第一複數個記憶體單元的一經選擇一者及連接至該第二組導電線的該第一者的該第二複數個記憶體單元的一經選擇一者。
  8. 如請求項3之記憶體設備，其中該第二組導電線比該第一組導電線及該第三組導電線二者長。
  9. 如請求項1之記憶體設備，其中在該第一複數個記憶體單元的各者中，該臨限切換選擇器係形成在串聯連接之該MRAM裝置下方，且在該第二複數個記憶體單元的各者中，該臨限切換選擇器係形成在串聯連接之該MRAM裝置下方。
  10. 一種用於操作一記憶體之方法，其包含：藉由強制一讀取電流從一對應第二導電線至一對應第一導電線而感測一第一複數個記憶體單元的一經選擇一者的一資料狀態，該第一複數個記憶體單元 的該經選擇一者係包括該第一複數個記憶體單元及一第二複數個記憶體單元的一陣列的部分，該第一複數個記憶體單元及該第二複數個記憶體單元的各者包含與一磁阻式隨機存取記憶體(MRAM)裝置串聯連接的一臨限切換選擇器；藉由強制該讀取電流從該對應第二導電線至一對應第三導電線而感測該第二複數個記憶體單元的一經選擇一者的一資料狀態；藉由強制一寫入電流從該對應第二導電線至該對應第一導電線而將該第一複數個記憶體單元的一經選擇一者從一第一狀態寫入至一第二狀態；藉由強制該寫入電流從該對應第一導電線至該對應第二導電線而將該第一複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態；藉由強制該寫入電流從該對應第二導電線至該對應第三導電線而將該第二複數個記憶體單元的一經選擇一者從該第一狀態寫入至該第二狀態；及藉由強制該寫入電流從該對應第三導電線至該對應第二導電線而將該第二複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態。
  11. 如請求項10之方法，其中感測該第一複數個記憶體單元的該經選擇一者的該資料狀態及感測該第二複數個記憶體單元的該經選擇一者的該資料狀態係同時執行的。
  12. 如請求項10之方法，其中：藉由強制該讀取電流從該對應第二導電線至該對應第一導電線而感測該第一複數個記憶體單元的該經選擇一者的該資料狀態包括藉由一N通道裝置將該對應第一導電線連接至一低電壓位準；及 藉由強制該讀取電流從該對應第二導電線至該對應第三導電線而感測該第二複數個記憶體單元的該經選擇一者的該資料狀態包括藉由一N通道裝置將該對應第三導電線連接至該低電壓位準。
  13. 一種記憶體設備，其包含：一控制器電路，其經組態以連接至一記憶體單元陣列，該記憶體單元陣列的各記憶體單元具有一臨限切換選擇器，該臨限切換選擇器與一磁阻式隨機存取記憶體(MRAM)裝置串聯連接，該陣列包括一第一複數個記憶體單元，該第一複數個記憶體單元各連接在一第一組導電電線的一對應一者與一第二組導電電線的對應一者之間，及一第二複數個記憶體單元，該第二複數個記憶體單元各連接在一第三組導電電線的一對應一者與該第二組導電電線的對應一者之間，該控制電路經組態以：藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而讀取該第一複數個記憶體單元的經選擇者；藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而讀取該第二複數個記憶體單元的經選擇者；藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而將該第一複數個記憶體單元的經選擇者從一第一狀態寫入至一第二狀態；藉由將該第一組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更高的一電壓而將該第一複數個記憶體單元的經選擇者從該第二狀態寫入至該第一狀態； 藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更低的一電壓而將該第二複數個記憶體單元的一經選擇一者從該第一狀態寫入至該第二狀態；及藉由將該第三組導電線的該對應一者偏壓至比該第二組導電線的該對應一者更高的一電壓而將該第二複數個記憶體單元的一經選擇一者從該第二狀態寫入至該第一狀態。
  14. 如請求項13之記憶體設備，其中控制器電路包含：一第一組驅動器，各經組態以連接至該第一組導電線的一對應一者；一第二組驅動器，各經組態以連接至該第二組導電線的一對應一者；及一第三組驅動器，各經組態以連接至該第三組導電線的一對應一者，其中，在讀取該第一複數個記憶體單元的一經選擇一者時，該第一組驅動器的一對應一者藉由一N通道裝置將該對應第一導電線連接至一低電壓位準且該第二組驅動器的一對應一者藉由一P通道裝置將該對應第二導電線連接至一高電壓位準，且其中，在讀取該第二複數個記憶體單元的一經選擇一者時，該第三組驅動器的一對應一者藉由一N通道裝置將該對應第三導電線連接至該低電壓位準且該第二組驅動器的一對應一者藉由一P通道裝置將該對應第二導電線連接至該高電壓位準。
  15. 如請求項14之記憶體設備，其中：在讀取該第一複數個記憶體單元的該經選擇一者時，該第二組驅動器的該對應一者經組態以將一讀取電流驅動通過該第一複數個記憶體單元的該經選擇一者，且 在讀取該第二複數個記憶體單元的該經選擇一者時，該第二組驅動器的該對應一者經組態以將該讀取電流驅動通過該第二複數個記憶體單元的該經選擇一者。
  16. 如請求項14之記憶體設備，其中該控制器電路進一步經組態以同時讀取連接至該第二組導電線的一第一者的該第一複數個記憶體單元的一經選擇一者及連接至該第二組導電線的該第一者的該第二複數個記憶體單元的一經選擇一者。
  17. 如請求項13之記憶體設備，其中該控制器電路係形成在一控制晶粒上，該設備進一步包含：一記憶體晶粒，其包括該記憶體單元陣列，該記憶體晶粒與該控制晶粒分開形成並接合至該控制晶粒。
  18. 如請求項13之記憶體設備，其進一步包含該記憶體單元陣列，該記憶體單元陣列包含：一基材；該第一組導電線，其在平行於該基材的一表面的一第一方向上延伸；該第二組導電線，其形成在該第一組導電線上方並在平行於該基材之該表面的一第二方向上延伸；該第三組導電線，其形成在該第二組導電線上方並在該第一方向上延伸；該第一複數個記憶體單元，其係各連接在該第一組導電線的一對應一者與該第二組導電線的對應一者之間，該第一複數個記憶體單元之各者的該MRAM裝置包括：一參考層，其具有一固定磁場極性；及 一自由層，其與該參考層串聯連接並具有一可程式化磁場極性，其中該自由層係形成在該參考層下方；及該第二複數個記憶體單元，其係各連接在該第二組導電線的一對應一者與該第三組導電線的對應一者之間，該第二複數個記憶體單元之各者的該MRAM裝置包括：一參考層，其具有一固定磁場極性；及一自由層，其與該參考層串聯連接並具有一可程式化磁場極性，其中該自由層係形成在該參考層上方。
  19. 如請求項18之記憶體設備，其中該第二組導電線比該第一組導電線及該第三組導電線二者長。
  20. 如請求項13之記憶體設備，其中該第一狀態係一高電阻狀態且該第二狀態係一低電阻狀態。
TW110122645A 2020-10-02 2021-06-21 具有經反轉mram元件垂直定向的經改善mram交叉點記憶體 TWI797648B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/061,836 US11222678B1 (en) 2020-10-02 2020-10-02 MRAM cross-point memory with reversed MRAM element vertical orientation
US17/061,836 2020-10-02

Publications (2)

Publication Number Publication Date
TW202215427A TW202215427A (zh) 2022-04-16
TWI797648B true TWI797648B (zh) 2023-04-01

Family

ID=79169332

Family Applications (1)

Application Number Title Priority Date Filing Date
TW110122645A TWI797648B (zh) 2020-10-02 2021-06-21 具有經反轉mram元件垂直定向的經改善mram交叉點記憶體

Country Status (6)

Country Link
US (1) US11222678B1 (zh)
JP (1) JP7064640B2 (zh)
KR (1) KR102461793B1 (zh)
CN (1) CN114388023A (zh)
DE (1) DE102021116030A1 (zh)
TW (1) TWI797648B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11894037B2 (en) * 2022-04-12 2024-02-06 Sandisk Technologies Llc First fire and cold start in memories with threshold switching selectors

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004881B2 (en) * 2007-12-19 2011-08-23 Qualcomm Incorporated Magnetic tunnel junction device with separate read and write paths
TW201424068A (zh) * 2012-09-13 2014-06-16 Micron Technology Inc 形成記憶體單元及磁性記憶體單元結構的陣列之方法，以及相關之記憶體單元及記憶體單元結構
US9704919B1 (en) * 2016-06-24 2017-07-11 Qualcomm Incorporated High aspect ratio vertical interconnect access (via) interconnections in magnetic random access memory (MRAM) bit cells
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
TWI671760B (zh) * 2018-07-24 2019-09-11 旺宏電子股份有限公司 記憶體電路以及用於操作三維交叉點記憶體陣列的方法
US10600478B2 (en) * 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6757188B2 (en) * 2002-05-22 2004-06-29 Hewlett-Packard Development Company, L.P. Triple sample sensing for magnetic random access memory (MRAM) with series diodes
US6882553B2 (en) 2002-08-08 2005-04-19 Micron Technology Inc. Stacked columnar resistive memory structure and its method of formation and operation
US6754097B2 (en) * 2002-09-03 2004-06-22 Hewlett-Packard Development Company, L.P. Read operations on multi-bit memory cells in resistive cross point arrays
US8565003B2 (en) 2011-06-28 2013-10-22 Unity Semiconductor Corporation Multilayer cross-point memory array having reduced disturb susceptibility
US20100283053A1 (en) 2009-05-11 2010-11-11 Sandisk 3D Llc Nonvolatile memory array comprising silicon-based diodes fabricated at low temperature
CN102473458B (zh) 2010-06-03 2014-11-05 松下电器产业株式会社 交叉点型电阻变化非易失性存储装置
KR101312366B1 (ko) * 2011-04-06 2013-09-26 에스케이하이닉스 주식회사 자기 메모리 장치를 위한 라이트 드라이버 회로 및 자기 메모리 장치
JP2013137851A (ja) 2011-12-28 2013-07-11 Toshiba Corp 半導体記憶装置
JP6163817B2 (ja) 2013-03-26 2017-07-19 凸版印刷株式会社 不揮発性メモリセルおよび不揮発性メモリ
US10008537B2 (en) 2015-06-19 2018-06-26 Qualcomm Incorporated Complementary magnetic tunnel junction (MTJ) bit cell with shared bit line
US10545692B2 (en) 2017-04-04 2020-01-28 Sandisk Technologies Llc Memory maintenance operations during refresh window
US10497438B2 (en) 2017-04-14 2019-12-03 Sandisk Technologies Llc Cross-point memory array addressing
US10354710B2 (en) 2017-07-24 2019-07-16 Sandisk Technologies Llc Magnetoelectric random access memory array and methods of operating the same
US10373682B2 (en) 2017-12-27 2019-08-06 Sandisk Technologies Llc Write set operation for memory device with bit line capacitor drive
US10403343B2 (en) * 2017-12-29 2019-09-03 Spin Memory, Inc. Systems and methods utilizing serial configurations of magnetic memory devices
US10381406B1 (en) 2018-02-17 2019-08-13 GlobalFoundries, Inc. Integrated circuits including magnetic random access memory structures having reduced switching energy barriers for dual bit operation and methods for fabricating the same
JP2020155441A (ja) 2019-03-18 2020-09-24 キオクシア株式会社 磁気記憶装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8004881B2 (en) * 2007-12-19 2011-08-23 Qualcomm Incorporated Magnetic tunnel junction device with separate read and write paths
TW201424068A (zh) * 2012-09-13 2014-06-16 Micron Technology Inc 形成記憶體單元及磁性記憶體單元結構的陣列之方法，以及相關之記憶體單元及記憶體單元結構
US9741764B1 (en) * 2016-02-22 2017-08-22 Samsung Electronics Co., Ltd. Memory device including ovonic threshold switch adjusting threshold voltage thereof
US9704919B1 (en) * 2016-06-24 2017-07-11 Qualcomm Incorporated High aspect ratio vertical interconnect access (via) interconnections in magnetic random access memory (MRAM) bit cells
US10600478B2 (en) * 2018-07-06 2020-03-24 Spin Memory, Inc. Multi-bit cell read-out techniques for MRAM cells with mixed pinned magnetization orientations
TWI671760B (zh) * 2018-07-24 2019-09-11 旺宏電子股份有限公司 記憶體電路以及用於操作三維交叉點記憶體陣列的方法

Also Published As

Publication number Publication date
DE102021116030A1 (de) 2022-04-07
US11222678B1 (en) 2022-01-11
JP7064640B2 (ja) 2022-05-10
TW202215427A (zh) 2022-04-16
KR102461793B1 (ko) 2022-11-01
CN114388023A (zh) 2022-04-22
JP2022060149A (ja) 2022-04-14
KR20220044639A (ko) 2022-04-11

Similar Documents

Publication Publication Date Title
TWI784591B (zh) 具有臨限切換選擇器之交叉點記憶體中的關閉電源回復
US20220415387A1 (en) Concurrent multi-bit access in cross-point array
US11972822B2 (en) Programmable ECC for MRAM mixed-read scheme
US11972787B2 (en) Cross-point array refresh scheme
TWI797648B (zh) 具有經反轉mram元件垂直定向的經改善mram交叉點記憶體
US11682442B2 (en) Forced current access with voltage clamping in cross-point array
US11978491B2 (en) Mixed current-forced read scheme for MRAM array with selector
US20230267981A1 (en) Cross-point array ihold read margin improvement