DE102022101834A1 - Zugriff mit erzwungenem strom mit spannungsklemmung im kreuzpunktarray - Google Patents

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Ward Parkinson
Michael Grobis
Nathan Franklin
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SanDisk Technologies LLC
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Abstract

Es wird eine Technologie zum Begrenzen einer Spannungsdifferenz zwischen zwei ausgewählten leitfähigen Leitungen in einem Kreuzpunktarray unter Verwendung eines Ansatzes mit erzwungenem Strom offenbart. In einem Gesichtspunkt wird die Spannung der ausgewählten Wortleitung auf einen Spannungsgrenzwert geklemmt, während ein Zugriffsstrom durch einen Bereich der ausgewählten Wortleitung und durch einen Bereich der ausgewählten Bitleitung geleitet wird. Der Zugriffsstrom fließt durch die Speicherzelle, um einer ausreichenden Spannung zu ermöglichen, die Speicherzelle erfolgreich zu lesen oder zu schreiben, ohne die Speicherzelle unangemessen zu belasten. In einigen Gesichtspunkten hängt die maximale Spannung, die auf der ausgewählten Wortleitung zugelassen ist, von dem Ort der ausgewählten Speicherzelle in dem Kreuzpunkt-Speicherarray ab. Dies ermöglicht es Speicherzellen, bei denen es einen größeren IR-Abfall gibt, eine ausreichende Spannung zu aufzunehmen, während Speicherzellen, für die ein kleinerer IR-Abfall vorliegt, nicht übermäßig belastet werden.

Description

  • HINTERGRUND
  • Speicher wird in verschiedenen elektronischen Vorrichtungen wie Mobiltelefonen, Digitalkameras, Personal Digital Assistants, medizinischer Elektronik, mobilen Computervorrichtungen, nicht-mobilen Computervorrichtungen und Datenservern verwendet. Der Speicher kann einen nichtflüchtigen Speicher oder einen flüchtigen Speicher aufweisen. Ein nichtflüchtiger Speicher ermöglicht, dass Informationen gespeichert und behalten werden, selbst wenn der nichtflüchtige Speicher nicht mit einer Stromquelle (z. B. einer Batterie) verbunden ist.
  • In einem Speicherarray mit einer Kreuzpunktarchitektur verläuft ein erster Satz von leitenden Leitungen über die Oberfläche eines Substrats und ein zweiter Satz von leitenden Leitungen wird über dem ersten Satz von leitenden Leitungen gebildet, wobei letztere in einer Richtung senkrecht zu dem ersten Satz von leitenden Leitungen über das Substrat verlaufen. Die Speicherzellen befinden sich an den Kreuzpunktkontakten der beiden Sätze von leitenden Leitungen. Speicherzellen in Kreuzpunktarchitekturen sind üblicherweise reversible resistive Speicherzellen. Eine reversible resistive Zelle ist aus einem Material mit einem programmierbaren Widerstand gebildet. In einem binären Ansatz kann die Speicherzelle an jedem Kreuzungspunkt in einen von zwei Widerstandszuständen programmiert werden: High und Low. Bei manchen Ansätzen können auch mehr als zwei Widerstandszustände verwendet werden.
  • Figurenliste
  • Gleich nummerierte Elemente beziehen sich auf gemeinsame Komponenten in den verschiedenen Figuren.
    • 1 ist ein Blockdiagramm, das eine Ausführungsform eines nichtflüchtigen Speichersystems darstellt, das mit einem Host verbunden ist.
    • 2 ist ein Blockdiagramm einer Ausführungsform einer Front-End-Prozessorschaltung. In einigen Ausführungsformen ist die Front-End-Prozessorschaltung Teil einer Speichersteuerung.
    • 3 ist ein Blockdiagramm einer Ausführungsform einer Back-End-Prozessorschaltung. In einigen Ausführungsformen ist die Back-End-Prozessorschaltung Teil einer Speichersteuerung.
    • 4 ist ein Blockdiagramm einer Ausführungsform eines Speicherpakets.
    • 5A ist ein Blockdiagramm einer Ausführungsform eines Speicherchips.
    • 5B ist ein Blockdiagramm einer Ausführungsform einer integrierten Speicheranordnung, die einen Steuerchip und einen Speicherstrukturchip enthält.
    • 6A stellt eine Seitenansicht einer Ausführungsform einer integrierten Speicheranordnung dar, die auf einem Substrat gestapelt ist.
    • 6B stellt eine Seitenansicht einer Ausführungsform einer integrierten Speicheranordnung dar, die auf einem Substrat gestapelt ist.
    • 7A stellt eine Ausführungsform eines Abschnitts eines Speicherarrays dar, das eine Kreuzpunktarchitektur in einer Schrägansicht bildet.
    • 7B und 7C zeigen jeweils Seitenansichten und Draufsichten der Kreuzpunktstruktur in 7A.
    • 7D stellt eine Ausführungsform eines Abschnitts eines zweistufigen Speicherarrays dar, das in einer Schrägansicht eine Kreuzpunktarchitektur bildet.
    • 8 veranschaulicht eine Ausführungsform für die Struktur einer MRAM-Speicherzelle.
    • 9 veranschaulicht detaillierter eine Ausführungsform für eine MRAM-Speicherzellengestaltung, wie sie in einem Kreuzpunktarray implementiert wäre.
    • 10A und 10B veranschaulichen das Schreiben einer MRAM-Speicherzelle unter Verwendung eines Spin-Torque-Transfer-Mechanismus (STT-Mechanismus).
    • 11A und 11B veranschaulichen Ausführungsformen für die Integration von Schwellenschaltselektoren in ein MRAM-Speicherarray mit einer Kreuzpunktarchitektur.
    • 12A stellt eine Ausführungsform eines Speicherarrays mit einer Kreuzpunktarchitektur dar.
    • 12B stellt eine Ausführungsform eines Moduls in einem Kreuzpunkt-Speicherarray dar.
    • 13 stellt mehrere Diagramme von Speicherzellen-Schaltspannungen dar.
    • 14 stellt ein Streudiagramm des erforderlichen Schreibstroms gegenüber dem MRAM-Zellendurchmesser dar.
    • 15A ist eine Grafik, die erforderliche Schreibspannungen gegenüber dem MRAM-Zellendurchmesser darstellt.
    • 15B ist eine Grafik, die darstellt, wie Spannungsklemmung verwendet werden kann, um die Belastung auf Speicherzellen zu reduzieren.
    • 16 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses zum Klemmen der Spannung der ausgewählten Wortleitung unter Verwendung eines Ansatzes mit erzwungenem Strom in einem Kreuzpunktarray dar.
    • 17 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses zum Klemmen der maximalen Spannung der ausgewählten Wortleitung auf eine Spannung dar, die von dem Ort der ausgewählten Speicherzelle abhängt.
    • 18 ist ein schematisches Diagramm eines Abschnitts eines Kreuzpunktarrays, das Leiterbahnwiderstände darstellt, die zwei verschiedenen Speicherzellen zugeordnet sind.
    • 19 zeigt ein Beispiel, bei dem das Kreuzpunktarray in zwei Zonen unterteilt ist.
    • 20 ist ein Blockdiagramm von Komponenten zum Klemmen einer Spannung auf einer Wortleitung, während ein Strom durch die Wortleitung gezwungen wird.
    • 21 ist ein schematisches Diagramm einer Ausführungsform einer Stromquelle und einer Spannungsklemme.
    • 22 ist ein schematisches Diagramm einer anderen Ausführungsform einer Spannungsklemme.
    • 23 ist ein Blockdiagramm einer Ausführungsform eines Stromerzeugers.
    • 24 ist ein Flussdiagramm einer Ausführungsform eines Prozesses zum Klemmen einer Spannung auf einer ausgewählten Wortleitung, wenn ein Ansatz mit erzwungenem Strom verwendet wird, um auf eine Speicherzelle in einem Kreuzpunktarray zuzugreifen.
  • DETAILLIERTE BESCHREIBUNG
  • Hierin wird eine Technologie offenbart, um Spannungen in einem Kreuzpunkt-Speicherarray unter Verwendung eines Zugriffs mit erzwungenem Strom zu klemmen.
  • Der Zugriff mit erzwungenem Strom kann verwendet werden, um die Speicherzellen zu lesen oder zu schreiben. In einer Ausführungsform wird auf eine Speicherzelle zugegriffen, indem ein Strom durch die ausgewählte Wortleitung gezwungen wird, während eine Auswahlspannung an eine ausgewählte Bitleitung angelegt wird. Der Zugriffsstrom fließt durch einen Abschnitt der ausgewählten Wortleitung, durch die ausgewählte Speicherzelle und auch durch einen Abschnitt der ausgewählten Bitleitung. Als Reaktion auf den Zugriffsstrom wird eine Spannung über der ausgewählten Speicherzelle angezeigt. Die Spannung über der ausgewählten Speicherzelle hängt von der Größe des Zugriffsstroms und dem Widerstand der Speicherzelle ab.
  • In einigen Ausführungsformen sind die Speicherzellen in dem Kreuzpunktarray magnetoresistive Direktzugriffsspeicherzellen (MRAM-Zellen). Eine MRAM-Zelle verwendet Magnetisierung, um gespeicherte Daten darzustellen, im Gegensatz zu einigen anderen Speichertechnologien, die elektronische Ladungen verwenden, um Daten zu speichern. Ein Bit von Daten wird in eine MRAM-Zelle geschrieben, indem die Richtung der Magnetisierung eines magnetischen Elements („die freie Schicht“) innerhalb der MRAM-Zelle geändert wird, und ein Bit wird durch Messen des Widerstands der MRAM-Zelle gelesen (ein geringer Widerstand stellt üblicherweise ein „0“-Bit und ein hoher Widerstand stellt üblicherweise ein „1“-Bit dar). Wie hierin verwendet, ist die Magnetisierungsrichtung die Richtung, in der das magnetische Moment in Bezug auf eine Referenzrichtung ausgerichtet ist, die durch ein anderes Element des MRAM („die Referenzschicht“) eingestellt wird. In einigen Ausführungsformen wird der niedrige Widerstand als ein Parallel- oder P-Zustand bezeichnet, und der hohe Widerstand wird als ein Antiparallel- oder AP-Zustand bezeichnet. MRAM kann den Spin-Torque-Transfer-Effekt verwenden, um die Richtung der Magnetisierung vom P-Zustand in den AP-Zustand zu ändern und umgekehrt, was üblicherweise einen bipolaren Betrieb für Schreibvorgänge erfordert.
  • MRAM-Zellen können aufgrund von Einschränkungen im Herstellungsprozess Unterschiede im Durchmesser des magnetischen Elements aufweisen. Ein herkömmlicher Ansatz verwendet eine Spannungsquelle zum Schreiben reversibler resistiver Speicherzellen wie MRAM-Zellen. Eine Spannungsquelle kann die Variabilität in den MRAM-Zellen kompensieren, da die Schaltspannung relativ unabhängig vom Durchmesser des magnetischen Elements ist. In einigen Ausführungsformen weist die MRAM-Zelle jedoch einen Schwellenschaltselektor in Reihe mit dem programmierbaren Widerstandselement auf. Ein Beispiel für einen Schwellenschaltselektor ist ein ovonischer Schwellenwertschalter (OTS). Die Verwendung einer Spannungsquelle kompensiert Variationen in diesen Schwellenschaltselektoren nicht. Ein Ansatz mit erzwungenem Strom kann Variationen in diesen Schwellenschaltselektoren kompensieren. Ein Ansatz mit erzwungenem Strom kann auch Probleme wie Spannungsabfall über die ausgewählte Wortleitung und die ausgewählte Bitleitung aufgrund von Widerständen der Wortleitung und Bitleitung kompensieren. Ein Ansatz mit erzwungenem Strom könnte jedoch MRAM-Zellen mit kleinerem Durchmesser belasten. Daher ist es möglich, dass ein Ansatz mit erzwungenem Strom eine negative Auswirkung auf die Lebensdauer hat.
  • Um eine MRAM-Zelle erfolgreich zu schreiben, sollte ein ausreichend großer Schreibstrom vorhanden sein. Alternativ sollte eine ausreichend große Schreibspannung vorhanden sein, um eine MRAM-Zelle erfolgreich zu schreiben. Ebenso sollte, um eine MRAM-Zelle erfolgreich zu lesen, ein ausreichend großer Lesestrom vorhanden sein. Alternativ sollte eine ausreichend große Lesespannung vorhanden sein, um eine MRAM-Zelle erfolgreich zu lesen. Wenn beispielsweise die Schreibspannung nicht groß genug ist, wird die Bitfehlerrate höher als durch eine Fehlerkorrekturschaltung korrigiert werden kann. Wenn jedoch zum Beispiel die Schreibspannung zu hoch ist, wirkt eine unangemessene Belastung auf die reversible resistive Speicherzelle und reduziert deren Lebensdauer.
  • Hierin werden Techniken offenbart, um eine Spannungsdifferenz zwischen zwei ausgewählten leitfähigen Leitungen in dem Kreuzpunktarray unter Verwendung eines Ansatzes mit erzwungenem Strom zu begrenzen. In einer Ausführungsform wird die Spannung der ausgewählten Wortleitung an eine Spannungsgrenze (Spannungskonformität) geklemmt, während ein Zugriffsstrom (Stromstärke) durch einen Abschnitt der ausgewählten Wortleitung und durch einen Abschnitt der ausgewählten Bitleitung in die ausgewählte Speicherzelle geleitet wird. Der Zugriffsstrom fließt durch die ausgewählte Speicherzelle, um die ausgewählte Speicherzelle erfolgreich mit einer tolerierbaren Bitfehlerrate zu lesen oder zu schreiben, während die Spannungsgrenze dazu beiträgt, das Einwirken einer unangemessenen Belastung auf die Speicherzelle zu vermeiden. Mit einer tolerierbaren Bitfehlerrate ist gemeint, dass ein Fehlerkorrekturalgorithmus Fehler in den aus einer Gruppe von Speicherzellen gelesenen Daten korrigieren kann, vorausgesetzt, die Bitfehlerrate ist nicht zu hoch.
  • Durch den Strom, der durch einen Teil der ausgewählten Wortleitung und einen Teil der ausgewählten Bitleitung fließt, kommt es zu einem gewissen Spannungsabfall aufgrund der Widerstände der Wortleitung und der Bitleitung. Hierin wird dieser Spannungsabfall als IR-Abfall (oder Strom-Widerstands-Abfall) (eines Kacheldrahts) bezeichnet. Die Menge des IR-Abfalls hängt von der Position der ausgewählten Speicherzelle im Kreuzpunkt-Speicherarray ab (z. B. vom Abstand der Speicherzelle zu einem Treiber auf dem x-Draht (z. B. der Wortleitung) und einem Treiber auf dem y-Draht (z. B. der Bitleitung)). In einigen Ausführungsformen hängt die maximale Spannung, die zwischen der ausgewählten Wortleitung und der ausgewählten Bitleitung zugelassen wird, von dem Ort der ausgewählten Speicherzelle in dem Kreuzpunkt-Speicherarray ab. Wenn zum Beispiel ein größerer IR-Abfall vorhanden ist, wird die maximale Spannung auf einen höheren Pegel eingestellt, wodurch die Spannungskonformität aufgrund der Position oder „Zone“ eingestellt wird. Dies ermöglicht es Speicherzellen, bei denen es zu einem größeren IR-Abfall kommt, eine angemessene Spannung zu empfangen, während es dazu beiträgt, eine Überbelastung der Speicherzellen zu vermeiden, bei denen es zu einem geringeren IR-Abfall kommt.
  • Die Begriffe „oben“ und „unten“, „oberer“ und „unterer“, „vertikal“ und „horizontal“ und Formen davon, wie sie hierin verwendet werden können, sind lediglich beispielhaft und veranschaulichend und sollen die Beschreibung der Technologie insofern nicht einschränken, da der betreffende Gegenstand in Position und Ausrichtung ausgetauscht werden kann. Auch bedeuten, wie hierin verwendet, die Begriffe „im Wesentlichen“ und/oder „etwa“, dass die spezifizierte Abmessung oder der spezifizierte Parameter innerhalb einer akzeptablen Toleranz für eine gegebene Anwendung variiert werden kann.
  • 1 ist ein Blockdiagramm einer Ausführungsform eines nichtflüchtigen Speichersystems (oder kurz „Speichersystems“) 100, das mit einem Host 120 verbunden ist. Das Speichersystem 100 kann die hierin dargestellte Technologie für den gleichzeitigen Mehrbitzugriff (d. h. den gleichzeitigen Zugriff auf mehrere Speicherzellen) in einem Kreuzpunktarray implementieren. Viele unterschiedliche Arten von Speichersystemen können mit der hierin vorgeschlagenen Technologie verwendet werden. Beispielspeichersysteme schließen Solid-State-Laufwerke („SSDs“), Speicherkarten und eingebettete Speichervorrichtungen ein; es können jedoch auch andere Arten von Speichersystemen verwendet werden.
  • Das Speichersystem 100 von 1 weist eine Steuerung 102, einen nichtflüchtigen Speicher 104 zum Speichern von Daten und einen lokalen Speicher (z. B. DRAM/ReRAM/MRAM) 106 auf. In einer Ausführungsform stellt die Speichersteuerung 102 Zugriff auf Speicherzellen in einem Kreuzpunktarray im lokalen Speicher 106 bereit. Zum Beispiel kann die Steuerung 102 den Zugriff in einem Kreuzpunktarray von MRAM-Zellen im lokalen Speicher 106 bereitstellen. Die Kombination der Speichersteuerung 102 und des lokalen Speichers 106 kann hierin als ein Speichersystem bezeichnet werden. Die Speichersteuerung 102 weist eine Front-End-ProzessorSchaltung (FEP-Schaltung) 110 und eine oder mehrere Back-End-Prozessor-Schaltungen (BEP-Schaltung) 112 auf. In einer Ausführungsform ist die FEP-Schaltung 110 auf einem ASIC implementiert. In einer Ausführungsform ist jede BEP-Schaltung 112 auf einem separaten ASIC implementiert. In anderen Ausführungsformen kann eine einheitliche ASIC-Steuerung sowohl die Front-End- als auch die Back-End-Funktionen kombinieren. Die ASICs für jede der BEP-Schaltungen 112 und die FEP-Schaltung 110 sind auf dem gleichen Halbleiter so implementiert, dass die Speichersteuerung 102 als ein System auf einem Chip („SoC“) hergestellt wird. Die FEP-Schaltung 110 und die BEP-Schaltung 112 schließen beide ihre eigenen Prozessoren ein. In einer Ausführungsform arbeiten die FEP-Schaltung 110 und die BEP-Schaltung 112 als Master-Slave-Konfiguration, wobei die FEP-Schaltung 110 der Master ist und jede BEP-Schaltung 112 ein Slave ist. Beispielsweise implementiert die FEP-Schaltung 110 eine Flash-Übersetzungsschicht (FTL) oder eine Medienverwaltungsschicht (MML), die eine Speicherverwaltung (z. B. Speicherbereinigung, Abnutzungsnivellierung usw.), eine Übersetzung von logischen zu physikalischen Adressen, eine Kommunikation mit dem Host, eine Verwaltung von DRAM (lokaler flüchtiger Speicher) und eine Verwaltung des Gesamtbetriebs der SSD (oder eines anderen nichtflüchtigen Speichersystems) durchführt. Die BEP-Schaltung 112 verwaltet Speichervorgänge in den Speicherpaketen/dem Speicherchip auf Anforderung der FEP-Schaltung 110. Zum Beispiel kann die BEP-Schaltung 112 die Lese -, Lösch- und Programmiervorgänge ausführen. Zusätzlich kann die BEP-Schaltung 112 eine Pufferverwaltung durchführen, spezifische Spannungspegel einstellen, die von der FEP-Schaltung 110 benötigt werden, eine Fehlerkorrektur (ECC) durchführen, die Toggle-Modus-Schnittstellen zu den Speicherpaketen steuern usw. In einer Ausführungsform ist jede BEP-Schaltung 112 für ihren eigenen Satz von Speicherpaketen verantwortlich.
  • In einer Ausführungsform weist der nichtflüchtige Speicher 104 eine Vielzahl von Speicherpaketen auf. Jedes Speicherpaket schließt einen oder mehrere Speicherchips ein. Daher ist die Speichersteuerung 102 mit einem oder mehreren nichtflüchtigen Speicherchips verbunden. In einer Ausführungsformen kann das Speicherpaket Speichertypen einschließen, wie Speicherklassenspeicher (SCM), die auf resistivem Direktzugriffsspeicher (wie ReRAM, MRAM, FeRAM oder RRAM) oder einem Phasenwechselspeicher (PCM) basieren. In einer Ausführungsform stellt die Speichersteuerung 102 Zugriff auf Speicherzellen in einem Kreuzpunktarray in einem Speicherpaket 104 bereit.
  • Die Speichersteuerung 102 kommuniziert mit dem Hostsystem 120 über eine Schnittstelle 130, die ein Protokoll implementiert, wie beispielsweise Compute Express Link (CXL). Für die Zusammenarbeit mit dem Speichersystem 100 schließt das Hostsystem 120 einen Hostprozessor 122, einen Hostspeicher 124 und eine PCIe-Schnittstelle 126 ein, die entlang dem Bus 128 angeschlossen ist. Der Hostspeicher 124 ist der physikalische Speicher des Hosts und kann ein DRAM, SRAM, MRAM, ein nichtflüchtiger Speicher oder ein anderer Speichertyp sein. Host 120 ist extern und getrennt von dem Speichersystem 100. In einer Ausführungsform ist das Speichersystem 100 in dem Hostsystem 120 eingebettet. Die Kombination des Hostprozessors 122 und des Hostspeichers 124 kann hierin als ein Speichersystem bezeichnet werden.
  • 2 ist ein Blockdiagramm einer Ausführungsform der FEP-Schaltung 110. 2 zeigt eine PCIe-Schnittstelle 150 zum Kommunizieren mit dem Hostsystem 120 und einen Hostprozessor 152 in Kommunikation mit dieser PCIe-Schnittstelle. Der Hostprozessor 152 kann jeder in der Technik bekannte Prozessortyp sein, der für die Implementierung geeignet ist. Der Hostprozessor 152 kommuniziert mit einem Network-On-Chip (NOC) 154. Ein NOC ist ein Kommunikationssubsystem auf einer integrierten Schaltung, in der Regel zwischen Kernen in einem SoC. NOCs können synchrone und asynchrone Taktdomänen umspannen oder eine ungetaktete asynchrone Logik verwenden. Die NOC-Technologie wendet Netzwerktheorie und -verfahren auf On-Chip-Kommunikationen an und liefert beträchtliche Verbesserungen gegenüber herkömmlichen Bus- und Crossbar-Verbindungen. NOC verbessert die Skalierbarkeit von SoCs und die Leistungseffizienz komplexer SoCs im Vergleich zu anderen Designs. Die Drähte und die Verbindungen des NOC werden von vielen Signalen gemeinsam genutzt. Eine hohe Parallelität wird erreicht, da alle Verbindungen in dem NOC gleichzeitig an unterschiedlichen Datenpaketen arbeiten können. Daher stellt ein NOC, wenn die Komplexität integrierter Subsysteme wächst, eine verbesserte Leistung (wie Durchsatz) und Skalierbarkeit im Vergleich zu früheren Kommunikationsarchitekturen (z. B. dedizierten Punkt-zu-Punkt-Signaldrähten, gemeinsam genutzten Bussen oder segmentierten Bussen mit Brücken) bereit. Verbunden mit und in Kommunikation mit NOC 154 ist der Speicherprozessor 156, SRAM 160 und eine DRAM-Steuerung 162. Die DRAM-Steuerung 162 wird verwendet, um mit dem DRAM (z. B. DRAM 106 in 1) zu arbeiten und damit zu kommunizieren. SRAM 160 ist ein lokaler RAM-Speicher, der von dem Speicherprozessor 156 verwendet wird. In einer Ausführungsform ist eine MRAM-Steuerung vorhanden, um mit dem MRAM (z. B. MRAM 106 in 1) zu arbeiten und mit diesem zu kommunizieren. In einer Ausführungsform ist eine MRAM-Steuerung vorhanden, um mit dem ReRAM (z. B. ReRAM 106 in 1) zu arbeiten und mit diesem zu kommunizieren. Der Speicherprozessor 156 wird verwendet, um die FEP-Schaltung zu betreiben und die verschiedenen Speichervorgänge auszuführen. In Kommunikation mit dem NOC stehen auch zwei PCIe-Schnittstellen 164 und 166. In der Ausführungsform von 2 beinhaltet die SSD-Steuerung zwei BEP-Schaltungen 112; daher gibt es zwei PCIe-Schnittstellen 164/166. Jede PCIe-Schnittstelle kommuniziert mit einer der BEP-Schaltungen 112. In anderen Ausführungsformen können mehr oder weniger als zwei BEP-Schaltungen 112 vorhanden sein; daher kann es mehr als zwei PCIe-Schnittstellen geben.
  • Die FEP-Schaltung 110 kann auch eine Medienverwaltungsschicht (MML) 158 einschließen, die eine Speicherverwaltung (z. B. Speicherbereinigung, Abnutzungsnivellierung, Lastausgleich usw.), eine Umwandlung von logischen zu physikalischen Adressen, eine Kommunikation mit dem Host, eine Verwaltung von DRAM (lokaler flüchtiger Speicher) und eine Verwaltung des Gesamtbetriebs der SSD oder eines anderen nichtflüchtigen Speichersystems durchführt. Die Medienverwaltungsschicht MML 158 kann als Teil der Speicherverwaltung integriert sein, die Speicherfehler behandeln und mit dem Host interagieren kann. Insbesondere kann MML ein Modul in der FEP-Schaltung 110 sein und für die Interna der Speicherverwaltung verantwortlich sein. Insbesondere kann die MML 158 einen Algorithmus in der Firmware der Speichervorrichtung einschließen, der Schreibvorgänge vom Host in Schreibvorgänge in die Speicherstruktur (z. B. 502 der 5A und 5B) eines Chips umwandelt. MML 158 kann erforderlich sein, weil: 1) der Speicher eine begrenzte Dauer haben kann; 2) die Speicherstruktur nur in Vielfachen von Seiten beschrieben werden kann; und/oder 3) die Speicherstruktur nicht beschrieben werden kann, falls sie nicht als Block gelöscht wird. Die MML 158 versteht diese potentiellen Einschränkungen der Speicherstruktur, die für den Host möglicherweise nicht sichtbar sind. Dementsprechend versucht die MML 158, die Schreibvorgänge vom Host in Schreibvorgänge in die Speicherstruktur zu übersetzen.
  • 3 ist ein Blockdiagramm einer Ausführungsform der BEP-Schaltung 112. 3 zeigt eine PCIe-Schnittstelle 200 zum Kommunizieren mit der FEP-Schaltung 110 (z. B. in Verbindung mit einer der PCIe-Schnittstellen 164 und 166 von 2). Die PCIe-Schnittstelle 200 ist zum Kommunizieren mit den zwei NOCs, 202 und 204. In einer Ausführungsform können die beiden NOCs in ein großes NOC kombiniert werden. Jeder NOC (202/204) ist über eine XOR-Engine (224/254) und eine ECC-Engine (226/256) mit dem SRAM (230/260), einem Puffer (232/262), einem Prozessor (220/250) und einer Datenpfadsteuerung (222/252) verbunden. Die ECC-Maschinen 226/256 werden verwendet, um eine Fehlerkorrektur durchzuführen, wie in der Technik bekannt ist. Die XOR-Maschinen 224/254 werden zum XOR der Daten verwendet, sodass Daten auf eine Art und Weise kombiniert und gespeichert werden können, die im Falle eines Programmierfehlers wiederhergestellt werden können. Die Datenpfadsteuerung 222 ist mit einem Schnittstellenmodul verbunden, um über vier Kanäle mit Speicherpaketen zu kommunizieren. Somit ist der obere NOC 202 einer Schnittstelle 228 für vier Kanäle zur Kommunikation mit Speicherpaketen zugeordnet, und der untere NOC 204 ist einer Schnittstelle 258 für vier zusätzliche Kanäle zur Kommunikation mit Speicherpaketen zugeordnet. Jede Schnittstelle 228/258 enthält vier Toggle-Mode-Schnittstellen (TM-Schnittstelle), vier Puffer und vier Scheduler. Für jeden Kanal gibt es einen Scheduler, einen Puffer und eine TM-Schnittstelle. Der Prozessor kann irgendein Standardprozessor sein, der in der Technik bekannt ist. Die Datenpfadsteuerungen 222/252 können ein Prozessor, ein FPGA, ein Mikroprozessor oder eine andere Art von Steuerung sein. Die XOR-Engines 224/254 und ECC-Engines 226/256 sind dedizierte HardwareSchaltungen, bekannt als Hardware-Beschleuniger. In anderen Ausführungsformen können die XOR-Engines 224/254 und ECC-Engines 226/256 in Software implementiert sein. Die Scheduler, Puffer und TM-Schnittstellen sind Hardwareschaltungen.
  • 4 ist ein Blockdiagramm einer Ausführungsform eines Speicherpakets 104, das eine Mehrzahl von Speicherchips 292 beinhaltet, die mit einem Speicherbus 294 (Datenleitungen und Chipaktivierungsleitungen) verbunden sind. Der Speicherbus 294 ist mit einer Toggle-Mode-Schnittstelle 296 zur Kommunikation mit der TM-Schnittstelle einer BEP-Schaltung 112 (siehe z. B. 3) verbunden. In einigen Ausführungsformen kann das Speicherpaket eine kleine Steuerung einschließen, die mit dem Speicherbus und der TM-Schnittstelle verbunden ist. Das Speicherpaket kann einen oder mehrere Speicherchips aufweisen. In einer Ausführungsform schließt jedes Speicherpaket acht oder 16 Speicherchips ein; andere Anzahlen von Speicherchips können jedoch ebenfalls implementiert werden. Die hierin beschriebene Technologie ist nicht auf eine spezifische Anzahl von Speicherchips beschränkt.
  • 5A ist ein Blockdiagramm, das ein Beispiel für einen Speicherchip 292 darstellt, der die hierin beschriebene Technologie implementieren kann. Der Speicherchip 292 schließt ein Speicherarray 502 ein, das jede der im Folgenden beschriebenen Speicherzellen einschließen kann. Die Array-Anschlussleitungen des Speicherarrays 502 schließen die verschiedenen Schichten von Wortleitungen, die als Zeilen organisiert sind, und die verschiedenen Schichten von Bitleitungen, die als Spalten organisiert sind, ein. Jedoch können aber auch andere Orientierungen umgesetzt werden. Der Speicherchip 292 schließt eine Zeilensteuerschaltung 520 ein, deren Ausgänge 508 mit jeweiligen Wortleitungen des Speicherarrays 502 verbunden sind. Die Zeilensteuerschaltung 520 empfängt eine Gruppe von M Zeilenadresssignalen und ein oder mehrere verschiedene Steuersignale von der Systemsteuerlogikschaltung 560 und kann üblicherweise Schaltungen wie Zeilendecoder 522, Array-Anschluss-Treiber 524 und Blockauswahlschaltungen 526 für sowohl Lese- als auch Schreibvorgänge einschließen. Die Zeilensteuerschaltung 520 kann auch eine Lese-/Schreibschaltung einschließen. In einer Ausführungsform weist die Zeilensteuerschaltung 520 Leseverstärker 528 auf, die jeweils Schaltungen zum Erfassen eines Zustands (z. B. Spannung) einer Wortleitung des Speicherarrays 502 enthalten. In einer Ausführungsform wird durch Erfassen einer Wortleitungsspannung ein Zustand einer Speicherzelle in einem Kreuzpunktarray bestimmt. Der Speicherchip 292 schließt außerdem eine Spaltensteuerschaltung 510 ein, deren Ein-/Ausgänge 506 mit jeweiligen Bitleitungen des Speicherarrays 502 verbunden sind. Obwohl nur ein einziger Block für das Array 502 gezeigt ist, kann ein Speicherchip mehrere Arrays oder „Kacheln“ einschließen, auf die einzeln zugegriffen werden kann. Die Spaltensteuerschaltung 510 empfängt eine Gruppe von N Spaltenadresssignalen und eines oder mehrere verschiedene Steuersignale von der Systemsteuerlogik 560 und kann üblicherweise Schaltungen wie Spaltendecoder 512, Array-Anschluss-Empfänger oder -Treiber 514, Blockauswahlschaltungen 516 sowie Lese-/Schreibschaltungen und E/A-Multiplexer einschließen.
  • Die Systemsteuerlogik 560 empfängt Daten und Befehle von einem Hostsystem und stellt dem Hostsystem Ausgabedaten und einen Status bereit. In anderen Ausführungsformen empfängt die Systemsteuerlogik 560 Daten und Befehle von einer separaten Steuerschaltung und stellt dieser Steuerschaltung Ausgabedaten bereit, wobei die Steuerschaltung mit dem Hostsystem kommuniziert. In einigen Ausführungsformen kann die Systemsteuerlogik 560 eine Zustandsmaschine 562 einschließen, welche die Steuerung von Speichervorgängen auf Chip-Ebene bereitstellt. In einer Ausführungsform ist die Zustandsmaschine 562 durch Software programmierbar. In anderen Ausführungsformen verwendet die Zustandsmaschine 562 keine Software und ist vollständig in die Hardware (z. B. elektrischen Schaltungen) implementiert. In einer anderen Ausführungsform wird die Zustandsmaschine 562 durch einen Mikrocontroller oder Mikroprozessor ersetzt. Die Systemsteuerlogik 560 kann auch ein Leistungssteuermodul 564 einschließen, das die Leistung und Spannungen steuert, die den Zeilen und Spalten des Speichers 502 während der Speichervorgänge zugeführt werden, und kann Ladungspumpen und eine Regelschaltung zum Erzeugen von Regelspannungen einschließen. Die Systemsteuerlogik 560 schließt einen Speicher 566 ein, in dem Parameter für den Betrieb des Speicherarrays 502 gespeichert werden können.
  • Befehle und Daten werden zwischen der Speichersteuerung 102 und dem Speicherchip 292 über die Speichersteuerungsschnittstelle 568 (auch als „Kommunikationsschnittstelle“ bezeichnet) übertragen. Die Speichersteuerungsschnittstelle 568 ist eine elektrische Schnittstelle zur Kommunikation mit der Speichersteuerung 102. Beispiele für die Speichersteuerungsschnittstelle 568 schließen eine Toggle-Modus-Schnittstelle ein. Es können auch andere E/A-Schnittstellen verwendet werden. Zum Beispiel kann Speichersteuerungsschnittstelle 568 eine Toggle-Modus-Schnittstelle implementieren, die mit den Toggle-Modus-Schnittstellen der Speicherschnittstellen 228/258 für Speichersteuerung 102 verbunden ist. In einer Ausführungsform schließt die Speichersteuerungsschnittstelle 568 einen Satz von Eingangs- und/oder Ausgangs-Pins (E/A-Pins) ein, die mit den Leitungen 102 verbunden sind. In einer anderen Ausführungsform unterstützt die Schnittstelle den JEDEC-Standard DDRn oder LPDDRn, z. B. DDR5 oder LPDDR5, oder eine Untergruppe davon mit kleinerer Seite und/oder entspannterem Timing.
  • In einigen Ausführungsformen können alle Elemente des Speicherchips 292, einschließlich der Systemsteuerlogik 560, als Teil eines einzelnen Chips ausgebildet sein. In anderen Ausführungsformen können ein Teil der oder die gesamte Systemsteuerlogik 560 auf einem anderen Chip ausgebildet sein.
  • In einer Ausführungsform weist die Speicherstruktur 502 ein dreidimensionales Array von nichtflüchtigen Speicherzellen auf, in denen mehrere Speicherebenen über einem einzigen Substrat, wie etwa einem Wafer, ausgebildet sind. Die Speicherstruktur kann jede Art von nichtflüchtigem Speicher aufweisen, der monolithisch in einer oder mehreren physischen Ebenen von Speicherzellen ausgebildet ist, die einen aktiven Bereich aufweisen, der über einem Silizium- (oder anderen Typ von) Substrat angeordnet ist. In einer anderen Ausführungsform weist die Speicherstruktur 502 ein zweidimensionales Speicherarray von nichtflüchtigen Speicherzellen auf.
  • Der genaue Typ der Speicherarray-Architektur oder der Speicherzelle, die in der Speicherstruktur 502 eingeschlossen ist, ist nicht auf die vorstehenden Beispiele beschränkt. Viele unterschiedliche Arten von Speicher-Array-Architekturen oder Speichertechnologien können verwendet werden, um die Speicherstruktur 326 zu bilden. Es ist keine spezielle nichtflüchtige Speichertechnologie für die Zwecke der neuen beanspruchten Ausführungsformen, die hierin vorgeschlagen werden, erforderlich. Andere Beispiele geeigneter Technologien für Speicherzellen der Speicherstruktur 502 schließen ReRAM-Speicher (resistive Direktzugriffsspeicher), magnetoresistive Speicher (z. B. MRAM, Spin-Transfer-Torque-MRAM, Spin-Orbit-Torque-MRAM), FeRAM, Phasenwechselspeicher (z. B. PCM), und dergleichen ein. Beispiele geeigneter Technologien für die Speicherzellen-Architekturen der Speicherstruktur 502 schließen zweidimensionale Arrays, dreidimensionale Arrays, Kreuzpunktarrays, gestapelte zweidimensionale Arrays, vertikale Bitleitungsarrays und dergleichen ein.
  • Ein Beispiel für einen ReRAM-Kreuzpunktspeicher schließt reversible Widerstandsschaltelemente ein, die in Kreuzpunktarrays angeordnet sind, auf die über X-Leitungen und Y-Leitungen (z. B. Wortleitungen und Bitleitungen) zugegriffen wird. In einer anderen Ausführungsform können die Speicherzellen leitfähige Brückenspeicherelemente einschließen. Ein leitfähiges Brückenspeicherelement kann auch als programmierbare Metallisierungszelle bezeichnet werden. Ein leitfähiges Brückenspeicherelement kann als ein Zustandsänderungselement basierend auf der physikalischen Verlagerung von Ionen innerhalb eines Festelektrolyten verwendet werden. In einigen Fällen kann ein leitfähiges Brückenspeicherelement zwei feste Metallelektroden einschließen, eine relativ inerte (z. B. Wolfram) und die andere elektrochemisch aktive (z. B. Silber oder Kupfer), mit einer dünnen Folie des Festelektrolyten zwischen den beiden Elektroden. Mit steigender Temperatur steigt auch die Mobilität der Ionen, was bewirkt, dass die Programmierschwelle für die leitfähige Brückenspeicherzelle abnimmt. Somit kann das leitfähige Brückenspeicherelement einen weiten Bereich von Programmierschwellen als Funktion der Temperatur aufweisen.
  • Magnetoresistiver Direktzugriffsspeicher (MRAM) speichert Daten mit Hilfe von magnetischen Speicherelementen. Die Elemente sind aus zwei durch eine dünne Isolierschicht getrennte ferromagnetischen Schichten gebildet, von denen jede eine Magnetisierung halten kann. Bei einem feldgesteuerten MRAM ist eine der beiden Schichten ein Permanentmagnet, der auf eine bestimmte Polarität eingestellt ist; die Magnetisierung der anderen Schicht kann so geändert werden, dass sie der eines externen Felds entspricht, um Speicher zu speichern. Andere Arten von MRAM-Zellen sind möglich. Eine Speichervorrichtung kann aus einem Gitter von MRAM-Zellen aufgebaut sein. Bei einer Ausführungsform zum Programmieren liegt jede Speicherzelle zwischen einem Paar von Schreibleitungen, die in rechten Winkeln zueinander parallel zu der Zelle angeordnet sind, eine über und eine unter der Zelle. Wenn durch manche MRAM-Zellen Strom fließt, wird ein Induktionsmagnetfeld erzeugt. MRAM-basierte Speicherausführungsformen werden nachstehend ausführlicher erörtert.
  • Phasenänderungsspeicher (PCM) nutzen das einzigartige Verhalten von Chalkogenidglas aus. Eine Ausführungsform verwendet ein GeTe-Sb2Te3-Übergitter, um nichtthermische Phasenänderungen zu erreichen, indem einfach der Koordinationszustand der Germaniumatome mit einem Laserimpuls (oder Lichtimpuls von einer anderen Quelle) geändert wird. Die Speicherzellen werden durch Stromimpulse programmiert, welche die Koordination des PCM-Materials verändern oder es zwischen amorphem und kristallinem Zustand umschalten können. Es sei darauf hingewiesen, dass die Verwendung von „Impuls“ in diesem Dokument keinen Rechteckimpuls erfordert, sondern eine (kontinuierliche oder nicht kontinuierliche) Schwingung oder einen Stoß eines Schalls, Stroms, Spannungslichts oder einer anderen Welle einschließt. Der für den Schreibvorgang erzwungene Strom kann beispielsweise schnell auf einen Spitzenwert gefahren werden und dann mit beispielsweise einer EDGE-Rate von 500 ns linear heruntergefahren werden. Diese Spitzenstromstärke kann durch eine in Zonen aufgeteilte Spannungskonformität begrenzt sein, die durch die Position der Speicherzelle entlang der Wortleitung oder der Bitleitung variiert.
  • Der Durchschnittsfachmann wird erkennen, dass die hierin beschriebene Technologie nicht auf eine einzige spezifische Speicherstruktur, Speicherkonstruktion oder Materialzusammensetzung beschränkt ist, sondern viele relevante Speicherstrukturen gemäß dem Geist und Umfang der Technologie, wie hierin beschrieben und wie einem Fachmann bekannt, abdeckt.
  • Die Elemente von 5A lassen sich in zwei Teile gruppieren: die Speicherstruktur 502 und die peripheren Schaltungen einschließlich aller anderen Elemente. Eine wichtige Eigenschaft einer Speicherschaltung ist ihre Kapazität, die durch Vergrößerung der Fläche des Speicherchips 292, die der Speicherstruktur 502 zugewiesen ist, erhöht werden kann; dies reduziert jedoch die für die periphere Schaltung verfügbare Fläche auf dem Speicherchip. Dies kann recht erhebliche Einschränkungen für diese peripheren Elemente bedeuten. Zum Beispiel kann die Notwendigkeit, Leseverstärkerschaltungen in die verfügbare Fläche einzupassen, eine erhebliche Einschränkung für Leseverstärker-Designarchitekturen darstellen. In Bezug auf die Systemsteuerlogik 560 kann eine reduzierte Verfügbarkeit von Fläche die verfügbaren Funktionalitäten einschränken, die auf dem Chip implementiert werden können. Folglich besteht ein grundlegender Kompromiss beim Entwurf eines Speicherchips 292 darin, wie viel Fläche der Speicherstruktur 502 und wie viel Fläche der Peripherieschaltung gewidmet werden soll. Diese Kompromisse können zu mehr IR-Abfall führen, wenn größere x-y-Arrays von Speichern zwischen Treiberschaltungen auf der Wortleitung und der Bitleitung verwendet werden, was wiederum größere Vorteile durch die Verwendung von Spannungsbegrenzungen und die Zoneneinteilung der Spannungskonformität durch Speicherzellenposition entlang der Wortleitung und der Bitleitung erzeugt.
  • Ein weiterer Bereich, in dem die Speicherstruktur 502 und die periphere Schaltung oft im Widerspruch stehen, ist die an der Bildung dieser Bereiche beteiligte Verarbeitung, da diese Bereiche oftmals unterschiedliche Verarbeitungstechnologien und den Kompromiss beinhalten, unterschiedliche Technologien auf einem einzigen Chip aufzuweisen. Zum Beispiel verwenden Elemente wie Leseverstärkerschaltungen, Ladungspumpen, Logikelemente in einer Zustandsmaschine und andere periphere Schaltungen in der Systemsteuerlogik 560 oft PMOS-Vorrichtungen. In einigen Fällen basiert die Speicherstruktur auf CMOS-Vorrichtungen. Verarbeitungsvorgänge zum Herstellen eines CMOS-Chips werden sich in vielen Gesichtspunkten von den Verarbeitungsvorgängen unterscheiden, die für NMOS-Technologien optimiert sind.
  • Um diese Einschränkungen zu verbessern, können die nachstehend beschriebenen Ausführungsformen die Elemente von 5A auf separat gebildete Chips aufteilen, die dann miteinander verbunden werden. 5B stellt eine integrierte Speicheranordnung 570 mit einem Speicherstrukturchip 580 und einem Steuerchip 590 dar. Die Speicherstruktur 502 wird auf dem Speicherstrukturchip 580 gebildet und einige oder alle der peripheren Schaltungen, einschließlich einer oder mehrerer Steuerschaltungen, sind auf dem Steuerchip 590 gebildet. Zum Beispiel kann ein Speicherstrukturchip 580 nur aus den Speicherelementen gebildet sein, wie dem Array von Speicherzellen eines MRAM-Speichers, eines PCM-Speichers, eines ReRAM-Speichers oder eines anderen Speichertyps. Einige oder alle peripheren der Schaltungen, sogar einschließlich Elementen wie Decoder und Leseverstärker, können dann auf den Steuerchip verlegt werden. Dadurch kann jeder der Halbleiterchips individuell entsprechend seiner Technologie optimiert werden. Dies ermöglicht mehr Platz für die peripheren Elemente, die nun zusätzliche Fähigkeiten aufnehmen können, die nicht ohne weiteres aufgenommen werden könnten, wenn sie auf die Ränder desselben Chips beschränkt wären, der das Speicherzellenarray enthält. Die zwei Chips können dann zusammen in eine gebondete integrierte Multi-Chip-Speicheranordnung gebondet werden, wobei das Array auf dem einen Chip mit den peripheren Elementen auf dem anderen Chip verbunden ist. Obwohl im Folgenden der Fokus auf einer integrierten Speicheranordnung aus einem Speicherchip und einem Steuerchip liegt, können andere Ausführungsformen zusätzliche Chips verwenden, wie zwei Speicherchips und einen Steuerchip.
  • Wie bei 502 von 5A kann der Speicherchip 580 in 5B mehrere unabhängig zugreifbare Arrays oder „Kacheln“ einschließen. Die Systemsteuerlogik 560, die Zeilensteuerschaltung 520 und die Spaltensteuerschaltung 510 befinden sich im Steuerchip 590. In einigen Ausführungsformen befinden sich die gesamte oder ein Teil der Spaltensteuerschaltung 510 und die gesamte oder ein Teil der Zeilensteuerschaltung 520 auf dem Speicherstrukturchip 580. In einigen Ausführungsformen befindet sich ein Teil der Schaltung in der Systemsteuerlogik 560 auf dem Speicherstrukturchip 580.
  • 5B zeigt die Spaltensteuerschaltung 510 auf dem Steuerchip 590, die über elektrische Pfade 592 mit der Speicherstruktur 502 auf dem Speicherstrukturchip 580 gekoppelt ist. Zum Beispiel können die elektrischen Pfade 592 eine elektrische Verbindung zwischen dem Spaltendecoder 512, der Treiberschaltung 514 und der Blockauswahl 516 und den Bitleitungen der Speicherstruktur 502 bereitstellen. Die elektrischen Pfade können sich von der Spaltensteuerschaltung 510 im Steuerchip 590 durch Pads auf dem Steuerchip 590 erstrecken, die mit entsprechenden Pads des Speicherstrukturchips 580 verbunden sind, die mit Bitleitungen der Speicherstruktur 502 verbunden sind. Jede Bitleitung der Speicherstruktur 502 kann einen entsprechenden elektrischen Pfad in den elektrischen Pfaden 592 aufweisen, einschließlich eines Paares gebondeter Pads, das mit der Spaltensteuerschaltung 510 verbunden ist. In ähnlicher Art und Weise ist die Zeilensteuerschaltung 520, einschließlich des Zeilendecoders 522, der Array-Treiber 524 der Blockauswahl 526 und der Leseverstärker 528, über elektrische Pfade 594 mit der Speicherstruktur 502 gekoppelt. Jeder der elektrischen Pfade 594 kann beispielsweise einer Wortleitung entsprechen. Zusätzliche elektrische Pfade können auch zwischen Steuerchip 590 und Speicherchip 580 bereitgestellt werden.
  • Für die Zwecke dieses Dokuments kann der Ausdruck „Steuerschaltung“ eines oder mehrere von Steuerung 102, Systemsteuerlogik 560, Spaltensteuerschaltung 510, Zeilensteuerschaltung 520, einen Mikrocontroller, eine Zustandsmaschine, einen Hostprozessor 122 und/oder andere Steuerschaltungen oder andere analoge Schaltungen einschließen, die zur Steuerung eines nichtflüchtigen Speichers verwendet werden. Die Steuerschaltung kann nur Hardware oder eine Kombination aus Hardware und Software (einschließlich Firmware) einschließen. Zum Beispiel ist eine Steuerung, die durch Firmware programmiert ist, um die hierin beschriebenen Funktionen auszuführen, ein Beispiel einer Steuerschaltung. Eine Steuerschaltung kann einen Prozessor, FGA, ASIC, eine integrierte Schaltung oder eine andere Art von Schaltung einschließen. Diese Steuerschaltung kann Treiber einschließen, wie die direkte Ansteuerung über die Verbindung eines Knotens durch voll eingeschaltete Transistoren (Gate zur Stromversorgung), die auf eine feste Spannung wie eine Stromversorgung ansteuern. Diese Steuerschaltung kann einen Stromquellentreiber einschließen, bei dem ein Transistor im Pfad teilweise eingeschaltet ist und von einem Stromspiegel gesteuert wird, um Strom auf einen festen Wert zu begrenzen, wie einen Lesestrom oder einen Strom in Vorwärts- oder Rückwärtsrichtung beim Schreiben.
  • Für die Zwecke dieses Dokuments kann der Begriff „Einrichtung“ eines oder mehrere von Hostsystem 120, der Kombination von Hostprozessor 122 und Hostspeicher 124, Speichersystem 100, Speichersteuerung 102, der Kombination von Speichersteuerung 102 und lokalem Speicher 106, Speicherpaket 104, integrierter Speicheranordnung 570 und/oder Steuerchips 590 einschließen, ist aber nicht darauf beschränkt.
  • In der folgenden Erörterung wird das Speicherarray 502 der 5A und 5B im Zusammenhang mit einer Kreuzpunktarchitektur erörtert. In einer Kreuzungspunkt-Architektur verläuft ein erster Satz von leitenden Leitungen oder Drähten, wie beispielsweise Wortleitungen, in einer ersten Richtung relativ zu dem darunter liegenden Substrat und ein zweiter Satz von leitenden Leitungen oder Drähten, wie beispielsweise Bitleitungen, in einer zweiten Richtung relativ zu dem darunter liegenden Substrat. Die Speicherzellen befinden sich an der Kreuzung der Wortleitungen und Bitleitungen. Die Speicherzellen an diesen Kreuzungspunkten können gemäß einer beliebigen einer Anzahl von Technologien gebildet werden, einschließlich der vorstehend beschriebenen. Die folgende Erörterung konzentriert sich hauptsächlich auf Ausführungsformen, die auf einer Kreuzpunktarchitektur unter Verwendung von MRAM-Speicherzellen basieren, wobei jede in Reihe mit einem Selektor wie dem ovonischen Schwellenwertschalter (OTS) geschaltet ist, um ein auswählbares Speicherbit aufzuweisen.
  • In einigen Ausführungsformen gibt es mehr als einen Steuerchip 590 und mehr als einen Speicherstrukturchip 580 in einer integrierten Speicheranordnung 570. In einigen Ausführungsformen schließt die integrierte Speicheranordnung 570 einen Stapel aus mehreren Steuerchips 590 und mehreren Speicherstrukturchips 580 ein. 6A stellt eine Seitenansicht einer Ausführungsform einer integrierten Speicheranordnung 570 dar, die auf einem Substrat 602 gestapelt ist (z. B. ein Stapel, der Steuerchips 590 und Speicherstrukturchips 580 aufweist). Die integrierte Speicheranordnung 570 weist drei Steuerchips 590 und drei Speicherstrukturchips 580 auf. In einigen Ausführungsformen gibt es mehr als drei Speicherstrukturchips 580 und mehr als drei Steuerchips 590.
  • Jeder Steuerchip 590 ist mit einem der Speicherstrukturchips 580 verbunden (z. B. gebondet). Der Steuerchip 590 weist eine Anzahl von Bondpads 674 auf einer Hauptfläche des Steuerchips 590 auf. Jeder Speicherstrukturchip 580 weist eine Anzahl von Bondpads 670 auf einer Hauptfläche des Speicherstrukturchips 580 auf. Es ist zu beachten, dass es Bondpad-Paare 670/674 gibt. Bei einer Ausführungsform entspricht das Muster der Bondpads 670 dem Muster der Bondpads 674. In einigen Ausführungsformen sind die Bondpads 670 bzw. 674 Flip-Chip-Bondpads. Somit koppeln die Bondpads 670, 674 den Speicherchip 580 elektrisch und physisch mit dem Steuerchip 590. Außerdem ermöglichen die Bondpads 670, 674 eine interne Signalübertragung zwischen dem Speicherchip 580 und dem Steuerchip 590. Somit sind der Speicherchip 580 und der Steuerchip 590 mit Bondpads miteinander gebondet.
  • Die Bondpads 670, 674 können zum Beispiel aus Kupfer, Aluminium und Legierungen davon gebildet sein. Zwischen den Bondpads 670, 674 und den Hauptflächen kann sich eine Auskleidung 648 befinden. Die Auskleidung kann beispielsweise aus einem Titan-/Titannitrid-Stapel gebildet sein. Die Bondpads 670, 674 und die Auskleidung können durch Aufdampfen und/oder Plattieren aufgebracht sein. Die Bondpads und die Auskleidungen zusammen können eine Dicke von 720 nm aufweisen, obwohl diese Dicke in weiteren Ausführungsformen größer oder kleiner sein kann.
  • Die Bondpads ermöglichen eine interne Signalübertragung. Mit „interner Signalübertragung“ ist hierin die Signalübertragung zwischen dem Steuerchip 590 und dem Speicherchip 580 gemeint. Die interne Signalübertragung ermöglicht es der Schaltung auf dem Steuerchip 590, die Speichervorgänge im Speicherchip 580 zu steuern. Daher können die Bondpads 670, 674 zur Speichervorgang-Signalübertragung verwendet werden. Hierin bezieht sich „Speichervorgang-Signalübertragung“ auf alle Signale, die auf einen Speichervorgang in einem Speicherchip 580 Bezug nehmen. Eine Speichervorgang-Signalübertragung könnte das Bereitstellen einer Spannung, das Bereitstellen eines Stroms, das Empfangen einer Spannung, das Empfangen eines Stroms, das Abtasten einer Spannung und/oder das Abtasten eines Stroms einschließen, ist aber nicht darauf beschränkt.
  • Es kann viel mehr Bondpads geben als in 6A dargestellt. Ein Freiraum zwischen zwei Chips 580, 590, die zusammengebondet sind, ist mit einer festen Schicht 648 gefüllt, die aus Epoxid oder einem anderen Harz oder Polymer gebildet sein kann. Diese feste Schicht 648 schützt die elektrischen Verbindungen zwischen den Chips 580, 590 und befestigt die Chips weiter aneinander. Verschiedene Materialien können als feste Schicht 648 verwendet werden, doch in Ausführungsformen kann es sich um Hysol-Epoxidharz von Henkel Corp. mit Niederlassungen in Kalifornien, USA, handeln.
  • Die integrierte Speicheranordnung 570 kann zum Beispiel mit einem gestuften Versatz gestapelt werden, wobei die Bondpads auf jeder Ebene unbedeckt und von oben zugänglich bleiben. Drahtbonds 606, die mit den Bondpads gebondet sind, verbinden den Steuerchip 590 mit dem Substrat 602. Eine Anzahl derartiger Drahtbonds kann über die Breite jedes Steuerchips 590 (d. h. in die Seite von 6A hinein) gebildet werden.
  • Eine Speicherstrukturchip-Siliziumdurchkontaktierung (TSV) 612 kann verwendet werden, um Signale durch einen Speicherstrukturchip 580 zu leiten. Eine Steuerchip-Siliziumdurchkontaktierung (TSV) 614 kann verwendet werden, um Signale durch einen Steuerchip 590 zu leiten. Die TSV 612, 614 können vor, während oder nach Bilden der integrierten Schaltungen in den Halbleiterchips 580, 590 gebildet werden. Die TSV können durch Ätzen von Löchern durch die Wafer gebildet werden. Die Löcher können dann mit einer Barriere gegen Metalldiffusion ausgekleidet werden. Die Sperrschicht kann wiederum mit einer Impfschicht ausgekleidet sein, und die Impfschicht kann mit einem elektrischen Leiter wie Kupfer beschichtet sein, obwohl andere geeignete Materialien wie Aluminium, Zinn, Nickel, Gold, dotiertes Polysilicium und Legierungen oder Kombinationen davon verwendet werden können.
  • Lötkugeln 608 können optional an Kontaktpads 610 auf einer unteren Oberfläche des Substrats 602 befestigt werden. Lötkugeln 608 können verwendet werden, um die integrierte Speicheranordnung 570 elektrisch und mechanisch mit einer Hostvorrichtung, wie einer Leiterplatte, zu koppeln. Lötkugeln 608 können weggelassen werden, wenn die integrierte Speicheranordnung 570 als LGA-Paket verwendet werden soll. Die Lötkugeln 608 können einen Teil der Schnittstelle zwischen der integrierten Speicheranordnung 570 und der Speichersteuerung 102 bilden.
  • 6B stellt eine Seitenansicht einer Ausführungsform einer integrierten Speicheranordnung 570 dar, die auf einem Substrat 602 gestapelt ist. Die integrierte Speicheranordnung 570 weist drei Steuerchips 590 und drei Speicherstrukturchips 580 auf. In einigen Ausführungsformen gibt es viel mehr als drei Speicherstrukturchips 580 und viel mehr als drei Steuerchips 590. In diesem Beispiel ist jeder Steuerchip 590 mit zumindest einem Speicherstrukturchip 580 gebondet. Optional kann ein Steuerchip 590 mit zwei Speicherstrukturchips 580 gebondet sein.
  • Einige der Bondpads 670, 674 sind dargestellt. Es kann viel mehr Bondpads geben. Ein Freiraum zwischen zwei Chips 580, 590, die zusammengebondet sind, ist mit einer festen Schicht 648 gefüllt, die aus Epoxid oder einem anderen Harz oder Polymer gebildet sein kann. Im Gegensatz zu dem Beispiel in 6A weist die integrierte Speicheranordnung 570 in 6B keinen gestuften Versatz auf. Eine Speicherstrukturchip-Siliziumdurchkontaktierung (TSV) 612 kann verwendet werden, um Signale durch einen Speicherstrukturchip 580 zu leiten. Eine Steuerchip-Siliziumdurchkontaktierung (TSV) 614 kann verwendet werden, um Signale durch einen Steuerchip 590 zu leiten.
  • Lötkugeln 608 können optional an Kontaktpads 610 auf einer unteren Oberfläche des Substrats 602 befestigt werden. Lötkugeln 608 können verwendet werden, um die integrierte Speicheranordnung 570 elektrisch und mechanisch mit einer Hostvorrichtung, wie einer Leiterplatte, zu koppeln. Lötkugeln 608 können weggelassen werden, wenn die integrierte Speicheranordnung 570 als LGA-Paket verwendet werden soll.
  • Wie oben kurz erörtert, können der Steuerchip 590 und der Speicherstrukturchip 580 miteinander gebondet sein. Bondpads auf jedem Chip 580, 590 können zum Bonden der beiden Chips miteinander verwendet werden. In einigen Ausführungsformen werden die Bondkontaktstellen in einem sogenannten Cu-zu-Cu-Bindungsprozess ohne Lötmittel oder anderes zugesetztes Material direkt miteinander verbunden. Bei einem Cu-zu-Cu-Bindungsprozess werden die Bondpads so gesteuert, dass sie sehr eben sind und in einer stark gesteuerten Umgebung gebildet werden, die weitgehend frei von Umgebungspartikeln ist, die sich sonst auf einem Bondpad absetzen und eine enge Bindung verhindern könnten. Unter solchen angemessen gesteuerten Bedingungen werden die Bondpads ausgerichtet und gegeneinandergepresst, um eine gegenseitige Bindung basierend auf der Oberflächenspannung zu bilden. Solche Bindungen können bei Raumtemperatur gebildet werden, obwohl auch Wärme angewendet werden kann. In Ausführungsformen unter Verwendung von Cu-Cu-Bonding können die Bondpads etwa 6 µm im Quadrat und mit einem Pitch von 6 µm zu 6 µm zueinander beabstandet sein. Obschon dieser Prozess hierin als Cu-zu-Cu-Bindung bezeichnet wird, kann dieser Begriff sogar dann gelten, wenn die Bondpads aus anderen Materialien als Cu gebildet sind.
  • Wenn die Fläche der Bondpads klein ist, kann es schwierig sein, die Halbleiterchips miteinander zu verbinden. Die Größe der, und der Abstand zwischen den, Bondpads können weiter verringert werden, indem eine Filmschicht auf den Oberflächen der Halbleiterchips einschließlich der Bondpads bereitgestellt wird. Die Filmschicht ist um die Bondpads herum bereitgestellt. Wenn die Chips zusammengebracht werden, können sich die Bondpads miteinander verbinden, und die Filmschichten auf den jeweiligen Chips können sich miteinander verbinden. Eine solche Bindungstechnik kann als Hybridbindung bezeichnet werden. Bei Ausführungsformen unter Verwendung von Hybrid-Verbindungen können die Bondpads etwa 6 µm im Quadrat und mit einem Abstand von 1 µm bis 6 µm zueinander beabstandet sein. Verbindungstechniken können verwendet werden, um Bondpads mit noch kleineren Größen und Pitches bereitzustellen.
  • Einige Ausführungsformen können einen Film auf der Oberfläche der Chips 580, 590 einschließen. Wenn anfänglich kein solcher Film bereitgestellt ist, kann ein Raum zwischen den Chips mit einem Epoxidharz oder einem anderen Harz oder Polymer unterfüllt werden. Das Unterfüllmaterial kann als Flüssigkeit aufgebracht werden, die dann zu einer festen Schicht aushärtet. Dieser Unterfüllungsschritt schützt die elektrischen Verbindungen zwischen den Chips 580, 590 und befestigt die Chips weiter aneinander. Verschiedene Materialien können als Unterfüllmaterial verwendet werden, aber in Ausführungsformen kann es sich um Hysol-Epoxidharz von Henkel Corp. handeln, die Niederlassungen in Kalifornien, USA, hat.
  • 7A stellt eine Ausführungsform eines Abschnitts eines Speicherarrays dar, das eine Kreuzpunktarchitektur in einer Schrägansicht bildet. Das Speicherarray 502 von 7A ist ein Beispiel einer Implementierung für das Speicherarray 502 in 5A oder 5B, wobei ein Speicherchip 292 oder Speicherstrukturchip 580 mehrere dieser ArrayStrukturen einschließen kann. Die Bitleitungen BL1-BL5 sind in einer ersten Richtung relativ zu einem darunterliegenden Substrat (nicht dargestellt) angeordnet (dargestellt als in die Seite hineinlaufend) und die Wortleitungen WL1-WL5 sind in einer zweiten Richtung senkrecht zu der ersten Richtung angeordnet. 7A ist ein Beispiel einer horizontalen Kreuzpunktstruktur, bei der sowohl die Wortleitungen WL1-WL5 als auch BL1-BL5 in einer horizontalen Richtung relativ zum Substrat verlaufen, während die Speicherzellen, von denen zwei mit 701 bezeichnet sind, so ausgerichtet sind, dass der Strom in vertikaler Richtung durch eine Speicherzelle fließt (wie durch Icell gezeigt). In einem Speicherarray mit zusätzlichen Schichten von Speicherzellen wie unten in Bezug auf 7D erörtert, gäbe es entsprechende zusätzliche Schichten von Bitleitungen und Wortleitungen.
  • Wie in 7A dargestellt, schließt das Speicherarray 502 eine Vielzahl von Speicherzellen 701 ein. Die Speicherzellen 701 können wiederbeschreibbare Speicherzellen einschließen, wie sie unter Verwendung von ReRAM, MRAM, PCM oder anderem Material mit einem programmierbaren Widerstand implementiert werden können. Die folgende Erörterung konzentriert sich auf MRAM-Speicherzellen, obwohl ein großer Teil der Erörterung allgemeiner angewendet werden kann. Der Strom in den Speicherzellen der ersten Speicherebene ist als nach oben fließend dargestellt, wie durch den Pfeil Icell angegeben, jedoch kann Strom in beide Richtungen fließen, wie nachfolgend näher erläutert wird.
  • 7B und 7C zeigen jeweils Seitenansichten und Draufsichten der Kreuzpunktstruktur in 7A. Die Seitenansicht von 7B zeigt einen unteren Draht oder eine Wortleitung WL1 und die oberen Drähte oder Bitleitungen BL1-BLn. Am Kreuzungspunkt zwischen jedem oberen und unteren Draht befindet sich eine MRAM-Speicherzelle 701, obwohl auch PCM, ReRAM, FeRAM oder andere Technologien verwendet werden können. 7C ist eine Draufsicht, welche die Kreuzpunktstruktur für M untere Drähte WL1-WLM und N obere Drähte BL1-BLN veranschaulicht. In einer binären Ausführungsform kann die MRAM-Zelle an jedem Kreuzungspunkt in einen von zwei Widerstandszuständen programmiert werden: High und Low. Detailliertere Ausführungsformen für eine MRAM-Speicherzellengestaltung und Techniken zu ihrer Programmierung sind nachstehend angegeben. In einigen Ausführungsformen sind Sätze dieser Drähte kontinuierlich als „Kachel“ angeordnet, und diese Kacheln können nebeneinander in der Wortleitungsrichtung (WL) und orthogonal in der Bitleitungsrichtung gepaart werden, um ein Modul zu erzeugen. Ein solches Modul kann aus 2 x 2 Kacheln bestehen, um eine Vier-Kachel-Kombination zu bilden, wobei die WL-Treiber zwischen den Kacheln „mittig angetrieben“ werden zwischen den Kacheln, wobei die WL kontinuierlich über den Treiber in der ungefähren Mitte der Leitung verläuft. In ähnlicher Weise können BL-Treiber zwischen dem Paar von Kacheln, die in der BL-Richtung gepaart sind, angeordnet sein, um mittig angetrieben zu werden, wobei der Treiber und sein Bereich zwischen einem Paar von Kacheln geteilt wird. Eine Ausführungsform eines Moduls mit vier Kacheln ist in 12B gezeigt, die nachstehend erörtert wird.
  • Das Kreuzpunktarray von 7A veranschaulicht eine Ausführungsform mit einer Schicht von Wortleitungen und Bitleitungen, wobei das MRAM oder andere Speicherzellen an der Schnittstelle der zwei Sätze von Leiterbahnen angeordnet sind. Um die Speicherdichte eines Speicherchips zu erhöhen, können mehrere Schichten solcher Speicherzellen und leitenden Leitungen gebildet werden. Ein Zwei-Schicht-Beispiel ist in 7D veranschaulicht.
  • 7D stellt eine Ausführungsform eines Abschnitts eines zweistufigen Speicherarrays dar, das in einer Schrägansicht eine Kreuzpunktarchitektur bildet. Wie in 7A zeigt 7D eine erste Schicht 718 von Speicherzellen 701 eines Arrays 502, die an den Kreuzungspunkten der ersten Schicht von Wortleitungen WL1,1-WL1,4 und Bitleitungen BL1-BL5 verbunden sind. Oberhalb der Bitleitungen BL1-BL5 und zwischen diesen Bitleitungen und einem zweiten Satz von Wortleitungen WL2,1-WL2,4 ist eine zweite Lage von Speicherzellen 720 gebildet. Obwohl 7D zwei Schichten 718 und 720 von Speicherzellen zeigt, kann die Struktur durch zusätzliche abwechselnde Schichten von Wortleitungen und Bitleitungen nach oben erweitert werden. Abhängig von der Ausführungsform können die Wortleitungen und Bitleitungen des Arrays von 7D für Lese- oder Programmiervorgänge vorgespannt werden, sodass Strom in jeder Schicht von der Wortleitungsschicht zur Bitleitungsschicht oder umgekehrt fließt. Die beiden Schichten können so strukturiert sein, dass der Strom für einen bestimmten Vorgang in jeder Schicht in die gleiche Richtung fließt oder dass der Strom in entgegengesetzte Richtungen fließt, durch die Treiberauswahl in die positive oder negative Richtung.
  • Die Verwendung einer Kreuzpunktarchitektur ermöglicht Arrays mit einer kleinen Grundfläche, und mehrere solcher Arrays können auf einem einzigen Chip gebildet werden. Die Speicherzellen, die an jedem Kreuzungspunkt ausgebildet sind, können Speicherzellen vom resistiven Typ sein, wobei Datenwerte als unterschiedliche Widerstandspegel codiert sind. Abhängig von der Ausführungsform können die Speicherzellen binär sein, entweder mit einem niederohmigen Zustand oder einem hochohmigen Zustand, oder Multilevel-Zellen (MLCs), die einen zusätzlichen Widerstand zwischen dem niederohmigen Zustand und dem hochohmigen Zustand aufweisen können. Die hier beschriebenen Kreuzpunktarrays können in dem Speicherchip 292 von 4, dem lokalen Speicher 106 in 1 und/oder dem Hostspeicher 124 in 1 verwendet werden. Speicherzellen vom resistiven Typ können gemäß vielen der oben genannten Technologien gebildet werden, wie ReRAM, PCM, FeRAM, oder MRAM. Die folgende Erörterung wird hauptsächlich im Zusammenhang mit Speicherarrays dargestellt, die eine Kreuzpunktarchitektur mit binärwertigen MRAM-Speicherzellen verwenden, obwohl ein großer Teil der Erörterung allgemeiner anwendbar ist.
  • 8 veranschaulicht eine Ausführungsform für die Struktur einer MRAM-Zelle. Die MRAM-Zelle schließt eine untere Elektrode 801, ein Paar magnetische Schichten (Referenzschicht 803 und freie Schicht 807), die durch eine Trenn- oder Tunnelschicht aus, in diesem Beispiel, Magnesiumoxid (MgO) 805 getrennt sind, und dann eine obere Elektrode 811, die von der freien Schicht 807 durch einen Abstandhalter 809 getrennt ist, ein. In einer anderen Ausführungsform werden die Positionen der Referenzschicht 803 und der freien Schicht 807 vertauscht, sodass die Referenzschicht 803 auf der Oberseite von MgO 805 und die freie Schicht 807 unter der MgO 805 angeordnet sind. In einigen Ausführungsformen wird die untere Elektrode 801 als Wortleitung bezeichnet und die obere Elektrode 811 wird als eine Bitleitung bezeichnet. In anderen Ausführungsformen wird die untere Elektrode 801 als eine Bitleitung bezeichnet und die obere Elektrode 811 wird als Wortleitung bezeichnet. Der Zustand der Speicherzelle basiert auf der relativen Ausrichtung der Magnetisierungen der Referenzschicht 803 und der freien Schicht 807: wenn die beiden Schichten in der gleichen Richtung magnetisiert sind, befindet sich die Speicherzelle in einem parallelen (P) niederohmigen Zustand (LRS); und wenn sie die entgegengesetzte Ausrichtung aufweisen, befindet sich die Speicherzelle in einem antiparallelen (AP) Zustand mit hohem Widerstand (HRS). Eine MLC-Ausführungsform würde zusätzliche Zwischenzustände einschließen. Die Ausrichtung der Referenzschicht 803 ist fest und im Beispiel von 8 nach oben ausgerichtet. Die Referenzschicht 803 ist auch als Fixed Layer oder Pinned Layer bekannt.
  • Daten werden in eine MRAM-Speicherzelle geschrieben, indem die freie Schicht 807 so programmiert wird, dass sie entweder die gleiche Orientierung oder die entgegengesetzte Orientierung aufweist. Ein Array von MRAM-Speicherzellen kann in einen anfänglichen oder gelöschten Zustand versetzt werden, indem alle MRAM-Speicherzellen in den Zustand mit niedrigem Widerstand versetzt werden, in dem alle freien Schichten eine Magnetfeldorientierung aufweisen, die mit der ihrer Referenzschichten übereinstimmt. Jede der Speicherzellen wird dann selektiv programmiert (auch als „geschrieben“ bezeichnet), indem ihre freie Schicht 807 durch Umkehrung des Magnetfeldes in den hochohmigen Zustand versetzt wird, der dem der Referenzschicht 803 entgegengesetzt ist. Die Referenzschicht 803 ist so ausgebildet, dass sie beim Programmieren der freien Schicht 807 ihre Orientierung beibehält. Die Referenzschicht 803 kann einen komplizierteren Aufbau aufweisen, der synthetische antiferromagnetische Schichten und zusätzliche Referenzschichten einschließt. Der Einfachheit halber wird in den Figuren und der Erörterung auf diese zusätzlichen Schichten verzichtet und sich nur auf die feste magnetische Schicht konzentriert, die hauptsächlich für den Tunnelmagnetwiderstand in der Zelle verantwortlich ist.
  • In der Ausführungsform von 8 wird ein Ansatz mit erzwungenem Strom verwendet, um auf die MRAM-Zelle zuzugreifen. Der Ansatz mit erzwungenem Strom kann verwendet werden, um die MRAM-Zelle zu lesen oder zu schreiben. Bei dem Ansatz mit erzwungenem Strom wird durch eine Stromquelle 813 ein Zugriffsstrom (z. B. Iread oder Iwrite) durch die untere Elektrode 801 geleitet. Die Stromquelle 813 ist ein Teil der Treiberschaltung für die untere Elektrode 801. Eine Spannung (z. B. Vseiect) wird an die obere Elektrode 811 angelegt. Ein Zugriffsstrom wird durch einen Abschnitt einer ersten leitfähigen Leitung (z. B. Wortleitung), durch eine ausgewählte Speicherzelle und durch einen Abschnitt einer zweiten leitfähigen Leitung (z. B. Bitleitung) geleitet. Es kommt zu einer Spannungsdifferenz zwischen der ersten und der zweiten leitfähigen Leitung, wenn der Zugriffsstrom fließt. Es kommt üblicherweise zu einem gewissen IR-Abfall entlang der leitfähigen Leitungen, sodass diese Spannungsdifferenz von der Position der leitfähigen Leitungen abhängen kann. Zum Beispiel unterscheidet sich die Spannungsdifferenz dort, wo die ausgewählte Speicherzelle mit den leitfähigen Leitungen verbunden ist, üblicherweise von der Spannungsdifferenz zwischen den Enden der leitfähigen Leitungen. Dabei werden hierin die Begriffe „Lesestrom“ (Iread) und „Schreibstrom“ (Iwrite) in Verbindung mit Zugriffs strömen verwendet, die durch MRAM-Zellen getrieben werden. Der Schreibstrom ändert den Zustand der MRAM-Zelle. Als Beispiel kann ein Schreibstrom von etwa 30 uA für eine MRAM-Zelle mit einer kritischen Abmessung (CD) von etwa 20 Nanometer mit RA10 Ω.µm2 verwendet werden. Leseströme können etwa die Hälfte des Schreibstroms betragen, wenn sie für eine begrenzte Zeit angelegt werden, wie beispielsweise < 30 ns. Ein Schreibstrom, der in eine Richtung durch die MRAM-Zelle fließt, ändert eine MRAM-Zelle im AP-Zustand vom AP-Zustand in den P-Zustand. Ein Schreibstrom, der in der anderen Richtung durch die MRAM-Zelle fließt, ändert eine MRAM-Zelle im P-Zustand vom P-Zustand in den AP-Zustand. Im Allgemeinen wird ein Lesestrom vorzugsweise niedrig genug eingestellt, damit er den Zustand einer MRAM-Zelle nicht vom P-Zustand zum AP-Zustand oder vom AP-Zustand zum P-Zustand verändert.
  • Wie hierin definiert, kann der Zugriffsstrom eine positive Größe (oder Richtung) oder eine negative Größe aufweisen. Ein Zugriffsstrom mit positiver Größe, der an einem gegebenen Punkt durch eine erste leitende Leitung (z. B. Wortleitung) getrieben wird, fließt in die entgegengesetzte Richtung wie ein Zugriffsstrom mit negativer Größe, der an dem gegebenen Punkt durch die erste leitende Leitung getrieben wird. Der Zugriffsstrom kann also in beide Richtungen durch die MRAM-Zelle fließen, abhängig davon, ob der Zugriffsstrom als eine positive oder als eine negative Größe aufweisend definiert ist. 8 zeigt den Strom, der in einer positiven Richtung fließt, aber der Strom könnte in der entgegengesetzten (negativen) Richtung fließen.
  • Wie nachstehend ausführlicher in Verbindung mit 10A erörtert, kann in einigen Ausführungsformen ein Lesestrom in einer AP2P-Richtung oder alternativ in einer P2AP-Richtung angelegt werden. In einigen Ausführungsformen wird die MRAM-Zelle durch Durchführen eines SRR (Self-Referenced-Read, selbstreferenzierter Lesevorgang) gelesen. In einer Ausführungsform weist ein SRR einen ersten Lesevorgang (Read1 in der AP2P-Richtung), einen Schreibvorgang in den P-Zustand und einen zweiten Lesevorgang (Read2 in der AP2P-Richtung) auf. Der Spannungspegel der Speicherzelle wird aufgrund des Read1 in der AP2P-Richtung gespeichert, zum Beispiel auf einem Kondensator; oder durch Umwandlung in digitale Bits durch einen Analog-DigitalWandler und die Bits im Speicher gespeichert, zum Beispiel im SRAM bis nach Verwendung in Read2. Der erfasste Spannungspegel aufgrund des Read2 in der AP2P-Richtung (nach einem Schreibvorgang) wird mit dem Spannungspegel aufgrund des Read1 in der AP2P-Richtung verglichen. Eine angemessene Änderung des Spannungspegels, zum Beispiel mehr als 100 mV, zeigt an, dass die MRAM-Zelle ursprünglich im AP-Zustand war. Wenn die Spannungsänderung weniger als 100 mV beträgt, war die MRAM-Zelle ursprünglich im P-Zustand. Alternativ weist der SRR einen ersten Lesevorgang (Read1 in der P2AP-Richtung), einen Schreibvorgang in den AP-Zustand und einen zweiten Lesevorgang (Read2 in der P2AP-Richtung) auf. Der Spannungspegel der Speicherzelle aufgrund des Read1 in der P2AP-Richtung wird gespeichert. Der Spannungspegel aufgrund des Read2 in der P2AP-Richtung wird mit dem Spannungspegel aufgrund des Read1 in der P2AP-Richtung verglichen. Eine angemessene Änderung des Spannungspegels zeigt an, dass die MRAM-Zelle ursprünglich im P-Zustand war. In einigen Ausführungsformen wird die gleiche Polarität für den Read1 und Read2 verwendet, wodurch das Ausschalten des Selektors zwischen Read1 und Read2 vermieden wird.
  • In einer Ausführungsform wird die MRAM-Zelle gelesen, indem zum Beispiel 0 V an die obere Elektrode 811 angelegt werden, während ein Strom von zum Beispiel 15 Mikroampere (µA) durch die untere Elektrode 801 geleitet wird. Dieser Lesestrom fließt von der unteren Elektrode 801 zur oberen Elektrode 811. Es ist zu beachten, dass der Lesevorgang Read1 oder Read2 in der P2AP-Richtung sein kann. In einigen Ausführungsformen werden Daten unter Verwendung eines bipolaren Schreibvorgangs in die MRAM-Zelle geschrieben. In einer Ausführungsform wird die MRAM-Zelle vom AP-Zustand in den P-Zustand geschrieben, indem zum Beispiel 3 V an die obere Elektrode 811 angelegt werden, während ein Schreibstrom von zum Beispiel -30 µA durch die untere Elektrode 801 getrieben wird. Dieser Schreibstrom fließt von der oberen Elektrode 811 zur unteren Elektrode 801. In einer Ausführungsform wird die MRAM-Zelle vom P-Zustand in den AP-Zustand geschrieben, indem zum Beispiel 0 V an die obere Elektrode 811 angelegt werden, während ein Strom von zum Beispiel 30 µA durch die untere Elektrode 801 getrieben wird. Dieser Schreibstrom fließt von der unteren Elektrode 801 zur oberen Elektrode 811.
  • Alternativ zum Ansatz in 8 kann die Auswahlspannung an die untere Elektrode 801 angelegt werden, wobei der Zugriffsstrom durch die obere Elektrode 811 angelegt wird. In einer derartigen Ausführungsform wird die MRAM-Zelle gelesen, indem zum Beispiel 3 V an die obere Elektrode 801 angelegt werden, während ein Strom von zum Beispiel -15 µA durch die untere Elektrode 811 geleitet wird. Dieser Lesestrom fließt von der unteren Elektrode 801 zur oberen Elektrode 811.
  • In einer Ausführungsform wird die MRAM-Zelle vom AP-Zustand in den P-Zustand geschrieben, indem zum Beispiel -3 V an die untere Elektrode 801 angelegt werden, während ein Schreibstrom von zum Beispiel 30 µA durch die obere Elektrode 811 geleitet wird. Dieser Elektronenstrom fließt von der unteren Elektrode 801 zur oberen Elektrode 811. In einer Ausführungsform wird die MRAM-Zelle vom P-Zustand in den AP-Zustand geschrieben, indem zum Beispiel 0 V an die untere Elektrode 801 angelegt werden, während ein Strom von zum Beispiel -30 µA durch die obere Elektrode 811 geleitet wird. Dieser Elektronenstrom fließt von der oberen Elektrode 811 zur unteren Elektrode 801.
  • 9 veranschaulicht detaillierter eine Ausführungsform für eine MRAM-Speicherzellengestaltung, wie sie in einem Kreuzpunktarray implementiert werden kann. Bei der Anordnung in einem Kreuzpunktarray sind die oberen und unteren Elektroden der MRAM-Speicherzellen die oberen und unteren Drähte des Arrays. In der hier gezeigten Ausführungsform ist die untere Elektrode die Wortleitung 901 und die obere Elektrode die Bitleitung 911 der Speicherzelle, aber diese können in einigen Ausführungsformen auch umgekehrt sein. Zwischen der Wortleitung 901 und der Bitleitung 911 befinden sich die Referenzschicht 903 und die freie Schicht 907, die wiederum von der MgO-Barriere 905 getrennt sind. In der in 9 gezeigten Ausführungsform wird auch eine MgO-Kappe 908 auf der freien Schicht 907 gebildet, und ein leitfähiger Abstandhalter 909 wird zwischen der Bitleitung 911 und der MgO-Kappe 908 gebildet. Die Referenzschicht 903 ist von der Wortleitung 901 durch einen weiteren leitfähigen Abstandhalter 902 getrennt. Auf jeder Seite der Speicherzellenstruktur befindet sich eine Auskleidung 921 und 923, wobei diese Teil derselben Struktur sein können, aber im Querschnitt von 9 getrennt erscheinen. Zu beiden Seiten der Auskleidung 921 ist 923 ein Teil des Füllmaterials 925, 927 gezeigt, das zum Füllen der ansonsten leeren Bereiche der Kreuzpunktstruktur verwendet wird.
  • In Bezug auf die Gestaltung der freien Schicht 907 schließen Ausführungsformen eine CoFe- oder CoFeB-Legierung mit einer Dicke in der Größenordnung von ~ 1-2 nm ein, wobei eine Ir-Schicht mit einer freien Schicht nahe der MgO-Barriere 905 durchsetzt sein kann und die freie Schicht 907 mit Ta, W oder Mo dotiert oder durchsetzt sein kann. Ausführungsformen für die Referenzschicht 903 können eine Doppelschicht aus CoFeB und eine CoPt-Multischicht einschließen, die mit einem Ir- oder Ru-Abstandhalter 902 gekoppelt ist. Die MgO-Kappe 908 ist optional, kann jedoch verwendet werden, um die Anisotropie der freien Schicht 907 zu erhöhen. Bei den leitfähigen Abstandhaltern kann es sich unter anderem um leitfähige Metalle wie Ta, W, Ru, CN, TiN und TaN handeln.
  • Die folgende Erörterung wird hauptsächlich in Bezug auf eine MRAM-Speicherzelle mit senkrechtem Spin-Transfer-Drehmoment erörtert, wobei die freie Schicht 807/907 der 8 und 9 eine umschaltbare Magnetisierungsrichtung aufweist, die senkrecht zur Ebene der freien Schicht ist. Spin-Transfer-Drehmoment (Spin-Transfer-Torque, „STT“) ist ein Effekt, bei dem die Ausrichtung einer magnetischen Schicht in einem magnetischen Tunnelkontakt (MJT) unter Verwendung eines spinpolarisierten Stroms modifiziert werden kann. Ladungsträger (wie etwa Elektronen) haben eine Eigenschaft, die als Spin bekannt ist, wobei es sich um eine geringe Menge an Drehimpuls handelt, der intrinsisch für den Träger ist. Ein elektrischer Strom ist im Allgemeinen unpolarisiert (z. B. besteht er aus 50 % Spin-up- und 50 % Spin-down-Elektronen). Ein spinpolarisierter Strom ist einer mit mehr Elektronen mit einem der Spins (z. B. einer Mehrzahl von Spin-up-Elektronen oder einer Mehrzahl von Spin-down-Elektronen). Durch Leiten eines Stroms durch eine dicke magnetische Schicht (die Referenzschicht) kann ein spinpolarisierter Strom erzeugt werden. Wenn dieser spinpolarisierte Strom in eine zweite magnetische Schicht geleitet wird (die freie Schicht), kann ein Drehimpuls auf diese zweite magnetische Schicht übertragen werden, wodurch die Magnetisierungsrichtung der zweiten magnetischen Schicht geändert wird. Dies wird als Spin-Transfer-Torque bzw. Spin-Transfer-Drehmoment bezeichnet. 10A und 10B veranschaulichen die Verwendung des Spin-Transfer-Drehmoments zum Programmieren oder Schreiben in den MRAM-Speicher. Ein Spin-Transfer-Torque-Speicher mit wahlfreiem Zugriff (STT-MRAM) hat gegenüber anderen MRAM-Varianten die Vorteile eines geringeren Stromverbrauchs und einer besseren Skalierbarkeit. Im Vergleich zu anderen MRAM-Implementierungen, wie Toggle-MRAM, erfordert die STT-Schalttechnik eine relativ geringe Leistung, beseitigt praktisch das Problem benachbarter Bitstörungen und weist eine günstigere Skalierung für höhere Speicherzellendichten (reduzierte MRAM-Zellengröße) auf. Letzteres begünstigt auch STT-MRAM, bei dem die Magnetisierungen der freien und der Referenzschicht senkrecht zu der Filmebene und nicht in der Ebene orientiert sind.
  • Da sich das STT-Phänomen leichter in Form von Elektronenverhalten beschreiben lässt, werden die 10A und 10B und ihre Erörterung als Elektronenstrom angegeben, wobei die Richtung des Schreibstroms als Richtung des Elektronenflusses definiert ist. Daher bezieht sich der Begriff Schreibstrom unter Bezugnahme auf 10A und 10B auf einen Elektronenstrom. Da Elektronen negativ geladen sind, wird der Elektronenstrom entgegengesetzt zu dem herkömmlich definierten Strom sein, so dass ein Elektronenstrom von einem niedrigeren Spannungsniveau zu einem höheren Spannungsniveau statt des herkömmlichen Stromflusses von einem höheren Spannungsniveau zu einem niedrigeren Spannungsniveau fließt.
  • Die 10A und 10B veranschaulichen das Schreiben einer MRAM-Speicherzelle unter Verwendung des STT-Mechanismus, der eine vereinfachte schematische Darstellung eines Beispiels einer STT-schaltenden MRAM-Speicherzelle 1000 zeigt, in der die Magnetisierung sowohl der Referenzschicht als auch der freien Schicht in der senkrechten Richtung erfolgt. Die Speicherzelle 1000 schließt einen magnetischer Tunnelkontakt (MTJ) 1002 ein, der eine obere ferromagnetische Schicht 1010, eine untere ferromagnetische Schicht 1012 und eine Tunnelbarriere (TB) 1014 als Isolierschicht zwischen den beiden ferromagnetischen Schichten aufweist. In diesem Beispiel ist die obere ferromagnetische Schicht 1010 die freie Schicht FL, und die Richtung ihrer Magnetisierung kann umgekehrt werden. Die untere ferromagnetische Schicht 1012 ist die Referenz (oder feste) Schicht PL, und die Richtung ihrer Magnetisierung kann nicht umgekehrt werden. Wenn die Magnetisierung in der freien Schicht 1010 parallel zur Magnetisierung in der Referenzschicht RL 1012 verläuft, ist der Widerstand über der Speicherzelle 1000 relativ gering. Wenn die Magnetisierung in der freien Schicht FL 1010 antiparallel zur Magnetisierung in der Referenzschicht RL 1012 ist, ist der Widerstand über der Speicherzelle 1000 relativ hoch. Die Daten („0“ oder „1“) in der Speicherzelle 1000 werden durch Messen des Widerstands der Speicherzelle 1000 gelesen. In diesem Zusammenhang werden die elektrischen Leiter 1006/1008, die an der Speicherzelle 1000 angeschlossen sind, zum Auslesen der MRAM-Daten verwendet. Standardmäßig bleiben sowohl die parallele als auch die antiparallele Konfiguration im Ruhezustand und/oder während eines Lesevorgangs (bei ausreichend geringerem Lesestrom) stabil.
  • Für sowohl die Referenzschicht RL 1012 als auch die freie Schicht FL 1010 ist die Richtung der Magnetisierung die senkrechte Richtung (d. h. senkrecht zu der Ebene, die durch die freie Schicht definiert wird, und senkrecht zu der Ebene, die durch die Referenzschicht definiert wird). Beispielsweise zeigen die 10A und 10B, dass die Magnetisierungsrichtung der Referenzschicht RL 1012 nach oben ist und die Magnetisierungsrichtung der freien Schicht FL 1010 zwischen nach oben und nach unten umschaltbar ist, was wiederum senkrecht zu der Ebene ist.
  • In einer Ausführungsform besteht die Tunnelbarriere 1014 aus Magnesiumoxid (MgO); jedoch können auch andere Materialien verwendet werden. Die freie Schicht 1010 ist ein ferromagnetisches Metall, das die Fähigkeit besitzt, seine Magnetisierungsrichtung zu ändern/umzukehren. Mehrfachschichten auf Basis von Übergangsmetallen wie Co, Fe und deren Legierungen können zum Bilden der freien Schicht 1010 verwendet werden. In einer Ausführungsform weist die freie Schicht 1010 eine Legierung aus Kobalt, Eisen und Bor auf. Bei der Referenzschicht 1012 kann es sich um viele verschiedene Arten von Materialien handeln, einschließlich (aber nicht beschränkt auf) Mehrfachschichten aus Kobalt und Platin bzw. einer Legierung aus Kobalt und Eisen.
  • Um den Bitwert der MRAM-Zelle „einzustellen“ (d. h. die Richtung der Magnetisierung der freien Schicht zu wählen), wird ein Elektronenstrom 1050 von dem Leiter 1008 zu dem Leiter 1006 angelegt, wie in 10A dargestellt (daher fließt der Strom in umgekehrter Richtung). Um den Elektronenstrom 1050 zu erzeugen, wird der obere Leiter 1006 aufgrund der negativen Ladung des Elektrons auf einen höheren Spannungspegel gelegt als der untere Leiter 1008. Die Elektronen in dem Elektronenstrom 1050 werden beim Durchlaufen der Referenzschicht 1012 spinpolarisiert, da die Referenzschicht 1012 ein ferromagnetisches Metall ist. Wenn sich die spinpolarisierten Elektronen durch die Tunnelbarriere 1014 bewegen, kann die Erhaltung des Drehimpulses dazu führen, dass sowohl der freien Schicht 1010 als auch der Referenzschicht 1012 ein Drehmoment vermittelt wird, aber dieses Drehmoment ist (absichtlich) nicht ausreichend, um die Magnetisierungsrichtung der Referenzschicht 1012 zu beeinflussen. Im Gegensatz dazu ist dieses Spin-Transfer-Drehmoment (absichtlich) ausreichend, um die Magnetisierungsorientierung in der freien Schicht 1010 so zu verändern, dass sie parallel (P) zu derjenigen der Referenzschicht 1012 wird, wenn die anfängliche Magnetisierungsorientierung der freien Schicht 1010 antiparallel (AP) zu der Referenzschicht 1012 war, was als ein Schreibvorgang antiparallel-zu-parallel (AP2P) bezeichnet wird. Die parallelen Magnetisierungen bleiben dann vor und nach dem Abschalten des Elektronenstroms stabil.
  • Im Gegensatz dazu kann, wenn die Magnetisierungen der freien Schicht 1010 und der Referenzschicht 1012 anfänglich parallel sind, die Magnetisierung der freien Schicht 1010 so umgeschaltet werden, dass sie antiparallel zu der Referenzschicht 1012 wird, indem ein Elektronenstrom in entgegengesetzter Richtung zu dem oben genannten Fall angelegt wird. Zum Beispiel wird ein Elektronenstrom 1052 von Leiter 1006 an Leiter 1008 angelegt, wie in 10B dargestellt, indem der höhere Spannungspegel auf den niedrigeren Leiter 1008 gelegt wird. Dies schreibt eine freie Schicht 1010 in einem P-Zustand in einen AP-Zustand, der als Parallel-zu-Antiparallel-Schreiben (P2AP) bezeichnet wird. Somit kann über die gleiche STT-Physik die Richtung der Magnetisierung der freien Schicht 1010 durch gezielte Wahl der Elektronenstromrichtung (Polarität) deterministisch auf eine von zwei stabilen Orientierungen eingestellt werden.
  • Die Daten („0“ oder „1“) in der Speicherzelle 1000 können durch Messen des Widerstands der Speicherzelle 1000 gelesen werden. Ein geringer Widerstand stellt üblicherweise ein „0“-Bit dar, und ein hoher Widerstand stellt üblicherweise ein „1“-Bit dar, obwohl gelegentlich die andere Vereinbarung auftritt. Ein Lesestrom kann über die Speicherzelle (z. B. über den magnetischen Tunnelkontakt 1002) angelegt werden, indem ein Elektronenstrom von Leiter 1008 an Leiter 1006 angelegt wird, der wie für 1050 in 10A gezeigt fließt (die „AP2P-Richtung“); alternativ kann der Elektronenstrom von Leiter 1006 an Leiter 1008 angelegt werden, der wie für 1052 in 10B (die „P2AP-Richtung“) gezeigt fließt. Es versteht sich, dass der Elektronenstrom in der entgegengesetzten Richtung wie herkömmlich definiert fließt. Bei einem Lesevorgang kann dies, wenn der Elektronenstrom zu hoch ist, in einer Speicherzelle gespeicherte Daten stören und deren Zustand ändern. Wenn zum Beispiel der Elektronenstrom Read1 die P2AP-Richtung von 10B verwendet, kann ein zu hoher Strom- oder Spannungspegel beliebige Speicherzellen im P-Zustand mit niedrigem Widerstand in den AP-Zustand mit hohem Widerstand schalten, bevor die Bitspannung während Read1 gespeichert wurde. Folglich kann, obwohl die MRAM-Speicherzelle in beiden Richtungen gelesen werden kann, die Richtungseigenschaft des Schreibvorgangs in verschiedenen Ausführungsformen eine Leserichtung gegenüber der anderen bevorzugen. Zum Beispiel kann für einen gegebenen Lesestrom die Fehlerrate von SRR in der P2AP-Richtung geringer sein.
  • Obwohl die Erörterung der 10A und 10B im Zusammenhang mit Elektronenstrom für die Lese- und Schreibströme erfolgte, wird die nachfolgende Erörterung im Zusammenhang mit herkömmlichem Strom erfolgen, sofern nicht anders angegeben.
  • Egal ob ausgewählte Speicherzellen in den Arraystrukturen der 7A-7D ausgelesen oder beschrieben werden sollen, die Bitleitung und die Wortleitung, die einer ausgewählten Speicherzelle entsprechen, werden vorgespannt, um eine Spannung über die ausgewählte Speicherzelle zu legen und den Elektronenfluss zu induzieren, wie in Bezug auf die 10A oder 10B veranschaulicht. Es ist zu beachten, dass in einigen Ausführungsformen die Wortleitung durch Leiten eines Stroms durch zumindest einen Abschnitt der Wortleitung vorgespannt ist. Dies wird auch eine Spannung über nicht ausgewählte Speicherzellen des Arrays anlegen, die Ströme in nicht ausgewählten Speicherzellen induzieren kann. Obwohl dieser Verlustleistungsverbrauch zu einem gewissen Grad abgeschwächt werden kann, indem die Speicherzellen so ausgelegt werden, dass sie relativ hohe Widerstandspegel sowohl für hohe als auch für niedrige Widerstandszustände aufweisen, führt dies immer noch zu einem erhöhten Strom- und Leistungsverbrauch sowie zu zusätzlichen Auslegungsbeschränkungen für die Auslegung der Speicherzellen und des Arrays. Es ist zu beachten, dass hierin eine „ausgewählte Speicherzelle“ bedeutet, dass die Speicherzelle für den Zugriff ausgewählt ist (z. B. Lesezugriff, Schreibzugriff). Eine „nicht ausgewählte Speicherzelle“ bedeutet, dass die Speicherzelle nicht für den Zugriff ausgewählt ist. Ein gegebener Prozess kann zu Schreibströmen führen, die für das Vorwärts- und Rückwärts-Schreiben des MRAM etwa gleich sind, oder es kann sein, dass das Schreiben vom niederohmigen Zustand (LRS) in den hochohmigen Zustand (HRS) etwa 20 % mehr Strom für CD von ungefähr 20 nm und RA10 Ω.µm2 erfordert.
  • Ein Ansatz zur Behebung dieses unerwünschten Leckstroms besteht darin, ein Auswahlelement in Reihe mit jedem MRAM oder einer anderen resistiven (z. B. ReRAM, PCM) Speicherzelle zu platzieren. Zum Beispiel kann ein Auswahltransistor mit jedem resistiven Speicherzellenelement in den 7A-7D in Reihe geschaltet werden, sodass die Speicherzellen 701 nun ein Verbund aus einem Auswahltransistor und einem programmierbaren Widerstand sind. Die Verwendung eines Auswahltransistors erfordert jedoch die Einführung zusätzlicher Steuerleitungen und eines zusätzlichen Zellbereichs, um den entsprechenden Transistor einer ausgewählten Speicherzelle einschalten zu können. Außerdem werden Transistoren oft nicht in der gleichen Art und Weise wie das resistive Speicherelement skalieren, so dass, wenn sich Speicherarrays zu kleineren Größen bewegen, die Verwendung von transistorbasierten Selektoren ein limitierender Faktor sein kann.
  • Ein alternativer Ansatz für Auswahltransistoren ist die Verwendung eines Schwellenschaltselektors in Reihe mit dem programmierbaren Widerstandselement. Ein Schwellenschaltselektor weist einen hohen Widerstand (in einem ausgeschalteten oder nichtleitfähigen Zustand) auf, wenn er auf eine Spannung vorgespannt ist, die niedriger als seine Schwellenspannung ist, und einen niedrigen Widerstand (in einem eingeschalteten oder leitfähigen Zustand), wenn er auf eine Spannung vorgespannt ist, die höher als seine Schwellenspannung ist. Der Schwellenschaltselektor bleibt so lange eingeschaltet, bis sein Strom unter einen Haltestrom Ihold oder die Spannung unter eine Haltespannung Vhold abgesenkt wird. Wenn dies auftritt, kehrt der Schwellenschaltselektor in den ausgeschalteten Zustand zurück. Dementsprechend wird zum Programmieren einer Speicherzelle in einem Kreuzungspunkt eine Spannung angelegt, die ausreicht, um den zugehörigen Schwellenschaltselektor einzuschalten und die Speicherzelle zu setzen oder zurückzusetzen; und zum Auslesen einer Speicherzelle muss der Schwellenschaltselektor ebenfalls durch Einschalten aktiviert werden, bevor der Widerstandszustand der Speicherzelle ermittelt werden kann. Ein Satz von Beispielen für einen Schwellenschaltselektor ist ein ovonisches Schwellenschaltmaterial eines ovonischen Schwellwertschalters (OTS). Beispielhafte Schwellenschaltmaterialien schließen Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe6, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si und Ge-Se-As-Te ein, wobei die Atomprozentsätze für jedes Element von wenigen Prozent bis zu mehr als 90 Prozent reichen.
  • 11A und 11B veranschaulichen Ausführungsformen für die Integration von Schwellenschaltselektoren in ein MRAM-Speicherarray mit einer Kreuzpunktarchitektur. Die Beispiele der 11A und 11B zeigen zwei MRAM-Zellen (Schicht-1-Zelle, Schicht-2-Zelle) in einem zweischichtigen Kreuzpunktarray, wie in 7D gezeigt, jedoch in einer Seitenansicht. Die 11A und 11B zeigen eine untere erste leitfähige Leitung der Wortleitung 1 1100, eine obere erste leitfähige Leitung der Wortleitung 2 1120 und eine dazwischenliegende zweite leitfähige Leitung der Bitleitung 1110. In diesen Figuren sind alle diese Zeilen zur Vereinfachung der Darstellung von links nach rechts quer über die Seite verlaufend gezeigt, in einem Kreuzpunktarray würden sie jedoch wie in der Schrägansicht von 7D genauer dargestellt werden, wobei die Wortleitungen oder ersten leitfähigen Leitungen oder Drähte in einer Richtung parallel zur Oberfläche des darunter liegenden Substrats verlaufen und die Bitleitungen oder zweiten leitfähigen Leitungen oder Drähte in einer zweiten Richtung parallel zur Oberfläche des Substrats verlaufen, die weitgehend orthogonal zur ersten Richtung ist. Die MRAM-Speicherzellen sind auch in einer vereinfachten Form dargestellt, die nur die Referenzschicht, die freie Schicht und die Zwischentunnelbarriere zeigt, würden aber in einer tatsächlichen Implementierung üblicherweise die zusätzliche Struktur einschließen, die vorstehend in Bezug auf 9 beschrieben ist.
  • Ein MRAM-Element 1102, welches die freie Schicht 1101, die Tunnelbarriere 1103 und die Referenzschicht 1105 einschließt, ist oberhalb des Schwellenschaltselektors 1109 gebildet, wobei diese Reihenschaltung des MRAM-Elements 1102 und des Schwellenschaltselektors 1109 zusammen die Schicht-1-Zelle zwischen der Bitleitung 1110 und der Wortleitung 1 1100 bildet. Die Reihenschaltung des MRAM-Elements 1102 und des Schwellenschaltselektors 1109 funktioniert weitgehend wie vorstehend in Bezug auf die 10A und 10B beschrieben, wenn der Schwellenschaltselektor 1109 eingeschaltet ist, abgesehen von einem geringen Spannungsabfall durch den Schwellenschaltselektor 1109. Anfänglich muss jedoch der Schwellwertwahlschalter 1109 eingeschaltet werden, indem eine Spannung über der Schwellenspannung Vth des Schwellenschaltselektors 1109 angelegt wird, und dann der Vorspannstrom oder die Vorspannspannung ausreichend hoch über dem Haltestrom oder der Haltespannung des Schwellwertwahlschalters 1109 gehalten werden muss, damit er/sie während des nachfolgenden Lese- oder Schreibvorgangs eingeschaltet bleibt.
  • Auf der zweiten Schicht schließt ein MRAM-Element 1112 die freie Schicht 1111, die Tunnelbarriere 1113 ein, und die Referenzschicht 1115 ist über dem Schwellenschaltselektor 1119 gebildet, wobei die Reihenschaltung des MRAM-Elements 1112 und des Schwellenschaltselektors 1119 zusammen die Schicht-2-Zelle zwischen der Bitleitung 1110 und der Wortleitung 2 1120 bilden. Die Schicht-2-Zelle arbeitet wie die Schicht-1-Zelle, obwohl der untere Leiter nun einer Bitleitung 1110 entspricht und der obere Leiter nun eine Wortleitung, Wortleitung 2 1120, ist. Zusätzliche gepaarte Schichten können in ähnlicher Weise eine andere Bitleitung zwischen ihnen aufweisen, mit einem Muster von WL1, BL1, WL2; WL3, BL2, WL4; oder separate Bitleitungen in einem Muster wie WL1, BL1, WL2, BL2 aufweisen.
  • In der Ausführungsform von 11A ist der Schwellenschaltselektor 1109/1119 unterhalb des MRAM-Elements 1102/1112 ausgebildet, aber in alternativen Ausführungsformen kann der Schwellenschaltselektor für eine oder beide Schichten oberhalb des MRAM-Elements ausgebildet sein. Wie in Bezug auf die 10A und 10B erörtert, ist die MRAM-Speicherzelle direktional. In 11A weisen die MRAM-Elemente 1102 und 1112 die gleiche Ausrichtung auf, wobei die freie Schicht 1101/1111 über (relativ zum nicht gezeigten Substrat) der Referenzschicht 1105/1115 liegt. Die Bildung der Schichten zwischen den leitenden Leitungen mit der gleichen Struktur kann eine Reihe von Vorteilen haben, insbesondere im Hinblick auf die Verarbeitung, da jede der beiden Schichten sowie nachfolgende Schichten in Ausführungsformen mit mehreren Schichten nach der gleichen Verarbeitungsreihenfolge gebildet werden können.
  • 11B veranschaulicht eine alternative Ausführungsform, die ähnlich der von 11A angeordnet ist, außer dass in der Schicht-2-Zelle die Positionen der Referenzschicht und der freien Schicht umgekehrt sind. Genauer gesagt schließt die Schichtzelle 1 zwischen der Wortleitung 1 1150 und der Bitleitung 1160 wie in 11A, ein MRAM-Element 1 ein und weist eine freie Schicht 1151 auf, die über der Tunnelbarriere 1153 gebildet ist, die ihrerseits über der Referenzschicht 1155 gebildet ist, wobei das MRAM-Element 1152 über dem Schwellenschaltselektor 1159 gebildet ist. Die zweite Schicht der Ausführungsform von 11B weist wiederum ein MRAM-Element 1162 auf, das über einem Schwellenschaltselektor 1169 zwischen der Bitleitung 1160 und der Wortleitung 2 1170 gebildet ist, wobei jedoch in Bezug auf 11A das MRAM-Element 1162 invertiert ist, wobei die Referenzschicht 1161 jetzt über der Tunnelbarriere 1163 und die freie Schicht 1165 jetzt unter der Tunnelbarriere 1163 gebildet ist. Alternativ kann die Konfiguration der MRAM-Zelle 1162 für die Schicht-1-Zelle verwendet werden und die Konfiguration der MRAM-Zelle 1152 kann für die Schicht-2-Zelle verwendet werden.
  • Obwohl die Ausführungsform von 11B eine unterschiedliche Verarbeitungssequenz für das Bilden von Schichten erfordert, kann sie in einigen Ausführungsformen Vorteile aufweisen. Insbesondere kann die Direktionalität der MRAM-Struktur die Ausführungsform von 11B attraktiv machen, da beim Schreiben oder Lesen in der gleichen Richtung (in Bezug auf die Referenz- und freien Schichten) die Bitleitung für sowohl die untere Schicht als auch die obere Schicht gleich vorgespannt wird und beide Wortleitungen gleich vorgespannt werden. Wenn zum Beispiel sowohl Schicht-1- als auch Schicht-2-Speicherzellen in der P2AP-Richtung (in Bezug auf die Referenz- und die freien Schichten) gelesen werden, wird die Bitleitungsschicht 1160 wie in der P2AP-Richtung vorgespannt, die Bitleitung 1160 ist sowohl für die obere als auch für die untere Zelle niedrig vorgespannt (z. B. 0 V), wobei sowohl Wortleitung 1 1150 als auch Wortleitung 2 1170 auf einen höheren Spannungspegel vorgespannt sind. In ähnlicher Art und Weise ist zum Schreiben in den hochohmigen AP-Zustand die Bitleitung 1160 sowohl für die obere als auch für die untere Zelle niedrig vorgespannt (z. B. 0 V), wobei die Wortleitung 1 1150 und die Wortleitung 2 1170 beide auf einen höheren Spannungspegel vorgespannt sind; und zum Schreiben in den Zustand mit niedrigem Widerstand P ist die Bitleitung 1160 auf den hohen Spannungspegel vorgespannt, wobei die Wortleitung 1 1150 und die Wortleitung 2 1170 beide auf den niedrigen Spannungspegel vorgespannt sind. Im Gegensatz dazu müssten für die Ausführungsform von 11A die Bitleitungen und Wortleitungen ihre Vorspannungspegel umgekehrt haben, um einen dieser Vorgänge auf dem oberen Pegel relativ zu dem unteren Pegel durchzuführen. Es ist zu beachten, dass in einer Ausführungsform eines erzwungenen Stroms die Wortleitungen auf eine Zielspannung vorgespannt werden, indem ein Strom durch die Wortleitung geleitet wird.
  • Das Lesen von Daten aus einer MRAM-Speicherzelle oder das Schreiben von Daten in eine MRAM-Speicherzelle umfasst das Fließen eines Stroms durch die Speicherzelle. In Ausführungsformen, bei denen ein Schwellenschaltselektor in Reihe mit dem MRAM-Element geschaltet ist, muss, bevor der Strom durch das MRAM-Element fließen kann, der Schwellenschaltselektor durch Anlegen einer ausreichenden Spannung durch die Reihenschaltung aus Schwellenschaltselektor und MRAM-Element eingeschaltet werden, und der Strom-x-Widerstand des Auswahltransistors und der Array-Leitungen und der Stromversorgungsleitungen zu dem Ort der Speicherzelle fällt ab.
  • 12A stellt eine Ausführungsform eines Speicherarrays 502 dar, das eine Kreuzpunktarchitektur aufweist. Das Array 502 weist einen Satz von ersten leitfähigen Leitungen 1206a-1206h und einen Satz von zweiten leitfähigen Leitungen 1208a-1208d auf. In einer Ausführungsform sind der Satz von ersten leitenden Leitungen 1206a-1206h Wortleitungen und der Satz von zweiten leitenden Leitungen 1208a-1208d Bitleitungen. Der Einfachheit halber kann der Satz von ersten leitenden Leitungen 1206a-1206h als Wortleitungen bezeichnet werden und kann der Satz von zweiten leitenden Leitungen 1208a-1208d als Bitleitungen bezeichnet werden. Bei dem Satz von ersten leitenden Leitungen 1206a-1206h könnte es sich jedoch um Bitleitungen handeln und bei dem Satz von zweiten leitenden Leitungen 1208a-1208d könnte es sich um Wortleitungen handeln.
  • Das Array 502 weist eine Anzahl von Speicherzellen 701 auf. Jede Speicherzelle 701 ist zwischen einer der ersten leitenden Leitung 1206 und einer entsprechenden der zweiten leitenden Leitung 1208 verbunden. Jede Speicherzelle 701 weist ein magnetoresistives Direktzugriffsspeicherelement (MRAM-Element) 1202 in Reihe mit einem Schwellenschaltselektorelement 1204 auf. Daher kann jede Speicherzelle („Bit“) 701 als eine MRAM-Zelle oder als Bit bezeichnet werden. Der Schwellenschaltselektor 1204 ist eingerichtet, um als Reaktion auf das Anlegen eines Spannungspegels, der eine Schwellenspannung des Schwellenschaltselektors 1204 überschreitet, leitfähig zu werden.
  • Jede erste leitfähige Leitung 1206 wird von einem der WL-Treiber 1210a-1210h angesteuert. Zum Beispiel wird die erste leitfähige Leitung 1206a durch den WL-Treiber 1210a angesteuert, die erste leitfähige Leitung 1206b wird durch den WL-Treiber 1210b angesteuert usw. Jede zweite leitfähige Leitung 1208 wird von einem der BL-Treiber 1212a-1212d angesteuert. Zum Beispiel wird die zweite leitfähige Leitung 1208a durch BL-Treiber 1212a angesteuert, die zweite leitfähige Leitung 1208b wird durch BL-Treiber 1212b angesteuert usw. In einer Ausführungsform werden die Wortleitungen und die Bitleitungen von einem Ende der Wortleitung oder der Bitleitung angesteuert.
  • 12A stellt eine solche Ausführungsform dar, bei der die Wortleitungen und die Bitleitungen von einem Ende angesteuert werden. In einer alternativen Ausführungsform werden die Bitleitungen und/oder die Wortleitungen von einem Mittelpunkt angesteuert. Das Ansteuern einer Wortleitung oder einer Bitleitung von einem Mittelpunkt verringert den IR-Abfall des schlechtesten Falls.
  • Obwohl ein separater Treiber 1210 dargestellt ist, der mit jeder Wortleitung 1206 verbunden ist, ist es nicht erforderlich, für jede Wortleitung einen separaten Treiber 1210 zu haben. In einer Ausführungsform kann der gleiche Treiber verwendet werden, um den Zugriffsstrom an eine beliebige aktuell ausgewählte Wortleitung bereitzustellen. Dieser Treiber kann mit der ausgewählten Wortleitung durch eine Decodierschaltung verbunden sein, welche die Ansteuerung der WL 1206 auswählt. Der Treiber und die Decodierschaltung können mit einem „globalen Knoten“ verbunden sein (siehe globaler Knoten VX in 20). Die Orte der WL-Treiber 1210a-1210h in 12A können jedoch immer noch den Ort (z. B. Ende) der Wortleitung anzeigen, die angesteuert wird.
  • Zum Zweck der Erörterung wird die Speicherzelle 701a für den Zugriff ausgewählt. Dies könnte ein Lese- oder ein Schreibzugriff sein. Die ausgewählte Speicherzelle 701a befindet sich am Kreuzungspunkt der ausgewählten Wortleitung 1206g und der ausgewählten Bitleitung 1208b. Die anderen Speicherzellen sind nicht für den Zugriff ausgewählt (d. h. nicht ausgewählte Speicherzellen). Alle anderen Wortleitungen und alle anderen Bitleitungen sind nicht ausgewählt, indem sie auf eine Nichtauswahlspannung wie Vmid gezwungen werden, zum Beispiel 1,65 V, bei etwa der Hälfte der Treiber-Konformitätsspannung, zum Beispiel 3,3 V. Um eine Speicherzelle 701 auszuwählen, wird eine Auswahlspannung (Vselect_BL) an die ausgewählte Bitleitung (z. B. Bitleitung 1208b) angelegt und ein Zugriffsstrom durch eine ausgewählte Wortleitung (z. B. Wortleitung 1206g) geleitet. Der Zugriffsstrom kann zwischen einem Abschnitt der ausgewählten Wortleitung durch die ausgewählte Speicherzelle und durch einen Abschnitt der ausgewählten Bitleitung fließen. Eine Nichtauswahlspannung (Vunsel_BL) wird an die nicht ausgewählten Bitleitungen (z. B. Bitleitungen 1208a, 1208c, 1208d) angelegt. In einer Ausführungsform weist Vselect_BL eine Größe auf, durch die der Schwellenschaltselektor 1204 in einer ausgewählten Speicherzelle eingeschaltet wird, zum Beispiel etwa 0 V. Hingegen weist Vunsel_BL eine Größe auf, sodass der Schwellenschaltselektor 1204 in einer nicht ausgewählten Speicherzelle nicht eingeschaltet wird, zum Beispiel 1,65 V. Der Wortleitungstreiber 1210g leitet einen Zugriffsstrom (Iaccess) durch zumindest einen Abschnitt der ausgewählten Wortleitung 1206g. Dieser Zugriffsstrom kann auch durch die ausgewählte Speicherzelle 701a und in einem Abschnitt der ausgewählten Bitleitung 1208b fließen. Eine solche WL kann z. B. mit 15 ua zum Lesen oder 30 ua zum Schreiben durch eine Stromquelle mit einer Konformitätsspannung von z. B. 3,3 V hoch angesteuert werden, die je nach Position der Speicherzelle entlang der WL und BL entweder auf 3,1 V eingestellt (nach Zone eingeteilt) werden kann, wenn sich die Speicherzelle näher an den WL- und BL-Treibern befindet, oder auf 3,3 V, wenn die Position der Speicherzelle auf der WL und BL weiter von den jeweiligen Treibern auf der WL und BL entfernt ist.
  • Die WL-Treiber 1210 sind eingerichtet, um entweder einen Strom abzugeben oder einen Strom zu senken. Somit könnte Iaccess in beiden Richtungen durch die ausgewählte Wortleitung fließen (sowie die ausgewählte Bitleitung). Nach der hierin verwendeten Konvention ist, wenn ein Stromtreiber 1210 als Stromquelle verwendet wird, die Größe des Zugriffsstroms positiv. Nach der hierin verwendeten Konvention ist, wenn ein Stromtreiber 1210 als Stromsenke verwendet wird, die Größe des Zugriffsstroms negativ. Egal ob ein Stromtreiber 1210 einen Strom abgibt oder absenkt, wird dies hierin als Leiten des Stroms durch die ausgewählte Wortleitung bezeichnet. In einer Ausführungsform wird keine Stromstärke durch nicht ausgewählte Wortleitungen geleitet (z. B. 1206a, 1206b, 1206c, 1206d, 1206e, 1206f und 1206h). Es ist zu beachten, dass hierin eine „ausgewählte Wortleitung“, die zum Beispiel für eine CD von 20 nm mit einer erzwungenen Stromstärke von 15 ua zum Lesen oder 30 ua zum Schreiben mit Spannungskonformität von ungefähr 3,3 V angesteuert wird, bedeutet, dass die Wortleitung mit einer ausgewählten Speicherzelle verbunden ist, so dass diese Zelle weiterhin durch ihre Verbindung zu einer „ausgewählten“ Bitleitung bei etwa 0 V bestimmt wird. Eine ausgewählte Wortleitung kann auch mit nicht ausgewählten Speicherzellen verbunden sein, wenn der andere Zellanschluss mit einer nicht ausgewählten Bitleitung bei Vmid, wie 1,65 V, verbunden ist. Eine „nicht ausgewählte Wortleitung“ bedeutet, dass die Wortleitung nur mit nicht ausgewählten Speicherzellen verbunden ist. Mit anderen Worten sind alle Speicherzellen, die sich mit einer nicht ausgewählten Wortleitung verbinden, nicht ausgewählte Speicherzellen, zum Beispiel wenn die nicht ausgewählte WL auf Vmid bei 1,65 V gezwungen wird; oder wenn die nicht ausgewählte Bitleitung zum Beispiel auf Vmid bei 1,65 V gezwungen wird. Es ist zu beachten, dass hierin eine „ausgewählte Bitleitung“ bedeutet, dass die Bitleitung, zum Beispiel 0 V, mit zumindest einer ausgewählten Speicherzelle verbunden ist. Eine „nicht ausgewählte Bitleitung“ bedeutet, dass die Bitleitung nur mit nicht ausgewählten Speicherzellen verbunden ist. Mit anderen Worten sind alle Speicherzellen, die mit einer nicht ausgewählten Bitleitung verbunden sind, nicht ausgewählte Speicherzellen. Wie vorstehend erwähnt, ist eine ausgewählte Speicherzelle eine Speicherzelle, die für den Zugriff ausgewählt ist. Eine ausgewählte Speicherzelle ist zwischen einer ausgewählten Wortleitung und einer ausgewählten Bitleitung geschaltet.
  • In dem Beispiel von 12A sind in dem Kreuzpunktarray mehr Wortleitungen als Bitleitungen vorhanden. In einer Ausführungsform sind in dem Kreuzpunktarray mehr Bitleitungen als Wortleitungen vorhanden. In einer Ausführungsform entspricht die Anzahl von Bitleitungen der Anzahl von Wortleitungen in dem Kreuzpunktarray. In dem Beispiel von 12A sind in dem Kreuzpunktarray doppelt so viele Wortleitungen wie Bitleitungen vorhanden; es könnte jedoch auch ein anderes Verhältnis verwendet werden. Dadurch können unterschiedliche Kachelgrößen realisiert werden. Zum Beispiel kann eine Kachel 1024 BL mal 2048 WL aufweisen, die zu einem Modul von 2048 x 4096 Zellen zusammengesetzt werden können, indem die WL und BL zwischen den vier Kacheln mittig angesteuert werden.
  • 12B stellt ein Modul 1250 in einem Kreuzpunkt-Speicherarray dar. Das Modul weist vier Kacheln (Kachel A, Kachel B, Kachel C und Kachel D) auf. Jede Kachel enthält Speicherzellen und kann im Allgemeinen der in 12A dargestellten Konfiguration ähneln. Bitleitungen werden von Kachel A und Kachel C gemeinsam genutzt. Bitleitungen werden von Kachel B und Kachel D gemeinsam genutzt. Die Bitleitungen werden von der Mitte durch die Bitleitungstreiber 1212 angesteuert. Wortleitungen werden von Kachel A und Kachel B gemeinsam genutzt. Wortleitungen werden von Kachel C und Kachel D gemeinsam genutzt. Die Wortleitungen werden von der Mitte durch die Wortleitungstreiber 1210 angesteuert. In diesem Beispiel gibt es „N“ Bitleitungen und „N“ Wortleitungen pro Kachel. Als ein Beispiel ist N 1024. N könnte jedoch größer oder kleiner sein. Außerdem ist es nicht erforderlich, dass die Anzahl von Bitleitungen pro Kachel gleich der Anzahl von Wortleitungen pro Kachel ist. Unter erneuter Bezugnahme auf 12A könnte das dargestellte Array einer Kachel eines Moduls 1250 entsprechen, wobei die Wortleitungen mit einer anderen Kachel gemeinsam genutzt werden und die Bitleitungen mit einer anderen Kachel gemeinsam genutzt werden. Zum Beispiel könnte das Array in 12A der Kachel D in 12B entsprechen. Die Konfiguration in 12A ist jedoch nicht erforderlich, um eine Kachel eines Moduls 1250 zu sein.
  • In einigen Ausführungsformen wird ein Ansatz mit erzwungenem Strom verwendet, um auf Speicherzellen in einem Kreuzpunkt-Speicherarray zuzugreifen. Ein Ansatz mit erzwungenem Strom hilft, den IR-Abfall aufgrund des Wortleitungswiderstands und/oder des Bitleitungswiderstands automatisch zu korrigieren. In einigen Ausführungsformen werden Schwellenschaltselektoren in Reihe mit den Speicherzellen verwendet. Der Schaltselektor ist in Reihe mit dem Speicherelement zwischen der Wortleitung und der Bitleitung geschaltet. Somit verringert jede Spannung durch den Schaltselektor die Spannung durch das Speicherelement. Üblicherweise gibt es eine gewisse Variation der Offsetspannung zwischen den Schaltselektoren. Ein Ansatz mit erzwungenem Strom hilft, die Variation der Offsetspannung zwischen Schwellenschaltselektoren automatisch zu korrigieren.
  • 13 stellt mehrere Diagramme von Speicherzellen-Schaltspannungen dar. Die Schaltspannung der Speicherzelle ist die Spannung, die über die Kombination des Schaltselektors und des Speicherelements angelegt werden muss, um den Zustand des Speicherelements umzuschalten. Jedes Diagramm betrifft den gleichen Satz von Speicherzellen, jedoch für unterschiedliche Annahmen über die Schaltselektoren. Für alle drei Diagramme 1302, 1304, 1306 weisen die Schaltselektoren die gleiche durchschnittliche Offsetspannung auf. Die Standardabweichung ist jedoch für jedes Diagramm unterschiedlich. Das Diagramm 1302 betrifft einen idealen Fall, in dem keine Variation der Offsetspannung zwischen den Schaltselektoren vorliegt. Aufgrund von Unterschieden zwischen den Speicherzellen wird es jedoch immer noch eine gewisse Variation der Schaltspannungen für die Speicherzellen geben. Für Diagramm 1304 weist die Offsetspannung eine Standardabweichung von 1 auf. Für Diagramm 1304 weist die Offsetspannung eine Standardabweichung von 2 auf. Die Diagramme 1304 und 1306 zeigen, dass eine größere Variation der Offsetspannung zwischen den Schaltselektoren zu einer größeren Variation der Schaltspannung in den Speicherzellen führt.
  • Wenn eine Spannungsquelle verwendet wird, um die Speicherzellen zu schreiben, muss die Schreibspannung hoch genug sein, um die Fälle zu berücksichtigen, für die eine hohe Schreibspannung benötigt wird, um die Speicherzelle zu schreiben. Es ist möglich, dass die Schreibspannung für einige Speicherzellen möglicherweise nicht hoch genug ist, jedoch kann die Fehlerkorrekturschaltung Fehler bis zu einer bestimmten Anzahl korrigieren. Um die Schreibfehlerrate auf dem Niveau einer Zielfehlerrate zu halten, muss die Schreibspannung größer sein, wenn eine größere Variation der Offsetspannung zwischen den Schaltselektoren vorliegt.
  • Ein Ansatz mit erzwungenem Strom zum Schreiben der Speicherzellen wird jedoch nicht durch die Variation der Offsetspannung in den Schaltselektoren beeinflusst. Wenn zum Beispiel ein fester Strom durch die Speicherzelle geleitet wird, ist die Spannung durch das Speicherelement von dem Strom und dem Widerstand des Speicherelements abhängig. Somit kann ein Ansatz mit erzwungenem Strom Schreibfehler aufgrund einer Variation der Offsetspannung zwischen den Schaltselektoren reduzieren oder beseitigen. Ein Ansatz mit erzwungenem Strom kann jedoch möglicherweise die Belastung der MRAM-Zellen kleinerer Durchmesser durch Anlegen einer höheren Spannung über die kleineren Speicherelemente mit hohem Widerstand erhöhen. In einigen Ausführungsformen wird die Spannung der ausgewählten Wortleitung auf eine Spannungsgrenze geklemmt, während ein Ansatz mit erzwungenem Strom verwendet wird, was die Belastung der Speicherzellen reduziert.
  • 14 stellt ein Streudiagramm des erforderlichen Schreibstroms gegenüber dem MRAM-Zellendurchmesser dar. Die Schreibstromdichte des MTJ in einer MRAM-Zelle kann ungefähr konstant gegenüber dem Zellendurchmesser sein. Daher kann die Schreibspannung gegenüber dem MRAM-Zellendurchmesser ungefähr konstant sein. Der Schreibstrom kann jedoch mit dem MRAM-Zellendurchmesser skalieren. Das Streudiagramm 1410 zeigt, dass die Strommenge, die erforderlich ist, um eine MRAM-Zelle zu schreiben, von dem Zellendurchmesser abhängig sein kann. Im Allgemeinen können die MRAM-Zellen kleiner Durchmesser mit einem kleineren Strom als die MRAM-Zellen mit größerem Durchmesser geschrieben werden. Wenn der Schreibstrom nicht groß genug ist, schaltet die Speicherzelle möglicherweise nicht vom AP-Zustand in den P-Zustand oder vom P-Zustand in den AP-Zustand um. Wenn eine Speicherzelle als Reaktion auf das Anlegen des Schreibstroms ihren Zustand nicht umschaltet, wird dies als Schreibfehler bezeichnet. Die Linie 1420 stellt eine Größe für einen beispielhaften Schreibstrom dar. Die Größe wird so eingestellt, dass sie höher ist als der erforderliche Schreibstrom für nahezu alle Speicherzellen. Jedoch könnten einige Speicherzellen einen erforderlichen Schreibstrom aufweisen, der größer als der Schreibstrom 1420 ist. Die Größe des Schreibstroms 1420 kann so gewählt werden, dass die Wahrscheinlichkeit eines Schreibfehlers sehr gering ist. Die Fehlerkorrekturmaschine im Speichersystem kann einige Fehler korrigieren, daher sind einige Schreibfehler zulässig. Das heißt, selbst wenn es einige Schreibfehler gibt, kann das Speichersystem immer noch ein Codewort decodieren, das in den Speicherzellen gespeichert ist, vorausgesetzt dass die Gesamtzahl von Fehlern innerhalb einer Toleranz liegt. Die Schreibstromgröße ist somit so eingestellt, dass sie ausreichend hoch ist, um die Schreibfehler innerhalb eines tolerierbaren Bereichs zu halten. Diese Größe hängt stark von den Speicherzellen mit dem größten Durchmesser ab, da diese Zellen den höchsten erforderlichen Schreibstrom aufweisen. Der Schreibstrom kann jedoch auch die Speicherzellen mit kleinerem Durchmesser belasten.
  • Die Anforderungen zum Schreiben einer MRAM-Zelle können auch in Bezug auf die Schreibspannung betrachtet werden. 15A stellt erforderliche Schreibspannungen gegenüber dem MRAM-Zellendurchmesser dar. Der Bereich innerhalb des Diagramms 1502 stellt eine Verteilung der erforderlichen Schreibspannung gegenüber dem Zellendurchmesser für eine Gruppe von Speicherzellen dar. Es ist zu beachten, dass die erforderliche Schreibspannung nicht signifikant von dem Zellendurchmesser abhängt. Somit zeigt der Bereich innerhalb des Diagramms 1502 erforderliche Schreibspannungen für Speicherzellen unterschiedlicher Durchmesser an. Das Diagramm 1504 zeigt die tatsächliche Spannung an, die über eine Speicherzelle angelegt wird, wenn ein Ziel-Zugriffsstrom durch die Speicherzelle gezwungen wird. Diagramm 1504 ist eine Verteilung der tatsächlichen Schreibspannung gegenüber dem Speicherzellendurchmesser. Es ist zu beachten, dass die angelegte Schreibspannung unter Verwendung eines erzwungenen Stroms für den Speicherzugriff von dem Speicherzellendurchmesser abhängt. Insbesondere steigt die angelegte Schreibspannung, wenn der Speicherzellendurchmesser abnimmt. Die Schreibspannung kann wie folgt ausgedrückt werden. V applied = R * I access
    Figure DE102022101834A1_0001
  • In Gleichung 1 ist Iaccess der Zugriffsstrom, der durch die MRAM-Zelle gezwungen wird, und Vapplied ist die Spannung, die durch die MRAM-Zelle auftritt. Der MRAM-Zellenwiderstand (R) nimmt mit abnehmendem Zellendurchmesser zu. Daher nimmt Vapplied mit abnehmendem Zellendurchmesser zu. Die Speicherzellen mit kleinerem Durchmesser erfordern jedoch keine solche hohe Spannung für einen erfolgreichen Schreibvorgang. Daher können Speicherzellen mit kleineren Durchmessern durch Vapplied überlastet werden. Drei doppelseitige Pfeile 1530a, 1530b und 1530c sind dargestellt, um anzuzeigen, dass die angelegte Spannung für einige der Speicherzellen wesentlich höher als erforderlich sein kann. Jeder doppelseitige Pfeil entspricht einer Speicherzelle. Daher ist die Spannungsüberlastung von drei repräsentativen Speicherzellen in 15A angegeben.
  • In einer Ausführungsform wird die Spannung auf der ausgewählten Wortleitung auf eine maximal zulässige Spannung geklemmt, während sie ein Zugriffsstrom durch die ausgewählte Speicherzelle leitet. Dies hilft, eine Belastung der ausgewählten Speicherzelle zu vermeiden, während auch eine ausreichende Spannung durch die Speicherzelle zum Lesen oder Schreiben ermöglicht wird. Darüber hinaus reduziert dies die Belastung der MRAM-Zellen mit kleinerem Durchmesser, die keine hohe Schreibspannung erfordern. 15B stellt dar, wie Spannungsklemmung verwendet werden kann, um die Spannung auf Speicherzellen zu reduzieren. 15B zeigt wiederum Diagramm 1502. Die Spannung an der ausgewählten Wortleitung wird auf eine angewendete Spannungsgrenze 1520 geklemmt. In einigen Ausführungsformen wird eine Auswahlspannung an die ausgewählte Bitleitung angelegt, während der Zugriffsstrom durch die ausgewählte Wortleitung gezwungen wird. Wenn beispielsweise die Bitleitung geerdet ist, wird die Spannung an der ausgewählten Wortleitung auf die angewendete Spannungsgrenze 1520 geklemmt. Wenn die Bitleitung auf einem unterschiedlichen Wert gehalten wird, kann die Spannung auf der ausgewählten Wortleitung auf einen geeigneten Wert geklemmt werden, um die Bitleitungsspannung zu berücksichtigen.
  • Das Diagramm 1515 zeigt die tatsächliche Spannung an, die über eine Speicherzelle angelegt wird, wenn ein Zugriffsstrom durch die Speicherzelle gezwungen wird. Diagramm 1515 ist eine Verteilung der tatsächlichen Schreibspannung gegenüber dem Speicherzellendurchmesser. Keine der angelegten Spannungen für Diagramm 1515 überschreitet die angewendete Spannungsgrenze. Dies steht im Gegensatz zum Diagramm 1504 (siehe 15A), in dem einige der angelegten Spannungen diesen Pegel überschreiten. Zurückkehrend zur Erläuterung von 15B entsprechen drei doppelseitige Pfeile 1540a, 1540b und 1540c den gleichen drei beispielhaften Zellen aus 15A. Die kürzere Länge der doppelseitigen Pfeile 1540a, 1540b und 1540c (relativ zu 1530a, 1530b und 1530c) zeigt an, dass die Spannungsbelastung auf diesen Speicherzellen signifikant reduziert wurde, während immer noch eine ausreichende Schreibspannung bereitgestellt wird, um die Fehlerrate niedrig zu halten (z. B. innerhalb einer Fehlerkorrekturfähigkeit).
  • 15B stellt auch einen Spannungsklemmpegel 1530 dar. Dies nimmt auf die Spannung an einer Spannungsklemme Bezug, die nicht notwendigerweise direkt mit der Wortleitung verbunden ist. Somit könnte die angewendete Spannungsgrenze 1520 geringfügig höher sein als die Spannung an der Spannungsklemme.
  • In einer Ausführungsform wird eine Spannung auf einer ausgewählten Wortleitung auf eine Spannungsgrenze geklemmt, während ein Zugriffsstrom durch die ausgewählte Wortleitung geleitet wird. Dies hilft, eine Belastung der ausgewählten Speicherzelle zu vermeiden. 16 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses 1600 zum Klemmen der Spannung der ausgewählten Wortleitung unter Verwendung eines Ansatzes mit erzwungenem Strom in einem Kreuzpunktarray dar. In einer Ausführungsform sind die Speicherzellen MRAM-Zellen. Die Speicherzellen müssen jedoch keine MRAM-Zellen sein. In einer Ausführungsform weisen die Speicherzellen ein Speicherelement (z. B. MRAM-Element) in Reihe mit einem Selektor (z. B. Schwellenschaltselektor) auf. Zur Veranschaulichung wird auf 12A Bezug genommen. Die Schritte werden in einer bestimmten Reihenfolge zur Vereinfachung der Erklärung beschrieben. Die Schritte müssen nicht in der in 16 dargestellten Reihenfolge eingeleitet werden. Einige oder alle Schritte könnten gleichzeitig auftreten.
  • In einer Ausführungsform wird der Prozess 1600 von einer Steuerschaltung im Speicherchip 292 durchgeführt. In einer Ausführungsform wird der Prozess 1600 von einer Steuerschaltung im Steuerchip 590 durchgeführt. Die Steuerschaltung kann zum Beispiel die Systemsteuerlogik 560, die Zeilensteuerschaltung 520 und die Spaltensteuerschaltung 510 einschließen. In einer Ausführungsform wird der Prozess 1600 von einer Steuerschaltung (z. B. Hostprozessor 122) im Hostsystem 120 durchgeführt.
  • Schritt 1602 schließt das Bereitstellen einer Auswahlspannung an eine ausgewählte Bitleitung ein. Unter Bezugnahme auf 12A wird Vselect der ausgewählten Bitleitung 1208b bereitgestellt. Nicht ausgewählte Spannungen werden den nicht ausgewählten Bitleitungen bereitgestellt.
  • Schritt 1604 schließt das Bereitstellen eines Zugriffsstroms an eine ausgewählte Wortleitung ein. Unter Bezugnahme auf 12A wird Iaccess in die ausgewählte Wortleitung 1206g geleitet. Zugangsströme werden nicht den nicht ausgewählten Wortleitungen bereitgestellt. Der Zugriffsstrom kann ein Lesestrom oder ein Schreibstrom sein. Der Zugriffsstrom kann durch einen Abschnitt der ausgewählten Wortleitung, durch die ausgewählte Speicherzelle und durch einen Abschnitt der ausgewählten Bitleitung fließen. Insbesondere kann der Zugriffsstrom durch den Abschnitt der ausgewählten Wortleitung, von dem die Wortleitung (durch einen Stromtreiber) angesteuert wird, in die ausgewählte Speicherzelle fließen. Der Zugriffsstrom kann durch den Abschnitt der ausgewählten Bitleitung von der ausgewählten Speicherzelle dorthin fließen, wo die Bitleitung durch den Spannungstreiber angesteuert wird.
  • Schritt 1606 schließt das Klemmen der maximalen Spannung auf der ausgewählten Wortleitungsspannung auf eine Spannungsgrenze ein. Es kann ein IR-Abfall entlang der ausgewählten Wortleitung vorhanden sein. Somit ist in Schritt 1606 die Wortleitungsspannung, auf die Bezug genommen wird, die maximale Spannung auf der ausgewählten Wortleitung. Die Spannung an der ausgewählten Wortleitung wird geklemmt, während der Zugriffsstrom der ausgewählten Wortleitung bereitgestellt wird und während die Auswahlspannung der ausgewählten Bitleitung bereitgestellt wird. Schritt 1606 begrenzt somit die maximale Spannungsdifferenz zwischen der ausgewählten Wortleitung und der ausgewählten Bitleitung auf eine Spannungsgrenze, während der Zugriffsstrom durch einen Abschnitt der ausgewählten ersten Wortleitung und einen Abschnitt der ausgewählten Bitleitung gezwungen wird. Wie erwähnt, kann es einen IR-Abfall entlang der ausgewählten Wortleitung und der ausgewählten Bitleitung geben.
  • Wie in der Erläuterung von Schritt 1604 erwähnt, ist in einer Ausführungsform der Zugriffsstrom ein Lesestrom. In diesem Fall kann ein Zustand der Speicherzelle (z. B. P-Zustand, AP-Zustand) als Reaktion darauf bestimmt werden, dass der Lesestrom durch die ausgewählte Speicherzelle gezwungen wird. Wie in der Erläuterung von Schritt 1604 erwähnt, ist in einer Ausführungsform der Zugriffsstrom ein Schreibstrom. In diesem Fall kann ein Zustand der Speicherzelle geändert werden (z. B. vom AP-Zustand zum P-Zustand oder vom P-Zustand zum AP-Zustand), indem der Schreibstrom durch die ausgewählte Speicherzelle gezwungen wird. Zahlreiche Modifikationen am Prozess 1600 sind möglich. In einer Ausführungsform werden die Rollen der Wortleitung und der Bitleitung umgekehrt. Zum Beispiel kann der Zugriffsstrom der Bitleitung bereitgestellt werden.
  • In einigen Ausführungsformen hängt die Spannungsgrenze von einem Ort der ausgewählten Speicherzelle in dem Kreuzpunktarray ab. 17 stellt ein Flussdiagramm einer Ausführungsform eines Prozesses 1700 zum Klemmen der maximalen Spannung der ausgewählten Wortleitung auf eine Spannung dar, die von dem Ort der ausgewählten Speicherzelle abhängt. In einigen Ausführungsformen ist die ausgewählte Speicherzelle eine MRAM-Zelle. Die ausgewählte Speicherzelle muss jedoch keine MRAM-Zelle sein. In einer Ausführungsform weist die ausgewählte Speicherzelle ein Speicherelement (z. B. MRAM-Element) in Reihe mit einem Selektor (z. B. Schwellenschaltselektor) auf. In einer Ausführungsform wird der Prozess 1700 von einer Steuerschaltung im Speicherchip 292 durchgeführt. In einer Ausführungsform wird der Prozess 1700 von einer Steuerschaltung im Steuerchip 590 durchgeführt. Die Steuerschaltung kann zum Beispiel die Systemsteuerlogik 560, die Zeilensteuerschaltung 520 und die Spaltensteuerschaltung 510 einschließen. In einer Ausführungsform wird der Prozess 1700 von einer Steuerschaltung (z. B. Hostprozessor 122) in dem Host 120 durchgeführt.
  • Schritt 1702 schließt das Zugreifen auf einen Ort der ausgewählten Speicherzelle in dem Kreuzpunktarray ein. In einer Ausführungsform ist der Ort die Adresse der Speicherzelle, welche die Wortleitung und die Bitleitung definiert, an die die Speicherzelle angeschlossen ist. In einer Ausführungsform ist der Ort eine Zone, in der sich die Speicherzelle befindet. Weitere Details der Zonen sind in Bezug auf 19 gezeigt und beschrieben.
  • Schritt 1704 schließt das Bestimmen einer Spannungsgrenze basierend auf dem Ort der ausgewählten Speicherzelle ein. In einer Ausführungsform basiert die Spannungsgrenze auf Widerständen eines Bereichs der ausgewählten Wortleitung, in dem der Zugriffsstrom fließt, und eines Bereichs der ausgewählten Bitleitung, in dem der Zugriffsstrom fließt.
  • Schritt 1706 schließt das Einstellen einer Klemmenspannung auf die Spannungsgrenze ein. In einer Ausführungsform schließt Schritt 1706 das Senden eines Steuersignals an eine Spannungsklemme ein. Zum Beispiel kann die Systemsteuerlogik 560 ein Steuersignal ausgeben, das dazu führt, dass eine Spannung an ein Steuergate einer Spannungsklemme bereitgestellt wird. Weitere Details von Ausführungsformen der Spannungsklemme sind in Bezug auf 21 und 22 gezeigt und beschrieben.
  • Der Ort der ausgewählten Speicherzelle beeinflusst den Leiterbahnwiderstand zu dieser Speicherzelle. In einigen Ausführungsformen hängt die Größe der Spannungsgrenze vom Leiterbahnwiderstand in dem Kreuzpunktarray zur ausgewählten Speicherzelle ab.
  • 18 ist ein schematisches Diagramm eines Abschnitts eines Kreuzpunktarrays 502, das Leiterbahnwiderstände zu zwei verschiedenen Speicherzellen darstellt. Es ist zu beachten, dass die beiden Zellen nicht notwendigerweise gleichzeitig ausgewählt werden. Jede Wortleitung kann in separate Segmente unterteilt werden, die den Widerstand für dieses Segment darstellen. Es ist eine Anzahl von gepunkteten Kästchen 1810a-1810i dargestellt, um diese Wortleitungswiderstandssegmente darzustellen. Ebenso kann jede Bitleitung in separate Segmente unterteilt werden, die den Widerstand für dieses Segment darstellen. Es ist eine Anzahl von gepunkteten Kästchen 1812a-1812i dargestellt, um diese Bitleitungswiderstandssegmente darzustellen. Zur besseren Veranschaulichung sind nur wenige Wortleitungen 1806a, 1806b und 1806c dargestellt. Zur besseren Veranschaulichung sind nur wenige Bitleitungen 1808a, 1808b und 1808c dargestellt. Die Positionen der Wortleitungstreiber 1820a, 1820b und 1820c relativ zu den Enden der Wortleitungen sind dargestellt. Die Positionen der Bitleitungstreiber 1818a, 1818b und 1818c relativ zu den Enden der Bitleitungen sind dargestellt. Die Wortleitungstreiber und Bitleitungstreiber müssen nicht an den Enden der Leitungen angeordnet sein. In einer Ausführungsform befinden sich die Wortleitungstreiber und/oder die Bitleitungstreiber an einem Mittelpunkt der Wortleitung oder der Bitleitung.
  • Die Speicherzelle 701b ist mit WL 1806a und Bitleitung 1808a verbunden. Die Speicherzelle 701b ist dem Leiterbahnwiderstand 1802b zugeordnet. Der Leiterbahnwiderstand 1802b schließt den Widerstand 1810a, die Speicherzelle 701b und den Widerstand 1812a ein. Die Speicherzelle 701c ist mit WL 1806c und der Bitleitung 1808c verbunden. Die Speicherzelle 701b ist ein Beispiel einer Near-Near-Speicherzelle dahingehend, dass sie sich sowohl nahe am Ende der Wortleitung, an die der Strom bereitgestellt wird, als auch nahe am Ende der Bitleitung befindet, an die die Spannung angelegt wird.
  • Die Speicherzelle 701c ist dem Leiterbahnwiderstand 1802c zugeordnet. Der Leiterbahnwiderstand 1802c schließt Widerstand 1810g, Widerstand 1810h, Widerstand 1810i, Speicherzelle 701c, Widerstand 1812i, Widerstand 1812f und Widerstand 1812c ein. Die Speicherzelle 701c ist ein Beispiel einer Far-Far-Speicherzelle dahingehend, dass sie sich sowohl entfernt vom Ende der Wortleitung, an die der Strom bereitgestellt wird, als auch entfernt vom Ende der Bitleitung befindet, an die die Spannung angelegt wird.
  • Wenn beispielsweise jedes der Wortleitungswiderstandssegmente 1810a-1810i mit R_WL bezeichnet wird und jedes der Bitleitungswiderstandssegmente 1812a-1812i mit R_BL bezeichnet wird, dann ist der Leiterbahnwiderstand für die Speicherzelle 701b R_WL + R_BL. Der Leiterbahnwiderstand für die Speicherzelle 701c beträgt 3 * (R WL + R BL). Ein Kreuzpunktarray weist üblicherweise weit mehr Bitleitungen und Wortleitungen auf als in dem Beispiel in 18. Somit kann der Leiterbahnwiderstand, der einer Far-Far-Speicherzelle zugeordnet ist, weit größer sein als der Leiterbahnwiderstand, der einer Near-Near-Speicherzelle zugeordnet ist.
  • In einigen Ausführungsformen hängt die Spannungsgrenze, auf die die ausgewählte Wortleitung geklemmt wird, von einer Zone ab, in der sich die ausgewählte Speicherzelle befindet. 19 zeigt ein Beispiel, bei dem das Kreuzpunktarray in zwei Zonen unterteilt ist. In diesem Beispiel gibt es 100 Wortleitungen und 100 Bitleitungen. Es sind nur eine Wortleitung und eine Bitleitung dargestellt. Die linken Enden der Wortleitungen werden durch die Zugriffs ströme (Treiber in 19 nicht dargestellt) angesteuert. Die oberen Enden der Bitleitungen werden durch die Auswahlspannungen (Treiber in 19 nicht dargestellt) angesteuert. Die Leiterbahnwiderstände für Speicherzellen in Zone 1 sind höher als die Leiterbahnwiderstände für Speicherzellen in Zone 2. In einer Ausführungsform ist die Spannungsgrenze für Zone 2 größer als für Zone 1.
  • Speicherzellen, die sich sowohl in der Nähe des angesteuerten Endes der WL als auch des angesteuerten Endes der BL befinden, werden als Near-Near-Zellen bezeichnet und befinden sich in Zone 1. Speicherzellen, die sich sowohl entfernt von dem angesteuerten Ende der WL als auch von dem angesteuerten Ende der BL befinden, werden als Far-Far-Zellen bezeichnet und befinden sich in Zone 2. Eine Speicherzelle, die sich entfernt vom angesteuerten Ende der WL, aber nahe am angesteuerten Ende der BL befindet (eine Far-Near-Zelle), liegt nahe der Grenze zwischen Zone 1 und Zone 2. Ebenso liegt eine Speicherzelle, die sich nahe am angesteuerten Ende der WL, aber entfernt vom angesteuerten Ende der BL befindet (eine Near-Far-Zelle), liegt nahe der Grenze zwischen Zone 1 und Zone 2.
  • Das in 19 dargestellte Zonenkonzept kann auf eine größere Anzahl von Zonen erweitert werden. Die Zonen können anhand der Leiterbahnwiderstände gekennzeichnet sein, die den Speicherzellen zugeordnet sind. Zum Beispiel können die Speicherzellen basierend auf dem Leiterbahnwiderstand eingestuft sein. Dann können „n“ Zonen von Speicherzellen basierend auf den Einstufungen gebildet werden, so dass jede Zone Speicherzellen mit ähnlichen Leiterbahnwiderständen enthält.
  • 20 ist ein Blockdiagramm von Komponenten zum Klemmen einer Spannung auf einer Wortleitung, während ein Strom zu der Wortleitung gezwungen wird. Der Stromquellengenerator 2010 erzeugt und gibt ein Stromsteuersignal aus, das der Stromquelle 2020 bereitgestellt wird. In einer Ausführungsform ist das Stromsteuersignal eine hochpräzise Spannung. Die Stromquelle 2020 gibt als Reaktion auf das Stromsteuersignal einen Strom einer festen Größe aus. Die Stromquelle 2020 könnte verwendet werden, um einen Lesestrom oder einen Schreibstrom zu erzeugen, der als Zugriffsstrom bezeichnet werden kann. Der Zugriffsstrom wird über die Decodierschaltung 2040 der ausgewählten Wortleitung bereitgestellt. Die Decodierschaltung 2040 gibt eine WL-Adresse ein und stellt der ausgewählten Wortleitung den Zugriffsstrom bereit. Die Zustandsmaschine 562 kann die WL-Adresse der Decodierschaltung 2040 bereitstellen. In einer Ausführungsform gibt es separate Stromquellen 2020 zum Erzeugen des Lesestroms und des Schreibstroms, wobei die Auswahllogik die geeignete Stromquelle für den Speichervorgang auswählt. In einer Ausführungsform gibt es eine erste Stromquelle zum Erzeugen eines positiven Schreibstroms und eine zweite Stromquelle zum Erzeugen eines negativen Schreibstroms. Nicht in 20 dargestellt ist ein Bitleitungstreiber, der eine Auswahlspannung der ausgewählten Bitleitung bereitstellen kann. Der Zugriffsstrom kann durch einen Abschnitt der ausgewählten Wortleitung, durch die ausgewählte Speicherzelle und durch einen Abschnitt der ausgewählten Bitleitung fließen.
  • Die Spannungsklemme 2030 tastet die Spannung an dem mit „VX“ gekennzeichneten Knoten ab, der als globaler Knoten bezeichnet wird. Die Spannungsklemme 2030 leitet bei Bedarf einen Teil des Zugriffsstroms von der ausgewählten Wortleitung ab, um zu verhindern, dass die Spannung am globalen Knoten VX eine Soll-Spannungsgrenze überschreitet. Somit leitet die Spannungsklemme 2030 bei Bedarf einen Teil des Zugriffsstroms ab, sodass er nicht in die ausgewählte Wortleitung gelangt, um zu verhindern, dass die maximale Spannung auf der ausgewählten Wortleitung eine Spannungsgrenze überschreitet. Die Spannungsklemme 2030 empfängt ein Steuersignal („Soll-Spannungsgrenze“), wodurch die Größe der maximal zulässigen Spannung auf dem globalen Knoten VX wählbar ist. In einigen Ausführungsformen basiert die Soll-Grenzspannung auf der Zone, in der sich die ausgewählte Speicherzelle befindet. Das Steuersignal kann eine analoge Spannung sein. In einer Ausführungsform wird das Steuersignal von der Zustandsmaschine 562 bereitgestellt.
  • 21 ist ein schematisches Diagramm einer Ausführungsform der Stromquelle und Spannungsklemme. In 21 erzeugt die Stromquelle 2020 einen Strom (I_source). Die Stromquelle schließt den Stromerzeugungstransistor 2102 und einen Ein/Aus-Transistor 2104 ein. Der Stromerzeugungstransistor 2102 empfängt die Spannung Read_1G vom Stromquellengenerator 2010. Der Stromerzeugungstransistor 2102 wird auf eine geeignete Größe skaliert, um die Zielgröße für den Strom (I Source) zu erzeugen. In einer Ausführungsform wird die Stromquelle 2020 verwendet, um einen Lesestrom von etwa 15 Mikroampere zu erzeugen. In einer Ausführungsform wird die Stromquelle 2020 Verwendet, um einen Schreibstrom von etwa 30 Mikroampere zu erzeugen.
  • Der Ein/Aus-Transistor 2104 wird verwendet, um zu steuern, ob I Source von der Stromquelle 2020 ausgegeben wird. Das Signal „Strom_Ein_Aus“ kann von der Systemsteuerlogik 360 bereitgestellt werden. Der Ein/Aus-Transistor 2104 stellt I_Source dem Knoten VX bereit, unter der Annahme, dass die Stromquelle ausgewählt wurde. Der Knoten VX ist mit der Decodierschaltung 2040 verbunden, so dass zumindest ein Abschnitt von I_Source der ausgewählten Wortleitung bereitgestellt wird.
  • Die Spannungsklemme 2030 schließt den Spannungsklemmentransistor 2106 ein, der die Spannung am globalen Knoten VX abtastet. Das Gate des Spannungsklemmentransistors 2106 empfängt ein Steuersignal „V_Clamp“. Das Steuersignal wird verwendet, um die Größe der Spannung einzustellen, die auf dem globalen Knoten VX zulässig ist, und somit die Größe der Spannung, die auf der ausgewählten Wortleitung zulässig ist. Da der globale Knoten VX über die Decodierschaltung 2040 mit der ausgewählten Wortleitung verbunden ist, ist die Spannung an der ausgewählten Wortleitung nicht notwendigerweise gleich der Spannung am globalen Knoten VX. Etwaige Spannungsunterschiede, die durch den Stromfluss durch die Decodierschaltung 2040 entstehen, können jedoch in die Spannung einfließen, die am globalen Knoten VX zulässig ist. Der Spannungsklemmentransistor 2106 leitet bei Bedarf einen Teil von I_Source ab, um zu verhindern, dass die Spannung am globalen Knoten VX die Spannungsgrenze überschreitet. Der Strom kann zur Masse und weg vom ausgewählten Speicherelement abgeleitet werden.
  • 22 ist ein schematisches Diagramm einer anderen Ausführungsform der Spannungsklemme 2030. In dieser Ausführungsform weist die Spannungsklemme 2030 eine Rückkopplungsschleife auf. Der Spannungsklemmentransistor 2106 ist wiederum als mit dem globalen Knoten VX verbunden dargestellt. Zwei Rückkopplungstransistoren 2202, 2204 werden in dieser Ausführungsform hinzugefügt. Die Rückkopplungstransistoren stellen zusätzliche Stabilität bei der Steuerung der Größe der Spannung am globalen Knoten VX bereit. In einer Ausführungsform stellen die Rückkopplungstransistoren eine Rückkopplung mit hoher Verstärkung bereit, um die Schwankung von Vt mit dem durch den Klemmentransistor 2106 abgeleiteten Strom zu verringern.
  • 23 ist ein schematisches Diagramm einer Ausführungsform des Stromquellengenerators 2010. Der Stromquellengenerator 2010 gibt die Spannung Read_1G (zwischen den Transistoren 2320 und 2330) an, die der Stromquelle 2020 bereitgestellt wird. In einigen Ausführungsformen kann Read_1G mehreren Typen von Stromquellen bereitgestellt werden, wie einer Lesestromquelle, einer Quelle für positiven Schreibstrom und einer Quelle für negativen Schreibstrom.
  • Den Gates der Transistoren 2330 und 2322 werden Spannungen durch die Widerstände 2312 bzw. 2314 bereitgestellt. Diese Widerstandsspannungen werden durch die linksseitige Schaltung erzeugt, welche die Stromquelle 2302, den Transistor 2304, den Transistor 2306, den Transistor 2308 und den Transistor 2310 sowie die Kondensatoren 2316 und 2318 einschließt. Die Stromquelle 2302 kann etwa 5 Mikroampere sein. Die rechtsseitige Schaltung schließt Transistoren 2320, 2330, 2322, 2324, 2326 und 2328 ein. In einigen Ausführungsformen wird die linksseitige Schaltung für eine gesamte Bank verwendet, wobei eine separate Version der rechtsseitigen Schaltung für jede Kachel verwendet wird. Die Stromquelle 2302, zum Beispiel 5 ua, kann eine Spannung von etwa 2 Vt über Masse auf dem Drain des Transistors 2304 erzeugen, die auf die Kacheln verteilt wird. V PA in das Gate des Transistors 2310 kann hoch sein (z. B. V_P), um die Schaltung zu aktivieren, oder sie kann die Schaltung öffnen, wenn das Gate des Transistors 2310 auf Masse gelegt wird, so dass der Strom eliminiert wird, wenn die Schaltung nicht genutzt wird. Das Gate des Transistors 2304 kann auf die Kacheln verteilt werden und weder Source noch Drain ansteuern, um Spannungsabfälle zu den Kacheln zu vermeiden und den resultierenden Strom in den Kacheln für alle relativ gleich zu halten. Die beiden verteilten Spannungen von etwa 1,5 V und 0 V sind wiederum in jeder Kachel mit den Generatoren auf der rechten Seite verbunden. Das heißt, das Gate des Transistors 2330 ist etwa 1,5 V und das Gate des Transistors 2322 etwa 0 V. Diese Spiegelschaltungen können ihrerseits entweder durch Step1T, Read1T oder Read1T_NX hoch an V P eingeschaltet werden. Das Ergebnis ist, dass der Strom der Stromquelle 2302 in den Drain des Transistors 2320 fließt und das Gate des Transistors 2320 auf V_P - Vt liegt, oder etwa 2,5 V, wenn V_P 3,3 V beträgt.
  • 24 ist ein Flussdiagramm einer Ausführungsform eines Prozesses 2400 zum Klemmen einer Spannung auf einer ausgewählten Wortleitung, wenn ein Ansatz mit erzwungenem Strom verwendet wird, um auf eine Speicherzelle in einem Kreuzpunktarray zuzugreifen. Der Prozess 2400 stellt weitere Details einer Ausführungsform des Prozesses 1600 bereit. Bei der Beschreibung des Prozesses 2400 wird auf die Schaltung in den 21-23 Bezug genommen. Jedoch ist der Prozess 2400 nicht auf diese Schaltung beschränkt.
  • Schritt 2402 schließt das Erzeugen eines Zugriffsstroms mit einer festen Größe ein. In einer Ausführungsform erzeugt die Kombination des Stromquellengenerators 2010 in 23 und der Stromquelle 2020 in 21 den Zugriffsstrom fester Größe. Unter Bezugnahme auf 21 wird der Zugriffsstrom fester Größe als I_Source bezeichnet.
  • Schritt 2404 schließt das Bereitstellen zumindest eines Teils des Zugriffsstroms fester Größe an eine ausgewählte Wortleitung ein. Unter Bezugnahme auf 21 wird I_Access der ausgewählten Wortleitung über die Decodierschaltung 2040 bereitgestellt. I_Access könnte die gleiche Größe wie I_Source aufweisen oder kann kleiner als I_Source sein, abhängig davon, ob die resultierende Spannung an VX in 21 höher ist, als wenn die Spannungsklemme Strom ableitet.
  • Schritt 2406 schließt das Abtasten einer Spannung der ausgewählten Wortleitung ein. Unter Bezugnahme auf 21 oder 22 tastet die Spannungsklemme 2030 die Spannung am globalen Knoten VX ab, was zur Abtastung der Spannung auf der ausgewählten Wortleitung dient.
  • Schritt 2408 ist eine Bestimmung, ob Strom von der ausgewählten Wortleitung abgeleitet werden soll. Diese Bestimmung kann dadurch erfolgen, dass der Spannungsklemmentransistor 2106 die Spannung auf dem globalen Knoten VX abtastet. Wenn ein Teil des Stroms umgeleitet werden soll, wird Schritt 2410 durchgeführt. Schritt 2410 schließt das Ableiten eines Teils des Zugriffsstroms von der ausgewählten Wortleitung ein, um zu verhindern, dass die Wortleitungsspannung eine Spannungsgrenze überschreitet. Unter Bezugnahme auf 21 oder 22 leitet der Spannungsklemmentransistor 2106 einen Teil von I_Source von der ausgewählten Wortleitung ab.
  • Wenn der Strom nicht abgeleitet werden soll, dann wird Schritt 2412 durchgeführt. Schritt 2412 schließt das Bereitstellen des gesamten Zugriffsstroms fester Größe an die ausgewählte Wortleitung ein. Unter Bezugnahme auf 21 oder 22 leitet der Spannungsklemmentransistor 2106 keinen Teil von I_Source von der ausgewählten Wortleitung ab.
  • In Anbetracht des Vorstehenden ist ersichtlich, dass gemäß einem ersten Gesichtspunkt eine Einrichtung eine Steuerschaltung aufweist, die eingerichtet ist, um mit einem Kreuzpunkt-Speicherarray verbunden zu werden. Das Kreuzpunkt-Speicherarray weist eine Vielzahl von ersten leitfähigen Leitungen, eine Vielzahl von zweiten leitfähigen Leitungen und eine Vielzahl von nichtflüchtigen Speicherzellen auf, die jeweils zwischen einer der ersten leitfähigen Leitungen und einer der zweiten leitfähigen Leitungen verbunden sind. Jede Speicherzelle weist ein Speicherelement und ein Auswahlelement auf. Die Steuerschaltung ist eingerichtet, um einen Zugriffsstrom durch einen ersten Abschnitt einer ausgewählten ersten leitfähigen Leitung, einer ausgewählten Speicherzelle und einen zweiten Abschnitt einer ausgewählten zweiten leitfähigen Leitung zu zwingen. Die ausgewählte Speicherzelle ist zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung verbunden. Die Steuerschaltung ist eingerichtet, um eine maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung auf einen Spannungsgrenzwert zu begrenzen, während der Zugriffsstrom durch den ersten Abschnitt der ausgewählten ersten leitfähigen Leitung, die ausgewählte Speicherzelle und den zweiten Abschnitt der ausgewählten zweiten leitfähigen Leitung gezwungen wird.
  • In einem zweiten Gesichtspunkt, in Fortführung des ersten Gesichtspunkts, ist die Steuerschaltung ferner eingerichtet, um die Spannungsgrenze basierend auf einem Ort der ausgewählten Speicherzelle in dem Kreuzpunkt-Speicherarray auszuwählen.
  • In einem dritten Gesichtspunkt, in Fortführung des ersten oder zweiten Gesichtspunktes, ist die Steuerschaltung ferner eingerichtet, um die Spannungsgrenze basierend auf dem Widerstand des ersten Abschnitts der ausgewählten ersten leitfähigen Leitung, in der der Zugriffsstrom fließt, und des zweiten Abschnitts der ausgewählten zweiten leitfähigen Leitung, in der der Zugriffsstrom fließt, auszuwählen.
  • In einem vierten Gesichtspunkt, in Fortführung eines beliebigen der ersten bis dritten Gesichtspunkte, liegt die ausgewählte Speicherzelle in einer von einer Vielzahl von Zonen in dem Kreuzpunkt-Speicherarray. Jede Zone ist durch einen Strom-Widerstands-Abfall (IR-Abfall) entlang eines Pfades gekennzeichnet, der einen ersten Bereich einer der ersten leitfähigen Leitungen und einen zweiten Bereich einer der zweiten leitfähigen Leitungen umfasst, in dem ein Zugriffsstrom beim Zugriff auf eine Speicherzelle in der Zone erzwungen wird. Die Steuerschaltung ist ferner eingerichtet, um die Spannungsgrenze basierend darauf auszuwählen, in welcher Zone sich die ausgewählte Speicherzelle befindet.
  • In einem fünften Gesichtspunkt, in Fortführung eines der ersten bis vierten Gesichtspunkte, ist die Steuerschaltung ferner eingerichtet, um den Zugriffsstrom auf einem festen Strom zu halten, wenn die maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung unter der Spannungsgrenze liegt. Die Steuerschaltung ist ferner eingerichtet, um den Zugriffsstrom zu reduzieren, der durch den ersten Abschnitt der ausgewählten ersten leitfähigen Leitung, die ausgewählte Speicherzelle und durch den zweiten Abschnitt der ausgewählten zweiten leitfähigen Leitung gezwungen wird, um zu verhindern, dass die maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung die Spannungsgrenze überschreitet.
  • In einem sechsten Gesichtspunkt, in Fortführung eines der ersten bis fünften Gesichtspunkte, weist die Steuerschaltung eine Stromquelle mit einem Ausgang auf, der eingerichtet ist, um einen Strom mit fester Größe bereitzustellen. Die Steuerschaltung weist eine Spannungsklemme auf, die mit dem Ausgang der Stromquelle gekoppelt ist. Die Spannungsklemme ist eingerichtet, um einen Teil des Stroms fester Größe von der ausgewählten ersten leitfähigen Leitung abzuleiten, um die maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung auf die Spannungsgrenze zu begrenzen.
  • In einem siebten Gesichtspunkt, in Fortführung eines der ersten bis sechsten Gesichtspunkte, weist die Einrichtung ferner das Kreuzpunkt-Speicherarray auf. Das Auswahlelement weist einen Schwellenschaltselektor auf, der eingerichtet ist, um als Reaktion auf das Anlegen eines Spannungspegels, der eine Schwellenspannung des Schwellenschaltselektors überschreitet, leitfähig zu werden, wobei der Schwellenschaltselektor mit dem Speicherelement der jeweiligen Speicherzelle in Reihe geschaltet ist. Die Steuerschaltung ist ferner eingerichtet, um eine Spannung zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung einzurichten, um den Schwellenschaltselektor in der ausgewählten Speicherzelle einzuschalten.
  • In einem achten Gesichtspunkt, in Fortführung eines der ersten bis siebten Gesichtspunkte, weist die Einrichtung ferner einen Halbleiterchip umfassend das Kreuzpunkt-Speicherarray auf Die Einrichtung weist ferner einen zweiten Halbleiterchip auf, der an dem ersten Halbleiterchip befestigt ist. Der zweite Halbleiterchip weist die Steuerschaltung auf.
  • In einem neunten Gesichtspunkt, in Fortführung eines der ersten bis achten Gesichtspunkte, ist der Zugriffsstrom eines von einem Lesezugriffsstrom und einem Schreibzugriffsstrom. Die Steuerschaltung ist eingerichtet, um einen Zustand der ausgewählten Speicherzelle als Reaktion darauf zu bestimmen, dass der Lesezugriffsstrom durch die ausgewählte Speicherzelle gezwungen wird. Die Steuerschaltung ist eingerichtet, um einen Zustand der ausgewählten Speicherzelle zu ändern, indem der Schreibzugriffsstrom durch die ausgewählte Speicherzelle gezwungen wird.
  • In einem zehnten Gesichtspunkt, in Fortführung eines der ersten bis neunten Gesichtspunkte, weist jede Speicherzelle ein magnetoresistives Direktzugriffsspeicherelement (MRAM-Element) in Reihe mit dem Auswahlelement auf.
  • Ein weiterer Gesichtspunkt schließt ein Verfahren zum Betreiben eines Kreuzpunkt-Speicherarrays ein. Das Verfahren weist das Erzeugen, durch eine Stromquelle, eines Zugriffsstroms fester Größe auf. Das Verfahren weist das Zwingen, durch eine Steuerschaltung, zumindest eines Teils des Zugriffsstroms fester Größe durch eine ausgewählte Speicherzelle in dem Kreuzpunkt-Speicherarray auf. Das Kreuzpunkt-Speicherarray weist eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungen und eine Vielzahl von magnetoresistiven Direktzugriffsspeicherzellen (MRAM-Zellen) auf, die jeweils zwischen einer der Wortleitungen und einer der Bitleitungen verbunden sind. Die ausgewählte Speicherzelle liegt zwischen einer ausgewählten Wortleitung und einer ausgewählten Bitleitung. Das Verfahren weist das Ableiten, durch eine Spannungsklemme, eines Teils des Zugriffsstroms fester Größe vom Durchfluss durch die ausgewählte Speicherzelle, um eine Spannung über der ausgewählten Speicherzelle auf eine Spannungsgrenze zu begrenzen.
  • Ein weiterer Gesichtspunkt schließt ein nichtflüchtiges Speichersystem ein, umfassend ein Kreuzpunkt-Speicherarray, das eine Vielzahl von ersten leitfähigen Leitungen, eine Vielzahl von zweiten leitfähigen Leitungen und eine Vielzahl von magnetoresistiven Direktzugriffsspeicherzellen (MRAM) aufweist. Jede MRAM-Zelle liegt sich zwischen einem Kreuzungspunkt einer der Vielzahl von ersten leitfähigen Leitungen und einer entsprechenden der Vielzahl von zweiten leitfähigen Leitungen. Das nichtflüchtige Speichersystem weist eine Steuerschaltung auf, die mit dem Kreuzpunkt-Speicherarray gekoppelt ist. Die Steuerschaltung legt eine Auswahlspannung an eine ausgewählte erste leitfähige Leitung des Kreuzpunkt-Speicherarrays an. Die Steuerschaltung stellt zumindest einen Teil eines Zugriffsstroms fester Größe einer ausgewählten zweiten leitfähigen Leitung des Kreuzpunkt-Speicherarrays bereit, während die Auswahlspannung an die ausgewählte erste leitfähige Leitung angelegt wird. Eine ausgewählte Speicherzelle liegt zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung. Die Steuerschaltung leitet einen Teil des Zugriffsstroms fester Größe von der ausgewählten zweiten leitfähigen Leitung ab, um eine maximale Spannung auf der ausgewählten zweiten leitfähigen Leitung auf eine Spannungsgrenze zu begrenzen, während die Auswahlspannung der ausgewählten ersten leitfähigen Leitung bereitgestellt wird.
  • Für die Zwecke dieses Dokuments kann eine Bezugnahme in der Beschreibung auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „eine andere Ausführungsform“ verwendet werden, um verschiedene Ausführungsformen oder dieselbe Ausführungsform zu beschreiben.
  • Für die Zwecke dieses Dokuments kann eine Verbindung eine direkte Verbindung oder eine indirekte Verbindung sein (z. B. über einen oder mehrere andere Teile). In einigen Fällen, wenn ein Element als mit einem anderen Element verbunden oder gekoppelt bezeichnet wird, kann das Element direkt mit dem anderen Element verbunden sein oder indirekt über zwischenliegende Elemente mit dem anderen Element verbunden sein. Wenn ein Element als direkt mit einem anderen Element verbunden bezeichnet wird, gibt es keine Zwischenelemente zwischen dem Element und dem anderen Element. Zwei Vorrichtungen sind „in Kommunikation“, wenn sie direkt oder indirekt miteinander verbunden sind, sodass sie elektronische Signale untereinander übertragen können.
  • Für die Zwecke dieses Dokumentes kann der Begriff „basierend auf“ als „mindestens teilweise basierend auf“ gelesen werden.
  • Für die Zwecke dieses Dokuments impliziert ohne zusätzlichen Kontext die Verwendung numerischer Ausdrücke, wie etwa ein „erstes“ Objekt, ein „zweites“ Objekt und ein „drittes“ Objekt möglicherweise keine Sortierung von Objekten, sondern kann stattdessen zu Identifikationszwecken verwendet werden, um verschiedene Objekte zu identifizieren.
  • Die vorhergehende detaillierte Beschreibung wurde zu Zwecken der Veranschaulichung und Beschreibung vorgelegt. Sie soll nicht erschöpfend sein oder die genaue offenbarte Form beschränken. Viele Modifikationen und Variationen sind unter Berücksichtigung der vorstehend genannten Lehre möglich. Die beschriebenen Ausführungsformen wurden gewählt, um die Prinzipien der vorgeschlagenen Technologie und ihre praktische Anwendung am besten zu erläutern und damit anderen Fachleuten die Möglichkeit zu geben, sie in verschiedenen Ausführungsformen und mit verschiedenen Modifikationen, die für die jeweilige vorgesehene Verwendung geeignet sind, am besten zu nutzen. Es ist beabsichtigt, dass der Umfang durch die hier beigefügten Ansprüche definiert wird.

Claims (20)

  1. Einrichtung, aufweisend: eine Steuerschaltung, die eingerichtet ist, um mit einem Kreuzpunkt-Speicherarray verbunden zu sein, wobei das Kreuzpunkt-Speicherarray eine Vielzahl von ersten leitfähigen Leitungen, eine Vielzahl von zweiten leitfähigen Leitungen und eine Vielzahl von nichtflüchtigen Speicherzellen aufweist, die jeweils zwischen einer der ersten leitfähigen Leitungen und einer der zweiten leitfähigen Leitungen verbunden sind, wobei jede Speicherzelle ein Speicherelement und ein Auswahlelement aufweist; wobei die Steuerschaltung eingerichtet ist zum: Zwingen eines Zugriffsstroms durch einen ersten Abschnitt einer ausgewählten ersten leitfähigen Leitung, einer ausgewählten Speicherzelle und eines zweiten Abschnitts einer ausgewählten zweiten leitfähigen Leitung, wobei die ausgewählte Speicherzelle zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung verbunden ist, und Begrenzen einer maximalen Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung auf eine Spannungsgrenze, während der Zugriffsstrom durch den ersten Abschnitt der ausgewählten ersten leitfähigen Leitung, die ausgewählte Speicherzelle und den zweiten Abschnitt der ausgewählten zweiten leitfähigen Leitung gezwungen wird.
  2. Einrichtung gemäß Anspruch 1, wobei die Steuerschaltung ferner eingerichtet ist zum: Auswählen der Spannungsgrenze basierend auf einem Ort der ausgewählten Speicherzelle in dem Kreuzpunkt-Speicherarray.
  3. Einrichtung gemäß Anspruch 1, wobei die Steuerschaltung ferner eingerichtet ist zum: Auswählen der Spannungsgrenze basierend auf dem Widerstand des ersten Abschnitts der ausgewählten ersten leitfähigen Leitung, in dem der Zugriffsstrom fließt, und dem zweiten Abschnitt der ausgewählten zweiten leitfähigen Leitung, in dem der Zugriffsstrom fließt.
  4. Einrichtung gemäß Anspruch 1, wobei: die ausgewählte Speicherzelle in einer von einer Vielzahl von Zonen in dem Kreuzpunkt-Speicherarray liegt, wobei jede Zone durch einen Strom-Widerstands-Abfall (IR-Abfall) entlang eines Pfades gekennzeichnet ist, der einen ersten Bereich einer der ersten leitfähigen Leitungen und einen zweiten Bereich einer der zweiten leitfähigen Leitungen aufweist, in denen ein Zugriffsstrom beim Zugreifen auf eine Speicherzelle in der Zone erzwungen wird; und die Steuerschaltung ferner eingerichtet ist, um die Spannungsgrenze basierend darauf auszuwählen, in welcher Zone die ausgewählte Speicherzelle liegt.
  5. Einrichtung gemäß Anspruch 1, wobei die Steuerschaltung ferner eingerichtet ist zum: Halten des Zugriffsstroms auf einem festen Strom, wenn die maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung unter der Spannungsgrenze liegt; und Reduzieren des Zugriffsstroms, der durch den ersten Abschnitt der ausgewählten ersten leitfähigen Leitung, die ausgewählte Speicherzelle und den zweiten Abschnitt der ausgewählten zweiten leitfähigen Leitung gezwungen wird, um zu verhindern, dass die maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung die Spannungsgrenze überschreitet.
  6. Einrichtung gemäß Anspruch 1, wobei die Steuerschaltung Folgendes aufweist: eine Stromquelle mit einem Ausgang, die eingerichtet ist, um einen Strom fester Größe bereitzustellen; und eine Spannungsklemme, die mit dem Ausgang der Stromquelle gekoppelt ist, wobei die Spannungsklemme eingerichtet ist, um einen Teil des Stroms fester Größe von der ausgewählten ersten leitfähigen Leitung abzuleiten, um die maximale Spannungsdifferenz zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung auf die Spannungsgrenze zu begrenzen.
  7. Einrichtung gemäß Anspruch 1, ferner aufweisend das Kreuzpunkt-Speicherarray, wobei das Auswahlelement einen Schwellenschaltselektor aufweist, der eingerichtet ist, um als Reaktion auf das Anlegen eines Spannungspegels, der eine Schwellenspannung des Schwellenschaltselektors überschreitet, leitfähig zu werden, wobei der Schwellenschaltselektor mit dem Speicherelement der jeweiligen Speicherzelle in Reihe geschaltet ist; und die Steuerschaltung ferner eingerichtet ist, um eine Spannung zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung einzurichten, um den Schwellenschaltselektor in der ausgewählten Speicherzelle einzuschalten.
  8. Einrichtung gemäß Anspruch 1, weiterhin aufweisend: einen ersten Halbleiterchip, der das Kreuzpunkt-Speicherarray aufweist; und einen zweiten Halbleiterchip, der an dem ersten Halbleiterchip befestigt ist, wobei der zweite Halbleiterchip die Steuerschaltung aufweist.
  9. Einrichtung gemäß Anspruch 1, wobei der Zugriffsstrom eines von einem Lesezugriffsstrom und einem Schreibzugriffsstrom aufweist, die Steuerschaltung eingerichtet ist, um einen Zustand der ausgewählten Speicherzelle als Reaktion darauf zu bestimmen, dass der Lesezugriffsstrom durch die ausgewählte Speicherzelle gezwungen wird, die Steuerschaltung eingerichtet ist, um einen Zustand der ausgewählten Speicherzelle dadurch zu ändern, dass der Schreibzugriffsstrom durch die ausgewählte Speicherzelle gezwungen wird.
  10. Einrichtung gemäß Anspruch 1, wobei jede Speicherzelle ein magnetoresistives Direktzugriffsspeicherelement (MRAM-Element) in Reihe mit dem Auswahlelement aufweist.
  11. Verfahren zum Betreiben eines Kreuzpunkt-Speicherarrays, das Verfahren aufweisend: Erzeugen, durch eine Stromquelle, eines Zugriffsstroms fester Größe; Zwingen, durch eine Steuerschaltung, zumindest eines Teils des Zugriffsstroms fester Größe durch eine ausgewählte Speicherzelle in dem Kreuzpunkt-Speicherarray, wobei das Kreuzpunkt-Speicherarray eine Vielzahl von Wortleitungen, eine Vielzahl von Bitleitungen und eine Vielzahl von magnetoresistiven Direktzugriffsspeicherzellen (MRAM-Zellen) aufweist, die jeweils zwischen einer der Wortleitungen und einer der Bitleitungen verbunden sind, wobei die ausgewählte Speicherzelle zwischen einer ausgewählten Wortleitung und einer ausgewählten Bitleitung liegt; und Ableiten, durch eine Spannungsklemme, eines Teils des Zugriffsstroms fester Größe vom Durchfluss durch die ausgewählte Speicherzelle, um eine Spannung durch die ausgewählte Speicherzelle auf eine Spannungsgrenze zu begrenzen.
  12. Verfahren gemäß Anspruch 11, ferner aufweisend: Bestimmen, durch die Steuerschaltung, der Spannungsgrenze basierend auf einem Ort der ausgewählten Speicherzelle in dem Kreuzpunkt-Speicherarray, und Ausgeben, durch die Steuerschaltung, eines Steuersignals an die Spannungsklemme, um die Spannung durch die ausgewählte Speicherzelle auf die Spannungsgrenze zu begrenzen.
  13. Verfahren gemäß Anspruch 12, wobei das Bestimmen der Spannungsgrenze basierend auf dem Ort der ausgewählten Speicherzelle in dem Kreuzpunkt-Speicherarray Folgendes aufweist: Auswählen, durch die Steuerschaltung, der Spannungsgrenze basierend auf einem ersten Leiterbahnwiderstand eines Abschnitts der ausgewählten Wortleitung, in dem der Zugriffsstrom fließt, und einem zweiten Leiterbahnwiderstand eines Abschnitts der ausgewählten Bitleitung, in dem der Zugriffsstrom fließt, wobei die Spannungsgrenze eine positive Abhängigkeit von dem kombinierten ersten und zweiten Leiterbahnwiderstand aufweist.
  14. Verfahren gemäß Anspruch 11, wobei das Zwingen zumindest eines Teils des Zugriffsstroms fester Größe durch die ausgewählte Speicherzelle Folgendes aufweist: Zwingen des gesamten Zugriffsstroms fester Größe durch die ausgewählte Speicherzelle, wenn die Spannung durch die ausgewählte Speicherzelle unter der Spannungsgrenze liegt.
  15. Nichtflüchtiges Speichersystem, aufweisend: ein Kreuzpunkt-Speicherarray, das eine Vielzahl von ersten leitfähigen Leitungen, eine Vielzahl von zweiten leitfähigen Leitungen und eine Vielzahl von magnetoresistiven Direktzugriffsspeicherzellen (MRAM-Zellen) aufweist, wobei jede MRAM-Zelle zwischen einem Kreuzungspunkt einer der Vielzahl von ersten leitfähigen Leitungen und einer entsprechenden der Vielzahl von zweiten leitfähigen Leitungen liegt; eine Steuerschaltung, die mit dem Kreuzpunkt-Speicherarray gekoppelt ist, wobei die Steuerschaltung: eine Auswahlspannung an eine ausgewählte erste leitfähige Leitung des Kreuzpunkt-Speicherarrays anlegt; zumindest einen Teil eines Zugriffsstroms fester Größe an eine ausgewählte zweite leitfähige Leitung des Kreuzpunkt-Speicherarrays bereitstellt, während die Auswahlspannung an die ausgewählte erste leitfähige Leitung angelegt wird, wobei eine ausgewählte Speicherzelle zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung liegt; und einen Teil des Zugriffsstroms fester Größe von der ausgewählten zweiten leitfähigen Leitung ableitet, um eine maximale Spannung auf der ausgewählten zweiten leitfähigen Leitung auf eine Spannungsgrenze zu begrenzen, während die Auswahlspannung der ausgewählten ersten leitfähigen Leitung bereitgestellt wird.
  16. Nichtflüchtiges Speichersystem gemäß Anspruch 15, wobei die Steuerschaltung: den Teil des Zugriffsstroms fester Größe von der ausgewählten zweiten leitfähigen Leitung ableitet, um die maximale Spannung auf der ausgewählten zweiten leitfähigen Leitung auf eine Spannungsgrenze zu begrenzen, die von einem ersten Strom-Widerstands-Abfall (IR-Abfall) entlang eines ersten Abschnitts der ausgewählten ersten leitfähigen Leitung, in dem der Zugriffsstrom fließt, und einem zweiten IR-Abfall entlang eines zweiten Abschnitts der ausgewählten zweiten leitfähigen Leitung, in dem der Zugriffsstrom fließt, abhängt.
  17. Nichtflüchtiges Speichersystem gemäß Anspruch 15, wobei: die ausgewählte Speicherzelle in einer von einer Vielzahl von Zonen in dem Kreuzpunkt-Speicherarray liegt, wobei jede Zone durch einen Leiterbahnwiderstand entlang eines Pfades gekennzeichnet ist, der einen ersten Bereich einer der ersten leitfähigen Leitungen und einen zweiten Bereich einer der zweiten leitfähigen Leitungen aufweist, in denen der Zugriffsstrom beim Zugreifen auf eine Speicherzelle in der Zone fließt; und die Steuerschaltung eingerichtet ist, um die Spannungsgrenze basierend darauf auszuwählen, in welcher Zone die ausgewählte Speicherzelle liegt.
  18. Nichtflüchtiges Speichersystem gemäß Anspruch 15, wobei die Steuerschaltung aufweist: eine Stromquelle mit einem Ausgang, die eingerichtet ist, um den Zugriffsstrom fester Größe bereitzustellen; und eine Spannungsklemme, die mit dem Ausgang der Stromquelle gekoppelt ist, wobei die Spannungsklemme eingerichtet ist, um einen Teil des Zugriffsstroms fester Größe von der ausgewählten zweiten leitfähigen Leitung abzuleiten, um die Spannung auf der ausgewählten zweiten leitfähigen Leitung auf die Spannungsgrenze zu begrenzen.
  19. Nichtflüchtiges Speichersystem gemäß Anspruch 18, weiterhin aufweisend: eine Decodierschaltung, die zwischen der Spannungsklemme und der Vielzahl von zweiten leitfähigen Leitungen des Kreuzpunkt-Speicherarrays gekoppelt ist, wobei die Decodierschaltung eingerichtet ist, um die Stromquelle und die Spannungsklemme als Reaktion auf ein Steuersignal von der Steuerschaltung mit der ausgewählten zweiten leitfähigen Leitung zu verbinden.
  20. Nichtflüchtiges Speichersystem gemäß Anspruch 15, wobei: jede Speicherzelle ferner einen Schwellenschaltselektor aufweist, der eingerichtet ist, um als Reaktion auf das Anlegen eines Spannungspegels, der eine Schwellenspannung des Schwellenschaltselektors überschreitet, leitfähig zu werden, wobei der Schwellenschaltselektor mit einem MRAM-Element der jeweiligen Speicherzelle in Reihe geschaltet ist; und die Steuerschaltung eine Spannung zwischen der ausgewählten ersten leitfähigen Leitung und der ausgewählten zweiten leitfähigen Leitung erzeugt, um den Schwellenschaltselektor in der ausgewählten Speicherzelle einzuschalten.
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