TW202242870A - 在交叉點陣列中具有電壓箝位的強制電流存取 - Google Patents

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Abstract

揭示用於在使用一強制電流方法時限制在一交叉點陣列中的兩個所選取導電線之間的電壓差之技術。在一個態樣中，在驅動一存取電流通過所選取字線之一區域及通過所選取位元線之一區域時，該所選取字線電壓被箝位至一電壓極限。該存取電流流動通過該記憶體單元以允許足夠的電壓成功地讀取或寫入該記憶體單元，而不會對該記憶體單元施加不當應力。在一些態樣中，該所選取字線上允許的最大電壓取決於該交叉點記憶體陣列中之該所選取記憶體單元的位置。此允許記憶體單元存在較大的IR壓降以接收適足的電壓，而不會加過度應力於其存在較小IR壓降的記憶體單元。

Description

在交叉點陣列中具有電壓箝位的強制電流存取
本發明係關於一種用於在使用強制電流存取時在交叉點記憶體陣列中之箝位電壓之技術。
記憶體係廣泛用於各種電子裝置中，諸如蜂巢式(cellular)電話、數位相機、個人數位助理、醫療電子裝置、行動運算裝置、非行動運算裝置、及資料伺服器。記憶體可包含非揮發性記憶體或揮發性記憶體。非揮發性記憶體甚至在非揮發性記憶體未連接至電源（例如，電池組）時仍允許儲存及保留資訊。
在具有交叉點類型架構的記憶體陣列中，第一組導電線橫跨基材的表面行進，且第二組導電線形成在該第一組導電線上方，在垂直於第一組導電線的方向上在基材上方行進。記憶體單元位於二組導電線的交叉點接點。在交叉點類型架構中的記憶體單元一般係可逆電阻率記憶體單元。可逆電阻率單元由具有可程式化電阻之材料形成。在一二進制方法中，在各交叉點的記憶體單元可程式化成二個電阻狀態中的一者：高及低。在一些方法中，可使用多於兩個電阻狀態。
鑒於前述，可看出，根據第一態樣，一種設備包含經組態以連接至一交叉點記憶體陣列的一控制電路。該交叉點記憶體陣列包含複數個第一導電線、複數個第二導電線、及複數個非揮發性記憶體單元，該複數個非揮發性記憶體單元各連接在該等第一導電線之一者與該等第二導電線之一者之間。各記憶體單元包含一記憶體元件及一選擇元件。該控制電路經組態以強制一存取電流通過一所選取第一導電線之一第一部分、一所選取記憶體單元、及一所選取第二導電線之一第二部分。該所選取記憶體單元連接在該所選取第一導電線與該所選取第二導電線之間。該控制電路經組態以在強制該存取電流通過該所選取第一導電線之該第一部分、該所選取記憶體單元、及該所選取第二導電線之該第二部分時，使該所選取第一導電線與該所選取第二導電線之間的一最大電壓差限於一電壓極限。
在第二態樣中，為了促進第一態樣，該控制電路進一步經組態以基於在該交叉點記憶體陣列中之該所選取記憶體單元的一位置來選擇該電壓極限。
在第三態樣中，為了促進第一態樣或第二態樣，該控制電路進一步經組態以基於該存取電流流動於其中的該所選取第一導電線之該第一部分及該存取電流流動於其中的該所選取第二導電線之該第二部分的電阻來選擇該電壓極限。
在第四態樣中，為了促進第一態樣至第三態樣中之任一項，該所選取記憶體單元駐存在該交叉點記憶體陣列中之複數個分區中之一者中。各分區特徵在於沿一路徑之一電流-電阻(IR)壓降，該路徑包含在存取該分區中的一記憶體單元時強制一存取電流於其中的該等第一導電線之一者之一第一區域及該等第二導電線之一者的一第二區域。該控制電路進一步經組態以基於該所選取記憶體單元所駐存在哪個分區來選擇該電壓極限。
在第五態樣中，為了促進第一態樣至第四態樣中之任一項，該控制電路進一步經組態以當該所選取第一導電線與該所選取第二導電線之間的該最大電壓差低於該電壓極限時使該存取電流保持為一固定電流。該控制電路進一步經組態以減少強制通過該所選取第一導電線之該第一部分、該所選取記憶體單元、及該所選取第二導電線之該第二部分的該存取電流，以保持該所選取第一導電線與該所選取第二導電線之間的該最大電壓差免於超過該電壓極限。
在第六態樣中，為了促進第一態樣至第五態樣中之任一項，該控制電路包含一電流源，該電流源具有經組態以提供一固定量值電流的一輸出。該控制電路包含耦接至該電流源之該輸出的一電壓箝位。該電壓箝位經組態以使該固定量值電流之一部分轉向遠離該所選取第一導電線，以使該所選取第一導電線與該所選取第二導電線之間的該最大電壓差限於該電壓極限。
在第七態樣中，為了促進第一態樣至第六態樣中之任一項，該設備進一步包含該交叉點記憶體陣列。該選擇元件包含一臨限切換選擇器，該臨限切換選擇器經組態以回應於施加超過該臨限切換選擇器之一臨限電壓的一電壓位準而變成導通，該臨限切換選擇器與該各別記憶體單元之該記憶體元件串聯連接。該控制電路進一步經組態以在該所選取第一導電線與該所選取第二導電線之間建立一電壓以導通該所選取記憶體單元中的該臨限切換選擇器。
在第八態樣中，為了促進第一態樣至第七態樣中之任一項，該設備進一步包含一第一半導體晶粒，該第一半導體晶粒包含該交叉點記憶體陣列。該設備進一步包含一第二半導體晶粒，該第二半導體晶粒固著至該第一半導體晶粒。該第二半導體晶粒包含該控制電路。
在第九態樣中，為了促進第一態樣至第八態樣中之任一項，該存取電流係一讀取存取電流及一寫入存取電流中之一者。該控制電路經組態以回應於強制該讀取存取電流通過該所選取記憶體單元而判定該所選取記憶體單元之一狀態。該控制電路經組態以藉由強制該寫入存取電流通過該所選取記憶體單元來改變所選記憶體單元之一狀態。
在第十態樣中，為了促進第一態樣至第九態樣中之任一項，各記憶體單元包含與該選擇元件串聯的一磁阻式隨機存取記憶體(MRAM)元件。
一進一步態樣包括一種操作一交叉點記憶體陣列之方法。該方法包含藉由一電流源產生一固定量值存取電流。該方法包含藉由一控制電路強制該固定量值存取電流之至少一部分通過該交叉點記憶體陣列中之一所選取記憶體單元。該交叉點記憶體陣列包含複數條字線、複數條位元線、及複數個磁阻式隨機存取記憶體(MRAM)單元，該複數個MRAM單元各連接在該等字線之一者與該等位元線之一者之間。該所選取記憶體單元駐存在一所選取字線與一所選取位元線之間。該方法包含藉由一電壓箝位使該固定量值存取電流之一部分轉向免於流動通過該所選取記憶體單元以使跨該所選取記憶體單元的一電壓限於一電壓極限。
一進一步態樣包括一種非揮發性記憶體系統，其包含一交叉點記憶體陣列，該交叉點記憶體陣列包含複數個第一導電線、複數個第二導電線及複數個磁阻式隨機存取記憶體(MRAM)單元。各MRAM單元駐留在該複數個第一導電線中之一者與該複數個第二導電線之一對應者的一交叉點之間。該非揮發性記憶體系統包含一控制電路，該控制電路耦接至該交叉點記憶體陣列。該控制電路施加一選擇電壓至該交叉點記憶體陣列之一所選取第一導電線。該控制電路在該選擇電壓施加至該所選取第一導電線時，提供一固定量值存取電流至該交叉點記憶體陣列之一所選取第二導電線之至少一部分。一所選取記憶體單元駐留在該所選取第一導電線與該所選取第二導電線之間。該控制電路在該選擇電壓提供至該所選取第一導電線時，使該固定量值存取電流之一部分自該所選取第二導電線轉向以使該所選取第二導電線上之一最大電壓限於一電壓極限。
本文中揭示一種用於在使用強制電流存取時在交叉點記憶體陣列中之箝位電壓之技術。強制電流存取可用以讀取及/或寫入記憶體單元。在一個實施例中，藉由在施加一選擇電壓至一所選取位元線時，藉由強制一電流通過所選取字線來存取一記憶體單元。該存取電流流動通過該所選取字線之一部分、通過該所選取記憶體單元，且亦通過該所選取位元線之一部分。回應於該存取電流，一電壓跨該所選記憶體單元出現。跨該所選取記憶體單元之該電壓將取決於該存取電流之量值及該記憶體單元之電阻。
在一些實施例中，該交叉點陣列中的該等記憶體單元係磁阻式隨機存取記憶體(MRAM)單元。相較於使用電子電荷以儲存資料的一些其他記憶體技術，MRAM單元使用磁化以表示已儲存資料。藉由改變MRAM單元內的磁性元件（「自由層」）的磁化方向而將資料的一位元寫至MRAM單元，並藉由測量MRAM單元的電阻（低電阻一般代表「0」位元且高電阻一般代表「1」位元）而讀取一位元。如本文中所使用，磁化方向為磁矩相對於由MRAM之另一元件（「參考層」）所設定之參考方向所定向的方向。在一些實施例中，低電阻稱為平行或P-狀態，且高電阻稱為反平行或AP-狀態。MRAM可使用自旋轉移力矩效應以改變自P-狀態至AP-狀態之磁化方向，且反之亦然，其一般需要雙極操作以進行寫入。
MRAM單元由於製造程序中之限制而具有磁性元件直徑的差異。一種習知方法使用一電壓源，其用於寫入可逆電阻率記憶體單元（諸如MRAM單元）。一電壓源可補償MRAM單元中之變異性，因為切換電壓相對地獨立於磁性元件之直徑。然而，在一些實施例中，MRAM單元具有與可程式化電阻式元件串聯之臨限切換選擇器。臨限切換選擇器之一實例為雙向臨限開關(OTS)。使用電壓源不會補償此類臨限切換選擇器中之變化。強制電流方法可補償此類臨限切換選擇器中之變化。強制電流方法亦可補償諸如導因於字線及位元線之電阻的跨所選取字線及所選取位元線之電壓降的問題。然而，強制電流方法會加應力於較小的直徑MRAM單元。因此，有可能強制電流方法對耐受性具有負面影響。
為了成功寫入MRAM單元，應有足夠大的寫入電流。替代地，應有足夠大的寫入電壓以成功寫入MRAM單元。同樣地，為了成功地讀取MRAM單元，應有足夠大的讀取電流。替代地，應有足夠大的讀取電壓以成功地讀取MRAM單元。若例如寫入電壓不足夠大，則位元錯誤率將高於由錯誤校正電路系統可校正者。然而，若例如寫入電壓太高，則不當應力被施加於可逆電阻率記憶體單元上並減少耐久性。
本文揭示技術用於在使用強制電流方法時限制在交叉點陣列中的兩個所選取導電線之間的電壓差。在一個實施例中，在驅動一存取電流（電流力）通過該所選取字線之一部分及通過所選取位元線之一部分且進入該所選取記憶體單元時，該所選取字線電壓被箝位至一電壓極限（恆流輸出電壓(voltage compliance)）。該存取電流流動通過該所選取記憶體單元以成功地讀取或寫入該所選取記憶體單元且有一可接受的位元錯誤率，而該電壓極限有助於避免對該記憶體單元施加不當應力。一可接受的位元錯誤率意指一錯誤校正演算法可校正從記憶體單元群組中讀取的資料中之錯誤，前提是位元錯誤率不太高。
導因於電流流動通過該所選取字線之一部分及通過所選取位元線之一部分而導致存在導因於字線及位元線之電阻的一些電壓降。在本文中，此電壓降將稱為（塊導線(tile wire)）IR壓降（或電流-電阻壓降）。IR壓降之量將取決於在交叉點記憶體陣列中的所選取記憶體單元位置（例如，記憶體單元對x導線（例如，字線）上之驅動器）及y導線（例如，位元線）上之驅動器的距離）。在一些實施例中，所選取字線與所選取位元線之間允許的最大電壓取決於在所選取記憶體單元交叉點記憶體陣列中的位置。例如，當存在愈大IR壓降時，最大電壓設定為愈高位準，而實際上藉由位置或「分區」調整恆流輸出電壓。此允許記憶體單元存在較大的IR壓降以接收適足的電壓，同時有助於避免加過度應力於其存在較小IR壓降的記憶體單元。
本文使用的用語「頂部(top)」與「底部(bottom)」、「上(upper)」與「下(lower)」、及「垂直(vertical)」與「水平(horizontal)」及其形式僅作為實例及說明之目的，且由於所指稱的項目能在位置及定向上交換，因而並未意圖限制技術的描述。另外，如本文所使用，用語「實質上(substantially)」及/或「約(about)」代表指定的尺寸或參數可在一給定應用的可接受公差內變化。
圖1係連接至主機120之非揮發性記憶體系統（或更簡稱「記憶體系統」）100的一個實施例的方塊圖。記憶體系統100可實施本文中所呈現用於交叉點陣列中的並行多位元存取（亦即，並行存取多個記憶體單元）之技術。許多不同類型的記憶體系統可與本文提出的技術一起使用。實例記憶體系統包括固態硬碟（「solid state drive, SSD」）、記憶卡、及嵌入式記憶體裝置；然而，亦可使用其他類型的記憶體系統。
圖1的記憶體系統100包含控制器102、用於儲存資料的非揮發性記憶體104、及本端記憶體（例如，DRAM/ReRAM/MRAM）106。在一個實施例中，記憶體控制器102提供對在本端記憶體106中的交叉點陣列中的記憶體單元的存取。例如，控制器102可提供對在本端記憶體106中的MRAM單元之交叉點陣列的存取。在本文中，記憶體控制器102及本端記憶體106之組合可稱為記憶體系統。記憶體控制器102包含一前端處理器(FEP)電路110及一或多個後端處理器(BEP)電路112。在一個實施例中，將FEP電路110實施在ASIC上。在一個實施例中，將各BEP電路112實施在一分開的ASIC上。在其他實施例中，統一控制器ASIC可組合前端功能及後端功能二者。將用於BEP電路112之各者及FEP電路110的ASIC實施在相同的半導體上，使得記憶體控制器102製造為系統單晶片（「System on a Chip, SoC」）。FEP電路110及BEP電路112二者皆包括其等自有的處理器。在一個實施例中，FEP電路110及BEP電路112運作為主從組態，其中FEP電路110係主電路且各BEP電路112係從電路。例如，FEP電路110實施快閃記憶體轉譯層(Flash Translation Layer, FTL)或執行記憶體管理（例如，廢棄項目收集(garbage collection)、損耗平衡等）、邏輯至實體位址轉譯、與主機的通訊、DRAM（本端揮發性記憶體）的管理、及SSD（或其他非揮發性儲存系統）之整體操作的管理的媒體管理層(Media Management Layer, MML)。在FEP電路110請求時，BEP電路112管理記憶體封裝/晶粒中的記憶體操作。例如，BEP電路112可實行讀取、抹除、及程式化程序。額外地，BEP電路112可執行緩衝器管理、設定由FEP電路110請求的特定電壓位準、執行錯誤校正(error correction, ECC)、控制至記憶體封裝的雙態觸變模式介面等。在一個實施例中，各BEP電路112負責其自有的記憶體封裝組。
在一個實施例中，非揮發性記憶體104包含複數個記憶體封裝。各記憶體封裝包括一或多個記憶體晶粒。因此，記憶體控制器102連接至一或多個非揮發性記憶體晶粒。在一個實施例中，記憶體封裝可包括其他類型的記憶體，諸如基於電阻式隨機存取記憶體（諸如ReRAM、MRAM、FeRAM、或RRAM）或相變化記憶體(phase change memory, PCM)的儲存級記憶體(storage class memory, SCM)。在一個實施例中，記憶體控制器102提供對在記憶體封裝104中的交叉點陣列中的記憶體單元的存取。
記憶體控制器102與主機系統120經由實施協定（諸如，Compute Express Link (CXL)）的介面130通訊。為與記憶體系統100一起工作，主機系統120包括主機處理器122、主機記憶體124、及沿匯流排128連接的PCIe介面126。主機記憶體124係主機的實體記憶體，且可係DRAM、SRAM、MRAM、非揮發性記憶體、或另一類型的儲存器。主機120在記憶體系統100外部且與其分開。在一個實施例中，記憶體系統100嵌入在主機系統120中。在本文中，主機處理器122及主機記憶體124之組合可稱為記憶體系統。
圖2係FEP電路110的一個實施例的方塊圖。圖2展示與主機系統120通訊的PCIe介面150及與該PCIe介面通訊的主機處理器152。主機處理器152可係在所屬技術領域中已知之適用於本實施方案的任何類型的處理器。主機處理器152與晶片網路(network-on-chip, NOC) 154通訊。NOC係積體電路上的通訊子系統，一般係在SoC中的核心之間。NOC可跨越同步及非同步時脈域或使用非時控非同步邏輯。NOC技術將網路理論及方法應用至晶片上通訊並帶來超出習知匯流排及交叉開關互連的顯著改善。相較於其他設計，NOC改善SoC的可擴縮性及複雜SoC的電力效率。NOC的導線及鏈路係由許多信號所共用。因為NOC中的所有鏈路可同時在不同的資料封包上操作，達成高度的平行性。因此，隨著經整合子系統的複雜性持續成長，相較於先前的通訊架構（例如，專用的點對點信號導線、共用匯流排、或具有橋接器的分段匯流排），NOC提供增強的效能（諸如處理量）及可擴縮性。連接至NOC 154且與其通訊的係記憶體處理器156、SRAM 160、及DRAM控制器162。DRAM控制器162係用以操作DRAM（例如，圖1中之DRAM 106）並與其通訊。SRAM 160係由記憶體處理器156使用的本端RAM記憶體。在一個實施例中，存在MRAM控制器以與MRAM（例如，圖1中之MRAM 106）進行通訊。在一個實施例中，存在MRAM控制器以及與ReRAM（例如，圖1中之ReRAM 106）通訊。記憶體處理器156係用以運行FEP電路並執行各種記憶體操作。再者，與NOC通訊的係二個PCIe介面164及166。在圖2的實施例中，SSD控制器將包括二個BEP電路112；因此，有二個PCIe介面164/166。各PCIe介面與BEP電路112中的一者通訊。在其他實施例中，可多於或少於二個BEP電路112；因此，可有二個以上的PCIe介面。
FEP電路110亦可包括執行記憶體管理（例如，廢棄項目收集、損耗平衡、負載平衡等）、邏輯至實體位址轉譯、與主機的通訊、DRAM（本端揮發性記憶體）的管理、及SSD或其他非揮發性儲存系統之整體操作的管理的媒體管理層(MML) 158。可將媒體管理層MML 158整合為可處理記憶體錯誤並與主機介接之記憶體管理的部分。具體而言，MML可係FEP電路110中的模組，並可負責記憶體管理的本質。具體而言，MML 158可包括記憶體裝置韌體中之將來自主機的寫入轉譯成至晶粒之記憶體結構（例如，下文之圖5A及圖5B的502）的寫入的演算法。MML 158可因為以下原因而是需要的：1)記憶體可具有有限的耐受性；2)記憶體結構僅可寫入多個頁面中；及/或3)記憶體結構可不被寫入，除非其被整塊抹除。MML 158瞭解記憶體結構之可能非為主機可見的此等潛在限制。因此，MML 158嘗試將來自主機的寫入轉譯成至記憶體結構的寫入。
圖3係BEP電路112的一個實施例的方塊圖。圖3展示用於與FEP電路110通訊（例如，與圖2之PCIe介面164及166中的一者通訊）的PCIe介面200。PCIe介面200與二個NOC 202及204通訊。在一個實施例中，可將二個NOC組合成一個大的NOC。各NOC (202/204)連接至SRAM (230/260)、緩衝器(232/262)、處理器(220/250)、並經由XOR引擎(224/254)及ECC引擎(226/256)連接至資料路徑控制器(222/252)。如所屬技術領域中已知的，ECC引擎226/256係用以執行錯誤校正。XOR引擎224/254係用以將資料XOR，使得資料可以在有程式化錯誤的情形中恢復的方式組合及儲存。資料路徑控制器222連接至用於經由四個通道與記憶體封裝通訊的介面模組。因此，頂NOC 202與用於與記憶體封裝通訊的四個通道的介面228關聯，且底NOC 204與用於與記憶體封裝通訊的四個額外通道的介面258關聯。各介面228/258包括四個雙態觸變模式介面（TM介面）、四個緩衝器、及四個排程器。有一個排程器、緩衝器、及TM介面用於通道的各者。處理器可係所屬技術領域中已知的任何標準處理器。資料路徑控制器222/252可係處理器、FPGA、微處理器、或其他類型的控制器。XOR引擎224/254及ECC引擎226/256係稱為硬體加速器的專用硬體電路。在其他實施例中，XOR引擎224/254及ECC引擎226/256可以軟體實施。排程器、緩衝器、及TM介面係硬體電路。
圖4係包括連接至記憶體匯流排（資料線及晶片啟用線）294的複數個記憶體晶粒292的記憶體封裝104的一個實施例的方塊圖。記憶體匯流排294連接至一雙態觸變模式介面296，用於與BEP電路112之TM介面通訊（參見，例如，圖3）。在一些實施例中，記憶體封裝可包括連接至記憶體匯流排及TM介面的小控制器。記憶體封裝可具有一或多個記憶體晶粒。在一個實施例中，各記憶體封裝包括八個或16個記憶體晶粒；然而，亦可實施其他數目的記憶體晶粒。本文描述的技術不限於任何特定數目的記憶體晶粒。
圖5A係描繪可實施本文描述之技術的記憶體晶粒292的一個實例的方塊圖。記憶體晶粒292包括可包括下文描述之記憶體單元之任何者的記憶體陣列502。記憶體陣列502的陣列端子線包括組織成列之字線的各種（多個）層，及組織成行之位元線的各種（多個）層。然而，亦可實施其他定向。記憶體晶粒292包括列控制電路系統520，該列控制電路系統的輸出508連接至記憶體陣列502的各別字線。列控制電路系統520接收來自系統控制邏輯電路560的M個列位址信號的群組及一或多個各種控制信號，且一般可包括諸如列解碼器522、陣列終端驅動器524、及用於讀取及寫入操作二者的區塊選擇電路系統526的電路。列控制電路系統520亦可包括讀取/寫入電路系統。在一實施例中，列控制電路系統520具有感測放大器528，該等感測放大器各含有用於感測記憶體陣列502之字線的狀況（例如，電壓）的電路系統。在一實施例中，藉由感測字線電壓，判定交叉點陣列中的記憶體單元的狀況。記憶體晶粒292亦包括行控制電路系統510，該行控制電路系統的輸入/輸出506連接至記憶體陣列502的各別位元線。雖然僅展示陣列502的單一區塊，一記憶體晶粒可包括可個別存取的多個陣列或「塊(tile)」。行控制電路系統510接收來自系統控制邏輯560的N個行位址信號的群組及一或多個各種控制信號，且一般可包括諸如行解碼器512、陣列終端接收器或驅動器514、區塊選擇電路系統516、以及讀取/寫入電路系統、及I/O多工器的電路。
系統控制邏輯560接收來自主機系統的資料與命令，並將輸出資料及狀態提供給主機系統。在其他實施例中，系統控制邏輯560接收來自分開的控制器電路的資料及命令，並將輸出資料提供給該控制器電路，其中該控制器電路與主機系統通訊。在一些實施例中，系統控制邏輯560可包括提供記憶體操作的晶粒級控制的狀態機562。在一個實施例中，狀態機562可藉由軟體程式化。在其他實施例中，狀態機562不使用軟體且完全以硬體（例如，電路）實施。在另一實施例中，狀態機562係由微控制器或微處理器所置換。系統控制邏輯560亦可包括電力控制模組564，該電力控制模組在記憶體操作期間控制供應至記憶體502之列及行的電力及電壓，並可包括用於產生調節電壓的電荷泵及調節器電路。系統控制邏輯560包括儲存器566，該儲存器可用以儲存用於操作記憶體陣列502的參數。
命令及資料係經由記憶體控制器介面568（亦稱為「通訊介面(communication interface)」）在記憶體控制器102與記憶體晶粒292之間移轉。記憶體控制器介面568係用於與記憶體控制器102通訊的電介面。記憶體控制器介面568之實例包括雙態觸變模式介面。亦可使用其他I/O介面。例如，記憶體控制器介面568可實施連接至記憶體控制器102之記憶體介面228/258的雙態觸變模式介面的雙態觸變模式介面。在一個實施例中，記憶體控制器介面568包括連接至控制器102的一組輸入及/或輸出(I/O)接腳。在另一實施例中，介面係JEDEC標準DDRn或LPDDRn（諸如DDR5或LPDDR5）或其具有較小頁面及/或寬鬆時序的子集。
在一些實施例中，記憶體晶粒292的所有元件（包括系統控制邏輯560）可形成為單一晶粒的部分。在其他實施例中，可將一些或所有的系統控制邏輯560形成在不同的晶粒上。
在一個實施例中，記憶體結構502包含在其中將多個記憶體階形成在單一基材（諸如晶圓）上方的非揮發性記憶體單元的三維記憶體陣列。記憶體結構可包含任何類型的非揮發性記憶體，該等非揮發性記憶體係以具有設置在矽（或其他類型）基材上方的主動區域之一或多個實體階的記憶體單元單塊地形成。在另一實施例中，記憶體結構502包含非揮發性記憶體單元的二維記憶體陣列。
包括在記憶體結構502中的記憶體陣列架構或記憶體單元的確切類型不限於上述實例。許多不同類型的記憶體陣列架構或記憶體技術可用以形成記憶體結構326。對於本文所提出之新主張實施例的目的，並不需要特定的非揮發性記憶體技術。用於記憶體結構502之記憶體單元的合適技術的其他實例包括ReRAM記憶體（電阻式隨機存取記憶體）、磁阻式記憶體（例如，MRAM、自旋轉移力矩MRAM、自旋軌道力矩MRAM）、FeRAM，相變化記憶體（例如PCM）、及類似者。用於記憶體結構502之記憶體單元架構的合適技術的實例包括二維陣列、三維陣列、交叉點陣列、堆疊式二維陣列、垂直位元線陣列、及類似者。
ReRAM交叉點記憶體的一個實例包括配置在以X條線及Y條線（例如，字線及位元線）存取的交叉點陣列中的可逆電阻切換元件(reversible resistance-switching element)。在另一實施例中，記憶體單元可包括導電橋式記憶體元件(conductive bridge memory element)。導電橋式記憶體元件亦可稱為可程式化金屬化單元。可將導電橋式記憶體元件使用為基於離子在固態電解質內的實體重定位的狀態變化元件。在一些情形中，導電橋式記憶體元件可包括具有在該二個電極之間的固態電解質薄膜的二個固體金屬電極（一者係相對惰性的（例如，鎢）且另一者係電化學活性的（例如，銀或銅））。隨著溫度增加，離子的移動性亦增加，導致導電橋式記憶體單元的程式化臨限減少。因此，導電橋式記憶體元件在溫度上具有範圍廣泛的程式化臨限。
磁阻式隨機存取記憶體(MRAM)使用磁性儲存元件來儲存資料。元件係由藉由薄絕緣層分開的二個鐵磁層形成，該等鐵磁層之各者可保持磁化。對於場控MRAM，二個層中的一者設定成特定極性的永久磁體；另一層的磁化可改變以匹配外部場的磁化以儲存記憶體。其他類型之MRAM單元係可行的。記憶體裝置係可由MRAM單元的網格建立。在用於程式化的一個實施例中，各記憶體單元位於配置成彼此成直角的一對寫入線之間，該對寫入線平行於該單元，一者在該單元上方且一者在該單元下方。對於一些MRAM單元，當電流通過其等時產生感應磁場。基於MRAM的記憶體實施例將於下文更詳細地討論。
相變化記憶體(PCM)利用硫化物玻璃的獨特行為。一個實施例使用GeTe - Sb2Te3超晶格以藉由使用雷射脈衝（或來自另一來源的光脈衝）簡單地改變鍺原子的配位狀態而達成非熱相變化。記憶體單元藉由可改變PCM材料之共同協調的電流脈衝予以程式化或在非晶態與結晶態之間切換。應注意「脈衝(pulse)」在本文件中的使用不需要係方形脈衝，而係包括聲音、電流、電壓光、或其他波的（連續或非連續的）振動或叢發。然而，強制用於寫入的電流可例如快速地驅動至峰值，且接著以例如500 ns邊緣速率線性地上升。此類峰值電流力可受限於依沿字線或位元線的記憶體單元之位置而變化的一分區恆流輸出電壓(zoned voltage compliance)。
所屬技術領域中具有通常知識者將認知本文描述的技術不限於單一特定記憶體結構、記憶體構造、或材料組成物，而係涵蓋在如本文所描述且如所屬技術領域中具有通常知識者所瞭解之技術之精神及範圍內的許多相關記憶體結構。
圖5A的元件可分組成二個部分：記憶體結構502及周邊電路系統，包括所有其他元件。記憶體電路的一重要特性係其容量，其可藉由增加交付給記憶體結構502之記憶體晶粒292的面積而增加；然而，此降低記憶體晶粒之可用於周邊電路系統的面積。此可將相當嚴重的限制置於此等周邊元件上。例如，使感測放大器電路適配在可用區域內的需求可係感測放大器設計架構上的顯著限制。關於系統控制邏輯560，面積可用性的降低可限制可在晶片上實施的可用功能性。因此，記憶體晶粒292之設計上的基本權衡係專用於記憶體結構502的面積量及專用於周邊電路系統的面積量。此類權衡會因在字線及位元線上之驅動電路之間使用愈大x-y記憶體陣列而導致更大的IR壓降，繼而使用電壓極限及依沿字線及位元線之記憶體單元位置的恆流輸出電壓之分區而獲益愈多。
記憶體結構502及周邊電路系統常不一致的另一方面係在形成此等區域時所涉及的處理中，因為此等區域常涉及不同的處理技術及在單一晶粒上從事不同技術時的權衡。例如，系統控制邏輯560中的元件（諸如感測放大器電路、電荷泵、狀態機中的邏輯元件、及其他周邊電路系統）通常採用PMOS裝置。在一些情況下，記憶體結構將係基於CMOS裝置。用於製造CMOS晶粒的處理操作在許多態樣上會與針對NMOS技術最佳化的處理操作不同。
為改善此等限制，下文描述的實施例可將圖5A的元件分開至之後接合在一起的分開形成的晶粒上。圖5B描繪具有記憶體結構晶粒580及控制晶粒590之積體記憶體總成570。記憶體結構502形成在記憶體結構晶粒580上，且周邊電路系統元件的一些或全部（包括一或多個控制電路）形成在控制晶粒590上。例如，記憶體結構晶粒580可僅由記憶體元件形成，諸如MRAM記憶體、PCM記憶體、ReRAM記憶體、或其他記憶體類型之記憶體單元的陣列。可接著將一些或全部的周邊電路系統（甚至包括諸如解碼器及感測放大器的元件）移動至控制晶粒上。此允許半導體晶粒之各者根據其技術個別地最佳化。此允許將更多空間用於周邊元件，其等現在可合併之前受限於保持記憶體單元陣列之相同晶粒的餘裕而不可輕易合併的額外能力。接著，該兩個晶粒可在經接合多晶粒積體記憶體總成中接合在一起，其中在一個晶粒上的陣列連接至在另一晶粒上的周邊元件。雖然下文將聚焦在一個記憶體晶粒與控制晶粒的一個積體記憶體總成，但是其他實施例可使用更多晶粒，例如，諸如二個記憶體晶粒及一個控制晶粒。
由於使用圖5A的502，圖5B的記憶體晶粒580可包括多個可獨立存取的陣列或「塊(tile)」。系統控制邏輯560、列控制電路系統520、及行控制電路系統510位於控制晶粒590中。在一些實施例中，全部或部分的行控制電路系統510及全部或部分的列控制電路系統520位於記憶體結構晶粒580上。在一些實施例中，系統控制邏輯560中的一些電路系統位於記憶體結構晶粒580上。
圖5B展示控制晶粒590上的行控制電路系統510通過電路徑592耦接至記憶體結構晶粒580上的記憶體結構502。例如，電路徑592可提供在行解碼器512、驅動器電路系統514、及區塊選擇516與記憶體結構502的位元線之間的電連接。電路徑可從控制晶粒590中的行控制電路系統510延伸通過控制晶粒590上之接合至記憶體結構晶粒580之對應焊墊的焊墊，該等對應焊墊連接至記憶體結構502的位元線。記憶體結構502的各位元線可在電路徑592（包括一對接合焊墊）中具有連接至行控制電路系統510的一對應電路徑。類似地，包括列解碼器522、陣列驅動器524、區塊選擇526、及感測放大器528的列控制電路系統520通過電路徑594耦接至記憶體結構502。電路徑594之各者可對應於例如字線。亦可將額外的電路徑提供在控制晶粒590與記憶體晶粒580之間。
為本文件之目的，片語「控制電路(control circuit)」可包括控制器102、系統控制邏輯560、行控制電路系統510、列控制電路系統520、微控制器、狀態機、主機處理器122、及/或其他控制電路系統，或用以控制非揮發性記憶體之其他類似電路的一或多者。控制電路可包括僅有硬體或包括硬體及軟體（包括韌體）的組合。例如，由韌體程式化以執行本文描述之功能的控制器係控制電路的一個實例。控制電路可包括處理器、FGA、ASIC、積體電路、或其他類型的電路。此類控制電路系統可包括驅動至一固定電壓（諸如電力供應器）的驅動器，諸如經由通過全接通電晶體之節點的連接（閘極至電力供應器）。此類控制電路系統可包括電流源驅動器，其中路徑中的電晶體部分地接通且受控於電流鏡，以使電流限制於固定量，諸如讀取電流，或寫入正向電流或寫入反向電流。
出於此文件之目的，術語「設備」可包括但不限於下列之一或多者：主機系統120、主機處理器122與主機記憶體124之組合、記憶體系統100、記憶體控制器102、記憶體控制器102與本端記憶體106之組合、記憶體封裝104、積體記憶體總成570及/或控制晶粒590。
在下文的討論中，圖5A及圖5B的記憶體陣列502將在交叉點架構的上下文中討論。在交叉點架構中，第一組導電線或導線（諸如字線）在相對於下層基材之第一方向上運行；且第二組導電線或導線（諸如位元線）在相對於下層基材之第二方向運行。記憶體單元坐落在字線及位元線的相交處。在這些交叉點處的記憶體單元可根據多種技術（包括以上所描述的那些）之任一者來形成。以下論述主要將聚焦在基於使用MRAM記憶體單元之交叉點架構的實施例，該等MRAM記憶體單元中之各者與一選擇器（諸如雙向臨限開關(OTS)）串聯，以構成一可選的記憶體位元。
在一些實施例中，在積體記憶體總成570中存在多於一個控制晶粒590及多於一個記憶體結構晶粒580。在一些實施例中，積體記憶體總成570包括多個控制晶粒590及多個記憶體結構晶粒580的一堆疊。圖6A描繪堆疊在基材602上之積體記憶體總成570的一實施例的側視圖（例如，包含控制晶粒590及記憶體結構晶粒580的一堆疊）。積體記憶體總成570具有三個控制晶粒590及三個記憶體結構晶粒580。在一些實施例中，存在多於三個記憶體結構晶粒580及多於三個控制晶粒590。
各控制晶粒590固著（例如，接合）至記憶體結構晶粒580中之至少一者。各控制晶粒590具有在控制晶粒590之第一主要表面上的若干個接合焊墊674。各記憶體結構晶粒580具有在記憶體結構晶粒580之主要表面上的數個接合焊墊670。應注意，存在接合焊墊對670/674。在一個實施例中，接合焊墊670的圖案與接合焊墊674的圖案匹配。在一些實施例中，接合焊墊670及/或674係覆晶接合焊墊。因此，接合焊墊670、674將記憶體晶粒580電耦接且實體地耦接至控制晶粒590。再者，接合焊墊670、674允許記憶體晶粒580與控制晶粒590之間的內部信號轉移。因此，記憶體晶粒580及控制晶粒590係使用接合焊墊接合在一起。
接合焊墊670、674可由，例如，銅、鋁、及其合金形成。可有襯墊648在接合焊墊670、674與主要表面之間。襯墊可，例如，由鈦/氮化鈦堆疊形成。接合焊墊670、674及襯墊可藉由氣相沉積及/或電鍍技術施加。接合焊墊及襯墊可共同具有720 nm的厚度，雖然在進一步實施例中，此厚度可更大或更小。
該等接合焊墊允許內部信號轉移。在本文中，「內部信號轉移(internal signal transfer)」意指控制晶粒590與記憶體晶粒580之間的信號轉移。內部信號轉移允許控制晶粒590上的電路系統控制記憶體晶粒580中的記憶體操作。因此，接合焊墊670、674可用於記憶體操作信號轉移。在本文中，「記憶體操作信號轉移(memory operation signal transfer)」係指關於記憶體晶粒580中的記憶體操作的任何信號。記憶體操作信號轉移可包括，但不限於，提供電壓、提供電流、接收電壓、接收電流、感測電壓、及/或感測電流。
可存在圖6A中所描繪者更多個接合焊墊。接合在一起的兩個晶粒580、590之間的空間填充有固體層648，該固體層可由環氧樹脂或其他樹脂或聚合物形成。此固體層648保護晶粒580、590之間的電連接，且進一步將該等晶粒緊固在一起。各種材料可用作為固體層648，但在實施例中，其可係購自Henkel Corp.（辦公室設址於California, USA）之Hysol環氧樹脂。
積體記憶體總成570可例如以一階梯式偏移堆疊，使各層級處的接合焊墊保持未被覆蓋且可從上方取用。連接至接合焊墊之線接合606將控制晶粒590連接至基材602。可跨越各控制晶粒590之寬度（亦即，進入圖6A之頁面中）形成數個此類線接合。
記憶體結構晶粒穿矽通孔(TSV) 612可用以路由信號通過記憶體結構晶粒580。控制晶粒穿矽通孔(TSV) 614可用以路由信號通過控制晶粒590。TSV 612、614可在半導體晶粒580、590中之積體電路形成之前、期間或之後形成。TSV可藉由蝕刻孔穿過晶圓而形成。接著，該等孔可加襯有抗金屬擴散之障壁。繼而，該障壁層可加襯有一晶種層，且該晶種層可電鍍有諸如銅之電導體，但可使用其他合適的材料，諸如鋁、錫、鎳、金、經摻雜多晶矽及其合金或其組合。
焊料球608可視情況固著至基材602之較低表面上的接觸墊610。焊料球608可用以將積體記憶體總成570電氣及機械耦接至主機裝置，諸如印刷電路板。在積體記憶體總成570係用作LGA封裝的情況中，可省略焊料球608。焊料球608可形成積體記憶體總成570與記憶體控制器102之間的介面之一部分。
圖6B描繪堆疊在基材602上之積體記憶體總成570的實施例的側視圖。積體記憶體總成570具有三個控制晶粒590及三個記憶體結構晶粒580。在一些實施例中，存在許多多於三個記憶體結構晶粒580及許多多於三個控制晶粒590。在此實例中，各控制晶粒590接合至至少一個記憶體結構晶粒580。視情況，控制晶粒590可接合至兩個記憶體結構晶粒580。
描繪接合焊墊670、674中之一些。可存在許多接合焊墊。接合在一起的兩個晶粒580、590之間的空間填充有固體層648，該固體層可由環氧樹脂或其他樹脂或聚合物形成。與圖6A中之實例相比，圖6B中之積體記憶體總成570不具有階梯式偏移。記憶體結構晶粒穿矽通孔(TSV) 612可用以路由信號通過記憶體結構晶粒580。控制晶粒穿矽通孔(TSV) 614可用以路由信號通過控制晶粒590。
焊料球608可視情況固著至基材602之較低表面上的接觸墊610。焊料球608可用以將積體記憶體總成570電氣及機械耦接至主機裝置，諸如印刷電路板。在積體記憶體總成570係用作LGA封裝的情況中，可省略焊料球608。
如上文已簡單地討論，控制晶粒590及記憶體結構晶粒580可接合在一起。各晶粒580、590上的接合焊墊可用以將兩個晶粒接合在一起。在一些實施例中，在所謂的Cu對Cu接合程序中，接合焊墊直接彼此接合，而不具有焊料或其他添加材料。在Cu至Cu接合程序中，接合焊墊經控制成高度平坦且在很大程度上沒有環境微粒的高度受控制環境中予以形成，否則該等環境微粒會沉降在接合焊墊上且妨礙緊密接合。在此等適當受控制條件下，接合焊墊對準且彼此壓抵，以基於表面張力而形成相互接合。此類接合可在室溫下形成，但亦可施加熱。在使用Cu對Cu接合之實施例中，接合焊墊可為約6 µm正方形且以6 µm至6 µm之節距彼此間隔開。雖然此程序在本文中稱為Cu對Cu接合，但亦可應用此用語，即使接合焊墊由Cu以外之材料形成。
當接合焊墊之面積小時，可能難以將半導體晶粒接合在一起。可藉由在包括接合焊墊之半導體晶粒之表面上提供膜層來進一步減少接合焊墊之尺寸及接合焊墊之間的節距。該膜層經提供圍繞該等接合焊墊。當該等晶粒被接合在一起時，該等接合焊墊可彼此接合，且各別晶粒上的膜層可彼此接合。此一接合技術可稱為混合接合。在使用混合接合的實施例中，接合焊墊可為約6 µm正方形且以1 µm至6 µm之節距彼此間隔開。接合技術可使用具有更小尺寸及節距之接合焊墊。
一些實施例可包括在晶粒580、590之表面上的膜。在最初未提供此類膜之情況下，晶粒之間的空間可底部填充有環氧樹脂或其他樹脂或聚合物。該填充材料可作為液體予以施加，然後硬化成一固體層。此底部填充步驟保護晶粒580、590之間的電連接，並進一步將該等晶粒緊固在一起。各種材料可用作為底部填充材料，但在實施例中，其可係購自Henkel Corp.（辦公室設址於California, USA）之Hysol環氧樹脂。
圖7A以斜視圖描繪形成交叉點架構之記憶體陣列之一部分的一個實施例。圖7A之記憶體陣列502為圖5A或圖5B中之記憶體陣列502的實施方案之一實例，其中記憶體晶粒292或記憶體結構晶粒580可包括多個此類陣列結構。位元線BL 1至BL 5係配置在相對於晶粒之下方基材（未圖示）的第一方向（表示成行進至頁面中）上，且字線WL 1至WL 5係配置在垂直於第一方向的第二方向上。圖7A係水平交叉點結構的實例，其中字線WL 1至WL 5及BL 1至BL 5二者在相對於基材的水平方向上行進，而記憶體單元（其等的二者以701指示）經定向使得電流在垂直方向上通過記憶體單元（諸如以I cell顯示）。在具有額外的記憶體單元層的記憶體陣列中，諸如，相關於圖7D於下文討論的，將有額外的位元線及字線的對應層。
如圖7A所描繪，記憶體陣列502包括複數個記憶體單元701。記憶體單元701可包括可重寫入記憶體單元，諸如可使用ReRAM、MRAM、PCM、或具有可程式化電阻的其他材料實施。以下討論將聚焦在MRAM記憶體單元上，雖然本討論的大部分可更普遍地應用。將第一記憶體層之記憶體單元中的電流顯示成向上流動，如藉由箭號I cell所指示的，但電流可在任一方向上流動，如下文中更詳細地討論的。
圖7B及圖7C分別呈現圖7A中的交叉點結構的側視圖及俯視圖。圖7B的側視圖展示一條底導線（或字線）WL 1，及頂導線（或位元線）BL 1至BL n。在各頂導線與底導線之間的交叉點的係MRAM記憶體單元701，然而可使用PCM、ReRAM、FeRAM、或其他技術。圖7C係繪示M條底導線WL 1至WL M及N條頂導線BL 1至BL N的交叉點結構的俯視圖。在一二進制實施例中，在各交叉點的MRAM單元可程式化成二個電阻狀態中的一者：高及低。於下文給定MRAM記憶體單元設計的實施例及用於其等之程式化的技術的更多細節。在一些實施例中，此等導線之集合連續地被稱為「塊(tile)」，且此類塊可成對而在字線(WL)方向上相鄰及在位元線方向正交，以建立模組。此模組可由2 × 2個塊構成，以形成四塊組合，其中該等塊之間的WL驅動器在該等塊之間「中心驅動」，其中WL在該線的近似中心上連續延行於該驅動器上方。類似地，BL驅動器可位於待中心驅動的在BL方向配對的成對之塊之間，藉此該驅動器及其區域在一對塊之間共用。圖12B中展示具有四個塊之模組之一個實施例，其將於下文討論。
圖7A的交叉點陣列繪示具有字線及位元線的一個層的一實施例，其中MRAM或其他記憶體單元坐落在二組導電線的相交處。為增加記憶體晶粒的儲存密度，可形成此類記憶體單元及導電線的多個層。圖7D繪示二層實例。
圖7D以斜視圖描繪形成交叉點架構的二層記憶體陣列之一部分的一實施例。如圖7A，圖7D展示陣列502之連接在字線WL 1,1至WL 1,4及位元線BL 1至BL 5的第一層的交叉點之記憶體單元701的第一層718。記憶體單元720的第二層係形成在位元線BL 1至BL 5上方並在此等位元線與第二組字線WL 2,1至WL 2,4之間。雖然圖7D展示記憶體單元的二個層718及720，該結構可通過字線及位元線的額外交替層向上延伸。取決於實施例，圖7D之陣列的字線及位元線可經偏壓以用於讀取或程式化操作，使得各層中的電流從字線層流至位元線層或周圍其他路徑。該二個層可經結構化以針對給定操作具有在各層中相同方向上的電流流動，或藉由在正或負方向的驅動器選擇而具有在相反方向上的電流流動。
交叉點架構的使用允許具有小佔用面積的陣列，且數個此類陣列可形成在單一晶粒上。形成在各交叉點的記憶體單元可係電阻類型的記憶體單元，其中資料值係編碼成不同的電阻位準。取決於實施例，記憶體單元可係具有低電阻狀態或高電阻狀態的二進位值的，或係可具有在低電阻狀態與高電阻狀態中間的額外電阻的多位準單元(MLC)。此處所描述之交叉點陣列可用於圖4之記憶體晶粒292、圖1之本端記憶體106及/或圖1之主機記憶體124中。電阻類型記憶體單元可根據上文提及之技術的許多者形成，諸如ReRAM、PCM、FeRAM、或MRAM。下文討論主要係在使用具有二進位值MRAM記憶體單元之交叉點架構的記憶體陣列的脈絡下呈現，雖然本討論的大部分可更普遍地應用。
圖8繪示MRAM記憶體單元之結構的一實施例。MRAM記憶體單元包括底電極801、藉由，在此實例中，氧化鎂(MgO) 805的分開層或穿隧層分開的一對磁性層（參考層803及自由層807）、及之後藉由間隔物809與自由層807分開的頂電極811。在另一實施例中，參考層803及自由層807之位置經切換，其中參考層803在MgO 805之頂部上，而自由層807在MgO 805下方。在一些實施例中，底電極801稱為字線，而頂電極811稱為位元線。在其他實施例中，底電極801稱為位元線，而頂電極811稱為字線。記憶體單元的狀態係基於參考層803及自由層807的磁化的相對定向：若二個層在相同方向上磁化，記憶體單元將在平行(P)低電阻狀態(low resistance state, LRS)；且若其等具有相反定向，記憶體單元將在反平行(anti-parallel, AP)高電阻狀態(high resistance state, HRS)。MLC實施例將包括額外的中間狀態。參考層803的定向係固定的，且在圖8的實例中，係向上定向的。參考層803亦稱為固定層(fixed layer)或固定層(pinned layer)。
資料係藉由將自由層807程式化成具有相同定向或相反定向而寫入MRAM記憶體單元。MRAM記憶體單元之陣列可藉由將所有MRAM記憶體單元設定於低電阻狀態而置於初始（或抹除）狀態中，其中所有其自由層均具有與其等之參考層相同的磁場定向。接著藉由將其自由層807置於高電阻狀態（藉由將磁場反轉成與參考層803相反）來選擇性地程式化（亦稱為「寫入」）記憶體單元之各者。參考層803經形成使得其在程式化自由層807時將維持其定向。參考層803可具有包括合成反鐵磁層及額外參考層的更複雜設計。為簡化起見，圖式及討論省略此等額外層並僅聚焦在主要負責單元中的穿隧磁阻的固定磁層。
在圖8B的實施例中，使用強制電流方法存取MRAM單元。強制電流方法可用以讀取或寫入MRAM單元。在強制電流方法中，存取電流（例如，I read或I write）係藉由電流源813驅動通過底電極801。電流源813係底電極801之驅動器電路系統之一部分。將電壓（例如，V select）提供至頂電極811。驅動一存取電流通過一第一導電線（例如，字線）之一部分、通過一所選取記憶體單元、且通過一所選取第二導電線（例如，位元線）之一部分。當該存取電流流動時，在該第一導電線與該第二導電線之間存在一電壓差。一般而言，沿該等導電線有一些IR壓降，因此此電壓差可取決於該等導電線的位置。例如，該所選記憶體單元連接至該等導電線處的該電壓差一般將不同於該等導電線之端部之間的電壓差。在本文中，用語「讀取電流(read current)」(I read)及「寫入電流(write current)」(I write)將與經驅動通過MRAM單元的存取電流相關地使用。寫入電流將改變MRAM單元之狀態。舉一實例，約30 uA的寫入電流可用於具有大約20奈米的臨界尺寸(CD)及RA10Ω.µm 2的MRAM單元。若施加達有限時間（諸如＜ 30 ns），讀取電流可係約一半的寫入電流。在一個方向上流過MRAM單元的寫入電流將AP-狀態的MRAM單元從AP-狀態改變成P-狀態。在另一方向上流過MRAM單元的寫入電流將P-狀態的MRAM單元從P-狀態改變成AP-狀態。一般而言，讀取電流將較佳地設定為足夠低，以使MRAM單元之狀態不會從P-狀態改變成AP-狀態或從AP狀態改變成P-狀態。
如本文所定義的，存取電流可具有正量值或負量值（或方向）。在給定點驅動通過第一導電線（例如，字線）的正量值存取電流將在與在該給定點驅動通過第一導電線的負量值存取電流相反的方向上流動。因此，存取電流可在任一方向上流動通過MRAM單元，取決於存取電流係定義成使具有正量值或負量值。圖8描繪流動於正方向的電流，但電流可流動於相反（負）方向。
如下文關於圖10A更完全討論，在一些實施例中，可在AP2P方向（或替代地，在P2AP方向）施加讀取電流。在一些實施例中，MRAM單元藉由執行SRR（自參考讀取）讀取。在一個實施例中，SRR具有第一讀取（AP2P方向的Read1）、寫入至P-狀態、及第二讀取（AP2P方向之Read2）。導因於AP2P方向之Read1的記憶體單元之電壓位準儲存於例如電容器上；或藉由一類比轉數位轉換器轉換成數位位元，且該等儲存在記憶體（例如，SRAM）中，直到用在Read2中之後。比較導因於AP2P方向之Read2的感測電壓位準（寫入後）與導因於AP2P方向之Read1的電壓位準。電壓位準的充分變化（例如超過100 mV）指示MRAM單元最初處於AP-狀態。若電壓變化小於100 mV，則MRAM單元最初處於P-狀態。替代地，SRR具有第一讀取（P2AP方向的Read1）、寫入至AP-狀態、及第二讀取（P2AP方向之Read2）。儲存導因於P2AP方向之Read1的記憶體單元之電壓位準。比較導因於P2AP方向之Read2的電壓位準與導因於P2AP方向之Read1的電壓位準。電壓位準的充分變化指示MRAM單元最初處於P-狀態。在一些實施例中，相同極性用於Read1及Read2，其避免在Read1與Read2之間切換選擇器關閉。
在一個實施例中，MRAM單元係藉由在將例如15微安培(µA)的電流驅動通過底電極801的同時將例如0 V施加至頂電極811而讀取。此讀取電流將從底電極801流至頂電極811。請注意，讀取可在P2AP方向上為Read1或Read2。在一些實施例中，使用雙極寫入操作將資料寫入至MRAM單元。在一個實施例中，MRAM單元係藉由在將，例如，-30 µA的寫入電流驅動通過底電極801的同時將例如3 V施加至頂電極811而從AP-狀態寫入至P-狀態。此寫入電流將從頂電極811流至底電極801。在一個實施例中，MRAM單元係藉由在將，例如，30 µA的電流驅動通過底電極801的同時將例如0 V施加至頂電極811而從P-狀態寫入至AP-狀態。此寫入電流將從底電極801流至頂電極811。
作為圖8中之方法的替代方案，隨著所施加的存取電流通過頂電極811，選擇電壓可施加至底電極801。在一個實施例中，MRAM單元係藉由在將例如-15 µA的讀取電流驅動通過頂電極811的同時將例如3 V施加至底電極801而讀取。此讀取電流將從底電極801流至頂電極811。
在一個實施例中，MRAM單元係藉由在將例如30 µA的寫入電流驅動通過底電極801的同時將例如-3 V施加至頂電極811而從AP-狀態寫入至P-狀態。該電子電流將從底電極801流至頂電極811。在一個實施例中，MRAM單元係藉由在將例如-30 µA的電流驅動通過頂電極811的同時將例如0 V施加至底電極801而從P-狀態寫入至AP-狀態。該電子電流將從頂電極811流至底電極801。
圖9更詳細地繪示當可以交叉點陣列實施時MRAM記憶體單元設計的一實施例。當放置在交叉點陣列中時，MRAM記憶體單元的頂電極及底電極將係陣列的頂導線及底導線。在此處所示之實施例中，底電極係記憶體單元的字線901，而頂電極係位元線911，但這些可在一些實施例中反轉。字線901與位元線911之間的係參考層903及自由層907，其等再次係分開的MgO障壁905。在圖9所示的實施例中，MgO罩蓋908亦形成在自由層907的頂部上，且導電間隔物909形成在位元線911與MgO罩蓋908之間。參考層903係藉由另一導電間隔物902與字線901分開。在記憶體單元結構之任一側上的係襯墊921及923，其中此等襯墊可係相同結構的部分，但在圖9的截面中展示成分開。將用以填充在交叉點結構的其他空區域中的填充材料925、927的一些展示成在襯墊921、923的任一側。
相關於自由層設計907，實施例包括具有約1至2 nm等級之厚度的CoFe或CoFeB合金，其中Ir層可插置於接近MgO障壁905的自由層中，且自由層907可以Ta、W、或Mo摻雜或插置。參考層903的實施例可包括與Ir或Ru間隔物902耦接之CoFeB及CoPt多層的雙層。MgO罩蓋908係可選的，但可用於增加自由層907的各向異性。導電間隔物可係導電金屬，諸如Ta、W、Ru、CN、TiN，及TaN等。
下文討論主要將相關於垂直自旋轉移力矩MRAM記憶體單元討論，其中圖8及圖9的自由層807/907包含垂直於自由層之平面的可切換磁化方向。自旋轉移力矩（「STT」）係在其中磁穿隧接面(MJT)中之磁性層的定向可使用自旋極化電流修改的效應。電荷載體（諸如電子）具有已知作為自旋的性質，該自旋係載體固有的小量的角動量。電流通常係非極化的（例如，由50%上自旋電子及50%下自旋電子所組成）。自旋極化電流係具有任一自旋之更多電子的電流（例如，大多數上自旋電子或大多數下自旋電子）。藉由使電流通過厚磁性層（參考層），可產生自旋極化電流。若將此自旋極化電流導至第二磁性層（自由層）中，可將角動量移轉至此第二磁性層，改變第二磁性層的磁化方向。此稱為自旋轉移力矩。圖10A及圖10B繪示自旋轉移力矩的經使用以程式化或寫入MRAM記憶體。自旋轉移力矩磁性隨機存取記憶體(STT MRAM)具有超過其他MRAM變化的較低電力消耗與較佳可擴縮性的優點。相較於其他MRAM實施方案（諸如雙態觸變MRAM），STT切換技術需要相對低的電力，實際上消除相鄰位元干擾的問題，且具有對較高記憶體單元密度（降低MRAM單元尺寸）更有利的縮放。後一問題亦有利於STT MRAM，其中自由層及參考層的磁化係垂直於膜平面而非面內定向。
由於STT現象更容易以用語電子行為描述，圖10A及圖10B及其等的討論係以電子電流的用語給定，其中將寫入電流的方向定義為該電子電流的方向。因此，參考圖10A及圖10B的用語寫入電流係指電子電流。由於電子係負電荷的，電子電流將與習知定義的電流在相反的方向上，使得電子電流將從較低電壓位準朝較高電壓位準流動，而非從較高電壓位準至較低電壓位準的傳統電流流動。
圖10A及圖10B繪示藉由STT機制的使用寫入MRAM記憶體單元，該等圖描繪STT切換MRAM記憶體單元1000的一實例的簡化示意表示，其中參考層及自由層二者的磁化均係在垂直方向上。記憶體單元1000包括磁穿隧接面(magnetic tunnel junction, MTJ) 1002，其包含上鐵磁層1010、下鐵磁層1012、及作為該二個鐵磁層之間的絕緣層的穿隧能障(tunnel barrier, TB) 1014。在此實例中，上鐵磁層1010係自由層FL，且其磁化方向可切換。下鐵磁層1012係參考（或固定）層RL，且其磁化方向不能切換。當自由層1010中的磁化平行於參考層RL 1012中的磁化時，橫跨記憶體單元1000的電阻相對低。當自由層FL 1010中的磁化反平行於參考層RL 1012中的磁化時，橫跨記憶體單元1000的電阻相對高。記憶體單元1000中的資料（「0」或「1」）係藉由測量記憶體單元1000的電阻而讀取。在此方面，附接至記憶體單元1000的電導體1006/1008係用以讀取MRAM資料。藉由設計，平行及反平行組態二者在靜止狀態及/或在（以足夠低的讀取電流）讀取操作期間保持穩定。
對於參考層RL 1012及自由層FL 1010二者，磁化方向係在垂直方向（亦即，垂直於由自由層定義的平面且垂直於由參考層定義的平面）上。圖10A及圖10B將參考層RL 1012的磁化方向展示為上並將垂直於該平面之自由層FL 1010的磁化方向展示成可在上及下之間切換。
在一個實施例中，穿隧能障1014係由氧化鎂(MgO)製成；然而，亦可使用其他材料。自由層1010係持有改變/切換其磁化方向之能力的鐵磁金屬。基於過渡金屬（像Co、Fe、及其等合金）的多層可用以形成自由層1010。在一個實施例中，自由層1010包含鈷、鐵、及硼的合金。參考層1012可係許多不同類型的材料，包括（但不限於）鈷及鉑的多個層及/或鈷及鐵的合金。
為「設定(set)」MRAM記憶體單元位元值（亦即，選擇自由層磁化方向），電子電流1050係從導體1008施加至導體1006，如圖10A所描繪者（因此電流可流動於相反方向）。為產生電子電流1050，導因於電子的負電荷，將頂導體1006置於比底導體1008更高之電壓位準。因為參考層1012係鐵磁金屬，電子電流1050中的電子在通過參考層1012時變成經自旋極化。當經自旋極化電子穿隧橫跨穿隧能障1014時，角動量守恆可導致自旋轉移力矩給予在自由層1010及參考層1012二者上，但此力矩（藉由設計）不足以影響參考層1012的磁化方向。相反地，若自由層1010的初始磁化定向係反平行(AP)於參考層1012，此自旋轉移力矩（藉由設計）足以將自由層1010中的磁化定向切換以變成平行(P)於參考層1012的磁化定向，稱為反平行至平行(anti-parallel-to-parallel, AP2P)寫入。平行磁化接著會在此類電子電流關斷之前或之後保持穩定。
相反地，若自由層1010及參考層1012的磁化最初係平行的，自由層1010的磁化方向可藉由施加與上述情形相反方向的電子電流而切換成變成與參考層1012反平行。例如，電子電流1052係從導體1006施加至導體1008，如圖10B中所描繪者，藉由將較高電壓位準置於下導體1008上。此將在P狀態的自由層1010寫入至AP狀態，稱為平行-至-反平行(P2AP)寫入。因此，藉由相同的STT物理學，自由層1010的磁化方向可藉由電子電流方向（極性）的明智選擇而確定地設定成二個穩定定向的任一者。
記憶體單元1000中的資料（「0」或「1」）可藉由測量記憶體單元1000的電阻而讀取。低電阻一般代表「0」位元且高電阻一般代表「1」位元，雖然交替慣例有時候會發生。讀取電流可藉由將電子電流從導體1008施加至導體1006而跨記憶體單元（例如，跨MJT 1002）施加，如圖10A中之1050所示地流動（「AP2P方向」）；替代地，電子電流可從導體1006施加至導體1008，如圖10B中之1052所示地流動（「P2AP方向」）。如熟知，電子電流流動於相反方向，如習知定義的電流。在讀取操作中，若電子電流太高，則此可干擾在記憶體單元中所儲存的資料並改變其狀態。例如，若電子電流Read1使用圖10B的P2AP方向，在儲存Read1期間的位元電壓之前，電流或電壓位準太高會將在低電阻P-狀態中的任何記憶體單元切換至高電阻AP-狀態。因此，雖然MRAM記憶體單元可在任一方向上讀取，但在各種實施例中，寫入操作的方向性本質可使一個讀取方向優於另一讀取方向。例如，對於給定的讀取電流，在P2AP方向中進行SRR時錯誤率可較少。
雖然圖10A及圖10B的討論係在用於讀取及寫入電流之電子電流的脈絡下，除非另外指定，後續討論將在習知電流的脈絡下。
無論是讀取或寫入圖7A至圖7D之陣列結構中的所選取記憶體單元，對應於所選取記憶體單元的位元線及字線經偏壓以使電壓跨所選取記憶體單元放置並引起如相關於圖10A或圖10B所繪示的電子流。應注意，在一些實施例中，藉由驅動電流通過字線之至少一部分而加偏壓於字線。此亦使電壓跨陣列之非選擇記憶體單元施加，其可在非選擇記憶體單元中引起電流。雖然此電力消耗浪費可藉由將記憶體單元設計成對高及低電阻狀態二者均具有相對高的電阻位準而減輕至某個程度，此仍將導致電流及電力消耗增加以及將額外的設計限制置於記憶體單元及陣列的設計上。應注意，本文中之「所選取記憶體單元」意指記憶體單元被選取以進行存取（例如，讀取存取、寫入存取）。「未選擇記憶體單元」意指記憶體單元未被選取以進行存取。給定的程序可導致對於MRAM的正向寫入相對於反向寫入的寫入電流大約相同，或可係對於約20 nm之CD及RA10 Ω.µm 2，從低電阻狀態(LRS)寫入至高電阻狀態(HRS)需要約20%的更多電流。
解決此非所要電流洩漏的一種方法係放置與各MRAM或其他電阻式（例如，ReRAM、PCM）記憶體單元串聯的選擇器元件。例如，可將選擇電晶體放置成與圖7A至圖7D中的各電阻式記憶體單元元件串聯，使得記憶體單元701現在係選擇電晶體與可程式化電阻的複合物。然而，選擇電晶體的使用需要引入額外的控制線及單元區域以能夠導通所選取記憶體單元的對應電晶體。額外地，電晶體常不能以與電阻式記憶體元件相同的方式縮放，使得當記憶體陣列移至較小尺寸時，基於電晶體之選擇器的使用可係一限制因子。
選擇電晶體的一替代方法係使用與可程式化電阻式元件串聯的臨限切換選擇器。當將臨限切換選擇器偏壓至比其之臨限電壓更低的電壓時，其具有高電阻（在關斷或非導電狀態中），當將其偏壓至比其之臨限電壓更高的電壓時，其具有低電阻（在導通或導電狀態中）。臨限切換選擇器保持導通直到其電流低於一固持電流Ihold，或電壓低於一固持電壓Vhold。當此發生時，臨限切換選擇器返回至關斷狀態。因此，為程式化在交叉點的記憶體單元，施加足以導通關聯臨限切換選擇器的電壓並設定或重設記憶體單元；且為讀取記憶體單元，臨限切換選擇器必須類似地藉由在可判定記憶體單元的電阻狀態之前導通而啟動。臨限切換選擇器的一組實例係雙向臨限切換器(OTS)的雙向臨限切換材料。實例臨限切換材料包括Ge-Se、Ge-Se-N、Ge-Se-As、Ge-Se-Sb-N、Ge58Se42、GeTe 6、Si-Te、Zn-Te、C-Te、B-Te、Ge-As-Te-Si-N、Ge-As-Se-Te及Ge-Se-a-Te，其中原子百分比範圍從少百分比至多於90%。
圖11A及圖11B繪示將臨限切換選擇器併入具有交叉點架構之MRAM記憶體陣列中的實施例。圖11A及圖11B的實例展示二層交叉點陣列中的二個MRAM單元（層1單元、層2單元），諸如圖7D所示，但係以側視圖展示。圖11A及圖11B展示字線1 1100的第一下導電線、字線2 1120的第一上導電線、及位元線1110的第二中間導線。在此等圖式中，為易於表示，將全部此等線展示成橫跨頁面從左行進至右，但是在交叉點陣列中，其等的更準確係如圖7D之斜視圖所表示的，其中字線（或第一導電線或導線）在平行於下方基材之表面的一個方向上行進，且位元線（或第二導電線或導線）在主要正交於第一方向之平行於基材之表面的第二方向上行進。MRAM記憶體單元亦以簡化形式表示，僅展示參考層、自由層、及中間穿隧能障，但在實際實施方案中，一般會包括相關於圖9於上文描述的額外結構。
將包括自由層1101、穿隧能障1103、及參考層1105的MRAM元件1102形成在臨限切換選擇器1109上方，其中MRAM元件1102與臨限切換選擇器1109的此串聯組合共同形成在位元線1110與字線1 1100之間的層1單元。當臨限切換選擇器1109導通時，除了跨臨限切換選擇器1109的一些電壓降外，MRAM元件1102與臨限切換選擇器1109的串聯組合儘可能地如相關於圖10A及圖10B於上文描述地操作。儘管，臨限切換選擇器1109最初需要藉由施加高於臨限切換選擇器1109之臨限電壓V th的電壓而導通，且偏壓電流或電壓接著需要維持高至足於高於臨限切換選擇器1109的保持電流或保持電壓，使得其在後續讀取或寫入操作期間保持導通。
在第二層上，將包括自由層1111、穿隧能障1113、及參考層1115的MRAM單元1112形成在臨限切換選擇器1119上方，其中MRAM元件1112與臨限切換選擇器1119的串聯組合共同形成在位元線1110與字線2 1120之間的層2單元。層2單元將如層1單元般地操作，雖然下導體現在對應於位元線1110，且上導體現在係字線（字線2 1120）。其他配對層可類似地在彼等之間共用另一位元線，其具有下列之圖案：WL1、BL1、WL2；WL3、BL2、WL4；或在圖案中具有分開之位元線，諸如WL1、BL1、WL2、BL2。
在圖11A的實施例中，臨限切換選擇器1109/1119係形成在MRAM元件1102/1112下方，但在替代實施例中，臨限切換選擇器可形成在一層或二層的MRAM元件上方。如相關於圖10A及圖10B所討論的，MRAM記憶體單元係有方向性的。在圖11A中，MRAM元件1102及1112具有相同定向，其中自由層1101/1111在參考層1105/1115上方（相對於未圖示基材）。由於該二個層之各者以及在具有更多層之實施例中的後續層可根據相同製程序列形成，在導電線之間形成具有相同結構的該等層可具有若干優點，特別係關於製程的優點。
圖11B繪示與圖11A之實施例類似地配置的替代實施例，除了在層2單元中，參考層與自由層的位置反轉。更具體而言，如在圖11A中，在字線1 1150與位元線1160之間，層1單元包括具有形成在穿隧能障1153上方的自由層1151的MRAM元件，該穿隧能障繼而形成在參考層1155上方，其中MRAM元件1152形成在臨限切換選擇器1159上方。圖11B之實施例的第二層再次具有形成在位元線1160與字線2 1170之間的臨限切換選擇器1169上方的MRAM元件1162，但相對於圖11A，以MRAM元件1162反轉之狀態，使參考層1161現在形成於穿隧能障1163上方且自由層1165現在在穿隧能障1163下方。替代地，MRAM單元1162之組態可用於層1單元且MRAM單元1152之組態可用於層2單元。
雖然圖11B的實施例需要用於層之形成的不同程序序列，在一些實施例中，其可具有優點。具體而言，MRAM結構的方向性可使圖11B的實施例有吸引力，因為當在相同方向（相對於參考層及自由層）上寫入或讀取時，位元線對下層及上層二者相同地偏壓，且二字線將相同地偏壓。例如，若層1及層2記憶體單元係在P2AP方向（相對於參考層及自由層）上感測，位元線層1160將在諸如P2AP方向上偏壓，在字線1 1150及字線2 1170二者均偏壓成較高電壓位準的情況下，位元線1160對上單元及下單元二者偏壓成低（例如，0 V）。類似地，相關於寫入，針對寫入成高電阻AP狀態，在字線1 1150及字線2 1170二者均偏壓成較高電壓位準的情況下，位元線1160對上單元及下單元二者偏壓成低（例如，0V）；且針對寫入成低電阻P狀態，在字線1 1150及字線2 1170二者均偏壓成低電壓位準的情況下，位元線1160經偏壓至高電壓位準。相反地，對於圖11A的實施例，位元線及字線會需要使其等的偏壓位準反轉，以用於在相對於低位準的高位準上執行此等操作的任何者。應注意，在強制電流方法之一實施例中，藉由驅動電流通過字線而將字線偏壓至一目標電壓。
從MRAM記憶體單元讀取資料或將資料寫入至MRAM記憶體單元涉及使電流通過記憶體單元。在臨限切換選擇器放置成與MRAM元件串聯的實施例中，在電流可通過MRAM元件之前，臨限切換選擇器需要藉由將足夠電壓跨臨限切換選擇器與MRAM元件的串聯組合施加而導通，且有選擇電晶體及至記憶體單元位置的陣列導線與電源用導線的電流x電阻壓降。
圖12A描繪具有交叉點架構之記憶體陣列502的實施例。陣列502具有一組第一導電線1206a至1206h及一組第二導電線1208a至1208d。在一個實施例中，該組第一導電線1206a至1206h係字線，且該組第二導電線1208a至1208b係位元線。為便於討論，該組第一導電線1206a至1206h可稱為字線，且該組第二導電線1208a至1208b可稱為位元線。然而，該組第一導電線1206a至1206h可係位元線，且該組第二導電線1208a至1208b可係字線。
陣列502具有若干個記憶體單元701。各記憶體單元701連接在第一導電線1206的一者與第二導電線1208的對應一者之間。各記憶體單元701具有與臨限切換選擇器元件1204串聯的磁阻式隨機存取記憶體(MRAM)元件1202。因此，各記憶體單元（位元）701可稱為MRAM單元或位元。臨限切換選擇器1204經組態以回應於超過臨限切換選擇器1204之臨限電壓的一電壓位準的施加而變成導電。
各第一導電線1206可由WL驅動器1210a至1210h之一者驅動。例如，第一導電線1206a可由WL驅動器1210a驅動、第一導電線1206b可由WL驅動器1210b驅動等。各第二導電線1208係由BL驅動器1212a至1212d之一者驅動。例如，第二導電線1208a由BL驅動器1212a、第二導電線1208b由BL驅動器1212b驅動等。在一個實施例中，字線及位元線係從字線或位元線之一端部驅動。圖12A描繪其中從一端部驅動字線及位元線的此一實施例。在一替代實施例中，位元線及/或字線從中點驅動。從中點驅動字線或位元線降低最壞情況的IR壓降。
雖然描繪分開之驅動器1210連接至各字線1206，但不需要具有分開之驅動器1210用於各字線。在一個實施例中，相同的驅動器可用以提供存取電流至目前所選取之任何字線。可藉由選擇待驅動的WL 1206的解碼電路系統將此驅動器連接至所選取字線。驅動器及解碼電路系統可連接至「全域節點」（參見圖20中的全域節點VX）。然而，圖12A中的WL驅動器1210a至1210h的位置仍可指示被驅動之字線的位置（例如，端部）。
為討論的目的，記憶體單元701a被選取以進行存取。此可為讀取或寫入存取。所選取記憶體單元701e係在所選取字線1206g及所選取位元線1208的交叉點處。其他記憶體單元未經選擇用於存取（亦即，係未選擇記憶體單元）。所有其他字線及所有其他位元線藉由強制其等至未選擇電壓（諸如Vmid，例如1.65 V，約為驅動恆流輸出電壓(drive compliance voltage)（例如3.3 V）的一半）而未經選擇。為選擇記憶體單元701，將選擇電壓(V select_BL)提供至所選取位元線（例如，位元線1208b），並將存取電流驅動通過所選取字線（例如，字線1206g）。該存取電流可流動通過該所選取字線之一部分、通過該所選取記憶體單元，且通過該所選取位元線之一部分。將未選擇電壓(V unsel_BL)提供至未選擇位元線（例如，位元線1208a、1208c、1208d）。在一個實施例中，V select_BL具有使得所選取記憶體單元中的臨限切換選擇器1204將導通之量值（例如，約0 V）。另一方面，V unsel_BL具有使得未選擇記憶體單元中的臨限切換選擇器1204將不導通之量值（例如，1.65 V）。字線驅動器1210g驅動存取電流(I access)通過所選取字線1206g之至少一部分。此存取電流亦可流動通過所選取記憶體單元701a及所選取位元線1208b之一部分。例如，此WL可例如藉由具有例如3.3 V之恆流輸出電壓的電流源以15 uA驅動至高以進行讀取或以30 uA驅動至高以進行寫入，該恆流輸出電壓的電流源可依沿WL及BL的記憶體單元位置予以調整（分區），若記憶體單元位置較接近WL及BL驅動器，則為3.1V，若記憶體單元位置較更遠離WL及BL上的各別驅動器，則為3.3 V。
WL驅動器1210經組態以提供電流或汲取電流。因此，I access可在任一方向流動通過所選取字線（以及所選取位元線）。依本文中使用的慣例，當電流驅動器1210被使用為電流源時，存取電流之量值係正的。依本文中使用的慣例，當電流驅動器1210被使用為電流槽時，存取電流之量值係負的。無論電流驅動器1210提供或汲取電流，此在本文中將稱為將電流驅動通過所選取字線。在一個實施例中，無電流驅動通過未選擇字線（例如，1206a、1206b、1206c、1206d、1206e、1206f、及1206h）。應注意，本文中之具有例如20 nm CD「所選取字線(selected word line)」可用約3.3 V之恆流輸出電壓以15 uA強制進行讀取或以30 uA強制進行寫入，意指字線連接至所選取記憶體單元，此類單元進一步藉由其連接至約0 V之「所選取」位元線而判定。若另一單元端子連接至處於Vmid（諸如1.65 V）的未選擇位元線，則所選取字線亦可連接至未選擇記憶體單元。「未選擇字線(unselected word line)」意指該字線連接至僅未選擇記憶體單元。換言之，連接至未選擇字線的所有記憶體單元皆係未選擇記憶體單元，例如當未選擇WL被強制處於Vmid 1.65 V時；或當該未選擇位元線被強制於Vmid 1.65 V時。應注意，在本文中，「所選取位元線(selected bit line)」意指處於例如0 V的位元線連接至至少一個所選取記憶體單元。「未選擇位元線(unselected bit line)」意指位元線連接至僅未選擇記憶體單元。換言之，連接至未選擇位元線的所有記憶體單元皆係未選擇記憶體單元。如上文所提及，所選取記憶體單元經選擇以進行存取的記憶體單元。所選取記憶體單元連接在所選取字線及所選取位元線之間。
在圖12A的實例中，在交叉點陣列中有比位元線更多的字線。在一個實施例中，在交叉點陣列中有比字線更多的位元線。在一個實施例中，在交叉點陣列中的位元線數目等於字線數目。在圖12A的實例中，在交叉點陣列中有多達位元線二倍的字線；然而，可使用不同的比率。因此，可實現不同的塊尺寸。例如，塊可具有1024 BL × 2048 Wl，其可藉由中心驅動四個塊之間的WL及BL而構成2048 × 4096個單元中之模組。
圖12B描繪在交叉點記憶體陣列中的模組1250。模組具有四個塊（塊A、塊B、塊C及塊D）。各塊含有記憶體單元且可一般而言，類似於圖12A中所描繪之組態。位元線共用於塊A與塊C之間。位元線共用於塊B與塊D之間。位元線係由位元線驅動器1212從中心驅動。字線共用於塊A與塊B之間。字線共用於塊C與塊D之間。字線由字線驅動器1210從中心驅動。在此實例中，每塊具有「N」條位元線及「N」條字線。舉一個實例，N係1024。然而，N可係更大或更小。此外，不需要每塊的位元線數目等於每塊的字線數目。再次參考圖12A，所描繪之陣列可對應於模組1250之一個塊，其中字線與另一個塊共用及位元線與另一個塊共用。例如，圖12A中之陣列可對應於圖12B中之塊D。然而，圖12A中的組態不需要成為一模組1250的一個塊。
在一些實施例中，強制電流方法用於存取交叉點記憶體陣列中的記憶體單元。強制電流方法有助於自動校正導因於字線電阻及/或位元線電阻的IR壓降。在一些實施例中，臨限切換選擇器與記憶體單元串聯使用。切換選擇器與介於字線與位元線之間的記憶體元件串聯連接。因此，跨切換選擇器的任何電壓將減少跨記憶體元件的電壓。通常，在切換選擇器之間的偏移電壓有一些變化。強制電流方法有助於自動校正臨限切換選擇器之間的偏移電壓變化。
圖13描繪記憶體單元切換電壓的若干標繪圖。記憶體單元切換電壓係需要跨切換選擇器及記憶體元件之組合施加的電壓，以切換記憶體元件之狀態。每一標繪圖係針對相同組的記憶體單元，但針對關於切換選擇器的不同假設。對於所有三個標繪圖1302、1304、1306，切換選擇器具有相同平均偏移電壓。然而，各標繪圖的標準偏差不同。標繪圖1302係針對在切換選擇器之間不存在偏移電壓的理想情況。然而，由於記憶體單元之間的差異，仍存在記憶體單元的切換電壓之一些變化。對於標繪圖1304，偏移電壓具有1之標準偏差。對於標繪圖1304，偏移電壓具有2之標準偏差。標繪圖1304及1306示範切換選擇器之間的偏移電壓之愈大變化引起記憶體單元中的切換電壓之愈大變化。
若電壓源用於寫入記憶體單元，則寫入電壓需要足夠高以考量寫入記憶體單元所需要的高寫入電壓的情況。有可能寫入電壓可能對於少數記憶體單元不足夠高，但錯誤校正電路系統可校正至多數個錯誤。為了使寫入錯誤率保持至目標錯誤率，當在切換選擇器之間存在偏移電壓之愈大變化時需要愈大的寫入電壓。
然而，用以寫入記憶體單元的強制電流方法將不受切換選擇器中的偏移電壓之變化影響。例如，若固定電流被強制通過記憶體單元，則跨記憶體元件的電壓依據電流與記憶體元件之電阻而變化。因此，強制電流方法可減少或消除導因於切換選擇器之間偏移電壓之變化的寫入錯誤。然而，強制電流方法可透過跨具有高電阻的較小記憶體元件施加較高的電壓來潛在地將應力加至較小的直徑MRAM單元。在一些實施例中，使用強制電流方法時，所選取字線電壓被箝位至電壓極限，其減少對記憶體單元的應力。
圖14描繪所需寫入電流相對於MRAM單元直徑的散點圖。MRAM單元中之MTJ的寫入電流密度可相對於單元直徑大致恆定。因此，寫入電壓相對於MRAM單元直徑可大致恆定。然而，寫入電流可搭配MRAM單元直徑按比例調整。散點圖1410展示寫入MRAM單元所需要的電流量可依據單元直徑而變化。一般而言，與較大直徑MRAM單元相比，可用較小的電流寫入較小直徑MRAM單元。若寫入電流不足夠大，則記憶體單元可能不從AP-狀態切換至P-狀態或從P-狀態切換至AP-狀態。若記憶體單元未回應於寫入電流之應用而切換狀態，則此稱為寫入失敗。線1420代表實例寫入電流之量值。該量值設定為高於幾乎所有記憶體單元的所需寫入電流。然而，少數記憶體單元可具有大於寫入電流1420的所需寫入電流。寫入電流1420之量值可經選擇使得寫入失敗的可能性非常低。記憶體系統中的錯誤校正引擎能夠校正一些錯誤，因此少數寫入失敗是可容許的。亦即，即使存在一些寫入失敗，則記憶體系統將仍能夠解碼儲存在記憶體單元中的一碼字，前提是錯誤的總數目係在一公差內。因此，寫入電流量值經設定為足夠高以使寫入失敗保持在可接受的量內。此量值將非常地取決於具有最大直徑的記憶體單元，因為該等單元具有最高所需的寫入電流。然而，寫入電流亦可對較小直徑記憶體單元上施加應力。
用於寫入MRAM單元之需求亦可就寫入電壓方面觀察到。圖15A描繪所需的寫入電壓相對於MRAM單元直徑。標繪圖1502內的區域表示針對一群組記憶體單元的所需寫入電壓相對於單元直徑的分佈。應注意，所需的寫入電壓不顯著取決於單元直徑。因此，在標繪圖1502內部的區域指示用於不同直徑之記憶體單元的所需要寫入電壓。標繪圖1504係針對給定一目標存取電流被強制通過記憶體單元，跨記憶體單元施加的實際電壓。標繪圖1504係實際寫入電壓相對於記憶體單元直徑的分佈。應注意，當使用強制電流進行記憶體存取時，所施加寫入電壓確實取決於記憶體單元直徑。具體而言，所施加的寫入電壓隨著記憶體單元直徑減少而增加。寫入電壓可如下表示。 V applied= R * I access方程式1
在方程式1中，I access係經強制通過MRAM單元的存取電流，及V applied係越MRAM單元出現的電壓。MRAM單元電阻(R)隨著單元直徑減少而增加。因此，V applied隨著單元直徑減少而增加。然而，對於成功寫入操作，較小的直徑記憶體單元不需要此一高電壓。因此，較小的直徑記憶體單元可被V applied而被加過度應力。三個雙側箭頭1530a、1530b及1530c指示所施加的電壓可顯著大於一些記憶體單元所需者。各雙側箭頭對應於一個記憶體單元。因此，在圖15A中指示三個代表性記憶體單元的電壓過度應力。
在一個實施例中，驅動存取電流通過所選取記憶體單元時，所選取字線上的電壓被箝位至最大允許電壓。此有助於避免所選取記憶體單元上的應力，同時亦允許跨記憶體單元的足夠電壓以進行讀取或寫入。此外，此減少對較小直徑MRAM單元的應力，其不需要高寫入電壓。圖15B描繪如何電壓箝位可用以減少對記憶體單元的應力。圖15B再次展示標繪圖1502。所選取字線上的電壓被箝位至所施加電壓極限1520。在一些實施例中，強制存取電流通過所選取字線時，將選擇電壓施加至所選取位元線。若例如位元線接地，則所選取字線上的電壓被箝位至所施加電壓極限1520。若位元線被保持在一不同值，則所選取字線上的電壓可被箝位至一合適值，以考量位元線電壓。
標繪圖1515係針對給定一存取電流被強制通過記憶體單元，跨記憶體單元施加的實際電壓。標繪圖1515係實際寫入電壓相對於記憶體單元直徑的分佈。標繪圖1515之所施加電壓皆沒有超過所施加電壓極限。此與其中一些所施加電壓超過該位準的標繪圖1504（參見圖15A）相比。再次回到圖15B之論述，三個雙側箭頭1540a、1540b及1540c對應於來自圖15A之相同三個實例單元。雙側箭頭1540a、1540b及1540c（相對於1530a、1530b及1530c）之較短長度指示對此等記憶體單元的電壓應力已顯著降低，同時仍提供足夠的寫入電壓以使錯誤保持低（例如，在錯誤校正能力內）。
圖15B亦描繪電壓箝位位準1530。此係指在電壓箝位處的電壓，該電壓箝位不必然直接連接至字線。因此，所施加電壓極限1520可略微高於電壓箝位處的電壓。
在一個實施例中，驅動存取電流通過所選取字線時，在所選取字線上的一電壓被箝位至一電壓極限。此有助於避免對所選取記憶體單元的應力。圖16描繪在交叉點陣列中使用強制電流方法時箝位所選字線電壓之程序1600的一實施例的流程圖。在一實施例中，記憶體單元係MRAM單元。然而，記憶體單元不需要為MRAM單元。在一個實施例中，記憶體單元具有與選擇器（例如，臨限切換選擇器）串聯的記憶體元件（例如，MRAM元件）。為說明之目的將參考圖12A。為了方便解釋，以某些順序描述步驟。步驟不需要以圖16中所描繪之順序起始。一些或所有步驟可同時發生。在一個實施例中，程序1600係藉由記憶體晶粒292中的控制電路執行。在一個實施例中，程序1600係藉由控制晶粒590中的控制電路執行。控制電路包括例如系統控制邏輯電路560、列控制電路系統520、及行控制電路系統510。在一個實施例中，程序1600係藉由主機系統120中的控制電路（例如，主機處理器122）執行。
步驟1602包括提供選擇電壓至所選取位元線。參考圖12A，Vselect提供至所選取位元線1208b。未選擇電壓提供至未選擇位元線。
步驟1604包括提供存取電流至所選取字線。參考圖12A，I access被驅動至所選取字線1206g中。存取電流未提供至未選擇字線。存取電流可係讀取電流或寫入電流。存取電流可流動通過所選取字線之一部分、通過所選取記憶體單元，且通過所選取位元線之一部分。具體而言，存取電流可從其中（由電流驅動器）將字線驅動至所選取記憶體單元處流動通過所選字線之部分。存取電流可從所選取等位元線流動通過所選取位元線之部分至位元線被電壓驅動器所驅動處。
步驟1606包括將所選字線電壓上的最大電壓箝位至電壓極限。可存在沿所選字線的IR壓降。因此，在步驟1606中，字線電壓係指所選字線上的最大電壓。在存取電流提供至所選取字線時及在選擇電壓提供至所選取位元線時，所選取字線上的電壓被箝位。因此，強制存取電流通過所選第一字線之一部分及所選取位元線之一部分時，步驟1606使所選取字線及所選取位元線之間的最大電壓差限於電壓極限。如所提及，可存在沿所選字線及所選取位元線的IR壓降。
如在步驟1604的討論中所提及，在一個實施例中，存取電流係讀取電流。在此情況下，可回應於強制讀取電流通過所選取記憶體單元而判定記憶體單元之狀態（例如，P-狀態、AP狀態）。如在步驟1604的討論中所提及，在一個實施例中，存取電流係寫入電流。在此情況下，藉由強制寫入電流通過所選取記憶體單元來改變記憶體單元之狀態（例如，從AP-狀態改變至P-狀態或從P-狀態改變至AP-狀態）。程序1600的許多修改係可行的。在一個實施例中，字線及位元線之角色被反轉。例如，存取電流可提供至位元線。
在一些實施例中，電壓極限取決於在交叉點陣列中之所選取記憶體單元的位置。圖17描繪將最大所選取字線電壓箝位至取決於所選取記憶體單元之位置的電壓之程序1700的實施例的流程圖。在一些實施例中，所選取記憶體單元係MRAM單元。然而，所選記憶體單元不需要係MRAM單元。在一個實施例中，所選取記憶體單元具有與選擇器（例如，臨限切換選擇器）串聯的記憶體元件（例如，MRAM元件）。在一個實施例中，程序1700係藉由記憶體晶粒292中的控制電路執行。在一個實施例中，程序1700係藉由控制晶粒590中的控制電路執行。控制電路包括例如系統控制邏輯電路560、列控制電路系統520、及行控制電路系統510。在一個實施例中，程序1700係藉由主機120中的控制電路（例如，主機處理器122）執行。
步驟1702包括存取在交叉點陣列中之所選取記憶體單元的位置。在一個實施例中，位置係記憶體單元的位址，該位址界定記憶體單元所連接的字線及位元線。在一個實施例中，位置為記憶體單元駐存在其中的分區。關於圖19展示及描述分區之進一步細節。
步驟1704包括基於所選取記憶體單元之位置來判定電壓極限。在一個實施例中，基於存取電流流動於其中的所選取字線之區域及存取電流流動於其中的該所選取位元線之區域的電阻來選擇該電壓極限。
步驟1706包括基於電壓極限來設定箝位電壓。在一個實施例中，步驟1706包括將控制信號發送至電壓箝位。例如，系統控制邏輯560可發出控制信號，其導致電壓被提供至電壓箝位之控制閘。關於圖21及圖22展示及描述電壓箝位之實施例的其他細節。
所選記憶體單元的位置影響該記憶體單元的軌道電阻。在一些實施例中，電壓極限之量值取決於在交叉點陣列中至所選取記憶體單元的軌道電阻。圖18係描繪至兩個不同記憶體單元之軌道電阻的交叉點陣列502之一部分的示意圖。應注意，不必然同時選擇兩個單元。每一字線可被分為分開之區段，其表示該區段之電阻。數個虛線框1810a至1810i經描繪來代表這些字線電阻區段。同樣地，每一位元線可被分為分開之區段，其表示該區段之電阻。數個虛線框1812a至1812i經描繪來代表這些位元線電阻區段。僅描繪幾條字線1806a、1806b及1806c以便於說明。僅描繪幾條位元線1808a、1808b及1808c以便說明。描繪字線驅動器1820a、1820b及1820c相對於字線之端部的位置。描繪位元線驅動器1818a、1818b及1818c相對於位元線之端部的位置。字線驅動器及位元線驅動器不需要位於線之端部處。在一個實施例中，字線驅動器及/或位元線驅動器位於字線或位元線之中點處。
記憶體單元701b連接至WL 1806a及位元線1808a。記憶體單元701b與軌道電阻1802b相關聯。軌道電阻1802b包括電阻1810a、記憶體單元701b及電阻1812a。記憶體單元701c連接至WL 1806c及位元線1808c。記憶體單元701b係一近-近記憶體單元的實例，因為接近電流被提供至其的字線之兩端，以及接近電壓被施加至其的位元線之端部。
記憶體單元701c與軌道電阻1802c相關聯。軌道電阻1802c包括電阻1810g、電阻1810h、電阻1810i、記憶體單元701c、電阻1812i、電阻1812f及電阻1812c。記憶體單元701c係遠-遠記憶體單元的實例，因為其遠離電流被提供至其的字線之兩端，以及遠離電壓被施加至其的位元線之端部。
舉例而言，若字線電阻區段1810a至1810i之各者係R_WL，且位元線電阻區段1812a至1812i之各者係R_BL，則用於記憶體單元701b之軌道電阻係R_WL + R_BL。記憶體單元701c的軌道電阻係3 * (R_WL + R_BL)。一般而言，交叉點陣列將具有比圖18中的實例更多的許多位元線及字線。因此，與遠-遠記憶體單元相關聯的軌道電阻可遠大於與近-近記憶體單元相關聯的軌道電阻。
在一些實施例中，所選取字線被箝位至其的電壓極限取決於所選記憶體單元駐存在其中的分區。圖19展示在其中交叉點陣列分成兩個分區的實例。在此實例中，有100條字線及100條位元線。描繪僅一條字線及一條位元線。字線之左端部由存取電流所驅動（圖19中未描繪驅動器）。位元線之頂端部由選擇電壓所驅動（圖19中未描繪驅動器）。對於分區1中的記憶體單元之軌道電阻高於分區2中的記憶體單元之軌道電阻。在一個實施例中，分區2的電壓極限大於分區1的電壓極限。
接近WL之受驅動端及BL之受驅動端的記憶體單元被稱為近-近單元且在分區1中。遠離WL之受驅動端及BL之受驅動端的記憶體單元被稱為遠-遠單元且在分區2中。遠離WL之受驅動端、但接近BL之受驅動端的記憶體單元（遠-近單元）接近介於分區1與分區2之間的邊界。同樣地，接近WL之受驅動端、但遠離BL之受驅動端的記憶體單元（近-遠單元）接近介於分區1與分區2之間的邊界。
圖19中描繪之分區概念可延伸至大量分區。分區可特徵在於與記憶體單元相關聯的軌道電阻。例如，記憶體單元可基於軌道電阻予以分級。接著，記憶體單元之「n」個分區可基於分級來形成，使得各分區含有具有類似軌道電阻的記憶體單元。
圖20係用於在強制電流至字線時箝位字線上之電壓的組件的方塊圖。電流源產生器2010產生及輸出提供至電流源2020的電流控制信號。在一個實施例中，該電流控制信號係一高精密電壓。電流源2020回應於電流控制信號而輸出一固定量值電流。電流源2020可用以產生一讀取電流或寫入電流，其可稱為存取電流。藉由解碼電路系統2040來提供存取電流至所選取字線。解碼電路系統2040輸入WL位址，並將存取電流提供至所選取字線。狀態機562可將WL位址提供至解碼電路系統2040。在一個實施例中，有分開之電流源2020用於產生讀取電流及寫入電流，其中用選擇邏輯來選擇用於記憶體操作的適當電流源。在一個實施例中，存在用於產生一正寫入電流的一第一電流源及用於產生一負寫入電流的一第二電流源。圖20中未描繪可提供選擇電壓至所選取位元線的位元線驅動器。存取電流可流動通過所選取字線之一部分、通過所選取記憶體單元，且通過所選取位元線之一部分。
電壓箝位2030對在標記為「VX」之節點（其將稱為全域節點）處的電壓取樣。若有必要，電壓箝位2030使存取電流之一部分轉向免於至所選取字線，以保持在全域節點VX上的電壓免於超過目標電壓極限。因此，若有必要，電壓箝位2030使存取電流之一部分轉向免於至所選取字線，以保持所選取字線上的最大電壓免於超過電壓極限。電壓箝位2030接收控制信號（「目標電壓極限」），其允許在可選擇的全域節點VX上的最大允許電壓之量值。在一些實施例中，目標限制電壓係基於所選記憶體單元駐存在其中的分區。控制信號可係類比電壓。在一個實施例中，控制信號由狀態機562所提供。
圖21係電流源及電壓箝位之一實施例的示意圖。在圖21中，電流源2020產生電流(I_source)。電流源包括電流產生電晶體2102及開/關電晶體2104。電流產生電晶體2102從電流源產生器2010接收電壓Read_1G。電流產生電晶體2102以一合適大小按比例調整，以產生用於電流(I_Source)的目標量值。在一個實施例中，電流源2020係用以產生約15微安培的讀取電流。在一個實施例中，電流源2020用於產生約30微安培的寫入電流。
開/關電晶體2104用於控制是否由電流源2020輸出I_Source。可由系統控制邏輯360提供信號「Current_On_Off」。假設已經選擇電流源，開/關電晶體2104提供I_Source至節點VX。節點VX連接至解碼電路系統2040，使得I_Source之至少一部分提供至所選取字線。
電壓箝位2030包括電壓箝位電晶體2106，其對在全域節點VX處的電壓取樣。電壓箝位電晶體2106之閘極接收控制信號「V_clamp」。控制信號用以設定在全域節點VX上所允許的電壓之量值，且因此允許在所選取字線上所允許的電壓之量值。由於藉由解碼電路系統2040將全域節點VX連接至所選取字線，所以所選取字線上的電壓不一定等於在全域節點VX處的電壓。然而，導因於使電流通過解碼電路系統2040所致的任何電壓差可作為在全域節點VX上所允許之電壓的因素考慮。若有必要，電壓箝位電晶體2106將轉向I_Source之一部分，以防止在全域節點VX處之電壓超過電壓極限。電流可經轉向至接地且遠離所選取記憶體元件。
圖22係電壓箝位2030之另一實施例的方塊圖。在此實施例中，電壓箝位2030具有回授迴路。電壓箝位電晶體2106再次描繪為連接至全域節點VX。在此實施例中，新增兩個回授電晶體2202、2204。回授電晶體在控制全域節點VX處的電壓之量值方面提供額外的穩定性。在一個實施例中，回授電晶體提供一高增益回授以減少Vt之變化，其中電流被箝位電晶體2106轉向。
圖23係電流源產生器2010之一個實施例的方塊圖。電流源產生器2010輸出被提供至電流源2020的電壓Read_1G（在電晶體2320及2330之間）。在一些實施例中，Read_1G可被提供至若干類型的電流源，諸如讀取電流源、正電流寫入源及負電流寫入源。
電晶體2330及2322之閘極分別由電阻器2312及2314提供電壓。該等電阻器電壓由左側電路系統產生，其包括電流源2302、電晶體2304、電晶體2306、電晶體2308及電晶體2310以及電容器2316及2318。電流源2302可為約5微安培。右側電路系統包括電晶體2320、2330、2322、2324、2326、及2328。在一些實施例中，左側電路系統用於整個庫(bank)，其中右側電路系統之分開版本用於各塊。電流源2302（例如，5 uA）可在分佈至該等塊的電晶體2304之汲極上產生高於接地的約2 Vt的電壓。進入至電晶體2310之閘極的V_PA可係高（例如，V_P）以啟動電路，或若電晶體2310之閘極被接地，則可斷開電路，所以當電路未使用時消除電流。電晶體2304之閘極可分佈至該等塊，並且未驅動任何源極或汲極，以消除至該等塊的壓降，且使該等塊中的所得電流對於各者相對相同。接著，在約1.5 V及0 V下的兩個分佈電壓在每一塊中連接至右側上的產生器。亦即，電晶體2330之閘極將係約1.5 V，且電晶體2322之閘極係約0 V。繼而，彼等鏡電路可藉由Step1T、Read1T、或Read1T_NX處於高(V_P)而導通。結果是將電流源2302的電流驅動至電晶體2320汲極中，且電晶體2320的閘極將處於V_P – Vt，或若V_P係3.3 V，則係約2.5 V。
圖24係在使用強制電流方法以存取交叉點陣列中之記憶體單元時箝位所選取字線上之電壓的程序2400的一個實施例的流程圖。程序2400提供程序1600之一個實施例的進一步細節。當描述程序2400時，將參考圖21至圖23中的電路系統。然而，程序2400不限於該電路系統。
步驟2402包括產生具有固定量值之存取電流。在一個實施例中，圖23中之電流源產生器2010及圖21中之電流源2020的組合產生固定量值存取電流。參考圖21，固定量值存取電流被稱為I_Source。
步驟2404包括提供固定量值存取電流之至少一部分至所選取字線。參考圖21，藉由解碼電路系統2040將I_Access提供至所選取字線。取決於圖21中之VX上的所得電壓是否高於Vclamp轉向電流之處，I_Access可具有與I_Source相同之量值或可小於I_Source。
步驟2406包括對所選取位元線之電壓取樣。參考圖21或圖22，電壓箝位2030對在全域節點VX處之電壓取樣，其用於對在所選取字線上之電壓取樣。
步驟2408係判定是否使電流轉向免於至所選取字線。可由電壓箝位電晶體2106對在全域節點VX上的電壓取樣來進行此判定。若一些電流被轉向，則執行步驟2410。步驟2410包括使存取電流之一部分自所選取字線轉向以保持字線電壓免於超過電壓極限。參考圖21或圖22，電壓箝位電晶體2106使I_Source之一部分轉向免於至所選取字線。
若電流未被轉向，則執行步驟2412。步驟2412包括提供整個固定存取電流至所選取字線。參考圖21或圖22，電壓箝位電晶體2106不使I_Source之任何者轉向免於至所選取字線。
針對本文件之目的，在本說明書中對「一實施例(an embodiment)」、「一個實施例(one embodiment)」、「一些實施例(some embodiments)」、或「另一實施例(another embodiment)」的參考可用以描述不同實施例或相同實施例。
針對本文件之目的，連接可係直接連接或間接連接（例如，經由一或多個其他部件）。在一些情形中，當元件稱為連接或耦接至另一元件時，該元件可直接連接至該另一元件或經由中介元件間接連接至該另一元件。當元件稱為直接連接至另一元件時，則在該元件與該另一元件之間沒有中介元件。若二個裝置直接或間接連接使得其等可在其等之間傳達電子信號，該等裝置「通訊(in communication)」。
針對本文件之目的，用語「基於(based on)」可解讀成「至少部分基於(based at least in part on)」。
針對本文件之目的，無需額外上下文，數值用語（諸如「第一(first)」物體、「第二(second)」物體、及「第三(third)」物體）的使用可不暗示物體的次序，而可替代地用於識別目的以識別不同物體。
上述實施方式已為了說明及描述的目的提供。其未意圖窮舉或限制在所揭示的精確形式。鑑於上述教導，許多修改及變化係可行的。所描述的實施例經選取以最佳地解釋所提出之技術的原理及其實務應用，以藉此使所屬技術領域中具有通常知識者能在各種實施例中最佳地利用其，並設想適合該特定用途的各種修改。旨在使該範圍由隨附的申請專利範圍定義。
100:非揮發性記憶體系統；記憶體系統 102:控制器 104:非揮發性記憶體；記憶體封裝 106:本端記憶體（例如，DRAM/ReRAM/MRAM） 110:前端處理器(FEP)電路 112:後端處理器(BEP)電路 120:主機；主機系統 122:主機處理器 124:主機記憶體 126:PCIe介面 128:匯流排 150:PCIe介面 152:主機處理器 154:晶片網路(NOC) 156:記憶體處理器 158:媒體管理層(MML) 160:SRAM 162:DRAM控制器 164:PCIe介面 166:PCIe介面 200:PCIe介面 202:晶片網路(NOC) 204:晶片網路(NOC) 220:處理器 222:資料路徑控制器 224:XOR引擎 226:ECC引擎 228:介面；記憶體介面 230:SRAM 232:緩衝器 250:處理器 252:資料路徑控制器 254:XOR引擎 256:ECC引擎 258:介面；記憶體介面 260:SRAM 262:緩衝器 292:記憶體晶粒 294:記憶體匯流排（資料線及晶片啟用線） 296:雙態觸變模式介面 502:記憶體陣列；陣列；記憶體；記憶體結構 506:輸入/輸出 508:輸出 510:行控制電路系統 512:行解碼器 514:陣列終端接收器或驅動器；驅動器電路系統 516:區塊選擇電路系統；區塊選擇 520:列控制電路系統 522:列解碼器 524:陣列終端驅動器；陣列驅動器 526:區塊選擇電路系統；區塊選擇 528:感測放大器 560:系統控制邏輯電路；系統控制邏輯 562:狀態機 564:電力控制模組 566:儲存器 568:記憶體控制器介面 570:積體記憶體總成 580:記憶體結構晶粒；半導體晶粒；記憶體晶粒；晶粒 590:控制晶粒；半導體晶粒；晶粒 592:電路徑 594:電路徑 602:基材 606:線接合 608:焊料球 610:接觸墊 612:記憶體結構晶粒穿矽通孔(TSV) 614:控制晶粒穿矽通孔(TSV) 648:固體層；襯墊 670:接合焊墊 674:接合焊墊 701:記憶體單元（位元） 701a:記憶體單元（位元） 701b:記憶體單元（位元） 701c:記憶體單元（位元） 701e:記憶體單元（位元） 718:第一層；層 720:記憶體單元；層 801:底電極 803:參考層 805:氧化鎂(MgO) 807:自由層 809:間隔物 811:頂電極 813:電流源 901:字線 902:導電間隔物；間隔物 903:參考層 905:MgO障壁 907:自由層；自由層設計 908:MgO罩蓋 909:導電間隔物 911:位元線 921:襯墊 923:襯墊 925:填充材料 927:填充材料 1000:MRAM記憶體單元；記憶體單元 1002:磁穿隧接面(MTJ) 1006:導體 1008:導體 1010:上鐵磁層；自由層 1012:下鐵磁層；參考層 1014:穿隧能障(TB) 1050:電子電流 1052:電子電流 1100:字線1 1101:自由層 1102:MRAM元件 1103:穿隧能障 1105:參考層 1109:臨限切換選擇器 1110:位元線 1111:自由層 1112:MRAM單元；MRAM元件 1113:穿隧能障 1115:參考層 1119:臨限切換選擇器 1120:字線2 1150:字線1 1151:自由層 1152:MRAM元件；MRAM單元 1153:穿隧能障 1155:參考層 1159:臨限切換選擇器 1160:位元線；位元線層 1161:參考層 1162:MRAM元件；MRAM單元 1163:穿隧能障 1165:自由層 1169:臨限切換選擇器 1170:字線2 1202:磁阻式隨機存取記憶體(MRAM)元件 1204:臨限切換選擇器元件；臨限切換選擇器 1206:第一導電線；字線 1206a至1206h:第一導電線；字線 1208:第二導電線；位元線 1208a至1208d:第二導電線；位元線 1210:字線(WL)驅動器；電流驅動器；驅動器 1210a至1210h:WL驅動器 1212:位元線(BL)驅動器 1212a至1212d:BL驅動器 1250:模組 1302:標繪圖 1304:標繪圖 1306:標繪圖 1410:散點圖 1420:線；寫入電流 1502:標繪圖 1504:標繪圖 1515:標繪圖 1520:所施加電壓極限 1530:箝位位準 1530a:雙側箭頭 1530b:雙側箭頭 1530c:雙側箭頭 1540a:雙側箭頭 1540b:雙側箭頭 1540c:雙側箭頭 1600:程序 1602:步驟 1604:步驟 1606:步驟 1700:程序 1702:步驟 1704:步驟 1706:步驟 1802b:軌道電阻 1802c:軌道電阻 1806a至1806c:字線(WL) 1808a至1808c:位元線 1810a至1810i:虛線框；字線電阻區段；電阻 1812a至1812i:虛線框；位元線電阻區段；電阻 1818a至1818c:位元線驅動器 1820a至1820c:字線驅動器 2010:電流源產生器 2020:電流源 2030:電壓箝位 2040:解碼電路系統 2102:電流產生電晶體 2104:開/關電晶體 2106:電壓箝位電晶體；箝位電晶體 2202:回授電晶體 2204:回授電晶體 2302:電流源 2304:電晶體 2306:電晶體 2308:電晶體 2310:電晶體 2312:電阻器 2314:電阻器 2316:電容器 2318:電容器 2320:電晶體 2322:電晶體 2324:電晶體 2326:電晶體 2328:電晶體 2330:電晶體 2400:程序 2402:步驟 2404:步驟 2406:步驟 2408:步驟 2410:步驟 2412:步驟 BL1:位元線 BL2:位元線 BL3:位元線 BL4:位元線 BL5:位元線 BL(N-1):位元線 BLN:位元線 Current_On_Off:信號 Iaccess:存取電流 Icell:電流 I_source:電流 Iread:電流 FL:自由層 RL:參考（或固定）層 Read_1G:電壓 WL1:字線 WL2:字線 WL3:字線 WL4:字線 WL5:字線 WLM:字線 WL(M-1):字線 WL1.1:字線 WL1,2:字線 WL1,3:字線 WL1,4:字線 WL2,1:字線 WL2,2:字線 WL2,3:字線 WL2,4:字線 Vselect:選擇電壓 Vselect_BL:選擇電壓 Vunsel_BL:未選擇電壓 VX:全域節點；節點 V_clamp:控制信號
相似編號的元件參考至不同圖式中的共同組件。 ［圖1］係連接至主機之非揮發性記憶體系統的一個實施例的方塊圖。 ［圖2］係前端處理器電路的一個實施例的方塊圖。在一些實施例中，前端處理器電路係記憶體控制器的部分。 ［圖3］係後端處理器電路的一個實施例的方塊圖。在一些實施例中，後端處理器電路係記憶體控制器的部分。 ［圖4］係記憶體封裝的一個實施例的方塊圖。 ［圖5A］係記憶體晶粒的一個實施例的方塊圖。 ［圖5B］係含有控制晶粒及記憶體結構晶粒之積體記憶體總成之一個實施例的方塊圖。 ［圖6A］描繪堆疊在基材上之積體記憶體總成的實施例的側視圖。 ［圖6B］描繪堆疊在基材上之積體記憶體總成的實施例的側視圖。 ［圖7A］以斜視圖描繪形成交叉點架構之記憶體陣列之一部分的一個實施例。 ［圖7B］及［圖7C］分別呈現圖7A中的交叉點結構的側視圖及俯視圖。 ［圖7D］以斜視圖描繪形成交叉點架構的二層記憶體陣列之一部分的一實施例。 ［圖8］繪示MRAM記憶體單元之結構的一實施例。 ［圖9］更詳細地繪示當以交叉點陣列實施時MRAM記憶體單元設計的一實施例。 ［圖10A］及［圖10B］繪示MRAM記憶體單元之藉由使用自旋轉移力矩(spin torque transfer, STT)機制的寫入。 ［圖11A］及［圖11B］繪示將臨限切換選擇器併入具有交叉點架構之MRAM記憶體陣列中的實施例。 ［圖12A］描繪具有交叉點架構之記憶體陣列的實施例。 ［圖12B］描繪在交叉點記憶體陣列中之模組的實施例。 ［圖13］描繪記憶體單元切換電壓的若干標繪圖。 ［圖14］描繪所需寫入電流相對於MRAM單元直徑的散點圖。 ［圖15A］係描繪所需的寫入電壓相對於MRAM單元直徑的圖表。 ［圖15B］係描繪電壓箝位可用於降低記憶體單元上的應力的圖表。 ［圖16］描繪在交叉點陣列中使用強制電流方法時箝位所選字線電壓之程序的一個實施例的流程圖。 ［圖17］描繪將最大所選取字線電壓箝位至取決於所選取記憶體單元之位置的電壓之程序的一個實施例的流程圖。 ［圖18］係交叉點陣列之一部分的示意圖，其描繪與兩個不同記憶體單元相關聯的軌道電阻。 ［圖19］展示在其中交叉點陣列分成兩個分區的實例。 ［圖20］係用於在強制電流通過字線時箝位字線上之電壓的組件的方塊圖。 ［圖21］係電流源及電壓箝位之一個實施例的示意圖。 ［圖22］係電壓箝位之另一實施例的示意圖。 ［圖23］係電流產生器的一個實施例的方塊圖。 ［圖24］係在使用強制電流方法以存取交叉點陣列中之記憶體單元時箝位所選取字線上之電壓的程序的一個實施例的流程圖。
100:非揮發性記憶體系統；記憶體系統
102:控制器
104:非揮發性記憶體；記憶體封裝
106:本端記憶體(例如，DRAM/ReRAM/MRAM)
110:前端處理器(FEP)電路
112:後端處理器(BEP)電路
120:主機；主機系統
122:主機處理器
124:主機記憶體
126:PCIe介面
128:匯流排

Claims (20)

  1. 一種設備，其包含： 一控制電路，其經組態以連接至一交叉點記憶體陣列，該交叉點記憶體陣列包含複數個第一導電線、複數個第二導電線、及複數個非揮發性記憶體單元，該複數個非揮發性記憶體單元各連接在該等第一導電線之一者與該等第二導電線之一者之間，其中各記憶體單元包含一記憶體元件及一選擇元件； 其中該控制電路經組態以： 強制一存取電流通過一所選取第一導電線之一第一部分、一所選取記憶體單元、及一所選取第二導電線之一第二部分，其中該所選取記憶體單元連接在該所選取第一導電線與該所選取第二導電線之間；及 在強制該存取電流通過該所選取第一導電線之該第一部分、該所選取記憶體單元、及該所選取第二導電線之該第二部分時，使該所選取第一導電線與該所選取第二導電線之間的一最大電壓差限於一電壓極限。
  2. 如請求項1之設備，其中該控制電路進一步經組態以： 基於在該交叉點記憶體陣列中之該所選取記憶體單元的一位置來選擇該電壓極限。
  3. 如請求項1之設備，其中該控制電路進一步經組態以： 基於該存取電流流動於其中的該所選取第一導電線之該第一部分及該存取電流流動於其中的該所選取第二導電線之該第二部分的電阻來選擇該電壓極限。
  4. 如請求項1之設備，其中： 該所選取記憶體單元駐存在該交叉點記憶體陣列中之複數個分區中之一者中，各分區特徵在於沿一路徑之一電流-電阻(IR)壓降，該路徑包含在存取該分區中的一記憶體單元時強制一存取電流於其中的該等第一導電線之一者之一第一區域及該等第二導電線之一者的一第二區域；且 該控制電路進一步經組態以基於該所選取記憶體單元所駐存在哪個分區來選擇該電壓極限。
  5. 如請求項1之設備，其中該控制電路進一步經組態以： 當該所選取第一導電線與該所選取第二導電線之間的該最大電壓差低於該電壓極限時使該存取電流保持為一固定電流；及 減少強制通過該所選取第一導電線之該第一部分、該所選取記憶體單元、及該所選取第二導電線之該第二部分的該存取電流，以保持該所選取第一導電線與該所選取第二導電線之間的該最大電壓差免於超過該電壓極限。
  6. 如請求項1之設備，其中該控制電路包含： 一電流源，其具有經組態以提供一固定量值電流的一輸出；及 一電壓箝位，其耦接至該電流源之該輸出，該電壓箝位經組態以使該固定量值電流之一部分轉向遠離該所選取第一導電線，以使該所選取第一導電線與該所選取第二導電線之間的該最大電壓差限於該電壓極限。
  7. 如請求項1之設備，其進一步包含該交叉點記憶體陣列，其中該選擇元件 包含一臨限切換選擇器，該臨限切換選擇器經組態以回應於施加超過該臨限切換選擇器之一臨限電壓的一電壓位準而變成導通，該臨限切換選擇器與該各別記憶體單元之該記憶體元件串聯連接；且 該控制電路進一步經組態以在該所選取第一導電線與該所選取第二導電線之間建立一電壓以導通該所選取記憶體單元中的該臨限切換選擇器。
  8. 如請求項1之設備，其進一步包含： 一第一半導體晶粒，其包含該交叉點記憶體陣列；及 一第二半導體晶粒，其固著至該第一半導體晶粒，其中該第二半導體晶粒包含該控制電路。
  9. 如請求項1之設備，其中該存取電流包含一讀取存取電流及一寫入存取電流之一者，該控制電路經組態以回應於強制該讀取存取電流通過該所選取記憶體單元而判定該所選取記憶體單元之一狀態，該控制電路經組態以藉由強制該寫入存取電流通過該所選取記憶體單元來改變該所選取記憶體單元之一狀態。
  10. 如請求項1之設備，其中各記憶體單元包含與該選擇元件串聯的一磁阻式隨機存取記憶體(MRAM)元件。
  11. 一種操作一交叉點記憶體陣列之方法，該方法包含： 藉由一電流源產生一固定量值存取電流； 藉由一控制電路強制該固定量值存取電流之至少一部分通過該交叉點記憶體陣列中之一所選取記憶體單元，該交叉點記憶體陣列包含複數條字線、複數條位元線、及複數個磁阻式隨機存取記憶體(MRAM)單元，該複數個MRAM單元各連接在該等字線之一者與該等位元線之一者之間，該所選取記憶體單元駐存在一所選取字線與一所選取位元線之間；及 藉由一電壓箝位使該固定量值存取電流之一部分轉向免於流動通過該所選取記憶體單元以使跨該所選取記憶體單元的一電壓限於一電壓極限。
  12. 如請求項11之方法，其進一步包含： 藉由該控制電路基於在該交叉點記憶體陣列中之該所選取記憶體單元的一位置來判定該電壓極限；及 藉由該控制電路發出一控制信號至該電壓箝位以使跨該所選取記憶體單元的該電壓限於該電壓極限。
  13. 如請求項12之方法，其中基於該交叉點記憶體陣列中之該所選取記憶體單元之該位置來判定該電壓極限包含： 藉由該控制電路基於該存取電流流動於其中的該所選取字線之一部分的一第一軌道電阻及該存取電流流動於其中的該所選取位元線之一部分的一第二軌道電阻來選擇該電壓極限，其中該電壓極限對經組合之該第一軌道電阻及該第二軌道電阻具有一正相依性。
  14. 如請求項11之方法，其中強制該固定量值存取電流之至少一部分通過該所選取記憶體單元包含： 當跨該所選取記憶體單元的該電壓低於該電壓極限時，強制所有該固定量值存取電流通過該所選取記憶體單元。
  15. 一種非揮發性記憶體系統，其包含： 一交叉點記憶體陣列，其包含複數個第一導電線、複數個第二導電線、及複數個磁阻式隨機存取記憶體(MRAM)單元，其中各MRAM單元駐留在該複數個第一導電線中之一者與該複數個第二導電線之一對應者的一交叉點之間； 一控制電路，其耦接至該交叉點記憶體陣列，該控制電路： 施加一選擇電壓至該交叉點記憶體陣列之一所選取第一導電線； 在該選擇電壓施加至該所選取第一導電線時，提供一固定量值存取電流之至少一部分至該交叉點記憶體陣列之一所選取第二導電線，其中一所選取記憶體單元駐留在該所選取第一導電線與該所選取第二導電線之間；及 在該選擇電壓提供至該所選取第一導電線時，使該固定量值存取電流之一部分自該所選取第二導電線轉向以使該所選取第二導電線上之一最大電壓限於一電壓極限。
  16. 如請求項15之非揮發性記憶體系統，其中該控制電路： 使該固定量值存取電流之該部分自該所選取第二導電線轉向以使該所選取第二導電線上之該最大電壓限於一電壓極限，該電壓極限取決於沿該存取電流流動於其中的該所選取第一導電線之一第一部分的一第一電流-電阻(IR)壓降及沿該存取電流流動於其中的該所選取第二導電線之一第二部分的一第二IR壓降。
  17. 如請求項15之非揮發性記憶體系統，其中： 該所選取記憶體單元駐存在該交叉點記憶體陣列中之複數個分區中之一者中，各分區特徵在於沿一路徑之一軌道電阻，該路徑包含在存取該分區中的一記憶體單元時該存取電流流動於其中的該等第一導電線之一者之一第一區域及該等第二導電線之一者的一第二區域；且 該控制電路經組態以基於該所選取記憶體單元駐存在哪個分區而選擇該電壓極限。
  18. 如請求項15之非揮發性記憶體系統，其中該控制電路包含： 一電流源，其具有經組態以提供該固定量值存取電流的一輸出；及 一電壓箝位，其耦接至該電流源之該輸出，該電壓箝位經組態以使該固定量值存取電流之一部分自該所選取第二導電線轉向以使該所選取第二導電線上的該電壓限於該電壓極限。
  19. 如請求項18之非揮發性記憶體系統，其進一步包含： 一解碼電路，其耦接在該電壓箝位與該交叉點記憶體陣列之該複數個第二導電線之間，其中該解碼電路經組態以回應於來自該控制電路的一控制信號而將該電流源及該電壓箝位連接至該所選取第二導電線。
  20. 如請求項15之非揮發性記憶體系統，其中： 各記憶體單元進一步包含一臨限切換選擇器，該臨限切換選擇器經組態以回應於施加超過該臨限切換選擇器之一臨限電壓的一電壓位準而變成導通，該臨限切換選擇器與該各別記憶體單元之一MRAM元件串聯連接；且 該控制電路在該所選取第一導電線與該所選取第二導電線之間建立一電壓以導通該所選取記憶體單元中的該臨限切換選擇器。
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