KR102613291B1 - 교차점 어레이에서의 전압 클램핑을 이용한 강제된 전류 액세스 - Google Patents
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Abstract
강제 전류 접근법을 사용할 때 교차점 어레이 내의 2개의 선택된 전도 라인들 사이의 전압 차이를 제한하기 위한 기술이 개시된다. 일 태양에서, 선택된 워드 라인 전압은, 선택된 워드 라인의 영역을 통해 그리고 선택된 비트 라인의 영역을 통해 액세스 전류를 구동시키는 동안 전압 한계로 클램핑된다. 액세스 전류는 메모리 셀을 통해 유동하여, 메모리 셀에 과도한 응력을 배치하지 않으면서 충분한 전압이 메모리 셀을 성공적으로 판독하거나 또는 기록할 수 있게 한다. 일부 태양들에서, 선택된 워드 라인 상에서 허용되는 최대 전압은 교차점 메모리 어레이 내의 선택된 메모리 셀의 위치에 의존한다. 이것은, 더 큰 IR 강하가 있는 메모리 셀들이 적절한 전압을 수신할 수 있게 하면서, 더 작은 IR 강하가 있는 메모리 셀들에 과도한 응력을 가하지 않게 한다.
Description
메모리는 셀룰러 전화기들, 디지털 카메라들, 개인 휴대 정보 단말기들, 의료용 전자기기들, 모바일 컴퓨팅 디바이스들, 비모바일 컴퓨팅 디바이스들, 및 데이터 서버들과 같은 다양한 전자 디바이스들에서 널리 사용된다. 메모리는 비휘발성 메모리 또는 휘발성 메모리를 포함할 수 있다. 비휘발성 메모리는 비휘발성 메모리가 전원(예컨대, 배터리)에 접속되어 있지 않을 때에도 정보가 저장되고 보유될 수 있게 한다.
교차점 유형 아키텍처를 갖는 메모리 어레이에서, 전도 라인들의 제1 세트가 기판의 표면을 가로질러 이어지고, 전도 라인들의 제2 세트가 전도 라인들의 제1 세트 위에 형성되어, 전도 라인들의 제1 세트에 수직인 방향으로 기판을 가로질러 이어진다. 메모리 셀들은 전도 라인들의 2개의 세트들의 교차점 접합부들에 위치된다. 교차점 유형 아키텍처들의 메모리 셀들은 전형적으로 가역 저항률(reversible resistivity) 메모리 셀들이다. 가역 저항률 셀은 프로그래밍가능 저항을 갖는 재료로부터 형성된다. 이진 접근법에서, 각각의 교차점에서의 메모리 셀은 2개의 저항 상태들, 즉 하이(high) 및 로우(low) 중 하나로 프로그래밍될 수 있다. 일부 접근법들에서, 2개 초과의 저항 상태들이 사용될 수 있다.
유사한 도면번호의 요소들은 상이한 도면들에서 공통 컴포넌트들을 지칭한다.
도 1은 호스트에 접속된 비휘발성 메모리 시스템의 일 실시예의 블록도이다.
도 2는 프론트 엔드(Front-End) 프로세서 회로의 일 실시예의 블록도이다. 일부 실시예들에서, 프론트 엔드 프로세서 회로는 메모리 제어기의 일부이다.
도 3은 백 엔드(Back-End) 프로세서 회로의 일 실시예의 블록도이다. 일부 실시예들에서, 백 엔드 프로세서 회로는 메모리 제어기의 일부이다.
도 4는 메모리 패키지의 일 실시예의 블록도이다.
도 5a는 메모리 다이의 일 실시예의 블록도이다.
도 5b는 제어 다이 및 메모리 구조 다이를 포함하는 집적 메모리 어셈블리의 일 실시예의 블록도이다.
도 6a는 기판 상에 적층된 집적 메모리 어셈블리의 일 실시예의 측면도를 도시한다.
도 6b는 기판 상에 적층된 집적 메모리 어셈블리의 일 실시예의 측면도를 도시한다.
도 7a는 교차점 아키텍처를 형성하는 메모리 어레이의 일부분의 일 실시예를 사시도로 도시한다.
도 7b 및 도 7c는 도 7a의 교차점 구조의 측면도 및 평면도를 각각 나타낸다.
도 7d는 교차점 아키텍처를 형성하는 2-레벨 메모리 어레이의 일부분의 일 실시예를 사시도로 도시한다.
도 8은 MRAM 메모리 셀의 구조에 대한 일 실시예를 예시한다.
도 9는 교차점 어레이에서 더 상세히 구현될 때의 MRAM 메모리 셀 설계에 대한 일 실시예를 예시한다.
도 10a 및 도 10b는 스핀 토크 전달(spin torque transfer, STT) 메커니즘의 사용에 의한 MRAM 메모리 셀의 기록을 예시한다.
도 11a 및 도 11b는 교차점 아키텍처를 갖는 MRAM 메모리 어레이에의 임계 스위칭 선택기들의 통합을 위한 실시예들을 예시한다.
도 12a는 교차점 아키텍처를 갖는 메모리 어레이의 일 실시예를 도시한다.
도 12b는 교차점 메모리 어레이의 모듈의 일 실시예를 도시한다.
도 13은 메모리 셀 스위칭 전압들의 여러 플롯들을 도시한다.
도 14는 MRAM 셀 직경에 대한 필요한 기록 전류의 산포도(scatterplot)를 도시한다.
도 15a는 MRAM 셀 직경에 대한 필요한 기록 전압들을 도시하는 그래프이다.
도 15b는 메모리 셀들에 대한 응력을 감소시키기 위해 전압 클램핑이 어떻게 사용될 수 있는지를 도시하는 그래프이다.
도 16은 교차점 어레이에서 강제 전류 접근법을 사용할 때 선택된 워드 라인 전압을 클램핑(clamping)하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 17은 최대 선택된 워드 라인 전압을 선택된 메모리 셀의 위치에 의존하는 전압으로 클램핑하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 18은 2개의 상이한 메모리 셀들과 연관된 트랙 저항(track resistance)들을 도시하는 교차점 어레이의 일부분의 개략도이다.
도 19는 교차점 어레이가 2개의 구역들로 분할되는 일례를 도시한다.
도 20은 워드 라인을 통해 전류를 강제하면서 워드 라인 상의 전압을 클램핑하기 위한 컴포넌트들의 블록도이다.
도 21은 전류원 및 전압 클램프의 일 실시예의 개략도이다.
도 22는 전압 클램프의 다른 실시예의 개략도이다.
도 23은 전류 생성기의 일 실시예의 개략도이다.
도 24는 교차점 어레이에서 메모리 셀에 액세스하기 위해 강제 전류 접근법을 사용할 때 선택된 워드 라인 상의 전압을 클램핑하는 프로세스의 일 실시예의 흐름도이다.
도 1은 호스트에 접속된 비휘발성 메모리 시스템의 일 실시예의 블록도이다.
도 2는 프론트 엔드(Front-End) 프로세서 회로의 일 실시예의 블록도이다. 일부 실시예들에서, 프론트 엔드 프로세서 회로는 메모리 제어기의 일부이다.
도 3은 백 엔드(Back-End) 프로세서 회로의 일 실시예의 블록도이다. 일부 실시예들에서, 백 엔드 프로세서 회로는 메모리 제어기의 일부이다.
도 4는 메모리 패키지의 일 실시예의 블록도이다.
도 5a는 메모리 다이의 일 실시예의 블록도이다.
도 5b는 제어 다이 및 메모리 구조 다이를 포함하는 집적 메모리 어셈블리의 일 실시예의 블록도이다.
도 6a는 기판 상에 적층된 집적 메모리 어셈블리의 일 실시예의 측면도를 도시한다.
도 6b는 기판 상에 적층된 집적 메모리 어셈블리의 일 실시예의 측면도를 도시한다.
도 7a는 교차점 아키텍처를 형성하는 메모리 어레이의 일부분의 일 실시예를 사시도로 도시한다.
도 7b 및 도 7c는 도 7a의 교차점 구조의 측면도 및 평면도를 각각 나타낸다.
도 7d는 교차점 아키텍처를 형성하는 2-레벨 메모리 어레이의 일부분의 일 실시예를 사시도로 도시한다.
도 8은 MRAM 메모리 셀의 구조에 대한 일 실시예를 예시한다.
도 9는 교차점 어레이에서 더 상세히 구현될 때의 MRAM 메모리 셀 설계에 대한 일 실시예를 예시한다.
도 10a 및 도 10b는 스핀 토크 전달(spin torque transfer, STT) 메커니즘의 사용에 의한 MRAM 메모리 셀의 기록을 예시한다.
도 11a 및 도 11b는 교차점 아키텍처를 갖는 MRAM 메모리 어레이에의 임계 스위칭 선택기들의 통합을 위한 실시예들을 예시한다.
도 12a는 교차점 아키텍처를 갖는 메모리 어레이의 일 실시예를 도시한다.
도 12b는 교차점 메모리 어레이의 모듈의 일 실시예를 도시한다.
도 13은 메모리 셀 스위칭 전압들의 여러 플롯들을 도시한다.
도 14는 MRAM 셀 직경에 대한 필요한 기록 전류의 산포도(scatterplot)를 도시한다.
도 15a는 MRAM 셀 직경에 대한 필요한 기록 전압들을 도시하는 그래프이다.
도 15b는 메모리 셀들에 대한 응력을 감소시키기 위해 전압 클램핑이 어떻게 사용될 수 있는지를 도시하는 그래프이다.
도 16은 교차점 어레이에서 강제 전류 접근법을 사용할 때 선택된 워드 라인 전압을 클램핑(clamping)하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 17은 최대 선택된 워드 라인 전압을 선택된 메모리 셀의 위치에 의존하는 전압으로 클램핑하는 프로세스의 일 실시예의 흐름도를 도시한다.
도 18은 2개의 상이한 메모리 셀들과 연관된 트랙 저항(track resistance)들을 도시하는 교차점 어레이의 일부분의 개략도이다.
도 19는 교차점 어레이가 2개의 구역들로 분할되는 일례를 도시한다.
도 20은 워드 라인을 통해 전류를 강제하면서 워드 라인 상의 전압을 클램핑하기 위한 컴포넌트들의 블록도이다.
도 21은 전류원 및 전압 클램프의 일 실시예의 개략도이다.
도 22는 전압 클램프의 다른 실시예의 개략도이다.
도 23은 전류 생성기의 일 실시예의 개략도이다.
도 24는 교차점 어레이에서 메모리 셀에 액세스하기 위해 강제 전류 접근법을 사용할 때 선택된 워드 라인 상의 전압을 클램핑하는 프로세스의 일 실시예의 흐름도이다.
강제된 전류 액세스를 사용할 때 교차점 메모리 어레이에서 전압들을 클램핑하기 위한 기술이 본 명세서에 개시된다. 강제된 전류 액세스는 메모리 셀들을 판독하고/하거나 기록하는 데 사용될 수 있다. 일 실시예에서, 선택된 비트 라인에 선택 전압을 인가하면서 선택된 워드 라인을 통해 전류를 강제함으로써 메모리 셀이 액세스된다. 액세스 전류는 선택된 워드 라인의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 또한 선택된 비트 라인의 일부분을 통해 유동한다. 액세스 전류에 응답하여 선택된 메모리 셀을 가로지르는 전압이 나타날 것이다. 선택된 메모리 셀을 가로지르는 전압은 액세스 전류의 크기 및 메모리 셀의 저항에 의존할 것이다.
일부 실시예들에서, 교차점 어레이 내의 메모리 셀들은 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory, MRAM) 셀들이다. MRAM 셀은 데이터를 저장하기 위해 전자 전하들을 사용하는 일부 다른 메모리 기술들과 대조적으로, 저장된 데이터를 나타내기 위해 자화(magnetization)를 사용한다. MRAM 셀 내의 자기 요소("자유 층")의 자화 방향을 변경함으로써 데이터 비트가 MRAM 셀에 기록되고, MRAM 셀의 저항을 측정함으로써 비트가 판독된다(저저항은 전형적으로 "0" 비트를 나타내고, 고저항은 전형적으로 "1" 비트를 나타냄). 본 명세서에 사용된 바와 같이, 자화 방향은 MRAM의 다른 요소("기준 층")에 의해 설정된 기준 방향에 대하여 자기 모멘트가 배향되는 방향이다. 일부 실시예들에서, 저저항은 평행(parallel) 또는 P 상태로 지칭되고, 고저항은 역 평행(anti-parallel) 또는 AP 상태로 지칭된다. MRAM은 자화의 방향을 P 상태로부터 AP 상태로 변경하기 위해 스핀 전달 토크(Spin Transfer Torque) 효과를 사용할 수 있고, 그 반대도 마찬가지이며, 이는 전형적으로 기록들에 대한 양극성 동작(bipolar operation)을 필요로 한다.
MRAM 셀들은 제조 프로세스에서의 제한들로 인해 자기 요소의 직경에서의 차이들을 가질 수 있다. 하나의 종래의 접근법은 MRAM 셀들과 같은 가역 저항률 메모리 셀들을 기록하기 위해 전압원을 사용한다. 전압원은, 스위칭 전압이 자기 요소의 직경과 비교적 독립적이기 때문에 MRAM 셀들에서의 가변성을 보상할 수 있다. 그러나, 일부 실시예들에서, MRAM 셀은 프로그래밍가능 저항성 요소와 직렬로 임계 스위칭 선택기를 갖는다. 임계 스위칭 선택기의 일례는 오보닉 임계 스위치(Ovonic Threshold Switch, OTS)이다. 전압원을 사용하는 것은 그러한 임계 스위칭 선택기들에서의 변화들을 보상하지 않는다. 강제 전류 접근법은 그러한 임계 스위칭 선택기들에서의 변화들을 보상할 수 있다. 강제 전류 접근법은 또한, 워드 라인 및 비트 라인의 저항들로 인해 선택된 워드 라인 및 선택된 비트 라인을 가로지르는 전압 강하와 같은 문제들을 보상할 수 있다. 그러나, 강제 전류 접근법은 더 작은 직경의 MRAM 셀들에 응력을 가할 수 있다. 따라서, 강제 전류 접근법이 내구성에 부정적인 영향을 미치는 것이 가능하다.
MRAM 셀을 성공적으로 기록하기 위해, 충분히 큰 기록 전류가 있어야 한다. 대안적으로, MRAM 셀을 성공적으로 기록하기에 충분히 큰 기록 전압이 있어야 한다. 마찬가지로, MRAM 셀을 성공적으로 판독하기 위해, 충분히 큰 판독 전류가 있어야 한다. 대안적으로, MRAM 셀을 성공적으로 판독하기에 충분히 큰 판독 전압이 있어야 한다. 예를 들어, 기록 전압이 충분히 크지 않으면, 비트 오류율은 오류 보정 회로부에 의해 보정될 수 있는 것보다 더 높을 것이다. 그러나, 예를 들어 기록 전압이 너무 높으면, 과도한 응력이 가역 저항률 메모리 셀에 가해지고 내구성을 감소시킨다.
강제 전류 접근법을 사용할 때 교차점 어레이에서 2개의 선택된 전도 라인들 사이의 전압 차이를 제한하기 위한 기법들이 본 명세서에 개시된다. 일 실시예에서, 선택된 워드 라인 전압은, 선택된 워드 라인의 일부분을 통해 그리고 선택된 비트 라인의 일부분을 통해 그리고 선택된 메모리 셀 내로 액세스 전류(전류력)를 구동시키는 동안 전압 한계(전압 컴플라이언스(voltage compliance))로 클램핑된다. 액세스 전류는 선택된 메모리 셀을 통해 유동하여, 허용가능 비트 오류율로 선택된 메모리 셀을 성공적으로 판독하거나 기록하는 한편, 전압 한계는 메모리 셀에 과도한 응력이 가해지는 것을 회피하도록 돕는다. 허용가능 비트 오류율이란 것은, 비트 오류율이 너무 높지 않다면 오류 보정 알고리즘이 메모리 셀들의 그룹으로부터 판독된 데이터에서의 오류들을 보정한다는 것을 의미한다.
워드 라인 및 비트 라인의 저항들로 인해 선택된 워드 라인의 일부분 및 선택된 비트 라인의 일부분을 통해 유동하는 전류로 인해 약간의 전압 강하가 있을 것이다. 본 명세서에서, 이러한 전압 강하는 (타일 와이어) IR 강하(또는 전류-저항 강하)로 지칭될 것이다. IR 강하의 양은 교차점 메모리 어레이 내의 선택된 메모리 셀 위치(예컨대, x-와이어(예컨대, 워드 라인) 상의 드라이버 및 y-와이어(예컨대, 비트 라인) 상의 드라이버로부터의 메모리 셀의 거리)에 의존할 것이다. 일부 실시예들에서, 선택된 워드 라인과 선택된 비트 라인 사이에서 허용되는 최대 전압은 교차점 메모리 어레이 내의 선택된 메모리 셀의 위치에 의존한다. 예를 들어, 더 큰 IR 강하가 있을 때, 최대 전압은, 사실상 위치 또는 "구역"에 의한 전압 컴플라이언스를 조정하여 더 높은 레벨로 설정된다. 이것은, 더 큰 IR 강하가 있을 메모리 셀들이 적절한 전압을 수신할 수 있게 하면서, 더 작은 IR 강하가 있을 메모리 셀들에 과도한 응력을 가하는 것을 회피하도록 돕는다.
본 명세서에서 사용될 수 있는 바와 같은 "상단"과 "하단", "상부"와 "하부", 및 "수직"과 "수평"이라는 용어들, 및 그들의 형태들은 단지 예시로서 그리고 설명의 목적만을 위한 것이며, 언급된 항목이 위치 및 배향에서 교환될 수 있기 때문에 기술의 설명을 제한하고자 하는 것은 아니다. 또한, 본 명세서에서 사용된 바와 같이, "실질적으로" 및/또는 "약"이라는 용어들은 특정된 치수 또는 파라미터가 주어진 응용예에 대해 허용가능 공차 내에서 달라질 수 있음을 의미한다.
도 1은 호스트(120)에 접속된 비휘발성 메모리 시스템(또는 더 간단히 "메모리 시스템")(100)의 일 실시예의 블록도이다. 메모리 시스템(100)은 교차점 어레이에서 동시적 다중 비트 액세스(즉, 다수의 메모리 셀들의 동시적 액세스)를 위해 본 명세서에 제시된 기술을 구현할 수 있다. 많은 상이한 유형들의 메모리 시스템들이 본 명세서에 제안된 기술과 함께 사용될 수 있다. 예시적인 메모리 시스템들은 솔리드 스테이트 드라이브("solid state drive", "SSD")들, 메모리 카드들 및 임베디드 메모리 디바이스들을 포함하지만; 다른 유형들의 메모리 시스템들이 또한 사용될 수 있다.
도 1의 메모리 시스템(100)은 제어기(102), 데이터를 저장하기 위한 비휘발성 메모리(104), 및 로컬 메모리(예컨대, DRAM/ReRAM/MRAM)(106)를 포함한다. 일 실시예에서, 메모리 제어기(102)는 로컬 메모리(106) 내의 교차점 어레이에서 메모리 셀들에 대한 액세스를 제공한다. 예를 들어, 제어기(102)는 로컬 메모리(106) 내의 MRAM 셀들의 교차점 어레이에서 액세스를 제공할 수 있다. 메모리 제어기(102) 및 로컬 메모리(106)의 조합은 본 명세서에서 메모리 시스템으로 지칭될 수 있다. 메모리 제어기(102)는 프론트 엔드 프로세서(Front-End Processor, FEP) 회로(110) 및 하나 이상의 백 엔드 프로세서(Back-End Processor, BEP) 회로들(112)을 포함한다. 일 실시예에서, FEP 회로(110)는 ASIC 상에서 구현된다. 일 실시예에서, 각각의 BEP 회로(112)는 별개의 ASIC 상에서 구현된다. 다른 실시예들에서, 통합된 제어기 ASIC는 프론트 엔드 기능 및 백 엔드 기능 둘 모두를 조합할 수 있다. BEP 회로들(112) 및 FEP 회로(110) 각각에 대한 ASIC들은, 메모리 제어기(102)가 시스템 온 칩("System on a Chip", "SoC")으로서 제조되도록 동일한 반도체 상에 구현된다. FEP 회로(110) 및 BEP 회로(112) 둘 모두는 그들 자신의 프로세서들을 포함한다. 일 실시예에서, FEP 회로(110) 및 BEP 회로(112)는, FEP 회로(110)가 마스터(master)이고 각각의 BEP 회로(112)가 슬레이브(slave)인 마스터 슬레이브 구성으로서 작동한다. 예를 들어, FEP 회로(110)는 메모리 관리(예컨대, 가비지 수집, 마모 레벨링 등), 논리-물리 어드레스 변환, 호스트와의 통신, DRAM(로컬 휘발성 메모리)의 관리 및 SSD(또는 다른 비휘발성 저장 시스템)의 전체 동작의 관리를 수행하는 플래시 변환 층(Flash Translation Layer, FTL) 또는 매체 관리 층(Media Management Layer, MML)을 구현한다. BEP 회로(112)는 FEP 회로(110)의 요청으로 메모리 패키지들/다이에서의 메모리 동작들을 관리한다. 예를 들어, BEP 회로(112)는 판독, 소거 및 프로그래밍 프로세스들을 수행할 수 있다. 추가적으로, BEP 회로(112)는 버퍼 관리를 수행할 수 있고, FEP 회로(110)에 의해 요구되는 특정 전압 레벨들을 설정할 수 있고, 오류 보정(ECC)을 수행할 수 있고, 메모리 패키지들에 대한 토글 모드 인터페이스들을 제어할 수 있고, 등등을 할 수 있다. 일 실시예에서, 각각의 BEP 회로(112)는 그 자신의 메모리 패키지들의 세트를 담당한다.
일 실시예에서, 비휘발성 메모리(104)는 복수의 메모리 패키지들을 포함한다. 각각의 메모리 패키지는 하나 이상의 메모리 다이를 포함한다. 따라서, 메모리 제어기(102)는 하나 이상의 비휘발성 메모리 다이에 접속된다. 일 실시예에서, 메모리 패키지는 저항성 랜덤 액세스 메모리(예컨대, ReRAM, MRAM, FeRAM 또는 RRAM) 또는 상변화 메모리(phase change memory, PCM)에 기초한 SCM(storage class memory)와 같은 유형들의 메모리를 포함할 수 있다. 일 실시예에서, 메모리 제어기(102)는 메모리 패키지(104) 내의 교차점 어레이에서 메모리 셀들에 대한 액세스를 제공한다.
메모리 제어기(102)는 예를 들어, 컴퓨팅 익스프레스 링크(Compute Express Link, CXL)와 같은 프로토콜을 구현하는 인터페이스(130)를 통해 호스트 시스템(120)과 통신한다. 메모리 시스템(100)과의 협업을 위해, 호스트 시스템(120)은 버스(128)를 따라 접속되는 호스트 프로세서(122), 호스트 메모리(124), 및 PCIe 인터페이스(126)를 포함한다. 호스트 메모리(124)는 호스트의 물리적 메모리이고, DRAM, SRAM, MRAM, 비휘발성 메모리 또는 다른 유형의 저장소일 수 있다. 호스트(120)는 메모리 시스템(100)의 외부에 있고 그로부터 분리된다. 일 실시예에서, 메모리 시스템(100)은 호스트 시스템(120)에 임베드된다. 호스트 프로세서(122) 및 호스트 메모리(124)의 조합은 본 명세서에서 메모리 시스템으로 지칭될 수 있다.
도 2는 FEP 회로(110)의 일 실시예의 블록도이다. 도 2는 호스트 시스템(120)과 통신하기 위한 PCIe 인터페이스(150) 및 그러한 PCIe 인터페이스와 통신하는 호스트 프로세서(152)를 도시한다. 호스트 프로세서(152)는 구현에 적합한 당업계에 공지된 임의의 유형의 프로세서일 수 있다. 호스트 프로세서(152)는 네트워크-온-칩(network-on-chip, NOC)(154)과 통신한다. NOC는 전형적으로 SoC 내의 코어들 사이의, 집적 회로 상의 통신 서브시스템이다. NOC들은 동기 및 비동기 클록 도메인들에 걸쳐 있을 수 있거나, 또는 클록킹되지 않은 비동기 로직을 사용할 수 있다. NOC 기술은 온-칩 통신에 네트워킹 이론 및 방법들을 적용하고, 종래의 버스 및 크로스바 상호접속부들을 통한 현저한 개선을 가져온다. NOC는 다른 설계들에 비해 SoC들의 확장성 및 복잡한 SoC들의 전력 효율을 개선한다. NOC의 와이어들 및 링크들은 많은 신호들에 의해 공유된다. 높은 레벨의 병렬성(parallelism)이 달성되는데, 그 이유는 NOC 내의 모든 링크들이 상이한 데이터 패킷들에 대해 동시에 동작할 수 있기 때문이다. 따라서, 통합된 서브시스템들의 복잡도가 계속 증가하고 있음에 따라, NOC는 이전의 통신 아키텍처들(예컨대, 전용 P2P 신호 와이어, 공용 버스, 또는 브리지들을 갖는 구분된 버스)에 비해 향상된 성능(예컨대, 처리율) 및 확장성을 제공한다. 메모리 프로세서(156), SRAM(160) 및 DRAM 제어기(162)는 NOC(154)에 접속되고 이와 통신한다. DRAM 제어기(162)는 DRAM(예컨대, 도 1의 DRAM(106))을 동작시키고 이와 통신하는 데 사용된다. SRAM(160)은 메모리 프로세서(156)에 의해 사용되는 로컬 RAM 메모리이다. 일 실시예에서, MRAM(예컨대, 도 1의 MRAM(106))을 동작시키고 이와 통신하기 위한 MRAM 제어기가 있다. 일 실시예에서, ReRAM(예컨대, 도 1의 ReRAM(106))을 동작시키고 이와 통신하기 위한 MRAM 제어기가 있다. 메모리 프로세서(156)는 FEP 회로를 실행하고 다양한 메모리 동작들을 수행하는 데 사용된다. 또한, 2개의 PCIe 인터페이스들(164, 166)이 NOC와 통신한다. 도 2의 실시예에서, SSD 제어기는 2개의 BEP 회로들(112)을 포함할 것이고; 따라서, 2개의 PCIe 인터페이스들(164/166)이 있다. 각각의 PCIe 인터페이스는 BEP 회로들(112) 중 하나와 통신한다. 다른 실시예들에서, 2개 초과 또는 2개 미만의 BEP 회로들(112)이 있을 수 있고; 따라서, 2개 초과의 PCIe 인터페이스들이 있을 수 있다.
FEP 회로(110)는 또한, 메모리 관리(예컨대, 가비지 수집, 마모 레벨링, 부하 밸런싱 등), 논리-물리 어드레스 변환, 호스트와의 통신, DRAM(로컬 휘발성 메모리)의 관리 및 SSD 또는 다른 비휘발성 저장 시스템의 전체 동작의 관리를 수행하는 매체 관리 층(MML)(158)을 포함할 수 있다. MML(158)은 메모리 오류들 및 호스트와의 인터페이싱을 다룰 수 있는 메모리 관리의 일부로서 통합될 수 있다. 특히, MML은 FEP 회로(110) 내의 모듈일 수 있고, 메모리 관리의 내장품(internals)을 담당할 수 있다. 특히, MML(158)은, 호스트로부터의 기록들을 다이의 메모리 구조(예컨대, 하기의 도 5a 및 도 5b의 502)로의 기록들로 변환하는 메모리 디바이스 펌웨어에서의 알고리즘을 포함할 수 있다. MML(158)이 필요할 수 있는데, 그 이유는 1) 메모리가 제한된 내구성을 가질 수 있고; 2) 메모리 구조가 다수의 페이지들로만 기록될 수 있고; 그리고/또는 3) 메모리 구조가 그것이 블록으로서 소거되지 않는 한 기록되지 않을 수 있기 때문이다. MML(158)은 호스트에 대해 가시적(visible)이지 않을 수 있는 메모리 구조의 이들 잠재적인 제한들을 이해한다. 따라서, MML(158)은 호스트로부터의 기록들을 메모리 구조로의 기록들로 변환하는 것을 시도한다.
도 3은 BEP 회로(112)의 일 실시예의 블록도이다. 도 3은 FEP 회로(110)와 통신(예컨대, 도 2의 PCIe 인터페이스들(164, 166) 중 하나와 통신)하기 위한 PCIe 인터페이스(200)를 도시한다. PCIe 인터페이스(200)는 2개의 NOC들(202, 204)과 통신한다. 일 실시예에서, 2개의 NOC들은 하나의 큰 NOC로 조합될 수 있다. 각각의 NOC(202/204)는 XOR 엔진(224/254) 및 ECC 엔진(226/256)을 통해 SRAM(230/260), 버퍼(232/262), 프로세서(220/250), 및 데이터 경로 제어기(222/252)에 접속된다. ECC 엔진들(226/256)은 오류 보정을 수행하는 데 사용되며, 이는 당업계에 공지된 바와 같다. XOR 엔진들(224/254)은 데이터를 XOR하는 데 사용되어 프로그래밍 오류가 있는 경우에 복구될 수 있는 방식으로 데이터가 조합 및 저장될 수 있도록 한다. 데이터 경로 제어기(222)는 4개의 채널들을 통해 메모리 패키지들과 통신하기 위해 인터페이스 모듈에 접속된다. 따라서, 상단 NOC(202)는 메모리 패키지들과 통신하기 위해 4개의 채널들에 대한 인터페이스(228)와 연관되고, 하단 NOC(204)는 메모리 패키지들과의 통신을 위해 4개의 추가 채널들에 대한 인터페이스(258)와 연관된다. 각각의 인터페이스(228/258)는 4개의 토글 모드 인터페이스들(TM 인터페이스), 4개의 버퍼들 및 4개의 스케줄러들을 포함한다. 채널들의 각각에 대하여 하나의 스케줄러, 버퍼 및 TM 인터페이스가 있다. 프로세서는 당업계에 공지된 임의의 표준 프로세서일 수 있다. 데이터 경로 제어기들(222/252)은 프로세서, FPGA, 마이크로프로세서 또는 다른 유형의 제어기일 수 있다. XOR 엔진들(224/254) 및 ECC 엔진들(226/256)은 하드웨어 가속기로 알려진 전용 하드웨어 회로들이다. 다른 실시예들에서, XOR 엔진들(224/254) 및 ECC 엔진들(226/256)은 소프트웨어에서 구현될 수 있다. 스케줄러, 버퍼, 및 TM 인터페이스들은 하드웨어 회로들이다.
도 4는 메모리 버스(데이터 라인들 및 칩 인에이블 라인들)(294)에 접속된 복수의 메모리 다이(292)를 포함하는 메모리 패키지(104)의 일 실시예의 블록도이다. 메모리 버스(294)는 BEP 회로(112)의 TM 인터페이스와 통신하기 위해 토글 모드 인터페이스(296)에 접속한다(예컨대, 도 3 참조). 일부 실시예들에서, 메모리 패키지는 메모리 버스 및 TM 인터페이스에 접속되는 소형 제어기를 포함할 수 있다. 메모리 패키지는 하나 이상의 메모리 다이를 가질 수 있다. 일 실시예에서, 각각의 메모리 패키지는 8개 또는 16개의 메모리 다이를 포함하지만; 다른 개수들의 메모리 다이가 또한 구현될 수 있다. 본 명세서에 설명된 기술은 임의의 특정 개수의 메모리 다이에 한정되지 않는다.
도 5a는 본 명세서에 설명된 기술을 구현할 수 있는 메모리 다이(292)의 일례를 도시한 블록도이다. 메모리 다이(292)는 하기에 기술된 메모리 셀들 중 임의의 것을 포함할 수 있는 메모리 어레이(502)를 포함한다. 메모리 어레이(502)의 어레이 단자 라인들은 로우들로서 구성된 워드 라인들의 다양한 층(들), 및 컬럼들로서 구성된 비트 라인들의 다양한 층(들)을 포함한다. 그러나, 다른 배향들이 또한 구현될 수 있다. 메모리 다이(292)는 그의 출력들(508)이 메모리 어레이(502)의 각자의 워드 라인들에 접속되는 로우 제어 회로부(520)를 포함한다. 로우 제어 회로부(520)는 시스템 제어 로직 회로(560)로부터 M개의 로우 어드레스 신호들 및 하나 이상의 다양한 제어 신호들의 그룹을 수신하고, 전형적으로 판독 동작 및 기록 동작 둘 모두를 위해 로우 디코더들(522), 어레이 단자 드라이버들(524), 및 블록 선택 회로부(526)와 같은 회로들을 포함할 수 있다. 로우 제어 회로부(520)는 또한 판독/기록 회로부를 포함할 수 있다. 일 실시예에서, 로우 제어 회로부(520)는 감지 증폭기들(528)을 갖고, 이들 각각은 메모리 어레이(502)의 워드 라인의 조건(예컨대, 전압)을 감지하기 위한 회로부를 포함한다. 일 실시예에서, 워드 라인 전압을 감지함으로써, 교차점 어레이 내의 메모리 셀의 조건이 결정된다. 메모리 다이(292)는 또한, 그의 입력/출력들(506)이 메모리 어레이(502)의 각자의 비트 라인들에 접속되는 컬럼 제어 회로부(510)를 포함한다. 어레이(502)에 대해 단일 블록만이 도시되어 있지만, 메모리 다이는 개별적으로 액세스될 수 있는 다수의 어레이들 또는 "타일들"을 포함할 수 있다. 컬럼 제어 회로부(510)는 시스템 제어 로직(560)으로부터 N개의 컬럼 어드레스 신호들 및 하나 이상의 다양한 제어 신호들의 그룹을 수신하고, 전형적으로 컬럼 디코더들(512), 어레이 단자 수신기들 또는 드라이버들(514), 블록 선택 회로부(516)뿐만 아니라 판독/기록 회로부, 및 I/O 멀티플렉서들과 같은 회로들을 포함할 수 있다.
시스템 제어 로직(560)은 호스트 시스템으로부터 데이터 및 커맨드들을 수신하고, 출력 데이터 및 상태를 호스트 시스템에 제공한다. 다른 실시예들에서, 시스템 제어 로직(560)은 별개의 제어기 회로로부터 데이터 및 커맨드들을 수신하고, 그러한 제어기 회로에 출력 데이터를 제공하는데, 이때 제어기 회로는 호스트 시스템과 통신한다. 일부 실시예들에서, 시스템 제어 로직(560)은 메모리 동작들의 다이 레벨 제어를 제공하는 상태 기계(562)를 포함할 수 있다. 일 실시예에서, 상태 기계(562)는 소프트웨어에 의해 프로그래밍가능하다. 다른 실시예들에서, 상태 기계(562)는 소프트웨어를 사용하지 않고, 완전히 하드웨어(예컨대, 전기 회로들)로 구현된다. 다른 실시예에서, 상태 기계(562)는 마이크로제어기 또는 마이크로프로세서에 의해 대체된다. 시스템 제어 로직(560)은 또한 메모리 동작들 동안 메모리(502)의 로우들 및 컬럼들에 공급되는 전력 및 전압들을 제어하는 전력 제어 모듈(564)을 포함할 수 있고, 조절 전압들을 생성하기 위한 전하 펌프들 및 조절기 회로를 포함할 수 있다. 시스템 제어 로직(560)은 메모리 어레이(502)를 동작시키기 위한 파라미터들을 저장하는 데 사용될 수 있는 저장소(566)를 포함한다.
커맨드들 및 데이터는 메모리 제어기 인터페이스(568)(또한 "통신 인터페이스"로 지칭됨)를 통해 메모리 제어기(102)와 메모리 다이(292) 사이에서 전송된다. 메모리 제어기 인터페이스(568)는 메모리 제어기(102)와 통신하기 위한 전기 인터페이스이다. 메모리 제어기 인터페이스(568)의 예들은 토글 모드 인터페이스를 포함한다. 다른 I/O 인터페이스들이 또한 사용될 수 있다. 예를 들어, 메모리 제어기 인터페이스(568)는 메모리 제어기(102)에 대한 메모리 인터페이스(228/258)의 토글 모드 인터페이스들에 접속하는 토글 모드 인터페이스를 구현할 수 있다. 일 실시예에서, 메모리 제어기 인터페이스(568)는 제어기(102)에 접속되는 입력 및/또는 출력(I/O) 핀들의 세트를 포함한다. 다른 실시예들에서, 인터페이스는 JEDEC 표준 DDRn 또는 LPDDRn, 예컨대 더 작은 페이지 및/또는 완화된 타이밍(relaxed timing)을 갖는 DDR5 또는 LPDDR5, 또는 그들의 서브세트이다.
일부 실시예들에서, 시스템 제어 로직(560)을 포함하는 메모리 다이(292)의 모든 요소들은 단일 다이의 일부로서 형성될 수 있다. 다른 실시예들에서, 시스템 제어 로직(560)의 일부 또는 전부가 상이한 다이 상에 형성될 수 있다.
일 실시예에서, 메모리 구조(502)는 다수의 메모리 레벨들이 웨이퍼와 같은 단일 기판 위에 형성되는 비휘발성 메모리 셀들의 3차원 메모리 어레이를 포함한다. 메모리 구조는 실리콘(또는 다른 유형의) 기판 위에 활성 영역이 배치된 메모리 셀들의 하나 이상의 물리적 레벨들에 모놀리식으로 형성되는 임의의 유형의 비휘발성 메모리를 포함할 수 있다. 다른 실시예에서, 메모리 구조(502)는 비휘발성 메모리 셀들의 2차원 메모리 어레이를 포함한다.
메모리 구조(502)에 포함된 메모리 어레이 아키텍처 또는 메모리 셀의 정확한 유형은 상기의 예들로 제한되지 않는다. 많은 상이한 유형들의 메모리 어레이 아키텍처들 또는 메모리 기술들이 메모리 구조(326)를 형성하는 데 사용될 수 있다. 본 명세서에서 제안되는 새롭게 청구되는 실시예들을 위해 어떠한 특정 비휘발성 메모리 기술도 요구되지 않는다. 메모리 구조(502)의 메모리 셀들에 대한 적합한 기술들의 다른 예들은 ReRAM 메모리들(저항성 랜덤 액세스 메모리들), 자기저항 메모리(예컨대, MRAM, 스핀 전달 토크 MRAM, 스핀 궤도 토크(Spin Orbit Torque) MRAM), FeRAM, 상변화 메모리(phase change memory)(예컨대, PCM) 등을 포함한다. 메모리 구조(502)의 메모리 셀 아키텍처들에 대한 적합한 기술들의 예들은 2차원 어레이들, 3차원 어레이들, 교차점 어레이들, 적층된 2차원 어레이들, 수직 비트 라인 어레이들 등을 포함한다.
ReRAM 교차점 메모리의 일례는 X 라인들 및 Y 라인들(예컨대, 워드 라인들 및 비트 라인들)에 의해 액세스되는 교차점 어레이들로 배열되는 가역적 저항 스위칭 요소들을 포함한다. 다른 실시예에서, 메모리 셀들은 전도성 브리지 메모리 요소들을 포함할 수 있다. 전도성 브리지 메모리 요소는 또한 프로그래밍가능 금속화 셀로 지칭될 수 있다. 전도성 브리지 메모리 요소는 고체 전해질 내의 이온들의 물리적 재배치에 기초하여 상태 변경 요소로서 사용될 수 있다. 일부 경우에 있어서, 전도성 브리지 메모리 요소는 2개의 고체 금속 전극들, 즉 비교적 불활성인 하나의 고체 금속 전극(예컨대, 텅스텐) 및 전기화학적으로 활성인 다른 하나의 고체 금속 전극(예컨대, 은 또는 구리)을 포함할 수 있는데, 이때 2개의 전극들 사이에는 얇은 고체 전해질 필름이 있다. 온도가 증가함에 따라, 이온들의 이동도가 또한 증가하여, 전도성 브리지 메모리 셀에 대한 프로그래밍 임계치가 감소하게 한다. 따라서, 전도성 브리지 메모리 요소는 온도에 따라 광범위한 프로그래밍 임계치들을 가질 수 있다.
자기저항 랜덤 액세스 메모리(MRAM)는 자기 저장 요소들을 사용하여 데이터를 저장한다. 요소들은 2개의 강자성 층들로부터 형성되는데, 이들 각각은 얇은 절연 층에 의해 분리되는 자화를 보유할 수 있다. 필드 제어된 MRAM의 경우, 2개의 층들 중 하나의 층은 특정 극성으로 설정된 영구 자석이고; 다른 층의 자화는 외부 필드의 것을 저장 메모리에 매칭시키도록 변경될 수 있다. 다른 유형들의 MRAM 셀들이 가능하다. 메모리 디바이스가 MRAM 셀들의 그리드로부터 구축될 수 있다. 프로그래밍에 대한 일 실시예에서, 각각의 메모리 셀은 한 쌍의 기록 라인들 사이에 놓이며, 이 라인들은 서로에 대해 직각이고, 하나는 셀 위에서 그리고 하나는 셀 아래에서 셀에 평행하게 배열된다. 일부 MRAM 셀들의 경우, 전류가 그들을 통과할 때, 유도 자기장이 생성된다. MRAM 기반 메모리 실시예들이 하기에서 더 상세히 논의될 것이다.
상변화 메모리(PCM)는 칼코겐화물 유리의 고유 거동을 이용한다. 일 실시예는 GeTe - Sb2Te3 초격자를 사용하여, 레이저 펄스(또는 다른 광원으로부터의 광 펄스)로 게르마늄 원자들의 배위(co-ordination) 상태를 간단히 변화시킴으로써 비-열적 상변화들을 달성한다. 메모리 셀들은 PCM 재료의 배위를 변경하거나 그것을 비정질 상태와 결정질 상태 사이에서 스위칭할 수 있는 전류 펄스들에 의해 프로그래밍된다. 본 명세서에서 "펄스"의 사용은 사각 펄스를 필요로 하는 것이 아니라 사운드, 전류, 전압, 광, 또는 기타 파의 (연속적 또는 불연속적) 진동 또는 버스트(burst)를 포함한다는 점에 유의한다. 그리고, 기록을 위해 강제된 전류는, 예를 들어 피크 값으로 신속하게 구동되고, 이어서, 예를 들어, 500ns 에지 속도로 선형으로 하강될 수 있다. 그러한 피크 전류력(peak current force)은 워드 라인 또는 비트 라인을 따라 메모리 셀의 위치에 의해 가변하는 구역화된 전압 컴플라이언스에 의해 제한될 수 있다.
당업자는, 본 명세서에서 설명되는 기술이 단일의 특정 메모리 구조, 메모리 구성 또는 재료 조성으로 제한되는 것이 아니라, 본 명세서에서 설명되는 바와 같은 기술의 사상 및 범주 내에서 그리고 당업자에 의해 이해되는 바와 같이 많은 관련 메모리 구조들을 커버함을 인식할 것이다.
도 5a의 요소들은 2개의 부분들, 즉 메모리 구조(502) 및 다른 요소들 모두를 포함하는 주변 회로부로 그룹화될 수 있다. 메모리 회로의 중요한 특성은 그의 용량인데, 이는 메모리 구조(502)에 대해 주어지는 메모리 다이(292)의 면적을 증가시킴으로써 증가될 수 있지만; 이것은 주변 회로부에 대해 이용가능한 메모리 다이의 면적을 감소시킨다. 이는 이들 주변 요소들에 대해 매우 심각한 제약들을 둘 수 있다. 예를 들어, 이용가능 면적 내에 감지 증폭기 회로들을 피팅하기 위한 필요성은 감지 증폭기 설계 아키텍처들에 대해 상당한 제약일 수 있다. 시스템 제어 로직(560)에 대하여, 영역의 감소된 이용가능성은 온-칩으로 구현될 수 있는 이용가능 기능들을 제한할 수 있다. 결과적으로, 메모리 다이(292)의 설계에서의 기본적인 트레이드오프(trade-off)는 메모리 구조(502)에 할애하는 영역의 양과 주변 회로부에 할애하는 영역의 양이다. 그러한 트레이드오프들은 워드 라인 및 비트 라인 상의 구동 회로들 사이의 메모리의 더 큰 x-y 어레이들의 사용으로부터 더 많은 IR 강하를 초래할 수 있고, 이는 결국 워드 라인 및 비트 라인을 따른 메모리 셀 위치에 의한 전압 컴플라이언스의 구역화 및 전압 제한의 사용으로부터 더 유리할 수 있다.
메모리 구조(502) 및 주변 회로부가 종종 상충하는 다른 영역은 이들 영역들을 형성하는 데 수반되는 프로세싱 중에 있는데, 그 이유는 이들 영역들이 종종, 단일 다이 상에 상이한 기술들을 가짐에 있어서 상이한 프로세싱 기술들 및 트레이드오프를 수반하기 때문이다. 예를 들어, 감지 증폭기 회로들, 전하 펌프들, 상태 기계의 로직 요소들, 및 시스템 제어 로직(560) 내의 다른 주변 회로부와 같은 요소들은 종종 PMOS 디바이스들을 채용한다. 일부 경우들에서, 메모리 구조는 CMOS 디바이스들에 기초할 것이다. CMOS 다이를 제조하기 위한 프로세싱 동작들은 많은 태양들에서 NMOS 기술들에 대해 최적화된 프로세싱 동작들과는 상이할 것이다.
이들 제한들을 개선하기 위해, 후술되는 실시예들은 도 5a의 요소들을 별개로 형성된 다이들 상으로 분리시키며, 이러한 다이들은 이어서 함께 접합될 수 있다. 도 5b는 메모리 구조 다이(580) 및 제어 다이(590)를 갖는 집적 메모리 어셈블리(570)를 도시한다. 메모리 구조(502)는 메모리 구조 다이(580) 상에 형성되고, 하나 이상의 제어 회로들을 포함하는 주변 회로부 요소들 중 일부 또는 전부가 제어 다이(590) 상에 형성된다. 예를 들어, 메모리 구조 다이(580)는 MRAM 메모리, PCM 메모리, ReRAM 메모리, 또는 다른 메모리 유형의 메모리 셀들의 어레이와 같은 메모리 요소들만으로 형성될 수 있다. 이어서, 주변 회로부 - 디코더들 및 감지 증폭기들과 같은 요소들도 포함함 - 의 일부 또는 전부가 제어 다이 상으로 이동될 수 있다. 이것은, 반도체 다이들 각각이 그의 기술에 따라 개별적으로 최적화될 수 있게 한다. 이것은 주변 요소들에 대한 더 많은 공간을 허용하며, 이는 그들이 메모리 셀 어레이를 보유하는 동일한 다이의 여유분(margin)들로 한정되었다면, 쉽게 통합될 수 없었던 추가적인 능력들을 이제 포함할 수 있다. 이어서, 2개의 다이는 접합된 다중 다이 집적 메모리 어셈블리로 함께 접합될 수 있고, 이때 하나의 다이 상의 어레이는 다른 다이 상의 주변 요소들에 접속된다. 하기는 하나의 메모리 다이 및 하나의 제어 다이의 집적 메모리 어셈블리에 초점을 맞출 것이지만, 다른 실시예들은, 예를 들어 2개의 메모리 다이들 및 하나의 제어 다이와 같은 추가적인 다이들을 사용할 수 있다.
도 5a의 502에서와 같이, 도 5b에서의 메모리 다이(580)는 다수의 독립적으로 액세스가능한 어레이들 또는 "타일들"을 포함할 수 있다 시스템 제어 로직(560), 로우 제어 회로부(520), 및 컬럼 제어 회로부(510)는 제어 다이(590) 내에 위치된다. 일부 실시예들에서, 컬럼 제어 회로부(510)의 전부 또는 일부분, 및 로우 제어 회로부(520)의 전부 또는 일부분은 메모리 구조 다이(580) 상에 위치된다. 일부 실시예들에서, 시스템 제어 로직(560) 내의 회로부 중 일부는 메모리 구조 다이(580) 상에 위치된다.
도 5b는 전기 경로들(592)을 통해 메모리 구조 다이(580) 상의 메모리 구조(502)에 커플링된 제어 다이(590) 상의 컬럼 제어 회로부(510)를 도시한다. 예를 들어, 전기 경로들(592)은 컬럼 디코더(512), 드라이버 회로부(514), 및 블록 선택부(516)와 메모리 구조(502)의 비트 라인들 사이의 전기적 접속을 제공할 수 있다. 전기 경로들은 메모리 구조 다이(580)의 대응하는 패드들에 접합되는 제어 다이(590) 상의 패드들을 통해 제어 다이(590) 내의 컬럼 제어 회로부(510)로부터 연장될 수 있고, 이들은 메모리 구조(502)의 비트 라인들에 접속된다. 메모리 구조(502)의 각각의 비트 라인은 컬럼 제어 회로부(510)에 접속하는, 한 쌍의 접합 패드들을 포함한 전기 경로들(592) 중에서 대응하는 전기 경로를 가질 수 있다. 유사하게, 로우 디코더(522), 어레이 드라이버들(524), 블록 선택부(526), 및 감지 증폭기들(528)을 포함하는 로우 제어 회로부(520)는 전기 경로들(594)을 통해 메모리 구조(502)에 커플링된다. 각각의 전기 경로(594)는, 예를 들어 워드 라인에 대응할 수 있다. 추가적인 전기 경로들이 또한 제어 다이(590)와 메모리 다이(580) 사이에 제공될 수 있다.
본 문헌의 목적을 위해, 어구 "제어 회로"는 제어기(102), 시스템 제어 로직(560), 컬럼 제어 회로부(510), 로우 제어 회로부(520), 마이크로제어기, 상태 기계, 호스트 프로세서(122), 및/또는 다른 제어 회로부, 또는 비휘발성 메모리를 제어하는 데 사용되는 다른 유사한 회로들 중 하나 이상을 포함할 수 있다. 제어 회로는 하드웨어만을 포함할 수 있거나, 또는 (펌웨어를 포함한) 소프트웨어와 하드웨어의 조합을 포함할 수 있다. 예를 들어, 본 명세서에서 기술되는 기능들을 수행하도록 펌웨어에 의해 프로그래밍된 제어기가 제어 회로의 일례이다. 제어 회로는 프로세서, FGA, ASIC, 집적회로, 또는 다른 유형의 회로를 포함할 수 있다. 그러한 제어 회로부는 전력 공급부와 같은 고정 전압으로 구동되는 트랜지스터들(전력 공급부에 대한 게이트)을 완전 온 상태로 통과하는 노드의 접속을 통한 직접 구동부와 같은 드라이버들을 포함할 수 있다. 그러한 제어 회로부는 전류원 드라이버를 포함할 수 있는데, 여기서 경로 내의 트랜지스터가 부분적으로 전류 미러 상에 있고 그에 의해 제어되어, 전류를 판독 전류, 순방향 기록 또는 역방향 기록 전류와 같은 고정된 양으로 제한한다.
본 문헌의 목적을 위해, 용어 "장치"는 호스트 시스템(120), 호스트 프로세서(122)와 호스트 메모리(124)의 조합, 메모리 시스템(100), 메모리 제어기(102), 메모리 제어기(102)와 로컬 메모리(106)의 조합, 메모리 패키지(104), 집적 메모리 어셈블리(570), 및/또는 제어 다이(590) 중 하나 이상을 포함할 수 있지만, 이들로 제한되지는 않는다.
이하의 논의에서, 도 5a 및 도 5b의 메모리 어레이(502)는 교차점 아키텍처의 맥락에서 논의될 것이다. 교차점 아키텍처에서, 제1 세트의 전도 라인들 또는 와이어들, 예컨대 워드 라인들은 아래에 놓인 기판에 대해 제1 방향으로 이어지고, 제2 세트의 전도 라인들 또는 와이어들, 예컨대 비트 라인들은 아래에 놓인 기판에 대해 제2 방향으로 이어진다. 메모리 셀들은 워드 라인들 및 비트 라인들의 교점에 위치된다. 이들 교차점들에서의 메모리 셀들은 전술된 것들을 포함한, 다수의 기술들 중 임의의 것에 따라 형성될 수 있다. 이하의 논의는 MRAM 메모리 셀들을 사용하는 교차점 아키텍처에 기초하는 실시예들에 주로 초점을 맞출 것이고, 메모리 셀들 각각은 선택가능 메모리 비트를 포함하도록 오보닉 임계 스위치(OTS)와 같은 선택기와 직렬이다.
일부 실시예들에서, 집적 메모리 어셈블리(570) 내에 하나 초과의 제어 다이(590) 및 하나 초과의 메모리 구조 다이(580)가 있다. 일부 실시예들에서, 집적 메모리 어셈블리(570)는 다수의 제어 다이들(590) 및 다수의 메모리 구조 다이들(580)의 적층체를 포함한다. 도 6a는 기판(602) 상에 적층된 집적 메모리 어셈블리(570)(예컨대, 제어 다이들(590) 및 메모리 구조 다이들(580)을 포함하는 적층체)의 실시예의 측면도를 도시한다. 집적 메모리 어셈블리(570)는 3개의 제어 다이들(590) 및 3개의 메모리 구조 다이들(580)을 갖는다. 일부 실시예들에서, 3개 초과의 메모리 구조 다이들(580) 및 3개 초과의 제어 다이들(590)이 있다.
각각의 제어 다이(590)는 메모리 구조 다이들(580) 중 적어도 하나에 부착(예컨대, 접합)된다. 각각의 제어 다이(590)는 제어 다이(590)의 주 표면 상에 다수의 접합 패드들(674)을 갖는다. 각각의 메모리 구조 다이(580)는 메모리 구조 다이(580)의 주 표면 상에 다수의 접합 패드들(670)을 갖는다. 접합 패드 쌍들(670/674)이 있다는 것에 유의한다. 일 실시예에서, 접합 패드들(670)의 패턴은 접합 패드들(674)의 패턴과 매칭한다. 일부 실시예들에서, 접합 패드들(670 및/또는 674)은 플립 칩 접합 패드들이다. 따라서, 접합 패드들(670, 674)은 메모리 다이(580)를 제어 다이(590)에 전기적으로 그리고 물리적으로 커플링한다. 또한, 접합 패드들(670, 674)은 메모리 다이(580)와 제어 다이(590) 사이의 내부 신호 전달을 허용한다. 따라서, 메모리 다이(580) 및 제어 다이(590)는 접합 패드들과 함께 접합된다.
접합 패드들(670, 674)은, 예를 들어 구리, 알루미늄, 및 이들의 합금들로 형성될 수 있다. 접합 패드들(670, 674)과 주 표면들 사이에는 라이너(liner)(648)가 있을 수 있다. 라이너는 예를 들어 티타늄/티타늄 질화물 적층체로 형성될 수 있다. 접합 패드들(670, 674) 및 라이너는 증착 및/또는 도금 기법들에 의해 적용될 수 있다. 접합 패드들 및 라이너들은 함께 720 nm의 두께를 가질 수 있지만, 이러한 두께는 추가의 실시예들에서 더 클 수 있거나 또는 더 작을 수 있다.
접합 패드들은 내부 신호 전달을 허용한다. 본 명세서에서, "내부 신호 전달"은 제어 다이(590)와 메모리 다이(580) 사이의 신호 전달을 의미한다. 내부 신호 전달은 제어 다이(590) 상의 회로부가 메모리 다이(580) 내의 메모리 동작들을 제어할 수 있게 한다. 따라서, 접합 패드들(670, 674)은 메모리 동작 신호 전달을 위해 사용될 수 있다. 본 명세서에서, "메모리 동작 신호 전달"은 메모리 다이(580)에서의 메모리 동작에 관련된 임의의 신호들을 지칭한다. 메모리 동작 신호 전달은 전압을 제공하는 것, 전류를 제공하는 것, 전압을 수신하는 것, 전류를 수신하는 것, 전압을 감지하는 것, 및/또는 전류를 감지하는 것을 포함할 수 있지만, 이에 제한되지 않는다.
도 6a에 도시된 것보다 더 많은 접합 패드들이 있을 수 있다. 함께 접합되는 2개의 다이들(580, 590) 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로부터 형성될 수 있는 고체 층(648)으로 충전된다. 이러한 고체 층(648)은 다이들(580, 590) 사이의 전기적 접속들을 보호하고, 다이들을 함께 추가로 고정시킨다. 다양한 재료들이 고체 층(648)으로서 사용될 수 있지만, 실시예들에서, 그것은 미국 캘리포니아주 소재의 오피스들을 갖는 헨켈 코포레이션(Henkel Corp.)으로부터의 하이졸(Hysol) 에폭시 수지일 수 있다.
집적 메모리 어셈블리(570)는, 예를 들어 계단형 오프셋(stepped offset)을 갖고 적층되어, 각각의 레벨에서의 접합 패드들을 커버되지 않고 위에서 액세스가능하게 남길 수 있다. 접합 패드들에 접속된 와이어 접합부들(606)은 제어 다이(590)를 기판(602)에 접속시킨다. 다수의 그러한 와이어 접합부들은 각각의 제어 다이(590)의 폭을 가로질러(즉, 도 6a의 페이지 내로) 형성될 수 있다.
메모리 구조 다이 관통 실리콘 비아(through silicon via, TSV)(612)가 메모리 구조 다이(580)를 통해 신호들을 라우팅하는 데 사용될 수 있다. 제어 다이 관통 실리콘 비아(TSV)(614)가 제어 다이(590)를 통해 신호들을 라우팅하는 데 사용될 수 있다. TSV들(612, 614)은 반도체 다이들(580, 590) 내의 집적 회로들의 형성 전에, 형성 동안 또는 형성 후에 형성될 수 있다. TSV들은 웨이퍼들을 관통하여 홀들을 에칭함으로써 형성될 수 있다. 홀들은, 이어서, 금속 확산에 대항하는 장벽으로 라이닝될 수 있다. 장벽 층은 이어서 시드 층으로 라이닝될 수 있고, 시드 층은 구리와 같은 전기 도체로 도금될 수 있지만, 알루미늄, 주석, 니켈, 금, 도핑된 폴리실리콘, 및 이들의 합금들 또는 조합들과 같은 다른 적합한 재료들이 사용될 수 있다.
솔더 볼들(608)이 기판(602)의 하부 표면 상의 접촉 패드들(610)에 선택적으로 부착될 수 있다. 솔더 볼들(608)은 집적 메모리 어셈블리(570)를 인쇄 회로 기판과 같은 호스트 디바이스에 전기적으로 그리고 기계적으로 커플링하는 데 사용될 수 있다. 집적 메모리 어셈블리(570)가 LGA 패키지로 사용될 경우 솔더 볼들(608)이 생략될 수 있다. 솔더 볼들(608)은 집적 메모리 어셈블리(570)와 메모리 제어기(102) 사이의 인터페이스의 일부를 형성할 수 있다.
도 6b는 기판(602) 상에 적층된 집적 메모리 어셈블리(570)의 실시예의 측면도를 도시한다. 집적 메모리 어셈블리(570)는 3개의 제어 다이들(590) 및 3개의 메모리 구조 다이들(580)을 갖는다. 일부 실시예들에서, 3개 초과의 많은 메모리 구조 다이들(580) 및 3개 초과의 많은 제어 다이들(590)이 있다. 이러한 예에서, 각각의 제어 다이(590)는 적어도 하나의 메모리 구조 다이(580)에 접합된다. 선택적으로, 제어 다이(590)는 2개의 메모리 구조 다이(580)에 접합될 수 있다.
접합 패드들(670, 674) 중 일부가 도시되어 있다. 더 많은 접합 패드들이 있을 수 있다. 함께 접합되는 2개의 다이들(580, 590) 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로부터 형성될 수 있는 고체 층(648)으로 충전된다. 도 6a에서의 예와 대조적으로, 도 6b에서의 집적 메모리 어셈블리(570)는 계단형 오프셋을 갖지 않는다. 메모리 구조 다이 관통 실리콘 비아(TSV)(612)가 메모리 구조 다이(580)를 통해 신호들을 라우팅하는 데 사용될 수 있다. 제어 다이 관통 실리콘 비아(TSV)(614)가 제어 다이(590)를 통해 신호들을 라우팅하는 데 사용될 수 있다.
솔더 볼들(608)이 기판(602)의 하부 표면 상의 접촉 패드들(610)에 선택적으로 부착될 수 있다. 솔더 볼들(608)은 집적 메모리 어셈블리(570)를 인쇄 회로 기판과 같은 호스트 디바이스에 전기적으로 그리고 기계적으로 커플링하는 데 사용될 수 있다. 집적 메모리 어셈블리(570)가 LGA 패키지로 사용될 경우 솔더 볼들(608)이 생략될 수 있다.
위에서 간략하게 논의된 바와 같이, 제어 다이(590) 및 메모리 구조 다이(580)는 함께 접합될 수 있다. 각각의 다이(580, 590) 상의 접합 패드들이 2개의 다이들을 함께 접합하는 데 사용될 수 있다. 일부 실시예들에서, 접합 패드들은 소위 Cu-Cu 접합 프로세스에서, 솔더 또는 다른 추가 재료 없이, 서로 직접 접합된다. Cu-Cu 접합 프로세스에서, 접합 패드들은 고도로 평면적이도록 제어되고, 그렇지 않은 경우 접합 패드 상에 정착되어 밀접한 접합을 방지할 수 있는 주변 미립자들이 거의 없는 고도로 제어된 환경에서 형성된다. 그러한 적절하게 제어되는 조건들 하에서, 접합 패드들은 표면 장력에 기초하여 상호 접합을 형성하도록 서로에 대해 정렬 및 가압된다. 그러한 접합들은 실온에서 형성될 수 있지만, 열이 또한 가해질 수 있다. Cu-Cu 접합을 사용하는 실시예들에서, 접합 패드들은 약 6 μm 정사각형일 수 있고, 6 μm 대 6 μm의 피치로 서로 이격될 수 있다. 이러한 프로세스는 본 명세서에서 Cu-Cu 접합으로 지칭되지만, 이러한 용어는 또한 접합 패드들이 Cu 이외의 재료들로 형성되는 경우에도 적용할 수 있다.
접합 패드들의 면적이 작을 때, 반도체 다이들을 서로 접합하는 것이 어려울 수 있다. 접합 패드들의 크기 및 이들 사이의 피치는, 접합 패드들을 포함하는 반도체 다이들의 표면들 상에 필름 층을 제공함으로써 추가로 감소될 수 있다. 필름 층은 접합 패드들 주위에 제공된다. 다이들이 합쳐질 때, 접합 패드들은 서로 접합할 수 있고, 각각의 다이들 상의 필름 층들이 서로 접합할 수 있다. 그러한 접합 기법은 하이브리드 접합으로 지칭될 수 있다. 하이브리드 접합을 사용하는 실시예들에서, 접합 패드들은 약 6 μm 정사각형일 수 있고, 1 μm 대 6 μm의 피치로 서로 이격될 수 있다. 훨씬 더 작은 크기들 및 피치들을 갖는 접합 패드들을 제공하는 접합 기법들이 사용될 수 있다.
일부 실시예들은 다이들(580, 590)의 표면 상에 필름을 포함할 수 있다. 그러한 필름이 초기에 제공되지 않는 경우, 다이들 사이의 공간은 에폭시 또는 다른 수지 또는 중합체로 언더필(under fill)될 수 있다. 언더필 재료는 액체로서 적용될 수 있고, 이어서 고체 층으로 경화될 수 있다. 이러한 언더필 단계는 다이들(580, 590) 사이의 전기적 접속들을 보호하고, 다이들을 함께 추가로 고정시킨다. 다양한 재료들이 언더필 재료로서 사용될 수 있지만, 실시예들에서, 그것은 미국 캘리포니아주 소재의 오피스들을 갖는 헨켈 코포레이션으로부터의 하이졸 에폭시 수지일 수 있다.
도 7a는 교차점 아키텍처를 형성하는 메모리 어레이의 일부분의 일 실시예를 사시도로 도시한다. 도 7a의 메모리 어레이(502)는 도 5a 또는 도 5b의 메모리 어레이(502)에 대한 구현예의 일례이고, 여기서 메모리 다이(292) 또는 메모리 구조 다이(580)는 다수의 그러한 어레이 구조들을 포함할 수 있다. 비트 라인들(BL1 내지 BL5)은 다이의 아래에 놓인 기판(도시되지 않음)에 대해 제1 방향(페이지 내로 이어지는 것으로 표현됨)으로 배열되고, 워드 라인들(WL1 내지 WL5)은 제1 방향에 수직인 제2 방향으로 배열된다. 도 7a는 수평 교차점 구조의 일례인데, 여기서 워드 라인들(WL1 내지 WL5) 및 BL1 내지 BL5 양자 모두는 기판에 대해 수평 방향으로 이어지는 한편, 메모리 셀들 - 이들 중 2개가 701에 표시되어 있음 - 은 메모리 셀을 통한 전류(예컨대, Icell로 도시됨)가 수직 방향으로 이어지도록 배향된다. 도 7d에 대하여 이하에서 논의되는 바와 같은, 메모리 셀들의 추가적인 층들을 갖는 메모리 어레이에서, 비트 라인들 및 워드 라인들의 대응하는 추가적인 층들이 있을 것이다.
도 7a에 도시된 바와 같이, 메모리 어레이(502)는 복수의 메모리 셀들(701)을 포함한다. 메모리 셀들(701)은 ReRAM, MRAM, PCM, 또는 프로그래밍가능 저항을 갖는 다른 재료를 사용하여 구현될 수 있는 것과 같은 재기록가능 메모리 셀들을 포함할 수 있다. 이하의 논의는 MRAM 메모리 셀들에 초점을 맞출 것이지만, 많은 논의가 더 일반적으로 적용될 수 있다. 제1 메모리 레벨의 메모리 셀들 내의 전류는 화살표(Icell)로 표시된 바와 같이 상방으로 유동하는 것으로 도시되어 있지만, 이하에서 더 상세히 논의되는 바와 같이, 전류는 어느 방향으로든 유동할 수 있다.
도 7b 및 도 7c는 도 7a의 교차점 구조의 측면도 및 평면도를 각각 나타낸다. 도 7b의 측면도는 하나의 하단 와이어, 또는 워드 라인(WL1)을 그리고 상단 와이어들, 또는 비트 라인들(BL1 내지 BLn)을 도시한다. 각각의 상단 와이어와 하단 와이어 사이의 교차점에는 MRAM 메모리 셀(701)이 있지만, PCM, ReRAM, FeRAM, 또는 다른 기술들이 사용될 수 있다. 도 7c는 M개의 하단 와이어들(WL1 내지 WLM) 및 N개의 상단 와이어들(BL1 내지 BLN)에 대한 교차점 구조를 예시하는 평면도이다. 이진 실시예에서, 각각의 교차점에서의 MRAM 셀은 2개의 저항 상태들, 즉 하이 및 로우 중 하나로 프로그래밍될 수 있다. MRAM 메모리 셀 설계에 대한 실시예들 및 그들의 프로그래밍을 위한 기법들에 대한 더 상세한 사항들이 하기에 주어진다. 일부 실시예들에서, 이들 와이어들의 세트들은 "타일"로서 연속적으로 배열되고, 그러한 타일들은 모듈을 생성하기 위해 워드 라인(WL) 방향에서 인접하게 그리고 비트 라인 방향에서 직교하여 쌍을 이룰 수 있다. 그러한 모듈은 2 x 2 타일들로 구성되어 4개의 타일 조합을 형성할 수 있고, 여기서 타일들 사이의 WL 드라이버들은 타일들 사이에서 "중심 구동"되는데, 이때 WL은 라인의 대략적인 중심에서 드라이버를 통해 연속적으로 이어진다. 유사하게, BL 드라이버들은 중심 구동될 BL 방향에서 쌍을 이루는 한 쌍의 타일들 사이에 위치될 수 있고, 그에 의해 드라이버 및 그의 영역이 한 쌍의 타일들 사이에서 공유된다. 4개의 타일들을 갖는 모듈의 일 실시예가 도 12b에 도시되어 있고, 이는 하기에서 논의될 것이다.
도 7a의 교차점 어레이는 워드 라인들 및 비트 라인들의 하나의 층을 갖는 실시예를 예시하는데, 이때 MRAM 또는 다른 메모리 셀들은 전도 라인들의 2개의 세트들의 교점에 위치된다. 메모리 다이의 저장 밀도를 증가시키기 위해, 그러한 메모리 셀들 및 전도 라인들의 다수의 층들이 형성될 수 있다. 2-층 예가 도 7d에 예시되어 있다.
도 7d는 교차점 아키텍처를 형성하는 2-레벨 메모리 어레이의 일부분의 일 실시예를 사시도로 도시한다. 도 7a에서와 같이, 도 7d는 워드 라인들(WL1,1 내지 WL1,4) 및 비트 라인들(BL1 내지 BL5)의 제1 층의 교차점들에서 접속된 어레이(502)의 메모리 셀들(701)의 제1 층(718)을 도시한다. 메모리 셀들의 제2 층(720)은 비트 라인들(BL1 내지 BL5) 위에, 그리고 이들 비트 라인들과 제2 세트의 워드 라인들(WL2,1 내지 WL2,4) 사이에 형성된다. 도 7d는 메모리 셀들의 2개의 층들(718, 720)을 도시하지만, 구조는 워드 라인들 및 비트 라인들의 추가적인 교번하는 층들을 통해 상방으로 연장될 수 있다. 실시예에 따라, 도 7d의 어레이의 워드 라인들 및 비트 라인들은, 각각의 층의 전류가 워드 라인 층으로부터 비트 라인 층으로 또는 반대로 유동하도록 판독 동작 또는 프로그래밍 동작을 위해 바이어싱될 수 있다. 2개의 층들은 주어진 동작에 대해 각각의 층에서 동일한 방향으로 전류 흐름을 갖도록, 또는 포지티브 또는 네거티브 방향으로의 드라이버 선택에 의해 반대 방향들로 전류 흐름을 갖도록 구조화될 수 있다.
교차점 아키텍처의 사용은 작은 풋프린트를 갖는 어레이들을 허용하고, 여러 개의 그러한 어레이들이 단일 다이 상에 형성될 수 있다. 각각의 교차점에 형성된 메모리 셀들은 저항성 유형의 메모리 셀일 수 있고, 여기서 데이터 값들은 상이한 저항 레벨들로서 인코딩된다. 실시예에 따라, 메모리 셀들은 저저항 상태 또는 고저항 상태 중 어느 하나를 갖는 이진 값일 수 있거나, 또는 저저항 상태와 고저항 상태 중간의 추가 저항을 가질 수 있는 다중 레벨 셀(multi-level cell, MLC)들일 수 있다. 여기에 기술된 교차점 어레이들은 도 4의 메모리 다이(292), 도 1의 로컬 메모리(106), 및/또는 도 1의 호스트 메모리(124)에서 사용될 수 있다. ReRAM, PCM, FeRAM, 또는 MRAM과 같은 저항성 유형 메모리 셀들은 위에서 언급된 많은 기술들에 따라 형성될 수 있다. 이하의 논의는 주로 이진 값의 MRAM 메모리 셀들을 갖는 교차점 아키텍처를 사용하는 메모리 어레이들의 맥락에서 제시되지만, 많은 논의가 더 일반적으로 적용가능하다.
도 8은 MRAM 셀의 구조에 대한 일 실시예를 예시한다. MRAM 셀은 하단 전극(801), 이러한 예에서 산화마그네슘(MgO)(805)의 분리 또는 터널링 층에 의해 분리된 한 쌍의 자성 층들(기준 층(803) 및 자유 층(807)), 및 이어서 스페이서(809)에 의해 자유 층(807)으로부터 분리된 상단 전극(811)을 포함한다. 다른 실시예에서, 기준 층(803) 및 자유 층(807)의 위치들이 스위칭되는데, 이때 기준 층(803)은 MgO(805)의 상단에 있고 자유 층(807)은 MgO(805) 아래에 있다. 일부 실시예들에서, 하단 전극(801)은 워드 라인으로 지칭되고, 상단 전극(811)은 비트 라인으로 지칭된다. 다른 실시예들에서, 하단 전극(801)은 비트 라인으로 지칭되고, 상단 전극(811)은 워드 라인으로 지칭된다. 메모리 셀의 상태는 기준 층(803) 및 자유 층(807)의 자화들의 상대적 배향에 기초한다: 2개의 층들이 동일한 방향으로 자화되는 경우, 메모리 셀은 평행(P)의 저저항 상태(low resistance state, LRS)에 있을 것이고; 2개의 층들이 반대 배향을 갖는 경우, 메모리 셀은 역평행(AP)의 고저항 상태(high resistance state, HRS)에 있을 것이다. MLC 실시예는 추가적인 중간 상태들을 포함할 것이다. 기준 층(803)의 배향은 고정되어 있고, 도 8의 예에서 상방으로 배향된다. 기준 층(803)은 고정 층(fixed layer) 또는 핀드 층(pinned layer)으로도 알려져 있다.
자유 층(807)을 동일한 배향 또는 반대 배향을 갖도록 프로그래밍함으로써 MRAM 메모리 셀에 데이터가 기록된다. MRAM 메모리 셀들의 어레이는 모든 MRAM 메모리 셀들을 저저항 상태에 있도록 설정함으로써 초기 또는 소거 상태에 배치될 수 있는데, 여기서 그들의 자유 층들 모두는 그들의 기준 층들과 동일한 자기장 배향을 갖는다. 이어서, 메모리 셀들 각각은, 자기장을 기준 층(803)의 자기장과 반대이도록 반전시켜 그의 자유 층(807)을 고저항 상태에 있도록 배치함으로써 선택적으로 프로그래밍("기록"으로도 지칭됨)된다. 기준 층(803)은 자유 층(807)을 프로그래밍할 때 그의 배향을 유지하도록 형성된다. 기준 층(803)은 합성 반강자성 층들 및 추가 기준 층들을 포함하는 더 복잡한 설계를 가질 수 있다. 단순화를 위해, 도면들 및 논의는 이들 추가 층들을 생략하고, 주로 셀에서의 터널링 자기저항을 담당하는 고정 자성 층에만 초점을 맞춘다.
도 8의 실시예에서, 강제 전류 접근법이 MRAM 셀에 액세스하는 데 사용된다. 강제 전류 접근법은 MRAM 셀을 판독하거나 또는 기록하는 데 사용될 수 있다. 강제 전류 접근법에서, 액세스 전류(예컨대, Iread 또는 Iwrite)는 전류원(813)에 의해 하단 전극(801)을 통해 구동된다. 전류원(813)은 하단 전극(801)에 대한 드라이버 회로부의 일부이다. 전압(예컨대, Vselect)이 상단 전극(811)에 제공된다. 액세스 전류는 제1 전도 라인(예컨대, 워드 라인)의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 제2 전도 라인(예컨대, 비트 라인)의 일부분을 통해 구동된다. 액세스 전류가 유동함에 따라, 제1 전도 라인과 제2 전도 라인 사이의 전압 차이가 있을 것이다. 전형적으로 전도 라인들을 따라 일부 IR 강하가 있을 것이므로, 이러한 전압 차이는 전도 라인들의 위치에 의존할 수 있다. 예를 들어, 선택된 메모리 셀이 전도 라인들에 접속하는 전압 차이는 전형적으로 전도 라인들의 단부들 사이의 전압 차이와는 상이할 것이다. 본 명세서에서, 용어들 "판독 전류"(Iread) 및 "기록 전류"(Iwrite)는 MRAM 셀들을 통해 구동되는 액세스 전류들과 관련하여 사용될 것이다. 기록 전류는 MRAM 셀의 상태를 변경할 것이다. 일례로서, 약 30 uA의 기록 전류는 RA10 Ω.μm2에서 대략 20 나노미터의 임계 치수(Critical Dimension, CD)를 갖는 MRAM 셀에 대해 사용될 수 있다. 판독 전류들은, 제한된 시간, 예컨대 < 30ns 동안 인가되는 경우 기록 전류의 약 절반일 수 있다. MRAM 셀을 통해 일 방향으로 유동하는 기록 전류는 AP 상태 MRAM 셀을 AP 상태로부터 P 상태로 변경할 것이다. MRAM 셀을 통해 다른 방향으로 유동하는 기록 전류는 P 상태 MRAM 셀을 P 상태로부터 AP 상태로 변경할 것이다. 대체적으로, 판독 전류는 바람직하게는 MRAM 셀의 상태를 P 상태로부터 AP 상태로 또는 AP 상태로부터 P 상태로 변경하지 않도록 충분히 낮게 설정될 것이다.
본 명세서에 정의된 바와 같이, 액세스 전류는 포지티브 크기(또는 방향) 또는 네거티브 크기를 가질 수 있다. 주어진 지점에서 제1 전도 라인(예컨대, 워드 라인)을 통해 구동되는 포지티브 크기 액세스 전류는 주어진 지점에서 제1 전도 라인을 통해 구동되는 네거티브 크기 액세스 전류와 반대 방향으로 유동할 것이다. 따라서, 액세스 전류는, 액세스 전류가 포지티브 크기를 갖는 것으로 정의되는지 또는 네거티브 크기를 갖는 것으로 정의되는지 여부에 따라, 어느 방향으로든 MRAM 셀을 통해 유동할 수 있다. 도 8은 포지티브 방향으로 유동하는 전류를 도시하지만, 전류는 반대(네거티브) 방향으로 유동할 수 있다.
도 10a와 관련하여 하기에 더 완전히 논의되는 바와 같이, 일부 실시예들에서, 판독 전류가 역평행-평행(anti-parallel-to-parallel, AP2P) 방향으로 또는 대안적으로 평행-역평행(parallel-to-anti-parallel, P2AP) 방향으로 인가될 수 있다. 일부 실시예들에서, MRAM 셀은 SRR(self-referenced-read)을 수행함으로써 판독된다. 일 실시예에서, SRR은 제1 판독(AP2P 방향에서의 Read1), P 상태로의 기록, 및 제2 판독(AP2P 방향에서의 Read2)을 갖는다. AP2P 방향에서의 Read1으로 인한 메모리 셀의 전압 레벨은, 예를 들어 커패시터에 저장되고; 또는 아날로그-디지털 변환기에 의한 디지털 비트들 및 Read2에서의 사용 후까지 메모리에, 예를 들어 SRAM에 저장된 비트들로의 변환에 의해 저장된다. (기록 후) AP2P 방향에서의 Read2로 인한 감지된 전압 레벨은 AP2P 방향에서의 Read1으로 인한 전압 레벨과 비교된다. 예를 들어, 100 ㎷를 초과하는 전압 레벨의 적절한 변화는 MRAM 셀이 원래 AP 상태에 있었음을 나타낸다. 전압에서의 변화가 100 ㎷ 미만인 경우, MRAM 셀은 원래 P 상태에 있었다. 대안적으로, SRR은 제1 판독(P2AP 방향에서의 Read1), AP 상태로의 기록, 및 제2 판독(P2AP 방향에서의 Read2)을 갖는다. P2AP 방향에서의 Read1으로 인한 메모리 셀의 전압 레벨이 저장된다. P2AP 방향에서의 Read2로 인한 전압 레벨은 P2AP 방향에서의 Read1으로 인한 전압 레벨과 비교된다. 전압 레벨의 적절한 변화는 MRAM 셀이 원래 P 상태에 있었음을 나타낸다. 일부 실시예들에서, Read1 및 Read2에 동일한 극성이 사용되고, 이는 Read1과 Read2 사이에서 선택기를 스위칭하는 것을 회피한다.
일 실시예에서, MRAM 셀은 하단 전극(801)을 통해, 예를 들어 15 마이크로암페어(㎂)의 전류를 구동시키는 동안, 상단 전극(811)에, 예를 들어 0 V를 인가함으로써 판독된다. 이러한 판독 전류는 하단 전극(801)으로부터 상단 전극(811)으로 유동할 것이다. 판독은 P2AP 방향에서 Read1 또는 Read2일 수 있다는 것에 유의한다. 일부 실시예들에서, 데이터는 양극성 기록 동작(bipolar write operation)을 사용하여 MRAM 셀에 기록된다. 일 실시예에서, MRAM 셀은 하단 전극(801)을 통해, 예를 들어 -30 ㎂의 기록 전류를 구동시키는 동안, 상단 전극(811)에, 예를 들어 3 V를 인가함으로써 AP 상태로부터 P 상태로 기록된다. 이러한 기록 전류는 상단 전극(811)으로부터 하단 전극(801)으로 유동할 것이다. 일 실시예에서, MRAM 셀은 하단 전극(801)을 통해, 예를 들어 30 ㎂의 전류를 구동시키는 동안, 상단 전극(811)에, 예를 들어 0 V를 인가함으로써 P 상태로부터 AP 상태로 기록된다. 이러한 기록 전류는 하단 전극(801)으로부터 상단 전극(811)으로 유동할 것이다.
도 8의 접근법에 대한 대안예로서, 선택 전압이 하단 전극(801)에 인가될 수 있고, 이때 액세스 전류는 상단 전극(811)을 통해 인가된다. 하나의 그러한 실시예에서, MRAM 셀은 상단 전극(811)을 통해, 예를 들어 -15 ㎂의 판독 전류를 구동시키는 동안, 하단 전극(801)에, 예를 들어 3 V를 인가함으로써 판독된다. 이러한 판독 전류는 하단 전극(801)으로부터 상단 전극(811)으로 유동할 것이다.
일 실시예에서, MRAM 셀은 상단 전극(811)을 통해, 예를 들어 30 ㎂의 기록 전류를 구동시키는 동안, 하단 전극(801)에, 예를 들어 -3 V를 인가함으로써 AP 상태로부터 P 상태로 기록된다. 전자 전류는 하단 전극(801)으로부터 상단 전극(811)으로 유동할 것이다. 일 실시예에서, MRAM 셀은 상단 전극(811)을 통해, 예를 들어 -30 ㎂의 전류를 구동시키는 동안, 하단 전극(801)에, 예를 들어 0 V를 인가함으로써 P 상태로부터 AP 상태로 기록된다. 전자 전류는 상단 전극(811)으로부터 하단 전극(801)으로 유동할 것이다.
도 9는 교차점 어레이에서 더 상세히 구현될 수 있을 때의 MRAM 메모리 셀 설계에 대한 일 실시예를 예시한다. 교차점 어레이에 배치될 때, MRAM 메모리 셀들의 상단 및 하단 전극들은 어레이의 상단 및 하단 와이어들일 것이다. 여기에 도시된 실시예에서, 하단 전극은 워드 라인(901)이고 상단 전극은 메모리 셀의 비트 라인(911)이지만, 이들은 일부 실시예들에서 반전될 수 있다. 워드 라인(901)과 비트 라인(911) 사이에는 기준 층(903) 및 자유 층(907)이 있고, 이들은 MgO 장벽(905)에 의해 다시 분리된다. 도 9에 도시된 실시예에서, MgO 캡(908)이 또한 자유 층(907)의 상단에 형성되고, 전도성 스페이서(909)가 비트 라인(911)과 MgO 캡(908) 사이에 형성된다. 기준 층(903)은 다른 전도성 스페이서(902)에 의해 워드 라인(901)으로부터 분리된다. 메모리 셀 구조의 양측에는 라이너(921, 923)가 있고, 여기서 이들은 동일한 구조의 일부일 수 있지만 도 9의 단면에서는 별개로 나타난다. 라이너(921, 923)의 양측에는 교차점 구조의 달리 비어 있는 영역을 채우는 데 사용되는 충전 재료(925, 927) 중 일부가 도시되어 있다.
자유 층 설계(907)와 관련하여, 실시예들은 약 1 내지 2 nm 정도의 두께를 갖는 CoFe 또는 CoFeB 합금을 포함하고, 여기서 Ir 층은 MgO 장벽(905)에 가까운 자유 층에 산재될 수 있고, 자유 층(907)은 Ta, W, 또는 Mo로 도핑되거나 산재될 수 있다. 기준 층(903)에 대한 실시예들은 Ir 또는 Ru 스페이서(902)와 커플링된 CoFeB 및 CoPt 다중층의 이중층을 포함할 수 있다. MgO 캡(908)은 선택적이지만, 자유 층(907)의 이방성을 증가시키는 데 사용될 수 있다. 전도성 스페이서들은, 특히, Ta, W, Ru, CN, TiN, 및 TaN과 같은 전도성 금속들일 수 있다.
이하의 논의는 주로 수직 스핀 전달 토크 MRAM 메모리 셀에 대하여 논의될 것이고, 여기서 도 8 및 도 9의 자유 층(807/907)은 자유 층의 평면에 수직인 스위칭가능한 자화 방향을 포함한다. 스핀 전달 토크("STT")는 자기 터널 접합(magnetic tunnel junction, MJT) 내의 자성 층의 배향이 스핀 분극 전류를 사용하여 수정될 수 있는 효과이다. (전자들과 같은) 전하 캐리어들은 캐리어에 고유한 소량의 각 운동량인 스핀으로 알려진 특성을 갖는다. 전류는 대체적으로 분극되지 않는다(예컨대, 50% 스핀-업 전자 및 50% 스핀-다운 전자로 이루어짐). 스핀 분극 전류는 어느 하나의 스핀의 더 많은 전자들(예컨대, 대다수의 스핀-업 전자들 또는 대다수의 스핀-다운 전자들)을 갖는 전류이다. 두꺼운 자성 층(기준 층)을 통해 전류를 통과시킴으로써, 스핀 분극 전류가 생성될 수 있다. 이러한 스핀 분극 전류가 제2 자성 층(자유 층)으로 지향되는 경우, 각 운동량이 이러한 제2 자성 층으로 전달되어, 제2 자성 층의 자화 방향을 변경할 수 있다. 이것은 스핀 전달 토크로 지칭된다. 도 10a 및 도 10b는 MRAM 메모리를 프로그래밍하거나 또는 이에 기록하기 위한 스핀 전달 토크의 사용을 예시한다. 스핀 전달 토크 자기 랜덤 액세스 메모리(STT MRAM)는 다른 MRAM 변형들에 비해 더 낮은 전력 소비 및 더 양호한 확장성의 이점들을 갖는다. 토글 MRAM과 같은 다른 MRAM 구현예들과 비교하여, STT 스위칭 기법은 상대적으로 낮은 전력을 필요로 하고, 인접한 비트 교란들의 문제를 사실상 제거하고, 더 높은 메모리 셀 밀도들(감소된 MRAM 셀 크기)에 대한 더 양호한 스케일링을 갖는다. 후자의 문제는 또한 STT MRAM에 유리하며, 여기서 자유 층 자화 및 기준 층 자화는 평면내(in-plane)보다는 오히려, 필름 평면에 수직으로 배향된다.
STT 현상이 전자 거동의 관점에서 더 쉽게 기술됨에 따라, 도 10a 및 도 10b 및 그들의 논의는 전자 전류의 관점에서 주어지며, 여기서 기록 전류의 방향은 전자 흐름의 방향으로서 정의된다. 따라서, 도 10a 및 도 10b를 참조하여 용어 "기록 전류"는 전자 전류를 지칭한다. 전자들이 네거티브로 하전됨에 따라, 전자 전류는 통상적으로 정의된 전류와 반대 방향으로 존재할 것이므로, 전자 전류는 더 높은 전압 레벨로부터 더 낮은 전압 레벨로의 통상적인 전류 흐름 대신, 더 낮은 전압 레벨로부터 더 높은 전압 레벨을 향해 유동할 것이다.
도 10a 및 도 10b는, 기준 층 자화 및 자유 층 자화 둘 모두가 수직 방향에 있는 STT-스위칭 MRAM 메모리 셀(1000)의 일례의 단순화된 개략적 표현을 도시하는, STT 메커니즘을 사용함으로써 MRAM 메모리 셀의 기록을 예시한다. 메모리 셀(1000)은 상부 강자성 층(1010), 하부 강자성 층(1012), 및 2개의 강자성 층들 사이의 절연 층으로서의 터널 장벽(tunnel barrier, TB)(1014)을 포함하는 자기 터널 접합(MTJ)(1002)을 포함한다. 이러한 예에서, 상부 강자성 층(1010)은 자유 층(FL)이고, 그의 자화 방향은 스위칭될 수 있다. 하부 강자성 층(1012)은 기준(또는 고정) 층(RL)이고, 그의 자화 방향은 스위칭될 수 없다. 자유 층(1010)에서의 자화가 기준 층(RL)(1012)에서의 자화에 평행할 때, 메모리 셀(1000)을 가로지르는 저항은 상대적으로 낮다. 자유 층(FL)(1010)에서의 자화가 기준 층(RL)(1012)에서의 자화에 역평행할 때, 메모리 셀(1000)을 가로지르는 저항은 상대적으로 높다. 메모리 셀(1000) 내의 데이터("0" 또는 "1")는 메모리 셀(1000)의 저항을 측정함으로써 판독된다. 이와 관련하여, 메모리 셀(1000)에 부착된 전기 도체들(1006/1008)이 MRAM 데이터를 판독하는 데 이용된다. 설계상, 평행 구성 및 역평행 구성 둘 모두가 정지 상태에서 그리고/또는 판독 동작 동안 (충분히 낮은 판독 전류에서) 안정된 상태로 유지된다.
기준 층(RL)(1012) 및 자유 층(FL)(1010) 둘 모두에 대해, 자화 방향은 수직 방향(즉, 자유 층에 의해 정의되는 평면에 수직이고 기준 층에 의해 정의되는 평면에 수직)이다. 도 10a 및 도 10b는 기준 층(RL)(1012)의 자화 방향을 업(up)으로, 그리고 자유 층(FL)(1010)의 자화 방향을 평면에 수직인, 업과 다운(down) 사이에서 스위칭 가능한 것으로 도시한다.
일 실시예에서, 터널 장벽(1014)은 산화마그네슘(MgO)으로 제조되지만, 다른 재료들이 또한 사용될 수 있다. 자유 층(1010)은 그의 자화 방향을 변경/스위칭하는 능력을 가진 강자성 금속이다. Co, Fe 및 그들의 합금들과 같은 전이 금속들에 기초한 다중층들이 자유 층(1010)을 형성하는 데 사용될 수 있다. 일 실시예에서, 자유 층(1010)은 코발트, 철 및 붕소의 합금을 포함한다. 기준 층(1012)은 코발트 및 백금 및/또는 코발트와 철의 합금의 다수 층을 포함한(그러나 이들로 제한되지 않는) 많은 상이한 유형의 재료들일 수 있다.
MRAM 메모리 셀 비트 값을 "설정"(즉, 자유 층 자화의 방향을 선택)하기 위해, 도 10a에 도시된 바와 같이, 전자 전류(1050)가 도체(1008)로부터 도체(1006)로 인가된다(따라서, 전류가 반대 방향으로 유동함). 전자 전류(1050)를 생성하기 위해, 상단 도체(1006)는 전자의 음전하로 인해 하단 도체(1008)보다 더 높은 전압 레벨에 배치된다. 기준 층(1012)이 강자성 금속이기 때문에, 전자 전류(1050) 내의 전자들은 그들이 기준 층(1012)을 통과할 때 스핀 분극된다. 스핀 분극 전자들이 터널 장벽(1014)을 가로질러 터널링할 때, 각 운동량의 보존이 자유 층(1010) 및 기준 층(1012) 둘 모두에 스핀 전달 토크를 부여하는 결과를 가져올 수 있지만, 이러한 토크는 기준 층(1012)의 자화 방향에 영향을 주기에는 (설계상) 부적절하다. 대조적으로, 이러한 스핀 전달 토크는 자유 층(1010)의 초기 자화 배향이 기준 층(1012)에 역평행(AP)한 경우, 자유 층(1010)에서의 자화 배향을 기준 층(1012)의 자화 배향에 평행(P)하게 되도록 스위칭하기에 (설계상) 충분하고, 이는 역평행-평행(AP2P) 기록으로 지칭된다. 이어서, 평행한 자화들은 그러한 전자 전류가 턴 오프되기 전에 그리고 후에 안정된 상태로 유지될 것이다.
대조적으로, 자유 층(1010) 및 기준 층(1012) 자화들이 초기에 평행한 경우, 자유 층(1010)의 자화 방향은 전술한 경우와는 반대 방향의 전자 전류의 인가에 의해 기준 층(1012)에 역평행하게 되도록 스위칭될 수 있다. 예를 들어, 전자 전류(1052)는, 하부 도체(1008) 상에 더 높은 전압 레벨을 배치함으로써, 도 10b에 도시된 바와 같이 도체(1006)로부터 도체(1008)로 인가된다. 이것은, P 상태에 있는 자유 층(1010)을 AP 상태로 기록할 것이고, 이는 평행-역평행(P2AP) 기록으로 지칭된다. 따라서, 동일한 STT 물리학에 의해, 자유 층(1010)의 자화 방향은 전자 전류 방향(극성)의 신중한 선택에 의해 2개의 안정된 배향들 중 어느 하나로 결정론적으로 설정될 수 있다.
메모리 셀(1000) 내의 데이터("0" 또는 "1")는 메모리 셀(1000)의 저항을 측정함으로써 판독될 수 있다. 저저항은 전형적으로 "0" 비트를 나타내고, 고저항은 전형적으로 "1" 비트를 나타내지만, 때때로 교대 방식이 발생한다. 도 10a에서 1050으로 도시된 바와 같이 유동하는("AP2P 방향"), 도체(1008)로부터 도체(1006)로 전자 전류를 인가함으로써 판독 전류가 메모리 셀에 걸쳐(예컨대, MJT(1002)에 걸쳐) 인가될 수 있고; 대안적으로, 전자 전류는 도 10b에서 1052로 도시된 바와 같이 유동하는("P2AP 방향"), 도체(1006)로부터 도체(1008)로 인가될 수 있다. 잘 이해되는 바와 같이, 전자 전류는 통상적으로 정의된 전류와 반대 방향으로 유동한다. 판독 동작에서, 전자 전류가 너무 높으면, 이것은 메모리 셀에 저장된 데이터를 교란시키고 그의 상태를 변경할 수 있다. 예를 들어, 전자 전류 Read1이 도 10b의 P2AP 방향을 사용하는 경우, 너무 높은 전류 또는 전압 레벨은, Read1 동안 비트 전압이 저장되기 전에 저저항 P 상태의 임의의 메모리 셀들을 고저항 AP 상태로 스위칭할 수 있다. 결과적으로, MRAM 메모리 셀이 어느 방향으로든 판독될 수 있지만, 다른 실시예들에서, 기록 동작의 방향성 성질은 하나의 판독 방향을 다른 판독 방향보다 선호하게 만들 수 있다. 예를 들어, 주어진 판독 전류에 대해, 오류율은 P2AP 방향에서 SRR을 행할 때 더 적을 수 있다.
도 10a 및 도 10b의 논의는 판독 전류 및 기록 전류를 위한 전자 전류의 맥락에서 있었지만, 후속 논의는 달리 명시되지 않는 한 통상적인 전류의 맥락에서 있을 것이다.
도 7a 내지 도 7d의 어레이 구조들에서 선택된 메모리 셀들을 판독하든 또는 기록하든, 선택된 메모리 셀에 대응하는 비트 라인 및 워드 라인이 바이어싱되어, 선택된 메모리 셀을 가로지르는 전압을 배치하고 도 10a 또는 도 10b와 관련하여 예시된 바와 같은 전자들의 흐름을 유도한다. 일부 실시예들에서, 워드 라인은 워드 라인의 적어도 일부분을 통해 전류를 구동함으로써 바이어싱된다는 것에 유의한다. 이것은 또한, 어레이의 비선택된 메모리 셀들을 가로지르는 전압을 인가할 것이고, 이는 비선택된 메모리 셀들에서 전류들을 유도할 수 있다. 이러한 낭비된 전력 소비는 고저항 상태 및 저저항 상태 둘 모두에 대해 상대적으로 고저항 레벨들을 갖도록 메모리 셀들을 설계함으로써 어느 정도 완화될 수 있지만, 이것은 여전히 증가된 전류 및 전력 소비를 초래할 뿐만 아니라 메모리 셀들 및 어레이의 설계에 추가적인 설계 제약들을 가할 것이다. 본 명세서에서, "선택된 메모리 셀"은, 메모리 셀이 액세스(예컨대, 판독 액세스, 기록 액세스)를 위해 선택됨을 의미한다는 것에 유의한다. "비선택된 메모리 셀"은, 메모리 셀이 액세스를 위해 선택되지 않음을 의미한다. 주어진 프로세스는 MRAM의 순방향 대 역방향 기록에 대해 대략 동일한 기록 전류들을 초래할 수 있거나, 또는 그것은 저저항 상태(LRS)로부터 고저항 상태(HRS)로 기록하는 것이 대략 20 nm 및 RA10 Ω.μm2의 CD에 대해 약 20% 더 많은 전류를 필요로 하는 것일 수 있다.
이러한 원하지 않는 전류 누설을 해결하기 위한 하나의 접근법은 각각의 MRAM 또는 다른 저항성(예컨대, ReRAM, PCM) 메모리 셀과 직렬로 선택기 요소를 배치하는 것이다. 예를 들어, 선택 트랜지스터가 도 7a 내지 도 7d의 각각의 저항성 메모리 셀 요소와 직렬로 배치될 수 있으므로, 메모리 셀들(701)은 이제 선택 트랜지스터 및 프로그래밍가능 저항의 복합체이다. 그러나, 선택 트랜지스터의 사용은 선택된 메모리 셀의 대응하는 트랜지스터를 턴 온할 수 있도록 추가 제어 라인들 및 셀 영역의 도입을 필요로 한다. 추가적으로, 트랜지스터들은 종종 저항성 메모리 요소와 동일한 방식으로 스케일링되지 않을 것이므로, 메모리 어레이들이 더 작은 크기들로 이동함에 따라 트랜지스터 기반 선택기들의 사용은 제한 인자일 수 있다.
선택 트랜지스터들에 대한 대안적인 접근법은 프로그래밍가능 저항성 요소와 직렬로 임계 스위칭 선택기를 사용하는 것이다. 임계 스위칭 선택기는 그의 임계 전압보다 낮은 전압으로 바이어싱될 때 고저항(오프 또는 비전도성 상태에 있음)을, 그리고 그의 임계 전압보다 높은 전압으로 바이어싱될 때 저저항(온 또는 전도성 상태에 있음)을 갖는다. 임계 스위칭 선택기는, 그의 전류가 지지 전류(holding current)(Ihold) 아래로 내려가거나, 또는 전압이 지지 전압(holding voltage)(Vhold) 아래로 내려갈 때까지 온 상태로 유지된다. 이것이 발생할 때, 임계 스위칭 선택기는 오프 상태로 복귀한다. 따라서, 교차점에서 메모리 셀을 프로그래밍하기 위해, 연관된 임계 스위칭 선택기를 턴 온하고 메모리 셀을 설정하거나 재설정하기에 충분한 전압이 인가되고; 메모리 셀을 판독하기 위해, 임계 스위칭 선택기는 메모리 셀의 저항 상태가 결정될 수 있기 전에 턴 온됨으로써 유사하게 활성화되어야 한다. 임계 스위칭 선택기에 대한 한 세트의 예들은 오보닉 임계 스위치(OTS)의 오보닉 임계 스위칭 재료이다. 예시적인 임계 스위칭 재료들은 Ge-Se, Ge-Se-N, Ge-Se-As, Ge-Se-Sb-N, Ge58Se42, GeTe6, Si-Te, Zn-Te, C-Te, B-Te, Ge-As-Te-Si-N, Ge-As-Se-Te-Si 및 Ge-Se-As-Te을 포함하고, 이때 원자 백분율(atomic percentage)은 각각의 요소에 대해 몇 퍼센트 내지 90 퍼센트 초과의 범위이다.
도 11a 및 도 11b는 교차점 아키텍처를 갖는 MRAM 메모리 어레이에 임계 스위칭 선택기들의 통합을 위한 실시예들을 예시한다. 도 11a 및 도 11b의 예들은, 도 7d에 도시된 바와 같지만 측면도로, 2 층 교차점 어레이 내의 2개의 MRAM 셀들(층 1 셀, 층 2 셀)을 도시한다. 도 11a 및 도 11b는 워드 라인 1(1100)의 하부 제1 전도 라인, 워드 라인 2(1120)의 상부 제1 전도 라인, 및 비트 라인(1110)의 중간 제2 전도 라인을 도시한다. 이들 도면들에서, 이들 라인들 모두는 제시의 편의를 위해 페이지를 가로질러 좌측에서 우측으로 이어지는 것으로 도시되어 있지만, 교차점 어레이에서, 그들은 도 7d의 사시도에서와 같이 더 정확하게 표현될 것이며, 여기서 워드 라인들, 또는 제1 전도 라인들 또는 와이어들은 아래에 있는 기판의 표면에 평행한 일 방향으로 이어지고, 비트 라인들, 또는 제2 전도 라인들 또는 와이어들은 제1 방향에 대체로 직교하는 기판의 표면에 평행한 제2 방향으로 이어진다. MRAM 메모리 셀들은 또한 단순화된 형태로 표현되어, 기준 층, 자유 층, 및 중간 터널 장벽만을 도시하지만, 실제 구현예에서는 전형적으로 도 9에 대하여 전술된 추가 구조를 포함할 것이다.
자유 층(1101), 터널 장벽(1103), 및 기준 층(1105)을 포함하는 MRAM 요소(1102)는 임계 스위칭 선택기(1109) 위에 형성되고, 여기서 MRAM 요소(1102) 및 임계 스위칭 선택기(1109)의 이러한 직렬 조합은 함께 비트 라인(1110)과 워드 라인 1(1100) 사이에 층 1 셀을 형성한다. MRAM 요소(1102) 및 임계 스위칭 선택기(1109)의 직렬 조합은, 임계 스위칭 선택기(1109)를 가로지르는 일부 전압 강하를 제외하고, 임계 스위칭 선택기(1109)가 턴 온될 때, 대체로, 도 10a 및 도 10b와 관련하여 전술된 바와 같이 동작한다. 처음에는, 임계 스위칭 선택기(1109)가 임계 스위칭 선택기(1109)의 임계 전압(Vth) 초과의 전압을 인가함으로써 턴 온될 필요가 있지만, 이어서 바이어싱 전류 또는 전압은 후속의 판독 또는 기록 동작 동안 선택기가 계속 온 상태로 유지되도록 임계 스위칭 선택기(1109)의 지지 전류 또는 지지 전압보다 충분히 높게 유지되어야 할 필요가 있다.
제2 층 상에서, 자유 층(1111), 터널 장벽(1113), 및 기준 층(1115)을 포함하는 MRAM 요소(1112)가 임계 스위칭 선택기(1119) 위에 형성되고, 이때 MRAM 요소(1112) 및 임계 스위칭 선택기(1119)의 직렬 조합은 함께 비트 라인(1110)과 워드 라인 2(1120) 사이에 층 2 셀을 형성한다. 층 2 셀은 층 1 셀에 대해서와 같이 동작할 것이지만, 하부 도체는 이제 비트 라인(1110)에 대응하고 상부 도체는 이제 워드 라인, 즉 워드 라인 2(1120)에 대응한다. 추가적인 쌍을 이루는 층들은 유사하게, WL1, BL1, WL2; WL3, BL2, WL4의 패턴을 갖는, 그들 사이의 다른 비트 라인을 공유할 수 있거나; 또는 WL1, BL1, WL2, BL2와 같은 패턴으로 별개의 비트 라인들을 갖는다.
도 11a의 실시예에서, 임계 스위칭 선택기(1109/1119)는 MRAM 요소(1102/1112) 아래에 형성되지만, 대안적인 실시예들에서, 임계 스위칭 선택기는 하나 또는 둘 모두의 층들에 대한 MRAM 요소 위에 형성될 수 있다. 도 10a 및 도 10b에 대하여 논의된 바와 같이, MRAM 메모리 셀은 방향성이다. 도 11a에서, MRAM 요소들(1102, 1112)은 동일한 배향을 갖는데, 이때 자유 층(1101/1111)은 (도시되지 않은 기판에 대해) 기준 층(1105/1115) 위에 있다. 동일한 구조를 갖는 전도 라인들 사이에 층들을 형성하는 것은, 특히 2개의 층들 각각뿐만 아니라 더 많은 층들을 갖는 실시예들에서 후속 층들이 동일한 프로세싱 시퀀스에 따라 형성될 수 있기 때문에 프로세싱과 관련하여 다수의 이점들을 가질 수 있다.
도 11b는 층 2 셀에서 기준 층 및 자유 층의 위치들이 반전되는 것을 제외하고는, 도 11a의 것과 유사하게 배열되는 대안적인 실시예를 예시한다. 보다 구체적으로, 도 11a에서와 같이, 워드 라인 1(1150)과 비트 라인(1160) 사이에서, 층 1 셀은 기준 층(1155) 위에 차례로 형성되는 터널 장벽(1153) 위에 형성된 자유 층(1151)을 갖는 MRAM 요소(1152)를 포함하는데, 이때 MRAM 요소(1152)는 임계 스위칭 선택기(1159) 위에 형성된다. 도 11b의 실시예의 제2 층은 다시, 비트 라인(1160)과 워드 라인 2(1170) 사이에서 임계 스위칭 선택기(1169) 위에 형성된 MRAM 요소(1162)를 갖지만, 도 11a에 비해, 이때 MRAM 요소(1162)는 반전되어, 기준 층(1161)이 이제 터널 장벽(1163) 위에 형성되고 자유 층(1165)이 이제 터널 장벽(1163) 아래에 형성된다. 대안적으로, MRAM 셀(1162)의 구성은 층 1 셀에 대해 사용될 수 있고, MRAM 셀(1152)의 구성은 층 2 셀에 대해 사용될 수 있다.
도 11b의 실시예는 층들의 형성을 위해 상이한 프로세싱 시퀀스를 필요로 하지만, 일부 실시예들에서, 그것은 이점들을 가질 수 있다. 특히, MRAM 구조의 방향성은 도 11b의 실시예를 매력적인 것으로 만들 수 있는데, 그 이유는 (기준 및 자유 층들과 관련하여) 동일한 방향으로 기록하거나 판독할 때, 비트 라인이 하부 층 및 상부 층 둘 모두에 대해 동일하게 바이어싱될 것이고, 워드 라인들 둘 모두가 동일하게 바이어싱될 것이기 때문이다. 예를 들어, 층 1 및 층 2 메모리 셀들 둘 모두가 (기준 층 및 자유 층과 관련하여) P2AP 방향에서 감지되는 경우, 비트 라인 층(1160)은 P2AP 방향에서와 같이 바이어싱될 것이고, 비트 라인 층(1160)은 상부 및 하부 셀 둘 모두에 대해 낮게(예컨대, 0 V) 바이어싱되며, 이때 워드 라인 1(1150) 및 워드 라인 2(1170) 둘 모두는 더 높은 전압 레벨로 바이어싱된다. 유사하게, 기록과 관련하여, 고저항 AP 상태로 기록하기 위해, 비트 라인(1160)은 상부 및 하부 셀 둘 모두에 대해 낮게(예컨대, 0 V) 바이어싱되고, 이때 워드 라인 1(1150) 및 워드 라인 2(1170) 둘 모두는 더 높은 전압 레벨로 바이어싱되며; 저저항 P 상태로 기록하기 위해, 비트 라인(1160)은 고전압 레벨로 바이어싱되고, 이때 워드 라인 1(1150) 및 워드 라인 2(1170) 둘 모두는 저전압 레벨로 바이어싱된다. 대조적으로, 도 11a의 실시예에 대해, 비트 라인들 및 워드 라인들은 하부 레벨에 비해 상부 레벨 상에서 이들 동작들 중 임의의 동작을 수행하기 위해 그들의 바이어스 레벨들을 반전시킬 필요가 있을 것이다. 강제 전류 접근법의 일 실시예에서, 워드 라인들은 워드 라인을 통해 전류를 구동함으로써 타깃 전압으로 바이어싱된다는 것에 유의한다.
MRAM 메모리 셀로부터 데이터를 판독하거나 또는 이에 데이터를 기록하기 위해, 메모리 셀을 통해 전류를 전달하는 것을 수반한다. 임계 스위칭 선택기가 MRAM 요소와 직렬로 배치되는 실시예들에서, 전류가 MRAM 요소를 통과할 수 있기 전에, 임계 스위칭 선택기는 임계 스위칭 선택기와 MRAM 요소의 직렬 조합을 가로질러 임계 충분한 전압을 그리고 메모리 셀 위치에 선택 트랜지스터 및 어레이 와이어들과 전력 와이어들의 전류 x 저항성 강하들을 인가함으로써 턴 온될 필요가 있다.
도 12a는 교차점 아키텍처를 갖는 메모리 어레이(502)의 일 실시예를 도시한다. 어레이(502)는 제1 전도 라인들(1206a 내지 1206h)의 세트 및 제2 전도 라인들(1208a 내지 1208d)의 세트를 갖는다. 일 실시예에서, 제1 전도 라인들(1206a 내지 1206h)의 세트는 워드 라인들이고 제2 전도 라인들(1208a 내지 1208b)의 세트는 비트 라인들이다. 논의의 용이함을 위해, 제1 전도 라인들(1206a 내지 1206h)의 세트는 워드 라인들로 지칭될 수 있고 제2 전도 라인들(1208a 내지 1208b)의 세트는 비트 라인들로 지칭될 수 있다. 그러나, 제1 전도 라인들(1206a 내지 1206h)의 세트가 비트 라인들일 수 있고 제2 전도 라인들(1208a 내지 1208b)의 세트가 워드 라인들일 수 있다.
어레이(502)는 다수의 메모리 셀들(701)을 갖는다. 각각의 메모리 셀(701)은 제1 전도 라인들(1206) 중 하나의 제1 전도 라인과 제2 전도 라인들(1208) 중 대응하는 제2 전도 라인 사이에 접속된다. 각각의 메모리 셀(701)은 임계 스위칭 선택기 요소(1204)와 직렬로 자기저항 랜덤 액세스 메모리(MRAM) 요소(1202)를 갖는다. 따라서, 각각의 메모리 셀("비트")(701)은 MRAM 셀 또는 비트로서 지칭될 수 있다. 임계 스위칭 선택기(1204)는 임계 스위칭 선택기(1204)의 임계 전압을 초과하는 전압 레벨의 인가에 응답하여 전도성이 되도록 구성된다.
각각의 제1 전도 라인(1206)은 WL 드라이버들(1210a 내지 1210h) 중 하나에 의해 구동될 수 있다. 예를 들어, 제1 전도 라인(1206a)은 WL 드라이버(1210a)에 의해 구동될 수 있고, 제1 전도 라인(1206b)은 WL 드라이버(1210b)에 의해 구동될 수 있는 등이다. 각각의 제2 전도 라인(1208)은 BL 드라이버들(1212a 내지 1212d) 중 하나에 의해 구동된다. 예를 들어, 제2 전도 라인(1208a)은 BL 드라이버(1212a)에 의해 구동되고, 제2 전도 라인(1208b)은 BL 드라이버(1212b)에 의해 구동되는 등이다. 일 실시예에서, 워드 라인들 및 비트 라인들은 워드 라인 또는 비트 라인의 일 단부로부터 구동된다. 도 12a는 워드 라인들 및 비트 라인들이 일 단부로부터 구동되는 그러한 실시예를 도시한다. 대안적인 실시예에서, 비트 라인들 및/또는 워드 라인들은 중간점으로부터 구동된다. 중간점으로부터 워드 라인 또는 비트 라인을 구동하는 것은 최악의 경우의 IR 강하를 감소시킨다.
별개의 드라이버(1210)는 각각의 워드 라인(1206)에 접속된 것으로 도시되어 있지만, 각각의 워드 라인에 대해 별개의 드라이버(1210)를 가질 필요는 없다. 일 실시예에서, 동일한 드라이버가 현재 선택되는 어떤 워드 라인에든 액세스 전류를 제공하는 데 사용될 수 있다. 이러한 드라이버는 구동될 WL(1206)을 선택하는 디코드 회로부에 의해 선택된 워드 라인에 접속될 수 있다. 드라이버 및 디코드 회로부는 "글로벌 노드"(도 20의 글로벌 노드(VX)를 참조)에 접속될 수 있다. 그러나, 도 12a의 WL 드라이버들(1210a 내지 1210h)의 위치들은 여전히, 구동되는 워드 라인의 위치(예컨대, 단부)를 나타낼 수 있다.
논의를 위해, 메모리 셀(701a)이 액세스를 위해 선택되고 있다. 이것은 판독 또는 기록 액세스일 수 있다. 선택된 메모리 셀(701a)은 선택된 워드 라인(1206g) 및 선택된 비트 라인(1208b)의 교차점에 있다. 다른 메모리 셀들은 액세스를 위해 선택되지 않는다(즉, 비선택된 메모리 셀들임). 모든 다른 워드 라인들 및 모든 다른 비트 라인들은 그들을 Vmid, 예를 들어, 1.65 V(구동 컴플라이언스 전압, 예를 들어 3.3 V의 대략 1/2)와 같은 비선택 전압으로 강제함으로써 선택되지 않는다. 메모리 셀(701)을 선택하기 위해, 선택 전압(Vselect_BL)이 선택된 비트 라인(예컨대, 비트 라인(1208b))에 제공되고 액세스 전류가 선택된 워드 라인(예컨대, 워드 라인(1206g))을 통해 구동된다. 액세스 전류는 선택된 워드 라인의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 선택된 비트 라인의 일부분을 통해 유동할 수 있다. 비선택 전압(Vunsel_BL)은 비선택된 비트 라인들(예컨대, 비트 라인들(1208a, 1208c, 1208d))에 제공된다. 일 실시예에서, Vselect_BL은, 선택된 메모리 셀 내의 임계 스위칭 선택기(1204)가, 예를 들어 대략 0 V에서 턴 온되도록 하는 크기를 갖는다. 한편, Vunsel_BL은, 비선택된 메모리 셀 내의 임계 스위칭 선택기(1204)가, 예를 들어 1.65 V에서 턴 온하지 않도록 하는 크기를 갖는다. 워드 라인 드라이버(1210g)는 선택된 워드 라인(1206g)의 적어도 일부분을 통해 액세스 전류(Iaccess)를 구동한다. 이러한 액세스 전류는 또한 선택된 메모리 셀(701a)을 통해 그리고 선택된 비트 라인(1208b)의 일부분에서 유동할 수 있다. 그러한 WL은, 예를 들어, 메모리 셀이 WL 및 BL 드라이버들에 더 가까이 있는 경우 3.1V이도록, 또는 WL 및 BL 상의 메모리 셀 위치가 WL 및 BL 상의 각자의 드라이버들로부터 더 멀리 있는 경우 3.3V이도록 WL 및 BL을 따른 메모리 셀 위치에 의해 조정(구역화)될 수 있는, 예를 들어 3.3V의 컴플라이언스 전압을 갖는 전류원에 의해 기록하기 위해 30ua만큼 또는 판독하기 위해 15ua만큼 높게 구동될 수 있다.
WL 드라이버들(1210)은 전류를 소싱(sourcing)하거나 또는 전류를 싱크(sink)하도록 구성된다. 따라서, Iaccess는 선택된 워드 라인(뿐만 아니라 선택된 비트 라인)을 통해 어느 방향으로든 유동할 수 있다. 본 명세서에서 사용되는 관례에 의해, 전류 드라이버(1210)가 전류원으로서 사용될 때, 액세스 전류의 크기는 포지티브이다. 본 명세서에서 사용되는 관례에 의해, 전류 드라이버(1210)가 전류 싱크(current sink)로서 사용될 때, 액세스 전류의 크기는 네거티브이다. 전류 드라이버(1210)가 전류를 소싱하든 또는 싱크하든, 본 명세서에서 이것은 선택된 워드 라인을 통해 전류를 구동하는 것으로 지칭될 것이다. 일 실시예에서, 비선택된 워드 라인들(예컨대, 1206a, 1206b, 1206c, 1206d, 1206e, 1206f, 1206h)을 통해 어떠한 전류도 구동되지 않는다. 본 명세서에서, 예를 들어 20 nm CD의 경우, 대략 3.3 V의 전압 컴플라이언스로 판독을 위한 15ua 또는 기록을 위한 30ua에서, 강제된 "선택된 워드 라인"은, 워드 라인이 선택된 메모리 셀에 접속되고, 그러한 셀이 대략 0 V에서 "선택된" 비트 라인에 대한 그의 접속에 의해 추가로 결정된다는 것을 의미한다. 다른 셀 단자가 Vmid, 예컨대 1.65 V에서 비선택된 비트 라인에 접속되는 경우, 선택된 워드 라인은 또한 비선택된 메모리 셀들에 접속될 수 있다. "비선택된 워드 라인"은 워드 라인이 비선택된 메모리 셀들에만 접속됨을 의미한다. 다시 말하면, 비선택된 워드 라인에 접속되는 모든 메모리 셀들은, 예를 들어 비선택된 WL이 Vmid(1.65 V)에서 강제될 때; 또는 비선택된 비트 라인이, 예를 들어 Vmid(1.65 V)에서 강제될 때, 비선택된 메모리 셀들이다. 본 명세서에서, "선택된 비트 라인"은, 예를 들어 0 V에서의 비트 라인이 적어도 하나의 선택된 메모리 셀에 접속됨을 의미한다는 것에 유의한다. "비선택된 비트 라인"은 비트 라인이 비선택된 메모리 셀들에만 접속됨을 의미한다. 다시 말하면, 비선택된 비트 라인에 접속되는 모든 메모리 셀들은 비선택된 메모리 셀들이다. 위에서 언급된 바와 같이, 선택된 메모리 셀은 액세스를 위해 선택되는 메모리 셀이다. 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인 사이에 접속된다.
도 12a의 예에서는, 교차점 어레이 내에 비트 라인들보다 더 많은 워드 라인들이 있다. 일 실시예에서, 교차점 어레이 내에 워드 라인들보다 더 많은 비트 라인들이 있다. 일 실시예에서, 교차점 어레이에서 비트 라인들의 수는 워드 라인들의 수와 동일하다. 도 12a의 예에서는, 교차점 어레이 내에 비트 라인들보다 2배 많은 워드 라인들이 있지만; 상이한 비율이 사용될 수 있다. 그에 의해, 상이한 타일 크기들이 실현될 수 있다. 예를 들어, 타일은 1024 BL X 2048 WL을 가질 수 있으며, 이는 4개의 타일들 사이에서 WL 및 BL을 중심 구동함으로써 2048 x 4096 셀들의 모듈로 구성될 수 있다.
도 12b는 교차점 메모리 어레이의 모듈(1250)을 도시한다. 모듈은 4개의 타일들(타일 A, 타일 B, 타일 C, 타일 D)을 갖는다. 각각의 타일은 메모리 셀들을 포함하고, 대체적으로 도 12a에 도시된 구성과 유사할 수 있다. 비트 라인들은 타일 A와 타일 C 사이에서 공유된다. 비트 라인들은 타일 B와 타일 D 사이에서 공유된다. 비트 라인들은 비트 라인 드라이버들(1212)에 의해 중심으로부터 구동된다. 워드 라인들은 타일 A와 타일 B 사이에서 공유된다. 워드 라인들은 타일 C와 타일 D 사이에서 공유된다. 워드 라인들은 워드 라인 드라이버들(1210)에 의해 중심으로부터 구동된다. 이러한 예에서, 타일당 "N"개의 비트 라인들 및 "N"개의 워드 라인들이 있다. 일례로서, N은 1024이다. 그러나, N은 더 크거나 더 작을 수 있다. 또한, 타일당 비트 라인들의 수가 타일당 워드 라인들의 수와 동일할 필요는 없다. 다시 도 12a를 참조하면, 도시되는 어레이는 모듈(1250)의 하나의 타일에 대응할 수 있고, 이때 워드 라인들은 다른 타일과 공유되고 비트 라인들은 다른 타일과 공유된다. 예를 들어, 도 12a의 어레이는 도 12b의 타일 D에 대응할 수 있다. 그러나, 도 12a의 구성은 모듈(1250)의 하나의 타일일 필요는 없다.
일부 실시예들에서, 강제 전류 접근법이 교차점 메모리 어레이 내의 메모리 셀들에 액세스하는 데 사용된다. 강제 전류 접근법은 워드 라인 저항 및/또는 비트 라인 저항으로 인한 IR 강하들을 자동으로 보정하는 것을 돕는다. 일부 실시예들에서, 임계 스위칭 선택기들은 메모리 셀들과 직렬로 사용된다. 스위칭 선택기는 워드 라인과 비트 라인 사이에서 메모리 요소와 직렬로 접속된다. 따라서, 스위칭 선택기를 가로지르는 임의의 전압은 메모리 요소를 가로지르는 전압을 감소시킬 것이다. 전형적으로, 스위칭 선택기들 사이의 오프셋 전압에서 약간의 변화가 있을 것이다. 강제 전류 접근법은 임계 스위칭 선택기들 사이의 오프셋 전압 변화를 자동으로 보정하는 것을 돕는다.
도 13은 메모리 셀 스위칭 전압들의 여러 플롯들을 도시한다. 메모리 셀 스위칭 전압은 메모리 요소의 상태를 스위칭하기 위해 스위칭 선택기와 메모리 요소의 조합을 가로질러 인가될 필요가 있는 전압이다. 각각의 플롯은 메모리 셀들의 동일한 세트에 대한 것이지만, 스위칭 선택기들에 관한 상이한 가정들에 대한 것이다. 3개의 플롯들(1302, 1304, 1306) 모두에 대해, 스위칭 선택기들은 동일한 평균 오프셋 전압을 갖는다. 그러나, 표준 편차는 각각의 플롯에 대해 상이하다. 플롯(1302)은, 스위칭 선택기들 사이에 오프셋 전압에서의 변화가 없는 이상적인 경우에 대한 것이다. 그러나, 메모리 셀들 사이의 차이들로 인해, 메모리 셀들에 대한 스위칭 전압들에서의 일부 변화가 여전히 존재할 것이다. 플롯(1304)의 경우, 오프셋 전압은 1의 표준 편차를 갖는다. 플롯(1304)의 경우, 오프셋 전압은 2의 표준 편차를 갖는다. 플롯들(1304, 1306)은 스위칭 선택기들 사이의 오프셋 전압에서의 더 큰 변화가 메모리 셀들 내의 스위칭 전압에서의 더 큰 변화를 초래한다는 것을 입증한다.
전압원이 메모리 셀들을 기록하는 데 사용되는 경우, 기록 전압은 메모리 셀을 기록하기 위해 높은 기록 전압이 필요한 경우들을 고려하기에 충분히 높을 필요가 있을 것이다. 기록 전압이 몇 개의 메모리 셀들에 대해 충분히 높지 않을 수 있지만, 오류 보정 회로부는 소정 수의 오류들까지 보정할 수 있음이 가능하다. 기록 오류율을 타깃 오류율로 유지하기 위해, 스위칭 선택기들 사이의 오프셋 전압에서 더 큰 변화가 있을 때 기록 전압이 더 클 필요가 있을 것이다.
그러나, 메모리 셀들을 기록하기 위한 강제 전류 접근법은 스위칭 선택기들에서의 오프셋 전압의 변화에 의해 영향을 받지 않을 것이다. 예를 들어, 고정 전류가 메모리 셀을 통해 강제되면, 메모리 요소를 가로지르는 전압은 메모리 요소의 전류 및 저항의 함수이다. 따라서, 강제 전류 접근법은 스위칭 선택기들 사이의 오프셋 전압의 변화로 인해 기록 오류들을 감소시키거나 제거할 수 있다. 그러나, 강제 전류 접근법은 고저항을 갖는 더 작은 메모리 요소들을 가로지르는 더 높은 전압을 인가하는 것을 통해 더 작은 직경의 MRAM 셀들에 응력을 잠재적으로 추가할 수 있다. 일부 실시예들에서, 선택된 워드 라인 전압은 강제 전류 접근법을 사용하는 동안 전압 한계로 클램핑되고, 이는 메모리 셀들에 대한 응력을 감소시킨다.
도 14는 MRAM 셀 직경에 대한 필요한 기록 전류의 산포도를 도시한다. MRAM 셀에서의 MTJ의 기록 전류 밀도는 셀 직경에 대해 대략 일정할 수 있다. 따라서, MRAM 셀 직경에 대한 기록 전압은 대략 일정할 수 있다. 그러나, 기록 전류는 MRAM 셀 직경으로 스케일링될 수 있다. 산포도(1410)는 MRAM 셀을 기록하는 데 필요한 전류의 양이 셀 직경의 함수일 수 있음을 보여준다. 대체적으로, 더 작은 직경의 MRAM 셀들은 더 큰 직경의 MRAM 셀들보다 더 작은 전류로 기록될 수 있다. 기록 전류가 충분히 크지 않으면, 메모리 셀은 AP 상태로부터 P 상태로 또는 P 상태로부터 AP 상태로 스위칭하지 않을 수 있다. 메모리 셀이 기록 전류의 인가에 응답하여 상태들을 스위칭하지 않는 경우, 이것은 기록 실패(write failure)로 지칭된다. 라인(1420)은 예시적인 기록 전류에 대한 크기를 나타낸다. 크기는 거의 모든 메모리 셀들에 대한 필요한 기록 전류보다 더 높도록 설정된다. 그러나, 몇 개의 메모리 셀들은 기록 전류(1420)보다 더 큰 필요한 기록 전류를 가질 수 있다. 기록 전류(1420)의 크기는 기록 실패의 가능성이 매우 낮도록 선택될 수 있다. 메모리 시스템 내의 오류 보정 엔진은 일부 오류들을 보정할 수 있고, 따라서 몇개의 기록 실패들이 허용가능하다. 즉, 일부 기록 실패들이 있더라도, 메모리 시스템은 여전히, 오류들의 총 수가 허용오차 내에 있는 경우, 메모리 셀에 저장된 코드워드를 디코딩할 수 있을 것이다. 따라서, 기록 전류 크기는 기록 실패를 허용가능 양 내에서 유지하기에 충분히 높도록 설정된다. 이러한 크기는 최대 직경을 갖는 메모리 셀들에 크게 의존할 것인데, 이는 그들 셀들이 최고 필요한 기록 전류를 갖기 때문이다. 그러나, 기록 전류는 또한 더 작은 직경의 메모리 셀들에 응력을 가할 수 있다.
MRAM 셀을 기록하기 위한 요건들은 또한 기록 전압의 관점에서 보여질 수 있다. 도 15a는 MRAM 셀 직경에 대한 필요한 기록 전압들을 도시한다. 플롯(1502) 내부의 영역은 메모리 셀들의 그룹에 대한 필요한 기록 전압 대 셀 직경의 분포를 나타낸다. 필요한 기록 전압은 셀 직경에 크게 의존하지 않는다는 것에 유의한다. 따라서, 플롯(1502) 내부의 영역은 상이한 직경들의 메모리 셀들에 대한 필요한 기록 전압들을 나타낸다. 플롯(1504)은 메모리 셀을 통해 강제되는 타깃 액세스 전류를 고려할 때 메모리 셀을 가로질러 인가될 실제 전압에 대한 것이다. 플롯(1504)은 실제 기록 전압 대 메모리 셀 직경의 분포이다. 메모리 액세스에 대한 강제 전류를 사용할 때, 인가된 기록 전압은 메모리 셀 직경에 의존한다는 것에 유의한다. 특히, 메모리 셀 직경이 감소함에 따라 인가된 기록 전압이 증가한다. 기록 전압은 다음과 같이 표현될 수 있다.
Vapplied = R * Iaccess 수학식 1
수학식 1에서, Iaccess는 MRAM 셀을 통해 강제되는 액세스 전류이고, Vapplied는 MRAM 셀을 가로질러 나타나는 전압이다. 셀 직경이 감소함에 따라 MRAM 셀 저항(R)이 증가한다. 따라서, 셀 직경이 감소함에 따라 Vapplied가 증가한다. 그러나, 더 작은 직경의 메모리 셀들은 성공적인 기록 동작을 위해 그러한 고전압을 필요로 하지 않는다. 따라서, 더 작은 직경의 메모리 셀들은 Vapplied에 의해 과도한 응력을 받을 수 있다. 3개의 양측 화살표들(1530a, 1530b, 1530c)은 인가된 전압이 메모리 셀들 중 일부에 대해 필요한 것보다 상당히 더 많을 수 있음을 나타내도록 도시된다. 각각의 양측 화살표는 하나의 메모리 셀에 대응한다. 따라서, 3개의 대표적인 메모리 셀들의 전압 과도 응력이 도 15a에 표시되어 있다.
일 실시예에서, 선택된 워드 라인 상의 전압은 선택된 메모리 셀을 통해 액세스 전류를 구동시키는 동안 최대 허용 전압으로 클램핑된다. 이것은 선택된 메모리 셀에 대한 응력을 회피하면서, 또한 판독 또는 기록을 위해 메모리 셀을 가로지르는 충분한 전압을 허용하는 것을 돕는다. 더욱이, 이것은 더 작은 직경의 MRAM 셀들에 대한 응력을 감소시키고, 이는 높은 기록 전압을 필요로 하지는 않는다. 도 15b는 메모리 셀들에 대한 응력을 감소시키기 위해 전압 클램핑이 어떻게 사용될 수 있는지를 도시한다. 도 15b는 다시 플롯(1502)을 도시한다. 선택된 워드 라인 상의 전압은 인가된 전압 한계(1520)로 클램핑된다. 일부 실시예들에서, 선택된 워드 라인을 통해 액세스 전류를 강제하면서 선택된 비트 라인에 선택 전압이 인가된다. 예를 들어, 비트 라인이 접지되는 경우, 선택된 워드 라인 상의 전압은 인가된 전압 한계(1520)로 클램핑된다. 비트 라인이 상이한 값으로 유지되면, 선택된 워드 라인 상의 전압은 비트 라인 전압을 고려하기 위해 적합한 값으로 클램핑될 수 있다.
플롯(1515)은 메모리 셀을 통해 강제되는 액세스 전류를 고려할 때 메모리 셀을 가로질러 인가될 실제 전압에 대한 것이다. 플롯(1515)은 실제 기록 전압 대 메모리 셀 직경의 분포이다. 플롯(1515)에 대한 인가된 전압들 중 어느 것도 인가된 전압 한계를 초과하지는 않는다. 이것은, 인가된 전압들 중 일부가 그러한 레벨을 초과하는 플롯(1504)(도 15a 참조)과는 대조적이다. 도 15b의 논의로 다시 돌아가면, 3개의 양측 화살표들(1540a, 1540b, 1540c)은 도 15a로부터의 동일한 3개의 예시적인 셀들에 대응한다. (1530a, 1530b, 1530c에 비해) 더 짧은 길이의 양측 화살표들(1540a, 1540b, 1540c)은, 이들 메모리 셀들에 대한 전압 응력이 상당히 감소되었으면서, (예컨대, 오류 보정 능력 내에서) 오류율을 낮게 유지하기에 충분한 기록 전압을 여전히 제공함을 나타낸다.
도 15b는 또한 전압 클램프 레벨(1530)을 도시한다. 이것은 전압 클램프에서의 전압을 지칭하며, 이는 반드시 워드 라인에 직접 접속되지는 않는다. 따라서, 인가된 전압 한계(1520)는 전압 클램프에서의 전압보다 약간 더 높을 수 있다.
일 실시예에서, 선택된 워드 라인 상의 전압은 선택된 워드 라인을 통해 액세스 전류를 구동시키는 동안 전압 한계로 클램핑된다. 이것은 선택된 메모리 셀에 대한 응력을 회피하는 것을 돕는다. 도 16은 교차점 어레이에서 강제 전류 접근법을 사용할 때 선택된 워드 라인 전압을 클램핑하는 프로세스(1600)의 일 실시예의 흐름도를 도시한다. 일 실시예에서, 메모리 셀들은 MRAM 셀들이다. 그러나, 메모리 셀들은 MRAM 셀들일 필요는 없다. 일 실시예에서, 메모리 셀들은 선택기(예컨대, 임계 스위칭 선택기)와 직렬로 메모리 요소(예컨대, MRAM 요소)를 갖는다. 도 12a가 예시의 목적을 위해 참조될 것이다. 단계들은 설명의 편의상 소정 순서로 기술된다. 단계들은 도 16에 도시된 순서로 개시될 필요가 없다. 단계들 중 일부 또는 모두가 동시에 발생할 수 있다. 일 실시예에서, 프로세스(1600)는 메모리 다이(292) 내의 제어 회로에 의해 수행된다. 일 실시예에서, 프로세스(1600)는 제어 다이(590) 내의 제어 회로에 의해 수행된다. 제어 회로는, 예를 들어 시스템 제어 로직(560), 로우 제어 회로부(520), 및/또는 컬럼 제어 회로부(510)를 포함할 수 있다. 일 실시예에서, 프로세스(1600)는 호스트 시스템(120) 내의 제어 회로(예컨대, 호스트 프로세서(122))에 의해 수행된다.
단계(1602)는 선택된 비트 라인에 선택 전압을 제공하는 것을 포함한다. 도 12a를 참조하면, 선택된 비트 라인(1208b)에 Vselect가 제공된다. 비선택 전압들이 비선택된 비트 라인들에 제공된다.
단계(1604)는 선택된 워드 라인에 액세스 전류를 제공하는 것을 포함한다. 도 12a를 참조하면, Iaccess가 선택된 워드 라인(1206g)으로 구동된다. 액세스 전류들은 비선택된 워드 라인들에 제공되지 않는다. 액세스 전류는 판독 전류 또는 기록 전류일 수 있다. 액세스 전류는 선택된 워드 라인의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 선택된 비트 라인의 일부분을 통해 유동할 수 있다. 특히, 액세스 전류는, 워드 라인이 (전류 드라이버에 의해) 선택된 메모리 셀로 구동되는 선택된 워드 라인의 일부분을 통해 유동할 수 있다. 액세스 전류는 선택된 비트 라인의 일부분을 통해 선택된 메모리 셀로부터, 비트 라인이 전압 드라이버에 의해 구동되는 곳으로 유동할 수 있다.
단계(1606)는 선택된 워드 라인 전압 상의 최대 전압을 전압 한계로 클램핑하는 것을 포함한다. 선택된 워드 라인을 따라 IR 강하가 있을 수 있다. 따라서, 단계(1606)에서, 언급되는 워드 라인 전압은 선택된 워드 라인 상의 최대 전압이다. 선택된 워드 라인 상의 전압은 액세스 전류가 선택된 워드 라인에 제공되는 동안 그리고 선택 전압이 선택된 비트 라인에 제공되는 동안 클램핑된다. 따라서, 단계(1606)는 선택된 제1 워드 라인의 일부분 및 선택된 비트 라인의 일부분을 통해 액세스 전류를 강제하면서 선택된 워드 라인과 선택된 비트 라인 사이의 최대 전압 차이를 전압 한계로 제한한다. 언급된 바와 같이, 선택된 워드 라인 및 선택된 비트 라인을 따라 IR 강하들이 있을 수 있다.
단계(1604)의 논의에서 언급된 바와 같이, 일 실시예에서, 액세스 전류는 판독 전류이다. 이러한 경우에, 메모리 셀의 상태(예컨대, P 상태, AP 상태)는 선택된 메모리 셀을 통해 판독 전류를 강제하는 것에 응답하여 결정될 수 있다. 단계(1604)의 논의에서 언급된 바와 같이, 일 실시예에서, 액세스 전류는 기록 전류이다. 이러한 경우에, 메모리 셀의 상태는 선택된 메모리 셀을 통해 기록 전류를 강제함으로써 (예컨대, AP 상태로부터 P 상태로, 또는 P 상태로부터 AP 상태로) 변경될 수 있다. 프로세스(1600)에 대한 다수의 수정들이 가능하다. 일 실시예에서, 워드 라인 및 비트 라인의 역할들이 반전된다. 예를 들어, 액세스 전류가 비트 라인에 제공될 수 있다.
일부 실시예들에서, 전압 한계는 교차점 어레이 내의 선택된 메모리 셀의 위치에 의존한다. 도 17은 최대 선택된 워드 라인 전압을 선택된 메모리 셀의 위치에 의존하는 전압으로 클램핑하는 프로세스(1700)의 일 실시예의 흐름도를 도시한다. 일부 실시예들에서, 선택된 메모리 셀은 MRAM 셀이다. 그러나, 선택된 메모리 셀은 MRAM 셀일 필요가 없다. 일 실시예에서, 선택된 메모리 셀은 선택기(예컨대, 임계 스위칭 선택기)와 직렬로 메모리 요소(예컨대, MRAM 소자)를 갖는다. 일 실시예에서, 프로세스(1700)는 메모리 다이(292) 내의 제어 회로에 의해 수행된다. 일 실시예에서, 프로세스(1700)는 제어 다이(590) 내의 제어 회로에 의해 수행된다. 제어 회로는, 예를 들어 시스템 제어 로직(560), 로우 제어 회로부(520), 및/또는 컬럼 제어 회로부(510)를 포함할 수 있다. 일 실시예에서, 프로세스(1700)는 호스트(120) 내의 제어 회로(예컨대, 호스트 프로세서(122))에 의해 수행된다.
단계(1702)는 교차점 어레이 내의 선택된 메모리 셀의 위치에 액세스하는 것을 포함한다. 일 실시예에서, 위치는, 메모리 셀이 접속되는 워드 라인 및 비트 라인을 정의하는 메모리 셀의 어드레스이다. 일 실시예에서, 위치는 메모리 셀이 존재하는 구역이다. 구역들의 추가 상세사항들이 도 19와 관련하여 도시되고 기술된다.
단계(1704)는 선택된 메모리 셀의 위치에 기초하여 전압 한계를 결정하는 것을 포함한다. 일 실시예에서, 전압 한계는 액세스 전류가 유동하는 선택된 워드 라인의 영역 및 액세스 전류가 유동하는 선택된 비트 라인의 영역의 저항들에 기초한다.
단계(1706)는 전압 한계에 기초하여 클램프 전압을 설정하는 것을 포함한다. 일 실시예에서, 단계(1706)는 제어 신호를 전압 클램프로 전송하는 것을 포함한다. 예를 들어, 시스템 제어 로직(560)은 전압 클램프의 제어 게이트에 전압이 제공되게 하는 제어 신호를 발행할 수 있다. 전압 클램프의 실시예들의 추가 상세사항들이 도 21 및 도 22와 관련하여 도시되고 기술된다.
선택된 메모리 셀의 위치는 그러한 메모리 셀에 대한 트랙 저항에 영향을 미친다. 일부 실시예들에서, 전압 한계의 크기는 선택된 메모리 셀에 대한 교차점 어레이에서의 트랙 저항에 의존한다. 도 18은 2개의 상이한 메모리 셀들에 대한 트랙 저항들을 도시하는, 교차점 어레이(502)의 일부분의 개략도이다. 2개의 셀들이 반드시 동시에 선택되지는 않는다는 것에 유의한다. 각각의 워드 라인은 그러한 세그먼트에 대한 저항을 나타내는 별개의 세그먼트들로 분할될 수 있다. 다수의 점선 박스들(1810a 내지 1810i)이 이들 워드 라인 저항 세그먼트들을 나타내도록 도시된다. 마찬가지로, 각각의 비트 라인은 그러한 세그먼트에 대한 저항을 나타내는 별개의 세그먼트들로 분할될 수 있다. 다수의 점선 박스들(1812a 내지 1812i)이 이들 비트 라인 저항 세그먼트들을 나타내도록 도시된다. 예시의 용이함을 위해 몇 개의 워드 라인들(1806a, 1806b, 1806c)만이 도시된다. 예시의 용이함을 위해 몇 개의 비트 라인들(1808a, 1808b, 1808c)만이 도시된다. 워드 라인들의 단부들에 대한 워드 라인 드라이버들(1820a, 1820b, 1820c)의 위치들이 도시되어 있다. 비트 라인들의 단부들에 대한 비트 라인 드라이버들(1818a, 1818b, 1818c)의 위치들이 도시되어 있다. 워드 라인 드라이버들 및 비트 라인 드라이버들은 라인들의 단부들에 위치될 필요는 없다. 일 실시예에서, 워드 라인 드라이버들 및/또는 비트 라인 드라이버들은 워드 라인 또는 비트 라인의 중간점에 위치된다.
메모리 셀(701b)은 WL(1806a) 및 비트 라인(1808a)에 접속된다. 메모리 셀(701b)은 트랙 저항(1802b)과 연관된다. 트랙 저항(1802b)은 저항(1810a), 메모리 셀(701b), 및 저항(1812a)을 포함한다. 메모리 셀(701c)은 WL(1806c) 및 비트 라인(1808c)에 접속된다. 메모리 셀(701b)은, 그것이 전류가 제공되는 워드 라인의 단부 근처에 있을 뿐만 아니라 전압이 인가되는 비트 라인의 단부에 가까이 있다는 점에서 근거리-근거리 메모리 셀(near-near memory cell)의 일례이다.
메모리 셀(701c)은 트랙 저항(1802c)과 연관된다. 트랙 저항(1802c)은 저항(1810g), 저항(1810h), 저항(1810i), 메모리 셀(701c), 저항(1812i), 저항(1812f) 및 저항(1812c)을 포함한다. 메모리 셀(701c)은, 그것이 전류가 제공되는 워드 라인의 단부 둘 모두로부터 멀리 있을 뿐만 아니라 전압이 인가되는 비트 라인의 단부로부터 멀리 있다는 점에서 원거리-원거리 메모리 셀(far-far memory cell)의 일례이다.
예를 들어, 워드 라인 저항 세그먼트들(1810a 내지 1810i) 각각이 R_WL이고 비트 라인 저항 세그먼트들(1812a 내지 1812i) 각각이 R_BL이면, 메모리 셀(701b)에 대한 트랙 저항은 R_WL + R_BL이다. 메모리 셀(701c)에 대한 트랙 저항은 3 * (R_WL + R_BL)이다. 교차점 어레이는 전형적으로 도 18의 예에서보다 더 많은 비트 라인들 및 워드 라인들을 가질 것이다. 따라서, 원거리-원거리 메모리 셀과 연관된 트랙 저항은 근거리-근거리 메모리 셀과 연관된 트랙 저항보다 훨씬 더 클 수 있다.
일부 실시예들에서, 선택된 워드 라인이 클램핑되는 전압 한계는 선택된 메모리 셀이 존재하는 구역에 의존한다. 도 19는 교차점 어레이가 2개의 구역들로 분할되는 일례를 도시한다. 이러한 예에서, 100개의 워드 라인들 및 100개의 비트 라인들이 있다. 하나의 워드 라인 및 하나의 비트 라인만이 도시되어 있다. 워드 라인들의 좌측 단부들은 액세스 전류들(도 19에 도시되지 않은 드라이버들)에 의해 구동된다. 비트 라인들의 상단 단부들은 선택 전압들(도 19에 도시되지 않은 드라이버들)에 의해 구동된다. 구역 1에서의 메모리 셀들에 대한 트랙 저항은 구역 2에서의 메모리 셀들에 대한 트랙 저항보다 더 높다. 일 실시예에서, 전압 한계는 구역 1에 대해서보다 구역 2에 대해 더 크다.
WL의 구동된 단부와 BL의 구동된 단부 둘 모두 근처에 있는 메모리 셀들은 근거리-근거리 셀들로 지칭되고 구역 1에 있다. WL의 구동된 단부와 BL의 구동된 단부로부터 멀리 있는 메모리 셀들은 원거리-원거리 셀들로 지칭되고 구역 2에 있다. WL의 구동된 단부로부터 멀리 있지만 BL의 구동된 단부 근처에 있는 메모리 셀(원거리-근거리 셀)은 구역 1과 구역 2 사이의 경계 근처에 있다. 마찬가지로, WL의 구동된 단부에 가까이 있지만 BL의 구동된 단부로부터 멀리 있는 메모리 셀(근거리-원거리 셀)은 구역 1과 구역 2 사이의 경계 근처에 있다.
도 19에 도시된 구역 개념은 더 많은 수의 구역들로 확장될 수 있다. 구역들은 메모리 셀들과 연관된 트랙 저항들에 특징지어질 수 있다. 예를 들어, 메모리 셀들은 트랙 저항에 기초하여 순위가 매겨질 수 있다. 이어서, 메모리 셀들의 "n"개의 구역들은, 각각의 구역이 유사한 트랙 저항들을 갖는 메모리 셀들을 포함하도록, 순위(ranking)들에 기초하여 형성될 수 있다.
도 20은 워드 라인에 전류를 강제하면서 워드 라인 상의 전압을 클램핑하기 위한 컴포넌트들의 블록도이다. 전류원 생성기(2010)는 전류 제어 신호를 생성하여 출력하고, 이러한 신호는 전류원(2020)에 제공된다. 일 실시예에서, 전류 제어 신호는 고정밀 전압이다. 전류원(2020)은 전류 제어 신호에 응답하여 고정 크기 전류를 출력한다. 전류원(2020)은 액세스 전류로 지칭될 수 있는 판독 전류 또는 기록 전류를 생성하는 데 사용될 수 있다. 액세스 전류는 디코드 회로부(2040)에 의해 선택된 워드 라인에 제공된다. 디코드 회로부(2040)는 WL 어드레스를 입력하고, 선택된 워드 라인에 액세스 전류를 제공한다. 상태 기계(562)는 WL 어드레스를 디코드 회로부(2040)에 제공할 수 있다. 일 실시예에서, 메모리 동작을 위한 적절한 전류원을 선택하기 위한 선택 로직으로, 판독 전류 및 기록 전류를 생성하기 위한 별개의 전류원들(2020)이 있다. 일 실시예에서, 포지티브 기록 전류를 생성하기 위한 제1 전류원 및 네거티브 기록 전류를 생성하기 위한 제2 전류원이 있다. 선택된 비트 라인에 선택 전압을 제공할 수 있는, 비트 라인 드라이버가 도 20에는 도시되어 있지 않다. 액세스 전류는 선택된 워드 라인의 일부분을 통해, 선택된 메모리 셀을 통해, 그리고 선택된 비트 라인의 일부분을 통해 유동할 수 있다.
전압 클램프(2030)는 글로벌 노드로 지칭될 "VX"로 라벨링된 노드에서 전압을 샘플링한다. 전압 클램프(2030)는, 필요한 경우, 글로벌 노드(VX) 상의 전압이 타깃 전압 한계를 초과하지 않도록 유지하기 위해, 액세스 전류의 일부분을 선택된 워드 라인으로 가는 것으로부터 전환한다. 따라서, 전압 클램프(2030)는, 필요한 경우, 선택된 워드 라인 상의 최대 전압이 전압 한계를 초과하지 않도록 유지하기 위해 액세스 전류의 일부분을 선택된 워드 라인으로 가는 것으로부터 전환한다. 전압 클램프(2030)는 제어 신호("타깃 전압 한계")를 수신하고, 이는 글로벌 노드(VX) 상의 최대 허용 전압의 크기가 선택가능할 수 있게 한다. 일부 실시예들에서, 타깃 한계 전압은 선택된 메모리 셀이 존재하는 구역에 기초한다. 제어 신호는 아날로그 전압일 수 있다. 일 실시예에서, 제어 신호는 상태 기계(562)에 의해 제공된다.
도 21은 전류원 및 전압 클램프의 일 실시예의 개략도이다. 도 21에서, 전류원(2020)은 전류(I_source)를 생성한다. 전류원은 전류 생성 트랜지스터(2102) 및 온/오프 트랜지스터(2104)를 포함한다. 전류 생성 트랜지스터(2102)는 전류원 생성기(2010)로부터 전압(Read_1G)을 수신한다. 전류 생성 트랜지스터(2102)는 전류(I_Source)에 대한 타깃 크기를 생성하기 위해 적합한 크기로 스케일링된다. 일 실시예에서, 전류원(2020)은 약 15 마이크로암페어의 판독 전류를 생성하는 데 사용된다. 일 실시예에서, 전류원(2020)은 약 30 마이크로암페어의 기록 전류를 생성하는 데 사용된다.
온/오프 트랜지스터(2104)는, I_Source가 전류원(2020)에 의해 출력되는지 여부를 제어하는 데 사용된다. 신호 "Current_On_Off"가 시스템 제어 로직(360)에 의해 제공될 수 있다. 온/오프 트랜지스터(2104)는, 전류원이 선택되었다고 가정하면, I_Source를 노드(VX)에 제공한다. 노드(VX)는 디코드 회로부(2040)에 접속되어, I_Source의 적어도 일부분이 선택된 워드 라인에 제공되게 한다.
전압 클램프(2030)는 전압 클램프 트랜지스터(2106)를 포함하고, 이는 글로벌 노드(VX)에서 전압을 샘플링한다. 전압 클램프 트랜지스터(2106)의 게이트는 제어 신호 "V_clamp"를 수신한다. 제어 신호는 글로벌 노드(VX) 상에서 허용되는 전압의 크기를 설정하는 데, 그리고 그에 따라 선택된 워드 라인 상에서 허용되는 전압의 크기를 설정하는 데 사용된다. 글로벌 노드(VX)가 디코드 회로부(2040)에 의해 선택된 워드 라인에 접속되기 때문에, 선택된 워드 라인 상의 전압은 반드시 글로벌 노드(VX)에서의 전압과 동일하지는 않다. 그러나, 디코드 회로부(2040)를 통해 전류를 통과시키는 것으로 인한 전압에서의 임의의 차이들은 글로벌 노드(VX) 상에서 허용되는 전압에 영향을 끼치는 요인이 될 수 있다. 전압 클램프 트랜지스터(2106)는, 필요한 경우, 글로벌 노드(VX)에서의 전압이 전압 한계를 초과하는 것을 방지하기 위해 I_Source의 일부분을 전환할 것이다. 전류는 접지로 그리고 선택된 메모리 요소로부터 멀리 전환될 수 있다.
도 22는 전압 클램프(2030)의 다른 실시예의 개략도이다. 이러한 실시예에서, 전압 클램프(2030)는 피드백 루프를 갖는다. 전압 클램프 트랜지스터(2106)가 다시 글로벌 노드(VX)에 접속되어 있는 것으로 도시된다. 이러한 실시예에서 2개의 피드백 트랜지스터들(2202, 2204)이 추가된다. 피드백 트랜지스터들은 글로벌 노드(VX)에서의 전압의 크기의 제어에 추가적인 안정성을 제공한다. 일 실시예에서, 피드백 트랜지스터들은 클램프 트랜지스터(2106)에 의해 전환되는 전류로 Vt에서의 변화를 감소시키기 위해 높은 이득 피드백을 제공한다.
도 23은 전류원 생성기(2010)의 일 실시예의 개략도이다. 전류원 생성기(2010)는 (트랜지스터(2320)와 트랜지스터(2330) 사이에) 전압(Read_1G)을 출력하고, 이는 전류원(2020)에 제공된다. 일부 실시예들에서, Read_1G는 판독 전류원, 포지티브 전류 기록 소스, 및 네거티브 전류 기록 소스와 같은 여러 유형들의 전류원들에 제공될 수 있다.
트랜지스터들(2330, 2322)의 게이트들에는 저항기들(2312, 2314)에 의해 각각 전압들이 제공된다. 그들 저항기 전압들은 좌측 회로부에 의해 생성되는데, 이는 전류원(2302), 트랜지스터(2304), 트랜지스터(2306), 트랜지스터(2308), 및 트랜지스터(2310)뿐만 아니라 커패시터들(2316, 2318)을 포함한다. 전류원(2302)은 약 5 마이크로암페어일 수 있다. 우측 회로부는 트랜지스터들(2320, 2330, 2322, 2324, 2326, 2328)을 포함한다. 일부 실시예들에서, 좌측 회로부는 전체 뱅크에 대해 사용되며, 이때 우측 회로부의 별개의 버전이 각각의 타일에 대해 사용된다. 전류원(2302), 예를 들어 5 ua는 타일들에 분배되는 트랜지스터(2304)의 드레인 상에서 접지를 대략 2 Vt 초과하는 전압을 생성할 수 있다. 트랜지스터(2310)의 게이트 내로의 V_PA는 회로를 활성화하기 위해 높을 수 있거나(예컨대, V_P), 또는 그것은 트랜지스터(2310)의 게이트가 접지로 취해지는 경우 회로를 개방하므로 회로가 사용되지 않을 때 전류가 제거되게 할 수 있다. 트랜지스터(2304)의 게이트는 타일들에 분배될 수 있고, 소스 또는 드레인들을 구동하지 않아서 타일들에 대한 강하들을 제거하고 타일들에서의 결과적인 전류를 각각에 대해 상대적으로 동일하게 렌더링할 수 있다. 이어서, 대략 1.5 V 및 0 V로 2개의 분배된 전압들이 각각의 타일에서 우측 상의 생성기들에 접속된다. 즉, 트랜지스터(2330)의 게이트는 대략 1.5 V이고 트랜지스터(2322)의 게이트는 대략 0 V일 것이다. 이어서, 그들 미러 회로들은 Step1T, Read1T, 또는 V_P에서 높은 Read1T_NX 중 어느 하나에 의해 턴 온될 수 있다. 결과는, 전류원(2302)의 전류가 트랜지스터(2320) 드레인으로 구동되고, 트랜지스터(2320)의 게이트가 V_P - Vt에 있을 것이거나, 또는 V_P가 3.3 V인 경우 대략 2.5 V에 있을 것이라는 것이다.
도 24는 교차점 어레이에서 메모리 셀에 액세스하기 위해 강제 전류 접근법을 사용할 때 선택된 워드 라인 상의 전압을 클램핑하는 프로세스(2400)의 일 실시예의 흐름도이다. 프로세스(2400)는 프로세스(1600)의 일 실시예의 추가 상세사항들을 제공한다. 프로세스(2400)를 기술할 때 도 21 내지 도 23의 회로부를 참조할 것이다. 그러나, 프로세스(2400)는 그러한 회로부로 제한되지 않는다.
단계(2402)는 고정된 크기를 갖는 액세스 전류를 생성하는 것을 포함한다. 일 실시예에서, 도 23에서의 전류원 생성기(2010)와 도 21에서의 전류원(2020)의 조합은 고정 크기 액세스 전류를 생성한다. 도 21을 참조하면, 고정 크기 액세스 전류는 I_Source로 지칭된다.
단계(2404)는 고정 크기 액세스 전류의 적어도 일부분을 선택된 워드 라인에 제공하는 것을 포함한다. 도 21을 참조하면, I_Access는 디코드 회로부(2040)에 의해 선택된 워드 라인에 제공된다. I_Access는 I_Sourc와 동일한 크기를 가질 수 있거나, 도 21의 VX 상의 결과적인 전압이 Vclamp가 전류를 전환하는 곳에서보다 더 높은지 여부에 따라 I_Source보다 작을 수 있다.
단계(2406)는 선택된 워드 라인의 전압을 샘플링하는 것을 포함한다. 도 21 또는 도 22를 참조하면, 전압 클램프(2030)는 글로벌 노드(VX)에서 전압을 샘플링하고, 이는 선택된 워드 라인 상의 전압을 샘플링하는 역할을 한다.
단계(2408)는 선택된 워드 라인으로 가는 것으로부터 전류를 전환할지 여부에 대한 결정이다. 이러한 결정은 글로벌 노드(VX) 상의 전압을 샘플링하는 전압 클램프 트랜지스터(2106)에 의해 이루어질 수 있다. 전류의 일부가 전환되면, 단계(2410)가 수행된다. 단계(2410)는 워드 라인 전압이 전압 한계를 초과하지 않도록 유지하기 위해 액세스 전류의 일부분을 선택된 워드 라인으로부터 전환하는 것을 포함한다. 도 21 또는 도 22를 참조하면, 전압 클램프 트랜지스터(2106)는 I_Source의 일부분을 선택된 워드 라인으로 가는 것으로부터 전환한다.
전류가 전환되지 않으면, 단계(2412)가 수행된다. 단계(2412)는 선택된 워드 라인에 전체 고정된 액세스 전류를 제공하는 것을 포함한다. 도 21 또는 도 22를 참조하면, 전압 클램프 트랜지스터(2106)는 선택된 워드 라인으로 가는 것으로부터 어떠한 I_Source도 전환하지 않는다.
전술한 내용을 고려하여, 제1 태양에 따르면, 장치는 교차점 메모리 어레이에 접속하도록 구성된 제어 회로를 포함한다는 것을 알 수 있다. 교차점 메모리 어레이는 복수의 제1 전도 라인들, 복수의 제2 전도 라인들, 및 제1 전도 라인들 중 하나와 제2 전도 라인 중 하나 사이에 각각 접속된 복수의 비휘발성 메모리 셀들을 포함한다. 각각의 메모리 셀은 메모리 요소 및 선택 요소를 포함한다. 제어 회로는 선택된 제1 전도 라인의 제1 부분, 선택된 메모리 셀, 및 선택된 제2 전도 라인의 제2 부분을 통해 액세스 전류를 강제하도록 구성된다. 선택된 메모리 셀은 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이에 접속된다. 제어 회로는, 선택된 제1 전도 라인의 제1 부분, 선택된 메모리 셀, 및 선택된 제2 전도 라인의 제2 부분을 통해 액세스 전류를 강제하면서 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이의 최대 전압 차이를 전압 한계로 제한하도록 구성된다.
제2 태양에서, 제1 태양을 개선하기 위해, 제어 회로는 교차점 메모리 어레이 내의 선택된 메모리 셀의 위치에 기초하여 전압 한계를 선택하도록 추가로 구성된다.
제3 태양에서, 제1 태양 또는 제2 태양을 개선하기 위해, 제어 회로는 액세스 전류가 유동하는 선택된 제1 전도 라인의 제1 부분 및 액세스 전류가 유동하는 선택된 제2 전도 라인의 제2 부분의 저항에 기초하여 전압 한계를 선택하도록 추가로 구성된다.
제4 태양에서, 제1 태양 내지 제3 태양 중 어느 하나를 개선하기 위해, 선택된 메모리 셀은 교차점 메모리 어레이 내의 복수의 구역들 중 하나에 존재한다. 각각의 구역은, 구역 내의 메모리 셀에 액세스할 때 액세스 전류가 강제되는 제1 전도 라인들 중 하나의 전도 라인의 제1 영역 및 제2 전도 라인들 중 하나의 전도 라인의 제2 영역을 포함하는 경로를 따른 전류 저항(IR) 강하를 특징으로 한다. 제어 회로는, 선택된 메모리 셀이 어느 구역에 존재하는지에 기초하여 전압 한계를 선택하도록 추가로 구성된다.
제5 태양에서, 제1 태양 내지 제4 태양 중 어느 하나를 개선하기 위해, 제어 회로는, 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이의 최대 전압 차이가 전압 한계 미만일 때, 액세스 전류를 고정된 전류로 유지하도록 추가로 구성된다. 제어 회로는, 선택된 제1 전도 라인의 제1 부분, 선택된 메모리 셀, 및 선택된 제2 전도 라인의 제2 부분을 통해 강제되는 액세스 전류를 감소시켜 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이의 최대 전압 차이가 전압 한계를 초과하지 않게 유지하도록 추가로 구성된다.
제6 태양에서, 제1 태양 내지 제5 태양 중 어느 하나를 개선하기 위해, 제어 회로는 고정 크기 전류를 제공하도록 구성된 출력을 갖는 전류원을 포함한다. 제어 회로는 전류원의 출력에 커플링된 전압 클램프를 포함한다. 전압 클램프는 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이의 최대 전압 차이를 전압 한계로 제한하기 위해 고정 크기 전류의 일부분을 선택된 제1 전도 라인으로부터 멀리 전환시키도록 구성된다.
제7 태양에서, 제1 태양 내지 제6 태양 중 어느 하나를 개선하기 위해, 장치는 교차점 메모리 어레이를 추가로 포함한다. 선택 요소는, 임계 스위칭 선택기의 임계 전압을 초과하는 전압 레벨의 인가에 응답하여 전도성이 되도록 구성된 임계 스위칭 선택기를 포함하고, 임계 스위칭 선택기는 각자의 메모리 셀의 메모리 요소와 직렬로 접속된다. 제어 회로는 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이의 전압을 확립하여 선택된 메모리 셀 내의 임계 스위칭 선택기를 턴 온시키도록 추가로 구성된다.
제8 태양에서, 제1 태양 내지 제7 태양 중 어느 하나를 개선하기 위해, 장치는 교차점 메모리 어레이를 포함하는 제1 반도체 다이를 추가로 포함한다. 장치는 제1 반도체 다이에 부착된 제2 반도체 다이를 추가로 포함한다. 제2 반도체 다이는 제어 회로를 포함한다.
제9 태양에서, 제1 태양 내지 제8 태양 중 어느 하나를 개선하기 위해, 액세스 전류는 판독 액세스 전류 및 기록 액세스 전류 중 하나이다. 제어 회로는 선택된 메모리 셀을 통해 판독 액세스 전류를 강제하는 것에 응답하여 선택된 메모리 셀의 상태를 결정하도록 구성된다. 제어 회로는 선택된 메모리 셀을 통해 기록 액세스 전류를 강제함으로써 선택된 메모리 셀의 상태를 변경하도록 구성된다.
제10 태양에서, 제1 태양 내지 제9 태양 중 어느 하나를 개선하기 위해, 각각의 메모리 셀은 선택 요소와 직렬로 자기저항 랜덤 액세스 메모리(MRAM) 요소를 포함한다.
추가 태양은 교차점 메모리 어레이를 동작시키는 방법을 포함한다. 본 방법은, 전류원에 의해, 고정 크기 액세스 전류를 생성하는 단계를 포함한다. 본 방법은, 제어 회로에 의해, 교차점 메모리 어레이 내의 선택된 메모리 셀을 통해 고정 크기 액세스 전류의 적어도 일부분을 강제하는 단계를 포함한다. 교차점 메모리 어레이는 복수의 워드 라인들, 복수의 비트 라인들, 및 워드 라인들 중 하나와 비트 라인들 중 하나 사이에 각각 접속된 복수의 자기저항 랜덤 액세스 메모리(MRAM) 셀들을 포함한다. 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인 사이에 존재한다. 본 방법은, 선택된 메모리 셀을 가로지르는 전압을 전압 한계로 제한하기 위해, 전압 클램프에 의해, 고정 크기 액세스 전류의 일부분을 선택된 메모리 셀을 통해 유동하는 것으로부터 전환하는 단계를 포함한다.
추가 태양은 복수의 제1 전도 라인들, 복수의 제2 전도 라인들, 및 복수의 자기저항 랜덤 액세스 메모리(MRAM) 셀들을 포함하는 교차점 메모리 어레이를 포함하는 비휘발성 메모리 시스템을 포함한다. 각각의 MRAM 셀은 복수의 제1 전도 라인들 중 하나의 제1 전도 라인과 복수의 제2 전도 라인들 중 대응하는 제2 전도 라인 사이의 교차점에 존재한다. 비휘발성 메모리 시스템은 교차점 메모리 어레이에 커플링된 제어 회로를 포함한다. 제어 회로는 교차점 메모리 어레이의 선택된 제1 전도 라인에 선택 전압을 인가한다. 제어 회로는, 선택된 제1 전도 라인에 선택 전압이 인가되는 동안, 고정 크기 액세스 전류의 적어도 일부분을 교차점 메모리 어레이의 선택된 제2 전도 라인에 제공한다. 선택된 메모리 셀은 선택된 제1 전도 라인과 선택된 제2 전도 라인 사이에 존재한다. 제어 회로는, 선택 전압이 선택된 제1 전도 라인에 제공되는 동안, 선택된 제2 전도 라인 상의 최대 전압을 전압 한계로 제한하기 위해 고정 크기 액세스 전류의 일부분을 선택된 제2 전도 라인으로부터 전환한다.
본 문헌의 목적들을 위해, 명세서 내에서 "일 실시예", "하나의 실시예", "일부 실시예들", 또는 "다른 실시예"에 대한 언급은 상이한 실시예들 또는 동일한 실시예를 기술하는 데 사용될 수 있다.
본 문헌의 목적들을 위해, 접속은 직접 접속 또는 (예컨대, 하나 이상의 다른 부품들을 통한) 간접 접속일 수 있다. 일부 경우들에서, 소정 요소가 다른 요소에 접속되거나 커플링되는 것으로 언급되는 경우, 그 요소는 다른 요소에 직접적으로 접속되거나 개재 요소들을 통해 다른 요소에 간접적으로 접속될 수 있다. 소정 요소가 다른 요소에 직접적으로 접속되는 것으로 언급되는 경우, 그 요소와 다른 요소 사이에 개재 요소들이 없다. 2개의 디바이스들은, 그들이 직접적으로 또는 간접적으로 접속되어 그들이 그들 사이에서 전자 신호들을 통신할 수 있게 되는 경우에 "통신 중"이다.
본 문헌의 목적들을 위해, 용어 "~에 기초하여"는 "~에 적어도 부분적으로 기초하여"로 이해될 수 있다.
본 문헌의 목적들을 위해, 추가 콘텍스트 없이, "제1" 객체, "제2" 객체, 및 "제3" 객체와 같은 숫자와 관련된 용어들의 사용은 객체들의 순서화를 암시하는 것이 아니라, 대신에 상이한 객체들을 식별하기 위한 식별 목적들을 위해 사용될 수 있다.
전술한 상세한 설명은 예시 및 설명의 목적으로 제시되었다. 그것은 망라하거나 개시된 정확한 형태로 제한하도록 의도되지 않는다. 상기의 교시 내용의 관점에서 많은 수정 및 변형이 가능하다. 기술된 실시예들은 제안된 기술의 원리 및 그의 실제 응용을 가장 잘 설명하기 위해 선택되었고, 이에 의해, 당업자가 다양한 실시예들에서 그리고 심사숙고된 특정 용도에 적절하게 된 바와 같은 다양한 수정예들로 그것을 가장 잘 활용할 수 있게 하였다. 그 범주는 명세서에 첨부된 청구범위에 의해 정의되는 것으로 의도된다.
Claims (20)
- 장치로서,
교차점 메모리 어레이에 접속하도록 구성된 제어 회로를 포함하고, 상기 교차점 메모리 어레이는 복수의 제1 전도 라인들, 복수의 제2 전도 라인들, 및 상기 제1 전도 라인들 중 하나와 상기 제2 전도 라인들 중 하나 사이에 각각 접속된 복수의 비휘발성 메모리 셀들을 포함하고, 각각의 메모리 셀은 메모리 요소 및 선택 요소를 포함하고,
상기 제어 회로는,
선택된 제1 전도 라인의 제1 부분, 선택된 메모리 셀, 및 선택된 제2 전도 라인의 제2 부분을 통해 액세스 전류를 강제하도록 - 상기 선택된 메모리 셀은 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이에 접속됨 -; 그리고,
상기 선택된 제1 전도 라인의 제1 부분, 상기 선택된 메모리 셀, 및 상기 선택된 제2 전도 라인의 제2 부분을 통해 상기 액세스 전류를 강제하면서 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이의 최대 전압 차이를 전압 한계로 제한하도록 구성되고,
상기 제어 회로는,
상기 액세스 전류가 유동하는 상기 선택된 제1 전도 라인의 제1 부분 및 상기 액세스 전류가 유동하는 상기 선택된 제2 전도 라인의 제2 부분의 저항에 기초하여 상기 전압 한계를 선택하도록 추가로 구성되는, 장치. - 삭제
- 삭제
- 삭제
- 제1항에 있어서, 상기 제어 회로는,
상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이의 상기 최대 전압 차이가 상기 전압 한계 미만일 때 상기 액세스 전류를 고정된 전류로 유지하도록; 그리고,
상기 선택된 제1 전도 라인의 제1 부분, 상기 선택된 메모리 셀, 및 상기 선택된 제2 전도 라인의 제2 부분을 통해 강제되는 상기 액세스 전류를 감소시켜 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이의 상기 최대 전압 차이가 상기 전압 한계를 초과하지 않게 유지하도록 추가로 구성되는, 장치. - 제1항에 있어서, 상기 제어 회로는,
고정 크기 전류를 제공하도록 구성된 출력을 갖는 전류원; 및
상기 전류원의 출력에 커플링된 전압 클램프 - 상기 전압 클램프는 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이의 상기 최대 전압 차이를 상기 전압 한계로 제한하기 위해 상기 고정 크기 전류의 일부분을 상기 선택된 제1 전도 라인으로부터 전환(divert)시키도록 구성됨 - 를 포함하는, 장치. - 제1항에 있어서, 상기 교차점 메모리 어레이를 추가로 포함하고, 상기 선택 요소는,
임계 스위칭 선택기의 임계 전압을 초과하는 전압 레벨의 인가에 응답하여 전도성이 되도록 구성된 상기 임계 스위칭 선택기를 포함하고, 상기 임계 스위칭 선택기는 각자의 메모리 셀의 상기 메모리 요소와 직렬로 접속되고;
상기 제어 회로는 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이의 전압을 확립하여 상기 선택된 메모리 셀 내의 상기 임계 스위칭 선택기를 턴 온시키도록 추가로 구성되는, 장치. - 제1항에 있어서,
상기 교차점 메모리 어레이를 포함하는 제1 반도체 다이; 및
상기 제1 반도체 다이에 부착된 제2 반도체 다이를 추가로 포함하고, 상기 제2 반도체 다이는 상기 제어 회로를 포함하는, 장치. - 제1항에 있어서, 상기 액세스 전류는 판독 액세스 전류 및 기록 액세스 전류 중 하나를 포함하고, 상기 제어 회로는 상기 선택된 메모리 셀을 통해 상기 판독 액세스 전류를 강제하는 것에 응답하여 상기 선택된 메모리 셀의 상태를 결정하도록 구성되고, 상기 제어 회로는 상기 선택된 메모리 셀을 통해 상기 기록 액세스 전류를 강제함으로써 상기 선택된 메모리 셀의 상태를 변경하도록 구성되는, 장치.
- 제1항에 있어서, 각각의 메모리 셀은 상기 선택 요소와 직렬로 자기저항 랜덤 액세스 메모리(magnetoresistive random access memory, MRAM) 요소를 포함하는, 장치.
- 교차점 메모리 어레이를 동작시키는 방법으로서,
전류원에 의해, 고정 크기 액세스 전류를 생성하는 단계;
제어 회로에 의해, 상기 고정 크기 액세스 전류의 적어도 일부분을 상기 교차점 메모리 어레이 내의 선택된 메모리 셀을 통해 강제하는 단계 - 상기 교차점 메모리 어레이는 복수의 워드 라인들, 복수의 비트 라인들, 및 상기 워드 라인들 중 하나의 워드 라인과 상기 비트 라인들 중 하나의 비트 라인 사이에 각각 접속된 복수의 자기저항 랜덤 액세스 메모리(MRAM) 셀들을 포함하고, 상기 선택된 메모리 셀은 선택된 워드 라인과 선택된 비트 라인 사이에 존재함 -;
상기 선택된 메모리 셀을 가로지르는 전압을 전압 한계로 제한하기 위해, 전압 클램프에 의해, 상기 고정 크기 액세스 전류의 일부분을 상기 선택된 메모리 셀을 통해 유동하는 것으로부터 전환(divert)하는 단계;
상기 제어 회로에 의해, 상기 교차점 메모리 어레이 내의 상기 선택된 메모리 셀의 위치에 기초하여 상기 전압 한계를 결정하는 단계; 및
상기 선택된 메모리 셀을 가로지르는 전압을 상기 전압 한계로 제한하기 위해, 상기 제어 회로에 의해, 상기 전압 클램프에 제어 신호를 발행하는 단계
를 포함하고,
상기 교차점 메모리 어레이 내의 상기 선택된 메모리 셀의 위치에 기초하여 상기 전압 한계를 결정하는 단계는,
상기 제어 회로에 의해, 상기 액세스 전류가 유동하는 상기 선택된 워드 라인의 일부분의 제1 트랙 저항 및 상기 액세스 전류가 유동하는 상기 선택된 비트 라인의 일부분의 제2 트랙 저항에 기초하여 상기 전압 한계를 선택하는 단계를 포함하고, 상기 전압 한계는 조합된 상기 제1 및 제2 트랙 저항들에 대해 포지티브 의존성을 갖는, 방법. - 삭제
- 삭제
- 제11항에 있어서, 상기 선택된 메모리 셀을 통해 상기 고정 크기 액세스 전류의 적어도 일부분을 강제하는 단계는,
상기 선택된 메모리 셀을 가로지르는 전압이 상기 전압 한계 미만일 때, 상기 선택된 메모리 셀을 통해 상기 고정 크기 액세스 전류 모두를 강제하는 단계를 포함하는, 방법. - 비휘발성 메모리 시스템으로서,
복수의 제1 전도 라인들, 복수의 제2 전도 라인들, 및 복수의 자기저항 랜덤 액세스 메모리(MRAM) 셀들을 포함하는 교차점 메모리 어레이 - 각각의 MRAM 셀은 상기 복수의 제1 전도 라인들 중 하나의 제1 전도 라인의 교차점과 상기 복수의 제2 전도 라인들 중 대응하는 제2 전도 라인 사이에 존재함 -; 및
상기 교차점 메모리 어레이에 커플링된 제어 회로를 포함하고, 상기 제어 회로는,
상기 교차점 메모리 어레이의 선택된 제1 전도 라인에 선택 전압을 인가하고;
상기 선택 전압이 상기 선택된 제1 전도 라인에 인가되는 동안, 상기 교차점 메모리 어레이의 선택된 제2 전도 라인에 고정 크기 액세스 전류의 적어도 일부분을 제공하고 - 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이에는 선택된 메모리 셀이 존재함 -;
상기 선택 전압이 상기 선택된 제1 전도 라인에 제공되는 동안, 상기 선택된 제2 전도 라인 상의 최대 전압을 전압 한계로 제한하기 위해 상기 고정 크기 액세스 전류의 일부분을 상기 선택된 제2 전도 라인으로부터 전환(divert)하며,
상기 제어 회로는,
상기 선택된 제2 전도 라인 상의 상기 최대 전압을, 상기 액세스 전류가 유동하는 상기 선택된 제1 전도 라인의 제1 부분을 따른 제1 전류 저항(IR) 강하 및 상기 액세스 전류가 유동하는 상기 선택된 제2 전도 라인의 제2 부분을 따른 제2 IR 강하에 의존하는 전압 한계로 제한하기 위해 상기 고정 크기 액세스 전류의 상기 일부분을 상기 선택된 제2 전도 라인으로부터 전환하는, 비휘발성 메모리 시스템. - 삭제
- 삭제
- 제15항에 있어서, 상기 제어 회로는,
상기 고정 크기 액세스 전류를 제공하도록 구성된 출력을 갖는 전류원; 및
상기 전류원의 출력에 커플링된 전압 클램프 - 상기 전압 클램프는, 상기 선택된 제2 전도 라인 상의 전압을 상기 전압 한계로 제한하기 위해 상기 고정 크기 액세스 전류의 일부분을 상기 선택된 제2 전도 라인으로부터 전환하도록 구성됨 - 를 포함하는, 비휘발성 메모리 시스템. - 제18항에 있어서,
상기 전압 클램프와 상기 교차점 메모리 어레이의 상기 복수의 제2 전도 라인 사이에 커플링된 디코드 회로를 추가로 포함하고, 상기 디코드 회로는 상기 제어 회로로부터의 제어 신호에 응답하여 상기 전류원과 상기 전압 클램프를 상기 선택된 제2 전도 라인에 접속하도록 구성되는, 비휘발성 메모리 시스템. - 제15항에 있어서,
각각의 메모리 셀은, 임계 스위칭 선택기의 임계 전압을 초과하는 전압 레벨의 인가에 응답하여 전도성이 되도록 구성된 상기 임계 스위칭 선택기를 추가로 포함하고, 상기 임계 스위칭 선택기는 각자의 메모리 셀의 MRAM 요소와 직렬로 접속되고;
상기 제어 회로는 상기 선택된 제1 전도 라인과 상기 선택된 제2 전도 라인 사이에 전압을 생성하여 상기 선택된 메모리 셀 내의 상기 임계 스위칭 선택기를 턴 온시키는, 비휘발성 메모리 시스템.
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