TWI804320B - 記憶體裝置以及感測放大器修整方法 - Google Patents

記憶體裝置以及感測放大器修整方法 Download PDF

Info

Publication number
TWI804320B
TWI804320B TW111118745A TW111118745A TWI804320B TW I804320 B TWI804320 B TW I804320B TW 111118745 A TW111118745 A TW 111118745A TW 111118745 A TW111118745 A TW 111118745A TW I804320 B TWI804320 B TW I804320B
Authority
TW
Taiwan
Prior art keywords
sense amplifier
bit
information
trimming
memory array
Prior art date
Application number
TW111118745A
Other languages
English (en)
Other versions
TW202242864A (zh
Inventor
史毅駿
李嘉富
池育德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202242864A publication Critical patent/TW202242864A/zh
Application granted granted Critical
Publication of TWI804320B publication Critical patent/TWI804320B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/026—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/10—Test algorithms, e.g. memory scan [MScan] algorithms; Test patterns, e.g. checkerboard patterns 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
    • G11C29/835—Masking faults in memories by using spares or by reconfiguring using programmable devices with roll call arrangements for redundant substitutions
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/4402—Internal storage of test result, quality data, chip identification, repair information
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Hall/Mr Elements (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Probability & Statistics with Applications (AREA)
  • Quality & Reliability (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Amplifiers (AREA)

Abstract

本揭露提供一種記憶體裝置以及感測放大器修整方法。記憶體裝置，諸如MRAM記憶體，包含具有多個位元胞的記憶體陣列。記憶體陣列經配置以儲存修整資訊且儲存使用者資料。感測放大器經配置以自記憶體陣列讀取修整資訊，且修整暫存器經配置以自感測放大器接收修整資訊。感測放大器經配置以自修整暫存器接收修整資訊，從而以經修整模式操作以自記憶體陣列讀取使用者資料。

Description

記憶體裝置以及感測放大器修整方法
本揭露是有關於一種記憶體裝置以及感測放大器修整方法。
對積體電路（integrated circuit；IC）中的電子組件（例如電晶體、二極體、電阻器、電容器等）的積體密度的改良來源於縮小了半導體製程節點，其引起半導體製程節點中研發的電子電路的操作電壓及電流消耗降低。相應地，預期記憶體積體電路的存取速度將變得更快。舉例而言，一些記憶體具有極小讀取窗口，其需要用於成功讀取操作的低偏移感測放大器。
即使在切斷供電之後非揮發性記憶體裝置亦能夠保留資料。非揮發性記憶體裝置的實例包含快閃記憶體、鐵電隨機存取記憶體（ferroelectric random access memory；FRAM）、相變隨機存取記憶體（phase-change random access memory；PRAM）以及磁性隨機存取記憶體（magnetic random access memory；MRAM）以及其他。MRAM在穿隧接面處使用磁化方向變化來儲存資料。MRAM胞的兩種狀態可自其相對較高或較低的電阻（RH以及RL）進行感測，所述狀態表示儲存於記憶體中的位元的不同二元邏輯值。舉例而言，RL（或高胞電流）可指定為邏輯「0」（「資料0」）；RH（或低胞電流）可指定為邏輯「1」（「資料1」）。儲存在MRAM位元胞中的資料位元（邏輯「0」或「1」值）可藉由感測放大器判定，所述感測放大器將流經位元胞的電流與參考電流進行比較。由於製程變化，故陣列中的個別MRAM胞可具有不同RH值（當以RH程式化時）及不同RL值（當以RL程式化時）。此類製程變化亦可導致感測放大器電路中的失配或偏移。
本揭露的記憶體裝置包括記憶體陣列、感測放大器以及修整暫存器。記憶體陣列包含多個位元胞。記憶體陣列經配置以儲存修整資訊且儲存使用者資料。感測放大器經配置以自記憶體陣列讀取修整資訊。修整暫存器經配置以自感測放大器接收修整資訊。感測放大器經配置以自修整暫存器接收修整資訊，從而在經修整模式中操作以自記憶體陣列讀取使用者資料。
本揭露的感測放大器修整方法包括：提供記憶體陣列；判定用於感測放大器的修整資訊；將修整資訊的第一位元寫入記憶體陣列的第一位元胞中；以及將修整資訊的第一位元的補碼寫入記憶體陣列的第二位元胞中。
本揭露的感測放大器修整方法包括：藉由感測放大器自記憶體陣列讀取修整資訊；將修整資訊儲存至修整暫存器；將修整資訊施加到感測放大器；且隨後藉由感測放大器自記憶體陣列讀取使用者資料。
以下揭露內容提供用於實施所提供主題的不同特徵的許多不同實施例或實例。下文描述組件及配置的具體實例以簡化本揭露。當然，此等組件及配置僅為實例且並不意欲為限制性的。舉例而言，在以下描述中，第一特徵在第二特徵上方或上之形成可包含第一特徵及第二特徵直接接觸地形成的實施例，且亦可包含額外特徵可在第一特徵與第二特徵之間形成以使得第一特徵與第二特徵可不直接接觸的實施例。另外，本揭露可在各種實例中重複參考標號及/或字母。此重複是出於簡單及清楚的目的，且本身並不指示所論述的各種實施例及/或組態之間的關係。
另外，為了易於描述，本文中可使用諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及其類似者的空間相對術語，以描述如諸圖中所說明的一個元件或特徵相對於另一元件或特徵的關係。除圖式中所描繪的定向之外，空間相對術語亦意欲涵蓋裝置在使用或操作中的不同定向。設備可以其他方式定向（旋轉90度或處於其他定向）且本文中所使用的空間相對描述詞可同樣相應地進行解譯。
圖1說明根據所揭露實施例的實例記憶體裝置10。裝置10包含記憶體陣列12，所述記憶體陣列12包含位元胞陣列。在一些實例中，陣列可包含磁性隨機存取記憶體（MRAM）位元胞，但諸如電阻性隨機存取記憶體（RRAM、ReRAM）位元或其類似者的其他記憶體類型亦在本揭露的範疇內。MRAM將資料儲存在具有藉由較薄絕緣膜間隔開的兩個磁性材料疊加層的位元胞處。層狀結構形成MRAM胞的磁性穿隧接面（magnetic tunnel junction）（「MTJ」或「MTJ元件」）。兩個層包含在固定磁場對準方向上永久性磁化的磁性層（此層被稱作「釘紮層（pinned layer）」）以及可變磁化的磁性層（此層被稱作「自由層」）。自由層可在相對於永久磁化層的兩個定向中的一個定向上磁化。兩個定向的特徵在於通過MTJ的疊加層的串列電阻明顯不同。可變層的磁場定向可與永久磁體層的磁場定向相同地對準（平行）或與永久磁體層的磁場定向相反地對準（反向平行）。平行對準狀態具有相對較低電阻（RL），而反向平行對準狀態具有較高電阻（RH）。
位元胞經配置以將資料Q的位元邏輯「0」或「1」值儲存在其中。在一例示性讀取操作中，將讀取電壓施加至記憶體裝置10，由此讀取電流在記憶體陣列12與感測放大器100之間流動。另外，參考電流Iref在具有參考MRAM胞的參考電路14與感測放大器100之間流動。感測放大器100將讀取電流Iread與參考電流Iref進行比較以感測儲存在記憶體陣列12的位元胞中的資料Q的位元邏輯「0」或「1」值。當判定出讀取電流Iread小於參考電流Iref時，感測放大器100感測邏輯「1」資料值Q。相反地，當判定出讀取電流Iread大於參考電流Iref時，感測放大器100感測邏輯「0」值Q。感測放大器100放大所述所感測的資料Q位元的位準且提供經放大的資料位元作為輸出DATA_OUT，使得資料Q位元可自位元胞讀取。在一些實施例中，感測放大器100為差分感測放大器。在其他實施例中，感測放大器100為單端感測放大器。
圖2為說明根據一些實施例的記憶體陣列12的實例的電路圖。在所展示實例中，陣列12包含配置於列及行的陣列中的多個位元胞。出於說明清楚起見，在圖2中僅標示位元胞中的兩個，亦即第一列中標示為210a的一個位元胞以及第二列中標示為210b的一個位元胞。位元胞可統稱為位元胞210。
如圖2中所說明，記憶體陣列12更包含多個字元線（WL1、WL2、WLM等）、位元線（BL1、BLN等）以及源極線（SL1、SLN等）。字元線WL1連接第一列中的位元胞210，字元線WL2連接第二列中的位元胞210，且字元線WLN連接第N列中的位元胞210。位元線BL1及源極線SL1連接第一行中的位元胞210a、位元胞210b等，且位元線BLN及源極線SLN連接第二行中的位元胞210。因此，在所展示實例中，記憶體陣列12包含M個列、N個行以及M × N個位元胞210。位元線BL1、位元線BLN等可完全取決於陣列中的哪一位元胞將被讀取或寫入而經由交換器（未示出）選擇性地連接至感測放大器100。
由於位元胞210在構造及操作方面相同，因此在此處將僅描述一個位元胞，亦即位元胞210a。在此實施例中，位元胞210a包含電晶體230及電阻性元件240。電晶體230可為場效電晶體（field-effect transistor；FET），例如金屬氧化物半導體FET（metal-oxide semiconductor FET；MOSFET），且包含連接至源極線SL1的第一源極/汲極端子230a、第二源極/汲極端子230b以及連接至字元線WL1的閘極端子230c。在一替代實施例中，記憶體裝置10不包含源極線SL。在此類替代實施例中，電晶體230的第一源極/汲極端子230a連接至記憶體裝置10的接地端或其他節點。電晶體230可為任何類型的電晶體，包含例如接面型電晶體，諸如雙極接面電晶體（bipolar junction transistor；BJT）。
電阻性元件240連接在電晶體230的第二源極/汲極端子230b與位元線BL1之間。在一些實施例中，電阻性元件240為MTJ。電阻性元件240可為任何類型的電阻性元件或電路，只要其達成本文中所描述的預期功能。
在例示性寫入操作中，將寫入電壓施加至位元線BL1、源極線SL1以及字元線WL1。施加至字元線WL1的電壓啟動電晶體230，且寫入電流流經位元胞210a。所述寫入電流流經MTJ 240，使得MTJ 240自平行狀態切換為反向平行狀態或反之亦然，藉此將資料位元寫入且儲存在位元胞210a中。當需要將MTJ 240自反向平行狀態切換為平行狀態以儲存「0」值時，使切換電流由自由層穿過MTJ 240到達參考層。相反，當需要將MTJ 240自平行狀態切換為反向平行狀態以儲存「1」值時，使切換電流由參考層穿過MTJ 240到達自由層。
當MTJ 240的自由層處於平行狀態時，MTJ 240表現出表示邏輯「0」值的低電阻，且MTJ 240被稱為處於平行狀態或低電阻狀態。相反，當自由層處於反向平行狀態時，MTJ 240表現出表示邏輯「1」值的高電阻，且MTJ 240被稱為處於反向平行狀態或高電阻狀態。在一些實施例中，由處於高或低電阻狀態的MTJ 240所表示的邏輯是任意的，例如邏輯「1」可由處於低電阻狀態的MTJ 240表示且邏輯「0」可由處於高電阻的MTJ 240表示，且藉由用於記憶體裝置的所需準則判定。無論選擇哪種準則，MTJ 240均可經由兩種可寫入及可讀取狀態（例如高電阻及低電阻狀態）來儲存二進位資料。出於一致性的目的，除非另行說明，否則本文中所描述的實施例將使用處於低電阻狀態的MTJ 240表示「0」且處於高電阻狀態的MTJ 240表示「1」的準則。
在例示性讀取操作中，讀取電壓被施加至與待讀取的所選擇位元胞210的行相關聯的位元線BL及源極線SL，以及與待讀取的所選擇位元的字元相關聯的字元線WL。舉例而言，可將讀取電壓施加至位元線BL1、源極線SL1以及字元線WL1以讀取儲存在位元胞210a中的位元。為了選擇其他胞，啟動位元線、源極線以及字元線的不同組合以產生指示儲存在各別胞處的資料的讀取電流。
在所展示實例中，當讀取位元胞210a時，讀取電流Iread流經電阻性元件240，例如MTJ 240。讀取電流Iread的幅值對應於MTJ 240的電阻狀態。舉例而言，當MTJ 240處於低電阻狀態（亦即平行狀態）時，讀取電流Iread將大於圖1中所展示的參考電路14中的參考胞的參考電流Iref。此指示位元胞210a在其中儲存資料的位元邏輯「0」值。相反，當MTJ 240處於高電阻狀態（亦即反向平行狀態）時，讀取電流Iread將小於參考電流Iref，此指示位元胞210a在其中儲存資料的位元邏輯「1」值。感測放大器100可將讀取電流Iread與參考電流Iref進行比較以感測儲存在位元胞210a中的資料的位元邏輯「0」或「1」值。感測放大器100放大所感測的資料位元的位準且輸出被放大的資料位元，使得可自其中讀取儲存在位元胞210a中的資料位元。
為了使感測放大器100精確地感測儲存在位元胞210中的資料位元，參考電流Iref的量應介於MTJ 240處於平行狀態時讀取電流Iread的量與MTJ 240處於反向平行狀態時讀取電流Iread的量之間。應理解，MTJ易受溫度及製程變化的影響。因此，為了使參考電路14產生此類參考電流Iref，在一些實施例中，參考電路14包含與位元胞210的電阻性元件240相同類型的電阻性元件，例如，參考電路14的電阻性元件中的至少一些為與位元胞210的MTJ 240相同類型的MTJ。此允許參考電路14追蹤位元胞210的電阻性元件240的溫度及製程變化。產生恆定參考電壓或電流的電壓或電流源無法追蹤MTJ的溫度及製程變化。
在一些實施例中，在操作參考電路14諸如產生參考電流Iref以與讀取操作中的讀取電流Iread進行比較之前，參考電路14的MTJ電阻性元件首先切換為反向平行狀態。反向平行（例如高電阻）狀態產生的參考電流的幅值小於使參考電流通過處於平行狀態的MTJ電阻性元件的實施方案。藉由使參考電流通過處於反向平行狀態的一或多個MTJ的組合，可產生幅值介於位元胞含有「0」資料值時讀取電流Iread的幅值與位元胞含有「1」資料值時讀取電流Iread的幅值之間的參考電流Iref。
由於製程、電壓以及溫度（process, voltage, and temperature；PVT）變化，陣列及/或參考電路的個別MRAM胞可具有不同RH值（當以RH程式化時）及不同RL值（當以RL程式化時）。此外，由於此類PVT變化，組件之間的失配或偏移經常存在於感測放大器電路中。在一些情況下，此類變化藉由基於輸入至感測放大器100的憑經驗開發的修整資訊來修整或調整感測放大器而解決。
返回參考圖1，所示出的裝置10由此包含一或多個修整暫存器110，修整暫存器110儲存用於輸入至感測放大器100以調整或修整感測放大器100的修整資訊。修整資訊在裝置10通電之後被擷取且被輸入至修整暫存器110。然而，修整資訊是在用於自記憶體陣列讀取使用者資料的使用者讀取操作之前被擷取。在一些已知實施方案中，修整資訊儲存在單獨的非揮發性記憶體（諸如嵌入式eFUSE陣列）中且藉由單獨的感測放大器自其中讀取。此類額外的記憶體陣列及相關聯的感測放大器可為裝置帶來實質面積損失。如上文所提及，用於感測放大器的修整資訊是在通電之後且在使用者讀取操作之前被擷取，此係由於此類讀取操作需要將修整資訊施加到感測放大器。在習知記憶體裝置的情況下，在感測放大器經適當修整之前自記憶體陣列讀取修整資訊可導致不精確的修整資訊被擷取用於感測放大器的後續應用。
舉例而言，根據一些實例，修整資訊16儲存在記憶體陣列12的一部分中，而陣列12的其他部分儲存使用者資料18。上述設計排除對於用於儲存修整資訊的單獨非揮發性記憶體及相關聯感測放大器的需求，從而減少空間需求。如下文更詳細地論述，修整資訊16儲存於記憶體陣列12中，且使用諸如每位元兩個記憶胞（two-cell-per-bit）、錯誤校正碼（error correction code；ECC）方案、多數表決、讀取偏壓完整性檢查等技術自其中讀取，使得感測放大器資訊16的重新調用在可能與記憶體陣列12相關聯的PVT變化下更穩定。因此，使用感測放大器100，修整資訊16可自記憶體陣列12被讀出，由於不需要用於儲存修整資訊的額外非揮發性記憶體，因此得到更小型的裝置。
在所說明實例中，感測放大器100包含感測放大器預設操作控制端子102及修整設置輸入端子104。舉例而言，記憶體裝置10的實施例經配置以在裝置10通電後將修整設置加載至感測放大器100中。因此，在記憶體裝置10啟動後，感測放大器100經配置以自記憶體陣列12讀取修整資訊16。由於修整資訊16儲存在記憶體陣列12中，故此類修整資訊16在記憶體裝置10啟動時還不可用於感測放大器。因此，感測放大器100可經設定成其中回應於在預設操作控制端子102上接收到的SA_DEFAULT信號而跳過修整暫存器設置的狀態。換言之，當修整資訊16自記憶體陣列12被讀出時，修整資訊16不會被施加到感測放大器100，亦即感測放大器100以「未經修整」模式操作。此與經修整感測放大器100用於讀取使用者資料18的預設或「經修整」模式相反（亦即，修整設置施加到感測放大器100）。如將在下文進一步論述，所揭露的實施例採用各種技術以使得未經修整感測放大器100對來自記憶體陣列12的感測放大器修整資訊16的重新調用在PVT變化下更穩定。
自記憶體陣列12讀取的修整資訊16可儲存在修整暫存器110中。更具體而言，在一些實施例中，將LOAD控制信號輸入至加載控制端子112以將讀出的修整資訊資料16儲存在修整暫存器110中，且修整暫存器110中的一修整暫存器選擇控制端子114接收指示將寫入哪一修整暫存器110的TRIM_SEL信號。一旦修整資訊16已自記憶體陣列12重新被調用且儲存在修整暫存器110中，則SA_DEFAULT信號變低，使得感測放大器100以經修整模式操作，從而將所接收到的修整設置從修整暫存器110施加到修整設置輸入端子104上。在感測放大器100被操作以自記憶體陣列12讀取使用者資料18時，經修整模式被使用。
在一些實施例中，感測放大器100經配置以在自記憶體陣列12重新調用修整資訊16期間以「每位元兩個記憶胞（two-cell-per-bit）」模式操作。圖3示出記憶體裝置10的此類實施例。參考圖3，所示出的感測放大器100包含接收重新調用模式信號RECALL的重新調用模式控制端子120。藉由確證RECALL信號（例如RECALL=1），感測放大器100經配置以用於每位元兩個記憶胞模式，其中修整資訊16的每一位元已寫入至兩個位元胞中。如下文將進一步描述，在每位元兩個記憶胞模式中，使用處於相反狀態的兩個記憶胞將修整資訊16的每一位元以互補資料的形式儲存在陣列12中。舉例而言，{Q=1,QB=0}可表示具有邏輯值「1」的修整資料的一個位元，而{Q=0,QB=1}可表示具有邏輯值「0」的修整資料的一個位元。
在自記憶體陣列12讀取使用者資料18的正常操作中，感測放大器100經配置以藉由確證例如RECALL = 0而以「每位元一個記憶胞（one-cell-per-bit）」模式操作。在每位元一個記憶胞模式操作中，使用者資料18的每一位元如上文結合圖2所描述寫入至一個對應位元胞中，以用於隨後的每位元一個記憶胞模式讀取操作。更具體而言，對於每位元一個記憶胞模式讀取操作，感測放大器100自參考電路14接收參考資料，且將特定位元胞的讀取電流Iread與來自參考電路14的參考胞的參考電流Iref進行比較，以感測儲存在位元胞（諸如圖2中所展示的位元胞210a）中的資料的位元邏輯「0」或「1」值。
對比而言，在用於自陣列12擷取修整資訊16的每位元兩個記憶胞模式中，使用每位元兩個記憶胞模式將修整資訊寫入至陣列12中。舉例而言，「1」修整資料位元可作為「1」資料值寫入位元胞210a中，且互補的「0」資料值寫入位元胞210b中。當自陣列12讀出修整資訊時，感測放大器100將位元胞210a的讀取電流Iread與位元胞210b的讀取電流Iread進行比較。因此，相比於將讀取電流Iread與參考電流Iref進行比較的每位元一個記憶胞模式，每位元兩個記憶胞模式提供更大的讀取裕量。此情形在將修整資訊施加到感測放大器100之前提供更穩定的修整資訊重新調用功能。
返回參考圖3，在將自陣列12讀取修整資訊16時，藉由確證SA_DEFAULT信號（亦即，SA_DEFAULT = 1）而將感測放大器100設定為預設模式，使得感測放大器100在修整資訊16未被施加到感測放大器100的情況下讀取修整資訊16。此外， RECALL信號被確證（亦即，RECALL = 1），從而以每位元兩個記憶胞模式操作感測放大器100以擷取修整資訊16。行多工器（MUX）130回應於修整資訊16的經解碼記憶體位址被操作，以自兩個各別位元胞讀取修整資訊資料的每一位元的Q資料及互補QB資料。被讀出的修整資訊16回應於LOAD及TRIM_SEL信號將被儲存至適合的修整暫存器110中。當修整資訊16已自陣列12被讀出且已被儲存至修整暫存器110中時，SA_DEFAULT及RECALL信號變低，從而將感測放大器100設定成正常操作以自記憶體陣列12讀取使用者資料18。在此模式中，感測放大器100在經修整模式（亦即，施加修整設置）中操作並且在每位元一個記憶胞模式中操作。針對所論述的LOAD、TRIM_SEL、SA_DEFAULT、RECALL等信號描述的各種邏輯（亦即，1/0）信號僅為例示性的。此類信號的其他邏輯位準設置亦在本揭露的範疇內。
圖4示出另一實施例，其中藉由採用錯誤校正碼（ECC）方案進一步改良使用未經修整感測放大器100自記憶體陣列12擷取修整資訊16的可靠性。ECC可用於偵測及校正儲存在記憶體陣列12中的修整資訊16的位元錯誤。舉例而言，在一些實施方案中，ECC藉由產生ECC檢查位元（例如，冗餘位元或奇偶校驗位元）來編碼修整資訊16，所述ECC檢查位元與修整資訊16一起儲存在記憶體陣列12中。資料（亦即，修整資訊16）及奇偶校驗位元一起形成碼字。舉例而言，針對修整資料的64個位元產生8個奇偶校驗位元的ECC通常可在資料的64個位元中偵測兩個位元錯誤且校正一個位元錯誤，此被稱為SECDED漢明碼（SECDED Hamming code）、單錯誤校正（single-error correcting；SEC）以及雙錯誤偵測（double-error detecting；DED）。其他適合的ECC方案包含使用有限域上的多項式構建的博斯-喬赫里-霍克文黑姆（Bose-Chaudhuri-Hocquenghem；BCH）碼。
與ECC方案一起使用的資料（諸如檢查位元）可儲存在記憶體陣列12中。在一些實施例中，ECC資料142亦使用每位元兩個記憶胞方案儲存在陣列12中。舉例而言，記憶體陣列12的一個列中所包含的ECC資料142可被稱作字元。碼字（codeword）是指包含所述字元加上在記憶體陣列的額外行中加入的奇偶校驗位元的資料串。若碼字包含具有K個位元及M個奇偶校驗位元的字元部分，則碼字長度N將為N = K+M。因此，儲存修整資訊16的K個位元以及M個奇偶校驗位元中的每一者可以互補資料的形式寫入兩個位元胞中，亦即每位元兩個記憶胞。使用每位元兩個記憶胞方案來儲存修整資料16及ECC資訊使得未經修整感測放大器100擷取修整資料的讀取裕量增加。
在圖4中所展示的實例中，裝置10經配置以對儲存在陣列12中的感測放大器修整資訊16使用ECC保護。在將自陣列12讀取修整資訊16時，藉由確證SA_DEFAULT信號（亦即，SA_DEFAULT = 1）而將感測放大器100設定為預設模式，使得感測放大器100在修整資訊16未被施加到感測放大器100的情況下（亦即，感測放大器100處於未經修整模式）讀取修整資訊16。此外，RECALL信號被確證（亦即，RECALL = 1），從而以每位元兩個記憶胞模式操作感測放大器100。
行MUX 130回應於儲存在陣列12中的ECC資料142的經解碼記憶體位址而被操作，且資料藉由感測放大器100被讀取且被輸出至ECC解碼器140。另外，由裝置10的其他感測放大器100所讀取到的修整資料16被輸入至ECC解碼器140。因此，在修整重新調用期間，來自於多個IO的讀出修整資訊16首先被饋入至ECC解碼器140。在解碼出適當設置之後，經解碼資料DIN被回饋至感測放大器100且被儲存在修整暫存器110中。SA_DEFAULT及RECALL信號隨後變低，以將感測放大器100設定為在經修整模式（亦即，應用修整設置）以及在每位元一個記憶胞模式中操作，以自陣列12讀取使用者資料18。針對所論述的SA_DEFAULT、RECALL等信號描述的各種邏輯（亦即，1/0）信號僅為例示性的。此類信號的其他邏輯位準設置亦在本揭露的範疇內。
如上文所提及，ECC方案可用於改良未經修整感測放大器100讀取修整資訊的可靠性。因此，一些實施例採用每位元一個記憶胞方案來將修整資訊16儲存在陣列12中。在此類實施例中，由於將無需以每位元兩個記憶胞模式組態感測放大器100，故可省略輸入端子102及輸入端子120以及對應的RECALL及SA_DEFAULT信號。圖5示出其中未經修整感測放大器100採用「多數表決」來擷取修整資訊16的實例。在多數表決中，修整資訊16的每一位元與相同內容的多個複本一起儲存在記憶體陣列12中。換言之，為了儲存具有邏輯值「1」的修整資料位元，將多個「1」資料值寫入陣列中，且為了儲存具有邏輯值「0」的修整資料位元，將多個「0」資料值寫入陣列中。舉例而言，對於「1」修整資料位元，在3複本多數表決中，「1」將以三個1（1,1,1）的形式寫入陣列12的三個各別位元胞中。在重新調用修整資訊16期間，感測放大器100讀出修整資料的每一位元的每一複本，且基於是否存在給定資料位元的更多0或更多1來判定待寫入修整暫存器110的資料位元。因此，若讀取到較多的0，則將邏輯0資料位元寫入修整暫存器，且若讀取到較多的1，則將邏輯1資料位元寫入修整暫存器。
舉例而言，在3複本多數表決方案中，若感測放大器100自陣列12讀取的修整資訊16的一個位元的資料為1,1,1，則寫入修整暫存器110的最終修整資料為1。若讀出的資料為1,1,0，則寫入修整暫存器110的最終修整資料為1，且若讀出的資料為1,0,0，則寫入修整暫存器110的最終修整資料為0。若讀出的資料為0,0,0，則寫入修整暫存器110的最終修整資料亦為0。此類多數表決方案可更好地防範由於邊緣讀取位元所引起的偶然讀取失敗。換言之，雖然修整資料的一些位元可能由於PVT變化而不正確地讀取，但大多數修整資料位元被不正確讀取的可能較小。
在圖5中所展示的實例中，可在將修整資料16寫入陣列12以及自陣列12讀取修整資料16時使用每位元兩個記憶胞方案。因此，「1」修整資料位元Q以1,1,1的形式寫入，而QB以0,0,0的形式寫入。因此，使用六個位元胞來儲存修整資訊的一個位元。
在將自陣列12讀取修整資訊16時，藉由確證SA_DEFAULT信號（亦即，SA_DEFAULT = 1）而將感測放大器100設定為預設模式，使得感測放大器100在修整資訊16未被施加到感測放大器100的情況下（亦即，感測放大器100處於未經修整模式）讀取修整資訊16。此外，RECALL信號被確證（亦即，RECALL = 1），從而以每位元兩個記憶胞模式操作感測放大器100。行MUX 130回應於儲存在陣列12中的修整資料16的經解碼記憶體位址被操作，且資料藉由感測放大器100被讀取並被輸出至多數表決解碼器150，所述多數表決解碼器150評估針對修整資訊16的每一位元的每一複本讀出的多個Q、QB值。如上文所描述，每一修整資訊資料位元的多個複本被計數，且將多數的值（亦即，具有最多1或0的值）輸出至修整暫存器110以作為經解碼資料DIN。SA_DEFAULT及RECALL信號隨後變低，以將感測放大器100設定成以經修整模式（亦即，應用修整設置）且以每位元一個記憶胞模式操作以自陣列12讀取使用者資料18。針對所論述的SA_DEFAULT、RECALL等信號描述的各種邏輯（亦即，1/0）信號僅為例示性的。此類信號的其他邏輯位準設置亦在本揭露的範疇內。
在其他實施例中，多數表決配置與每位元一個記憶胞讀取/寫入方案結合使用，由多數表決本身改良修整資訊重新調用過程的可靠性。在此類實施例中，由於無需以每位元兩個記憶胞模式配置感測放大器100，故可省略輸入端子102及輸入端子120以及對應的SA_DEFAULT及RECALL信號。
圖6示出根據一些實施例的用於將修整資訊16儲存在記憶體陣列12中的方法300。如上文所提及，由於PVT變化，感測放大器電路中的組件之間可能存在失配或偏移。在一些情況下，此變化可藉由基於輸入至感測放大器100的憑經驗開發的修整資訊來修整或調整感測放大器100而解決。因此，在步驟310中，感測放大器100的適當修整設置被判定。
在一些實施例中，諸如在圖4中所展示的實例中，在步驟312中計算ECC奇偶校驗位元。在步驟314中，將修整資訊16及ECC奇偶校驗位元（若適用）寫入記憶體陣列12中。在所說明的實例中，使用每位元兩個記憶胞模式，因此將修整資料及ECC資料的每一位元的Q資料及QB資料寫入陣列12中的兩個各別位元胞中。進一步地，在步驟316中，在諸如圖5中所展示的多數表決實例的實施例中，修整資訊的每一位元的Q資料及QB資料的多個複本被寫入陣列12。
圖7示出根據一些實施例的另一方法350，其中自陣列12讀取修整資訊。在步驟352中，感測放大器100諸如藉由接收組態信號而經配置以用於特定操作模式。舉例而言，感測放大器100可經配置以未經修整模式（修整資訊不會被施加到感測放大器100）。在採用每位元兩個記憶胞讀取/寫入方案的實施例中，感測放大器100進一步經配置以每位元兩個記憶胞模式。在使用每位元一個記憶胞讀取/寫入操作的其他實施例中，無須此步驟。
在一些實施方案中，修整資訊16的讀取可靠性藉由在步驟354處檢查讀取偏壓完整性而進一步增強。此提供一種改良自記憶體陣列12讀取的修整資訊16的精確性及可靠性的方式。更具體而言，在一些情況下，將預定固定資料圖案（亦即，1及0的預定圖案）寫入記憶體陣列12的給定位址。來自此位址的資料被讀出且被用以與已知資料圖案進行比較。舉例而言，可將圖案八個1寫入位址A。隨後，來自位址A的資料被讀出且被用以與已知圖案（亦即，八個1）進行比較。「滿意」讀取的準則被預設。舉例而言，若自位址A讀取的八個位元中的七個被校正，則可認為讀出的資料與預定圖案滿意地匹配。更具體而言，對於上文所描述的預定圖案11111111（八個1），讀出值11111111、10111111、11110111將皆被視為成功讀取。另一方面，讀出值00000000、11001111、11111001將被視為未成功讀取（亦即，少於七個校正位元）。在一些實例中，資料圖案被重複地讀取，直至讀出資料與已知資料圖案滿意地匹配為止或直至讀取偏壓完整性通過超時為止。此類讀取偏壓完整性測試可判定諸如PVT變化等因素是否負面地影響讀取操作。
一旦讀出資料與已知資料圖案滿意地匹配，則在步驟356中自陣列12讀取修整資訊16。更具體而言，如上文所提及，在採用每位元兩個記憶胞方案的實施例中，感測放大器100將陣列12的第一位元胞210a的讀取電流Iread與第二位元胞210b的讀取電流Iread進行比較以判定資料值。此與每位元一個記憶胞讀取模式不同，在所述每位元一個記憶胞讀取模式中，將位元胞的讀取電流Iread與來自參考電路的參考胞的參考電流Iref進行比較以判定資料值。
在採用ECC及/或多數表決方案的實例中，在步驟358處，藉由適合的解碼器（諸如圖4中所展示的ECC解碼器140及/或圖5中所展示的多數表決解碼器150）解碼被讀出的修整資訊16。在步驟360處，將修整資訊16被寫入修整暫存器110以被施加到感測放大器100。
因此，各種所揭露的實例提供一種記憶體系統，諸如MRAM，其具有可以經修整模式操作以增加讀取穩定性及良率的感測放大器100。待施加到感測放大器100的修整資訊16儲存在記憶體裝置10的記憶體陣列12中而非儲存在單獨的記憶體陣列（諸如eFUSE）中，且因此所述修整資訊在通電之後且在使用者讀取操作之前被擷取。換言之，感測放大器100在修整資訊16被施加到感測放大器100之前自陣列12讀取修整資訊16（亦即，未經修整模式）。
應用各種技術以使得修整資訊16的重新調用在PVT變化下更穩定。由於修整資訊16藉由裝置的感測放大器100被儲存在自身的記憶體陣列12中且自記憶體陣列12中被讀取，故可提供更小型的裝置。
根據一些所揭露的實施例，一種記憶體裝置具有包括多個位元胞（諸如MRAM位元胞）的記憶體陣列。記憶體陣列經配置以儲存修整資訊且亦儲存使用者資料。感測放大器經配置以自記憶體陣列讀取修整資訊，且修整暫存器經配置以自感測放大器接收修整資訊。感測放大器經配置以自修整暫存器接收修整資訊且藉此以修整模式操作以自記憶體陣列讀取使用者資料。
在一些實施例中，所述多個位元胞包含MRAM位元胞。
在一些實施例中，感測放大器經配置以在未經修整模式中自記憶體陣列讀取修整資訊。修整資訊未被施加到感測放大器。
在一些實施例中，修整資訊以每位元兩個記憶胞模式儲存在記憶體陣列中。
在一些實施例中，使用者資料以每位元一個記憶胞模式儲存在記憶體陣列中。
在一些實施例中，記憶體裝置更包括參考位元胞的參考電路。在每位元一個記憶胞模式中，感測放大器經配置以將記憶體陣列的位元胞的讀取電流與參考位元胞的參考電流進行比較。
在一些實施例中，記憶體裝置更包括連接至感測放大器的輸出端的錯誤校正碼（ECC）解碼器。記憶體陣列經配置以儲存ECC資料。感測放大器經配置以在未經修整模式中自記憶體陣列讀取ECC資料。ECC解碼器經配置以自感測放大器接收修整資訊及ECC資料且將修整資訊輸出至修整暫存器。
在一些實施例中，記憶體裝置更包括連接至感測放大器的輸出端的多數表決解碼器。記憶體陣列經配置以儲存修整資訊的每一位元的多個複本。感測放大器經配置以在未經修整模式中讀取修整資訊的每一位元的所述多個複本中的每一者。多數表決解碼器經配置以接收修整資訊的每一位元的所述多個複本且回應於修整資訊的每一位元的所述多個複本將修整資訊輸出至修整暫存器。
在一些實施例中，感測放大器經配置以在自記憶體陣列讀取修整資訊之前重複地自記憶體陣列讀取預定資料圖案。
根據其他實施例，一種方法包括提供記憶體陣列，諸如MRAM陣列。判定用於感測放大器的修整資訊，且將修整資訊的第一位元寫入記憶體陣列的第一位元胞中並且將修整資訊的第一位元的補碼寫入記憶體陣列的第二位元胞中。
在一些實施例中，記憶體陣列為MRAM陣列。
在一些實施例中，感測放大器修整方法更包括：將使用者資料寫入記憶體陣列中。
在一些實施例中，感測放大器修整方法更包括：藉由感測放大器自記憶體陣列讀取修整資訊。
在一些實施例中，感測放大器修整方法更包括：將修整資訊施加到感測放大器；且隨後藉由感測放大器自記憶體陣列讀取使用者資料。
在一些實施例中，在施加修整資訊之前，修整資訊自記憶陣列被感測放大器讀取。
在一些實施例中，讀取修整資訊包含將第一位元胞的讀取電流與第二位元胞的讀取電流進行比較。
在一些實施例中，感測放大器修整方法更包括：將修整資訊的第一位元的多個複本寫入記憶體陣列中。
根據另一實施例，一種方法包括藉由感測放大器自記憶體陣列讀取修整資訊，且將修整資訊儲存至修整暫存器。將修整資訊施加到感測放大器，且隨後藉由感測放大器自記憶體陣列讀取使用者資料。
在一些實施例中，感測放大器修整方法，更包括在將修整資訊施加到感測放大器之前，藉由感測放大器自記憶體陣列讀取ECC資料。
在一些實施例中，記憶體陣列包含多個MRAM位元胞。讀取修整資訊包含將所述多個位元胞中的第一位元胞的讀取電流與所述多個位元胞中的第二位元胞的讀取電流進行比較。
本揭露概述各種實施例，使得本領域的技術人員可更佳地理解本揭露的態樣。本領域的技術人員應瞭解，其可易於使用本揭露作為設計或修改用於實施本文中所引入的實施例的相同目的及/或實現相同優點的其他製程及結構的基礎。本領域的技術人員亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且本領域的技術人員可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
10:記憶體裝置 12:記憶體陣列 14:參考電路 16:修整資訊 18:使用者資料 100、SA:感測放大器 102:感測放大器預設操作控制端子 104:修整設置輸入端子 110:修整暫存器 112:加載控制端子 114:修整暫存器選擇控制端子 120:重新調用模式控制端子 130、MUX1、MUX2:行多工器 140:ECC解碼器 142:ECC資料 150:多數表決解碼器 210、210a、210b:位元胞 230:電晶體 230a:第一源極/汲極端子 230b:第二源極/汲極端子 230c:閘極端子 240:電阻性元件 300、350方法 310、312、314、316、352、354、356、358、360:步驟 BL1、BLN:位元線 DATA_OUT、DATA_OUT[0]、DATA_OUT[N:1]:輸出 DIN:經解碼資料 LOAD、RECALL、SA_DEFAULT、TRIM_SEL:信號 MUX1、MUX2:多工器 Q、QB:資料/資料值 SL1、SLN:源極線 TRIM_SETTING:修整設置 WL1、WL2、WLM:字元線
當結合附圖閱讀時，自以下實施方式最佳地理解本揭露的態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。事實上，出於論述清晰起見，可任意地增加或縮減各種特徵的尺寸。另外，圖式說明為本揭露的實施例的實例且並不意欲為限制性的。 圖1為示出根據一些實施例的記憶體裝置的實例的方塊圖。 圖2為示出根據一些實施例的圖1中所繪示的記憶體裝置的MRAM記憶體陣列的實例的電路圖。 圖3為示出根據一些實施例的記憶體裝置的另一實例的方塊圖。 圖4為示出根據一些實施例的記憶體裝置的又一實例的方塊圖。 圖5為示出根據一些實施例的記憶體裝置的又另一實例的方塊圖。 圖6為示出根據一些實施例的方法的實例的流程圖。 圖7為示出根據一些實施例的另一方法的實例的流程圖。
10:記憶體裝置
12:記憶體陣列
14:參考電路
16:修整資訊
18:使用者資料
100、SA:感測放大器
102:感測放大器預設操作控制端子
104:修整設置輸入端子
110:修整暫存器
112:加載控制端子
114:修整暫存器選擇控制端子
DATA_OUT:輸出
LOAD、SA_DEFAULT、TRIM_SEL:信號
Q:資料/資料值
TRIM_SETTING:修整設置

Claims (10)

  1. 一種記憶體裝置，包括： 記憶體陣列，經配置以儲存修整資訊； 感測放大器，經配置以自所述記憶體陣列讀取所述修整資訊； 修整暫存器，經配置以儲存所述修整資訊並將所述修整資訊施加至所述感測放大器；以及 其中所述記憶體陣列的第一位元胞經配置以儲存所述修整資訊的第一位元，並且所述記憶體陣列的第二位元胞經配置以儲存所述修整資訊的所述第一位元。
  2. 如請求項1所述的記憶體裝置，其中所述記憶體陣列包括磁性隨機存取記憶體位元胞。
  3. 如請求項1所述的記憶體裝置，其中在所述修整資訊未被施加到所述感測放大器的未經修整模式中，所述感測放大器經配置以自所述記憶體陣列讀取所述修整資訊。
  4. 如請求項1所述的記憶體裝置，其中所述修整資訊以每位元一個記憶胞模式儲存在所述記憶體陣列中。
  5. 如請求項4所述的記憶體裝置，更包括參考位元胞的參考電路，其中在所述每位元一個記憶胞模式中，所述感測放大器經配置以將所述記憶體陣列的位元胞的讀取電流與所述參考位元胞的參考電流進行比較。
  6. 如請求項1所述的記憶體裝置，更包括連接至所述感測放大器的輸出端的錯誤校正碼解碼器，且其中： 所述記憶體陣列經配置以儲存錯誤校正碼資料； 所述感測放大器經配置以在未經修整模式中自所述記憶體陣列讀取所述錯誤校正碼資料；以及 所述錯誤校正碼解碼器經配置以自所述感測放大器接收所述修整資訊及所述錯誤校正碼資料且將所述修整資訊輸出至所述修整暫存器。
  7. 如請求項1所述的記憶體裝置，更包括連接至所述感測放大器的輸出端的多數表決解碼器，且其中： 所述記憶體陣列經配置以儲存所述修整資訊的每一位元的多個複本； 所述感測放大器經配置以在未經修整模式中讀取所述修整資訊的每一位元的所述多個複本中的每一者；以及 所述多數表決解碼器經配置以接收所述修整資訊的每一位元的所述多個複本且回應於所述修整資訊的每一位元的所述多個複本將所述修整資訊輸出至所述修整暫存器。
  8. 一種感測放大器修整方法，包括： 將感測放大器的修整資訊以及錯誤校正碼資料儲存在記憶體陣列中； 藉由所述感測放大器自所述記憶體陣列中讀取所述修整資訊以及所述錯誤校正碼資料； 藉由錯誤校正碼解碼器自所述感測放大器接收所述修整資訊以及所述錯誤校正碼資料；以及 將所述修整資訊輸出至修整暫存器。
  9. 一種感測放大器修整方法，包括： 將感測放大器的修整資訊的每一位元的多個複本儲存在記憶體陣列中； 藉由所述感測放大器自所述記憶體陣列讀取所述修整資訊的所述多個複本中的每一者； 藉由多數表決解碼器自所述感測放大器接收所述修整資訊的每一位元的所述多個複本；以及 反應於所述修整資訊的每一位元的所述多個複本將所述修整資訊輸出至修整暫存器。
  10. 如請求項9所述的感測放大器修整方法，其中讀取所述修整資訊包括將所述記憶體陣列的第一位元胞的第一讀取電流與所述記憶體陣列的第二位元胞的第二讀取電流進行比較。
TW111118745A 2020-05-08 2021-03-24 記憶體裝置以及感測放大器修整方法 TWI804320B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US16/870,220 US11227640B2 (en) 2020-05-08 2020-05-08 Memory sense amplifier trimming
US16/870,220 2020-05-08

Publications (2)

Publication Number Publication Date
TW202242864A TW202242864A (zh) 2022-11-01
TWI804320B true TWI804320B (zh) 2023-06-01

Family

ID=76921857

Family Applications (2)

Application Number Title Priority Date Filing Date
TW110110733A TWI768787B (zh) 2020-05-08 2021-03-24 記憶體裝置以及感測放大器修整方法
TW111118745A TWI804320B (zh) 2020-05-08 2021-03-24 記憶體裝置以及感測放大器修整方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
TW110110733A TWI768787B (zh) 2020-05-08 2021-03-24 記憶體裝置以及感測放大器修整方法

Country Status (5)

Country Link
US (4) US11227640B2 (zh)
KR (2) KR20210137368A (zh)
CN (1) CN113178224B (zh)
DE (1) DE102020114702A1 (zh)
TW (2) TWI768787B (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11227640B2 (en) * 2020-05-08 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier trimming
US11881825B2 (en) * 2020-12-29 2024-01-23 Texas Instruments Incorporated Trimming operational amplifiers
US11929769B2 (en) 2021-05-28 2024-03-12 Skyworks Solutions, Inc. Power amplifier trimming based on coefficients for digital pre-distortion
US20240053905A1 (en) * 2022-08-15 2024-02-15 Micron Technology, Inc. Compression and decompression of trim data

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100118593A1 (en) * 2005-08-10 2010-05-13 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7973684B2 (en) * 2008-10-27 2011-07-05 Microchip Technology Incorporated Self auto-calibration of analog circuits in a mixed signal integrated circuit device
US20150092469A1 (en) * 2013-09-27 2015-04-02 Qualcomm Incorporated System and method to trim reference levels in a resistive memory
US10102896B2 (en) * 2015-12-28 2018-10-16 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US10200059B2 (en) * 2016-09-22 2019-02-05 Apple Inc. Digital to analog converter

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10162585A (ja) 1996-12-03 1998-06-19 Sony Corp トリミング機能付きセンスアンプを備えた半導体メモリ素子
JP2002150789A (ja) 2000-11-09 2002-05-24 Hitachi Ltd 不揮発性半導体記憶装置
JP4118623B2 (ja) * 2002-07-23 2008-07-16 松下電器産業株式会社 不揮発性半導体記憶装置
KR100712596B1 (ko) 2005-07-25 2007-04-30 삼성전자주식회사 플래시 메모리 장치의 리페어 및 트리밍 방법 및 장치
JP5067836B2 (ja) * 2005-12-19 2012-11-07 ルネサスエレクトロニクス株式会社 不揮発性半導体記憶装置及びその動作方法
KR20100098969A (ko) 2009-03-02 2010-09-10 삼성전자주식회사 에러 정정 코드들의 신뢰성을 향상시킬 수 반도체 장치, 이를 포함하는 반도체 시스템, 및 에러 정정 코드 처리 방법
WO2012140903A1 (ja) * 2011-04-13 2012-10-18 パナソニック株式会社 参照セル回路とそれを用いた抵抗変化型不揮発性記憶装置
JP2015049920A (ja) 2013-09-03 2015-03-16 ルネサスエレクトロニクス株式会社 半導体装置
US20150262640A1 (en) 2014-03-11 2015-09-17 Akira Katayama Memory system
US9704554B2 (en) 2015-08-25 2017-07-11 Texas Instruments Incorporated Sense amplifier with offset compensation
US11227640B2 (en) * 2020-05-08 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Memory sense amplifier trimming

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100118593A1 (en) * 2005-08-10 2010-05-13 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
US7973684B2 (en) * 2008-10-27 2011-07-05 Microchip Technology Incorporated Self auto-calibration of analog circuits in a mixed signal integrated circuit device
US20150092469A1 (en) * 2013-09-27 2015-04-02 Qualcomm Incorporated System and method to trim reference levels in a resistive memory
US10102896B2 (en) * 2015-12-28 2018-10-16 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US10200059B2 (en) * 2016-09-22 2019-02-05 Apple Inc. Digital to analog converter

Also Published As

Publication number Publication date
US20220093142A1 (en) 2022-03-24
DE102020114702A1 (de) 2021-11-11
TWI768787B (zh) 2022-06-21
CN113178224A (zh) 2021-07-27
US11581027B2 (en) 2023-02-14
CN113178224B (zh) 2023-09-26
TW202143223A (zh) 2021-11-16
KR20210137368A (ko) 2021-11-17
KR20220129509A (ko) 2022-09-23
US11923036B2 (en) 2024-03-05
US11227640B2 (en) 2022-01-18
US20230197122A1 (en) 2023-06-22
US20240170031A1 (en) 2024-05-23
KR102553006B1 (ko) 2023-07-06
US20210350836A1 (en) 2021-11-11
TW202242864A (zh) 2022-11-01

Similar Documents

Publication Publication Date Title
TWI804320B (zh) 記憶體裝置以及感測放大器修整方法
US10659081B2 (en) Preprogrammed data recovery
US6999366B2 (en) Magnetic memory including a sense result category between logic states
US8553486B2 (en) Semiconductor memory device correcting fuse data and method of operating the same
TWI277093B (en) Nonvolatile semiconductor memory device having improved redundancy relieving rate
US11961546B2 (en) MRAM reference current
EP3667668B1 (en) Mram memory with otp cells
TW200305878A (en) Resistive cross point memory arrays having a charge injection differential sense amplifier
JP2003115197A (ja) 固体記憶装置における誤り訂正符号化および復号化
US11709731B2 (en) Direct-input redundancy scheme with adaptive syndrome decoder
US20160132388A1 (en) Semiconductor memory device and ecc method thereof
US20150206565A1 (en) Semiconductor memory device and method of controlling semiconductor memory device
US7447057B2 (en) Semiconductor integrated circuit device with a plurality of memory cells storing data
EP4060667A1 (en) Memory with one-time programmable (otp) cells
US20170330608A1 (en) Memory device and reference circuit thereof
TWI768961B (zh) 一種用於資料冗餘的新型位元單元
JP2004118922A (ja) 磁気ランダムアクセスメモリ
TW202137205A (zh) 記憶體裝置
CN111755052A (zh) 非易失性存储器、非易失性存储器系统及读取和写入方法
US11798646B2 (en) Systems and methods for monitoring and managing memory devices
US20230410870A1 (en) Magnetoresistive random access memory (mram) with end of life margin sensor