JP2015049920A - 半導体装置 - Google Patents

Abstract

【課題】外部電源の立ち上げ直後のトリミングデータの転送のために無駄に電流が消費されるという問題がある。
【解決手段】不揮発性メモリアレイ３０２は、トリミングデータを記憶する第１の不揮発性メモリセル３０６とユーザデータを記憶する第２の不揮発性メモリセル３０７を含む。転送制御回路３０３は、外部電源電圧が立ち上がった後立ち下がるまでに第２の不揮発性メモリセル３０７へアクセスをしない場合には、第１の不揮発性メモリセル３０６からトリミングデータがレジスタ３０４に転送されないように制御する。
【選択図】図１

Description

本発明は、半導体装置に関し、たとえばトリミングデータによって調整可能な回路を備えた半導体装置に関する。

従来から、トリミングデータを用いて回路の特性を調整する技術が知られている。
たとえば、特許文献１（特開２０１２−１６４３８５号公報）に記載の半導体集積回路装置は、メモリに高電圧を供給するための高電圧発生回路と、高電圧発生回路で発生した高電圧を一定の電圧に維持する回路について記載している。この装置は、電圧設定用素子を有する高電圧レギュレート回路と、電圧設定用素子の電位を調整してメモリに供給される高電圧を調整する電圧調整回路と、電圧調整回路に供給する電圧補正データ（トリミングデータ）が記憶された記憶部とを備える。

特開２０１２−１６４３８５号公報

ところで、フラッシュメモリなどのメモリでは、外部電源投入直後にトリミングデータメモリエリアからトリミングデータ群をトリミングレジスタに転送する。このような転送によって、電流が消費される。しかしながら、トリミングデータを転送しても、それが利用されない場合には、電流が無駄に消費されることになる。特に、電源の立ち下げ・立ち上げが短いインターバルで頻繁に実施されるようなシステムでは、トリミングデータの転送時に消費される電流がシステム全体の消費電流に占める割合が大きく、低消費電力化の妨げとなっている。

しかしながら、特許文献１に記載の装置では、外部電源の立ち上げ直後のトリミングデータの転送のための無駄な電流の消費を削減することができない。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかであろう。

本発明の一実施形態の半導体装置は、トリミングデータを記憶する第１の不揮発性メモリセルとユーザデータを記憶する第２の不揮発性メモリセルを含むメモリアレイと、第１の不揮発性メモリセルからレジスタへのトリミングデータの転送を制御する転送制御回路とを備える。転送制御回路は、外部電源電圧が立ち上がった後立ち下がるまでに第２の不揮発性メモリセルへアクセスをしない場合には、第１の不揮発性メモリセルからトリミングデータがレジスタに転送されないように制御する。

本発明の一実施形態によれば、電源の立ち上げ直後のトリミングデーの転送のために無駄に消費される電流を削減できる。

第１の実施形態の半導体装置の構成を表わす図である。 本発明の実施形態のフラッシュメモリ内蔵マイコンのブロック図である。 フラッシュメモリの構成を表わす図である。 第２の実施形態のトリミングデータ転送制御回路の構成を表わす図である。 第２の実施形態のフラッシュメモリの動作手順を表わすフローチャートである。 第２の実施形態の電源立ち上げ時のタイミングチャートである。 （ａ）は、第２の実施形態において、ユーザデータメモリへのアクセスがある場合の消費電流を説明するための図である。（ｂ）は、第２の実施形態において、ユーザデータメモリへのアクセスがない場合の消費電流を説明するための図である。 第３の実施形態のトリミングデータ転送制御回路の構成を表わす図である。 第３の実施形態のフラッシュメモリの動作手順を表わすフローチャートである。 第３の実施形態の電源立ち上げ時のタイミングチャートである。 （ａ）は、第３の実施形態において、ユーザデータメモリへの消去アクセスがある場合の消費電流を説明するための図である。（ｂ）は、第３の実施形態において、ユーザデータメモリへの消去アクセスがない場合の消費電流を説明するための図である。 第４の実施形態のシーケンサ制御回路およびシーケンサを説明するための図である。

以下、本発明の実施の形態について図面を用いて説明する。
［第１の実施形態］
図１は、第１の実施形態の半導体装置の構成を表わす図である。

この半導体装置３０１は、不揮発性メモリアレイ３０２と、転送制御回路３０３と、レジスタ３０４と、被調整回路３０５とを備える。

不揮発性メモリアレイ３０２は、第１の不揮発性メモリセル３０６と、第２の不揮発性メモリセル３０７とを含む。

第１の不揮発セルメモリセル３０６は、トリミングデータを記憶する。第２の不揮発性メモリセル３０７は、ユーザデータを記憶する。

レジスタ３０４は、第１の不揮発性メモリセル３０６から転送されたトリミングデータを保持する。

被調整回路３０５は、第２の不揮発性メモリセル３０７へのアクセスに必要な信号または電圧を生成する。レジスタ３０４内のトリミングデータによって、被調整回路３０５が生成する信号または電圧が調整される。

転送制御回路３０３は、第１の不揮発性メモリセル３０６からレジスタ３０４へのトリミングデータの転送を制御する。転送制御回路３０３は、外部電源電圧が立ち上がった後、外部電源電圧が立ち下がるまでに第２の不揮発性メモリセル３０７へアクセスをしない場合には、第１の不揮発性メモリセル３０６からトリミングデータがレジスタ３０４に転送されないように制御する。これによって、トリミングデータの転送のために無駄な電流が消費されるのを防止できる。

［第２の実施形態］
図２は、本発明の実施形態のフラッシュメモリ内蔵マイコンのブロック図である。

図２に示すように、このフラッシュメモリ内蔵マイコン１は、ＣＰＵ７と、システムコントローラ９と、クロック生成回路３と、ＲＡＭ６と、フラッシュメモリ４と、電源回路８と、バスコントローラ５と、その他周辺回路２と、Ｉ／Ｏ１０とを備える。

ＣＰＵ７は、ユーザプログラムを実行する。
システムコントローラ９は、マイコン１の全体的な制御を実行する。システムコントローラ９は、リセット信号ＲＳＴを「Ｈ」レベルに活性化する。

クロック生成回路３は、クロックＣＬＫを生成し、マイコン１内の構成要素に供給する。

ＲＡＭ６は、マイコン１内での処理に必要なデータを記憶する。
フラッシュメモリ４は、ＣＰＵ７での処理に必要なユーザデータ、およびトリミングデータを記憶する。

電源回路８は、外部から入力される外部電源電圧ＶＣＣから内部電源電圧ＶＤＤを生成し、外部電源電圧ＶＣＣおよび内部電源電圧ＶＤＤをマイコン１内の構成要素に動作電源電圧として供給する。

バスコントローラ５は、マイコン１内の構成要素間を接続するバスにおける信号の伝送を制御する。

Ｉ／Ｏ１０は、マイコン１の外部との信号の入出力を行なう。
図３は、フラッシュメモリ４の構成を表わす図である。フラッシュメモリ４は、メモリアレイ１５と、メモリアレイ直接周辺回路１８と、電圧回路２０と、周辺回路２４と、制御部１２とを備える。

メモリアレイ１５は、行列状に配置された複数のフラッシュメモリセルを備える。メモリアレイ１５は、トリミングデータメモリ１６と、ユーザデータメモリ１７とを含む。トリミングデータメモリ１６は、１ビットのトリミングデータを記憶するフラッシュメモリセルを複数個含む。ユーザデータメモリ１７は、ユーザデータを記憶するフラッシュメモリセルを複数個含む。トリミングデータは、ユーザデータメモリ１７へのアクセスに必要な信号または電圧を生成する回路の特性を調整するためのものであって、出荷テストにおいて最適な値が求められ、出荷テスト後にトリミングデータメモリ１６に格納される。

メモリアレイ直接周辺回路１８は、メモリアレイ１５内のフラッシュメモリセルから読み出されたデータを増幅するセンスアンプ１９を含む。メモリアレイ直接周辺回路１８は、さらに、ワード線ドライバ、カラムゲート、センスアンプ、書込み回路などを含み、主にメモリアレイ１５に対する消去オペレーション、書込みオペレーション、読出しオペレーションなどの動作を行なう。

電圧回路２０は、消去電圧発生回路２２と、書込み電圧発生回路２３とを含む。
ＶＤＤＯＮＬ＿３は、フラッシュメモリ４に入力される電圧ＶＤＤのレベルが安定しているかどうかの信号であり、安定している場合には「Ｈ」レベルがフラッシュメモリに入力される。

消去電圧発生回路２２は、フラッシュメモリセルのデータの消去時に、フラッシュメモリセルへ供給する高電圧（消去電圧）を発生する。書込み電圧発生回路２３は、フラッシュメモリセルへのデータの書込み時に、フラッシュメモリセルへ供給する高電圧（書込み電圧）を発生する。消去電圧および書込み電圧の大きさは、ユーザデータメモリ１７内のフラッシュメモリセルへのデータの消去時および書込み時に、トリミングデータメモリ１６からトリミングレジスタ群１４に転送されたトリミングデータによって調整される。また、消去電圧および書込み電圧の大きさは、トリミングデータメモリ１７内のフラッシュメモリセルへのデータの消去時および書込み時にも、トリミングデータメモリ１６からトリミングレジスタ群１４に転送されたトリミングデータによって調整されるものとしてもよい。

周辺回路２４は、フラッシュメモリセルからのデータの読み出し時に、センスアンプ１９の活性化を指示する信号を生成するリードタイミング生成回路２１を含む。リードタイミング生成回路２１が出力する信号のタイミングは、ユーザデータメモリ１７内のフラッシュメモリセルからのデータの読出し時に、トリミングデータメモリ１６からトリミングレジスタ群１４に転送されたトリミングデータによって調整される。一方、トリミングデータメモリ１６内のフラッシュメモリセルからのデータの読出し時には、リードタイミング生成回路２１が出力する信号のタイミングは、トリミングデータによって調整されないが、トリミングデータメモリ１６からの読出しは、短期間に完了する必要がないため、センスアンプ１９の活性化のタイミングは高精度が要求されないため、問題とならない。

周辺回路２４は、さらに、アドレスバッファと、プリデコーダと、カラムデコーダと、データアウトバッファなどを含む。

制御部１２は、コマンドデコーダ２５と、シーケンサ７１と、シーケンサ制御回路７２と、トリミングレジスタ群１４と、トリミングデータ転送制御回路１３とを含む。

トリミングレジスタ群１４は、複数個のトリミングレジスタを備える。各トリミングレジスタは、トリミングデータメモリ１６から転送された１ビットのトリミングデータを保持する。

トリミングデータ転送制御回路１３は、トリミングデータメモリ１６からトリミングレジスタ群１４への複数ビットのトリミングデータの転送を制御する。

図４は、第２の実施形態のトリミングデータ転送制御回路１３の構成を表わす図である。このトリミングデータ転送制御回路１３は、レジスタ４２と、ＴＲＡ転送制御回路４１を含む。

ＴＲＡ転送制御回路４１は、トリミングデータメモリ１６に含まれる、１ビットのトリミングデータを記憶するトリミング用メモリセルＴＭＣＡからトリミングレジスタ群１４に含まれる１ビットのトリミングデータを保持するためのトリミングレジスタＴＲＡへの１ビットのトリミングデータの転送を制御する。ＴＲＡ転送制御回路４１は、電源電圧ＶＣＣが立ち上った後、立ち下がるまでにユーザデータメモリ１７内のメモリセルにアクセスしない場合には、トリミング用メモリセルＴＭＣＡからトリミングレジスタＴＲＡへの１ビットのトリミングデータが転送されないように制御する。トリミングデータ転送制御回路１３は、このようなＴＲＡ転送制御回路をトリミング用メモリセルの個数だけ備える。

ＴＲＡ転送制御回路４１は、ＡＮＤ回路３１と、ＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ１と、ＡＮＤ回路３２とを備える。

レジスタ４２は、ＣＰＵ７からのフラッシュ活性化信号ＦＬ＿ＡＣＴを保持して、ＴＲＡ転送制御回路４１内のＡＮＤ回路３１へ出力する。

ＡＮＤ回路３１は、システムコントローラ９からのリセット信号ＲＳＴと、レジスタ４２からのフラッシュ活性化信号ＦＬ＿ＡＣＴの論理積を出力する。

ＮチャネルＭＯＳトランジスタＮ１は、トリミング用メモリセルＴＭＣＡの出力を伝送するビット線と、トリミングレジスタＴＲＡのデータ入力端子とを結ぶ信号線ＬＡの途中に設けられる。ＮチャネルＭＯＳトランジスタＮ１のゲートは、ＡＮＤ回路３１の出力を受ける。

ＰチャネルＭＯＳトランジスタＰ１と、電圧ＶＤＤの電圧配線と、信号線ＬＡの間に設けられ、制御信号ＶＳＳを受けるゲートを有する。

ＡＮＤ回路３２は、クロック生成回路３からのクロックＣＬＫと、システムコントローラ９からのリセット信号ＲＳＴと、ＶＤＤＯＮＬ＿３の論理積をトリミングレジスタＴＲＡのクロック端子へ出力する。

図５は、第２の実施形態のフラッシュメモリ４の動作手順を表わすフローチャートである。図６は、第２の実施形態の電源立ち上げ時のタイミングチャートである。

図５および図６を参照して、フラッシュメモリ４の状態としてフラッシュアイドル状態（ステップＳ１０１）が所定時間続いた後、フラッシュメモリ内蔵マイコン１に供給される外部電源電圧ＶＣＣが立ち下り、それに伴い内部電源電圧ＶＤＤも立ち下がる（ステップＳ１０２）。

その後、所定時間が経過したら、フラッシュメモリ内蔵マイコン１に供給される外部電源電圧ＶＣＣが立ち上がり（図６の（１）に示す。）、それに伴い内部電源電圧ＶＤＤも立ち上る（図６の（２）に示す。）。制御信号ＶＳＳは「Ｌ」レベルのままなので、ＰチャネルＭＯＳトランジスタＰ３がオンとなり、トリミングレジスタＴＲＡのデータ入力端子に接続する信号線ＬＡは「Ｈ」レベルとなる（ステップＳ１０３）。

その後、フラッシュメモリ４に入力される内部電源電圧ＶＤＤの大きさが安定化し、ＶＤＤＯＮＬ＿３＝「Ｈ」レベルが入力される（図６の（３）に示す。）（ステップＳ１０４）。

また、システムコントローラ９は、外部電源電圧ＶＣＣが立ち上ることによって、リセット信号ＲＳＴを「Ｈ」レベルに立ち上げ（図６の（４）に示す。）、制御信号ＶＳＳを「Ｈ」レベルに立ち上げる。制御信号ＶＳＳが立ち上ると、ＰチャネルＭＯＳトランジスタＰ３がオフとなり、トリミングレジスタＴＲＡのデータ入力端子に接続する信号線ＬＡと、電源電圧ＶＤＤの電圧配線とが分離される（ステップＳ１０５）。

ＣＰＵ７は、電源電圧ＶＣＣおよびＶＤＤが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７へのアクセスを予定している場合には、ユーザデータメモリ１７へのアクセスが有りとして、フラッシュ活性化信号ＦＬ＿ＡＣＴを「Ｈ」レベルに設定する（図６の（５）に示す）。ＣＰＵ７は、電源電圧ＶＣＣおよびＶＤＤが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７へのアクセスを予定していない場合には、ユーザデータメモリ１７へのアクセスが無しとして、フラッシュ活性化信号ＦＬ＿ＡＣＴを「Ｌ」レベルに設定する。このようなユーザデータメモリ１７へのアクセスの有無については、たとえば、１０回の電源立ち上り期間のうちの１回の割合で定期的にユーザデータメモリ１７へアクセスするような場合には、ＣＰＵ７は、現在の立ち上り期間において、ユーザデータメモリ１７へアクセスするか否かを判断することができる。

フラッシュ活性化信号ＦＬ＿ＡＣＴが「Ｈ」レベルに設定された場合には（ステップＳ１０６でＹＥＳ）、ＴＲＡ転送制御回路４１では、ＡＮＤ回路３１の出力が「Ｈ」レベル、ＮチャネルＭＯＳトランジスタＮ１がオンとなり、クロックＣＬＫの立ち上りのタイミングでＡＮＤ回路３２の出力が「Ｈ」に立ち上る。その結果、トリミングレジスタＴＲＡは、信号線ＬＡで伝送されるトリミング用メモリセルＴＭＣＡから出力されたトリミングデータを取り込んで、このトリミングデータを利用する対応の回路（消去電圧発生回路２２、書込み電圧発生回路２３、またはリードタイミング生成回路２１）へ出力する（ステップＳ１０７）。その後、ＣＰＵ７からのコマンドにしたがって、ユーザデータメモリ１７へのアクセスが実行され（ステップＳ１０８）。その後、フラッシュメモリ４は、フラッシュアイドル状態に戻る。

フラッシュ活性化信号ＦＬ＿ＡＣＴが「Ｌ」レベルに設定された場合には（ステップＳ１０６でＮＯ）、ＴＲＡ転送制御回路４１では、ＡＮＤ回路３８の出力が「Ｌ」レベル、ＮチャネルＭＯＳトランジスタＮ１がオフのままであり、トリミングレジスタＴＲＡからのトリミングデータがトリミングレジスタＴＲＡに転送されず、フラッシュメモリ４は、フラッシュアイドル状態となる。

図７（ａ）は、第２の実施形態において、ユーザデータメモリ１７へのアクセスがある場合の消費電流を説明するための図である。 図７（ｂ）は、第２の実施形態において、ユーザデータメモリ１７へのアクセスがない場合の消費電流を説明するための図である。

いずれの場合も、電源立ち上げ期間において、外部電源電圧ＶＣＣが立ち上がり、それに伴い内部電源電圧ＶＤＤが立ち上ることによって、電流が消費される。

図７（ａ）では、リセット転送期間において、トリミングデータメモリ１６からトリミングレジスタ群１４へトリミングデータが転送される。トリミングデータの転送によって、トリミングレジスタ群１４に含まれる複数個のトリミングレジスタ（トリミングレジスタＴＲＡは、そのうちの一つ）を含むが動作するので、電流が消費される。

これに対して、図７（ｂ）では、リセット転送期間において、トリミングデータメモリ１６からトリミングレジスタ群１４へトリミングデータが転送されない。従来は、ユーザデータメモリ１７へのアクセスがない場合でも、トリミングデータが転送されていたため、無駄に電流が消費されていたが、本実施の形態では、図７（ｂ）に示すように、ユーザデータメモリ１７へのアクセスがない場合には、トリミングデータが転送されないので、無駄に電流が消費されるのを防止できる。

［第３の実施形態］
第２の実施形態では、ユーザデータメモリへのアクセスの要否でリセット転送の有無を判断したが、アクセスにも、書込み・消去・リード等種々のモードがある。本実施の形態では、これらのモードそれぞれに対応したリセット転送時のトリミングデータの転送を実現する。

図８は、第３の実施形態のトリミングデータ転送制御回路１１３の構成を表わす図である。

トリミングデータ転送制御回路１１３は、レジスタ５２と、リード用転送制御回路６１と、消去用転送制御回路６２と、ライト用転送制御回路６３とを備える。

リード用転送制御回路６１は、トリミングデータメモリ１６に含まれるリード用トリミングメモリセル群６４に記憶されたリードアクセスに必要な信号電圧を調整するためのトリミングデータのリード制御用トリミングレジスタ群６７への転送を制御する。

リード用転送制御回路６１は、ＴＲ０転送制御回路５０を含む。ＴＲ０転送制御回路５０は、リード用トリミングメモリセル群６４に含まれる、１ビットのトリミングデータを記憶するトリミング用メモリセルＴＭＣ０からリード制御用トリミングレジスタ群６７に含まれる１ビットのトリミングデータを保持するためのリード制御用トリミングレジスタＴＲ０への１ビットのトリミングデータの転送を制御する。リード制御用トリミングレジスタＴＲ０内のトリミングデータは、リードタイミング生成回路２１で生成される信号（センスアンプ１９の活性化を指示する信号）のタイミング調整に用いられる。

ＴＲ０転送制御回路５０は、電源電圧ＶＣＣが立ち上った後立ち下がるまでに、ユーザデータメモリ１７内のメモリセルにリードアクセスしない場合には、トリミング用メモリセルＴＭＣ０からリード制御用トリミングレジスタＴＲ０への１ビットのトリミングデータが転送されないように制御する。リード用転送制御回路６１は、このような転送制御回路をリード用トリミングメモリセル群６４に含まれるトリミング用メモリセルの個数だけ備える。

消去用転送制御回路６２は、トリミングデータメモリ１６に含まれる消去用トリミングメモリセル群６５に記憶された消去アクセスに必要な信号電圧を調整するためのトリミングデータの消去制御用トリミングレジスタ群６８への転送を制御する。

消去用転送制御回路６２は、ＴＲ１転送制御回路５１を含む。ＴＲ１転送制御回路５１は、消去用トリミングメモリセル群６５に含まれる、１ビットのトリミングデータを記憶するトリミング用メモリセルＴＭＣ１から消去制御用トリミングレジスタ群６８に含まれる１ビットのトリミングデータを保持するための消去制御用トリミングレジスタＴＲ１への１ビットのトリミングデータの転送を制御する。消去制御用トリミングレジスタＴＲ１内のトリミングデータは、消去電圧発生回路２２で発生される消去電圧の大きさの調整に用いられる。

ＴＲ１転送制御回路５１は、電源電圧ＶＣＣが立ち上った後立ち下がるまでに、ユーザデータメモリ１７内のメモリセルに消去アクセスしない場合には、トリミング用メモリセルＴＭＣ１から消去制御用トリミングレジスタＴＲ１への１ビットのトリミングデータが転送されないように制御する。消去用転送制御回路６２は、このような転送制御回路を消去用トリミングメモリセル群６５に含まれるトリミング用メモリセルの個数だけ備える。

ライト用転送制御回路６３は、トリミングデータメモリ１６に含まれるライト用トリミングメモリセル群６６に記憶されたライトアクセスに必要な信号電圧を調整するためのトリミングデータのライト制御用トリミングレジスタ群６９への転送を制御する。

ライト用転送制御回路６３は、ＴＲ２転送制御回路５２を含む。ＴＲ２転送制御回路５２は、ライト用トリミングメモリセル群６６に含まれる、１ビットのトリミングデータを記憶するトリミング用メモリセルＴＭＣ２からライト制御用トリミングレジスタ群６９に含まれる１ビットのトリミングデータを保持するためのライト制御用トリミングレジスタＴＲ２への１ビットのトリミングデータの転送を制御する。ライト制御用トリミングレジスタＴＲ２内のトリミングデータは、書込み電圧発生回路２３で発生される書込み電圧の大きさの調整に用いられる。

ＴＲ２転送制御回路５２は、電源電圧ＶＣＣが立ち上った後立ち下がるまでに、ユーザデータメモリ１７内のメモリセルにライトアクセスしない場合には、トリミング用メモリセルＴＭＣ２からライト制御用トリミングレジスタＴＲ２への１ビットのトリミングデータが転送されないように制御する。ライト用転送制御回路６３は、このような転送制御回路をライト用トリミングメモリセル群６６に含まれるトリミング用メモリセルの個数だけ備える。

ＣＰＵ７は、３ビットのフラッシュ活性化信号ＦＬ＿ＡＣＴ［０］，ＦＬ＿ＡＣＴ［１］，ＦＬ＿ＡＣＴ［２］をレジスタ５３へ出力する。レジスタ５３は、ＣＰＵ７からの３ビットのフラッシュ活性化信号ＦＬ＿ＡＣＴ［０］，ＦＬ＿ＡＣＴ［１］，ＦＬ＿ＡＣＴ［２］を保持する。

ＴＲ０転送制御回路５０は、ＡＮＤ回路３３と、ＮチャネルＭＯＳトランジスタＮ３と、ＰチャネルＭＯＳトランジスタＰ３と、ＡＮＤ回路３４とを備える。

ＡＮＤ回路３３は、システムコントローラ９からのリセット信号ＲＳＴと、レジスタ５３からのフラッシュ活性化信号ＦＬ＿ＡＣＴ［０］の論理積を出力する。

ＮチャネルＭＯＳトランジスタＮ３は、トリミング用メモリセルＴＭＣ０の出力を伝送するビット線と、リード制御用トリミングレジスタＴＲ０のデータ入力端子とを結ぶ信号線Ｌ０の途中に設けられる。ＮチャネルＭＯＳトランジスタＮ３のゲートは、ＡＮＤ回路３３の出力を受ける。

ＰチャネルＭＯＳトランジスタＰ３は、電圧ＶＤＤの電圧配線と、信号線Ｌ０の間に設けられ、制御信号ＶＳＳを受けるゲートを有する。

ＡＮＤ回路３４は、クロック生成回路３からのクロックＣＬＫと、システムコントローラ９からのリセット信号ＲＳＴと、ＶＤＤＯＮＬ＿３の論理積をリード制御用トリミングレジスタＴＲ０のクロック端子へ出力する。

ＴＲ１転送制御回路５１は、ＡＮＤ回路３５と、ＮチャネルＭＯＳトランジスタＮ４と、ＰチャネルＭＯＳトランジスタＰ４と、ＡＮＤ回路３６とを備える。

ＡＮＤ回路３５は、システムコントローラ９からのリセット信号ＲＳＴと、レジスタ５３からのフラッシュ活性化信号ＦＬ＿ＡＣＴ［１］の論理積を出力する。

ＮチャネルＭＯＳトランジスタＮ４は、トリミング用メモリセルＴＭＣ１の出力を伝送するビット線と、消去制御用トリミングレジスタＴＲ１のデータ入力端子とを結ぶ信号線Ｌ１の途中に設けられる。ＮチャネルＭＯＳトランジスタＮ４のゲートは、ＡＮＤ回路３５の出力を受ける。

ＰチャネルＭＯＳトランジスタＰ４は、電圧ＶＤＤの電圧配線と、信号線Ｌ１の間に設けられ、制御信号ＶＳＳを受けるゲートを有する。

ＡＮＤ回路３６は、クロック生成回路３からのクロックＣＬＫと、システムコントローラ９からのリセット信号ＲＳＴと、ＶＤＤＯＮＬ＿３の論理積を消去制御用トリミングレジスタＴＲ１のクロック端子へ出力する。

ＴＲ２転送制御回路５２は、ＡＮＤ回路３７と、ＮチャネルＭＯＳトランジスタＮ５と、ＰチャネルＭＯＳトランジスタＰ５と、ＡＮＤ回路３８とを備える。

ＡＮＤ回路３７は、システムコントローラ９からのリセット信号ＲＳＴと、レジスタ５３からのフラッシュ活性化信号ＦＬ＿ＡＣＴ［２］の論理積を出力する。

ＮチャネルＭＯＳトランジスタＮ５は、トリミング用メモリセルＴＭＣ２の出力を伝送するビット線と、ライト制御用トリミングレジスタＴＲ２のデータ入力端子とを結ぶ信号線Ｌ２の途中に設けられる。ＮチャネルＭＯＳトランジスタＮ５のゲートは、ＡＮＤ回路３７の出力を受ける。

ＰチャネルＭＯＳトランジスタＰ５は、電圧ＶＤＤの電圧配線と、信号線Ｌ２の間に設けられ、制御信号ＶＳＳを受けるゲートを有する。

ＡＮＤ回路３８は、クロック生成回路３からのクロックＣＬＫと、システムコントローラ９からのリセット信号ＲＳＴと、ＶＤＤＯＮＬ＿３の論理積をライト制御用トリミングレジスタＴＲ２のクロック端子へ出力する。

図９は、第３の実施形態のフラッシュメモリ４の動作手順を表わすフローチャートである。図１０は、第３の実施形態の電源立ち上げ時のタイミングチャートである。

図９および図１０を参照して、フラッシュメモリ４の状態としてフラッシュアイドル状態（ステップＳ２０１）が所定時間続いた後、フラッシュメモリ内蔵マイコン１に供給される外部電源電圧ＶＣＣが立ち下り、それに伴い内部電源電圧ＶＤＤも立ち下がる（ステップＳ２０２）。

その後、所定時間が経過したら、フラッシュメモリ内蔵マイコン１に供給される外部電源電圧ＶＣＣが立ち上がり（図１０の（１）に示す。）、それに伴い内部電源電圧ＶＤＤも立ち上る（図１０の（２）に示す。）。制御信号ＶＳＳは「Ｌ」レベルのままなので、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４，Ｐ５がオンとなり、トリミングレジスタＴＲ０，ＴＲ１，ＴＲ２のデータ入力端子に接続する信号線Ｌ１、Ｌ２，Ｌ３は、「Ｈ」レベルとなる（ステップＳ２０３）。

その後、フラッシュメモリ４に入力される内部電源電圧ＶＤＤの大きさが安定化したことを示すＶＤＤＯＮＬ＿３が「Ｈ」レベルに立ち上がる（図１０の（３）に示す。）（ステップＳ１０４）。

また、システムコントローラ９は、外部電源電圧ＶＣＣが立ち上ることによって、リセット信号ＲＳＴを「Ｈ」レベルに立ち上げ（図１０の（４）に示す。）、制御信号ＶＳＳを「Ｈ」レベルに立ち上げる。制御信号ＶＳＳが立ち上ると、ＰチャネルＭＯＳトランジスタＰ３，Ｐ４，Ｐ５がオフとなり、トリミングレジスタＴＲ０，ＴＲ１，ＴＲ２のデータ入力端子に接続する信号線Ｌ０，Ｌ１，Ｌ２と、電源電圧ＶＤＤの電圧配線とが分離される（ステップＳ２０５）。

ＣＰＵ７は、外部電源電圧ＶＣＣが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７へのリードアクセスを予定している場合には、ユーザデータメモリ１７へのリードアクセスが有りとして、フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位ビットＦＬ_ＡＣＴ[０］を「Ｈ」レベルに設定する。ＣＰＵ７は、外部電源電圧ＶＣＣが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７へのリードアクセスを予定していない場合には、ユーザデータメモリ１７へのリードアクセスが無しとして、フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位ビットＦＬ_ＡＣＴ[０］を「Ｌ」レベルに設定する。

また、ＣＰＵ７は、外部電源電圧ＶＣＣが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７への消去アクセスを予定している場合には、ユーザデータメモリ１７への消去アクセスが有りとして、フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位から２番目のビットＦＬ_ＡＣＴ[１］を「Ｈ」レベルに設定する（図１０の（５）に示す。）。ＣＰＵ７は、外部電源電圧ＶＣＣが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７への消去アクセスを予定していない場合には、ユーザデータメモリ１７への消去アクセスが無しとして、フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位から２番目のビットＦＬ_ＡＣＴ[１］を「Ｌ」レベルに設定する。

また、ＣＰＵ７は、電源電圧ＶＣＣおよびＶＤＤが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７へのライトアクセスを予定している場合には、ユーザデータメモリ１７へのライトアクセスが有りとして、フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位から３番目のビットＦＬ_ＡＣＴ[２］を「Ｈ」レベルに設定する。ＣＰＵ７は、電源電圧ＶＣＣおよびＶＤＤが再び立ち下がるまでに、メモリアレイ１５内のユーザデータメモリ１７へのライトアクセスを予定していない場合には、ユーザデータメモリ１７へのライトアクセスが無しとして、フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位から３番目のビットＦＬ_ＡＣＴ[２］を「Ｌ」レベルに設定する。

フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位ビットＦＬ＿ＡＣＴ［０］が「Ｈ」レベルに設定された場合には（ステップＳ２０６でＹＥＳ）、ＴＲ０転送制御回路５０では、ＡＮＤ回路３３の出力が「Ｈ」レベル、ＮチャネルＭＯＳトランジスタＮ３がオンとなり、クロックＣＬＫの立ち上りのタイミングでＡＮＤ回路３４の出力が「Ｈ」に立ち上る。その結果、リード制御用トリミングレジスタＴＲ０は、信号線Ｌ０で伝送されるトリミング用メモリセルＴＭＣ０から出力されたトリミングデータを取り込んで、このトリミングデータを利用するリードタイミング生成回路２１へ出力する（ステップＳ２０７）。その後、ＣＰＵ７からのコマンドにしたがって、ユーザデータメモリ１７へのリードアクセスが実行され（ステップＳ２０８）。その後、フラッシュメモリ４は、フラッシュアイドル状態に戻る。

フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位から２番目のビットＦＬ＿ＡＣＴ［１］が「Ｈ」レベルに設定された場合には（ステップＳ２０９でＹＥＳ）、ＴＲ１転送制御回路５１では、ＡＮＤ回路３５の出力が「Ｈ」レベル、ＮチャネルＭＯＳトランジスタＮ４がオンとなり、クロックＣＬＫの立ち上りのタイミングでＡＮＤ回路３６の出力が「Ｈ」に立ち上る。その結果、消去制御用トリミングレジスタＴＲ１は、信号線Ｌ１で伝送されるトリミング用メモリセルＴＭＣ１から出力されたトリミングデータを取り込んで、このトリミングデータを利用する消去電圧発生回路２２へ出力する（ステップＳ２１０）。その後、ＣＰＵ７からのコマンドにしたがって、ユーザデータメモリ１７への消去アクセスが実行され（ステップＳ２１１）。その後、フラッシュメモリ４は、フラッシュアイドル状態に戻る。

フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位から３番目のビットＦＬ＿ＡＣＴ［２］が「Ｈ」レベルに設定された場合には（ステップＳ２１２でＹＥＳ）、ＴＲ２転送制御回路５２では、ＡＮＤ回路３７の出力が「Ｈ」レベル、ＮチャネルＭＯＳトランジスタＮ５がオンとなり、クロックＣＬＫの立ち上りのタイミングでＡＮＤ回路３８の出力が「Ｈ」に立ち上る。その結果、ライト制御用トリミングレジスタＴＲ２は、信号線Ｌ２で伝送されるトリミング用メモリセルＴＭＣ２から出力されたトリミングデータを取り込んで、このトリミングデータを利用する書込み電圧発生回路２３へ出力する（ステップＳ２１３）。その後、ＣＰＵ７からのコマンドにしたがって、ユーザデータメモリ１７へのライトアクセスが実行され（ステップＳ２１４）。その後、フラッシュメモリ４は、フラッシュアイドル状態に戻る。

フラッシュ活性化信号ＦＬ＿ＡＣＴの最下位ビット、最下位から２番目のビット、および最下位から３番目のビットが「Ｌ」レベルに設定された場合には（ステップＳ２１２でＮＯ）、ＴＲ０転送制御回路５０，５１，５２では、ＡＮＤ回路３３，３５，３７の出力が「Ｌ」レベル、ＮチャネルＭＯＳトランジスタＮ３，Ｎ４，Ｎ５がオフとなる。その結果、トリミングレジスタＴＲ０，ＴＲ１，ＴＲ２は、信号線Ｌ０，Ｌ１，Ｌ２で伝送されるトリミング用メモリセルＴＭＣ０，ＴＭＣ１，ＴＭＣ２から出力されたトリミングデータを取り込こまないため、無駄な電流が消費されない。

図１１（ａ）は、第３の実施形態において、ユーザデータメモリ１７への消去アクセスがある場合の消費電流を説明するための図である。 図１１（ｂ）は、第３の実施形態において、ユーザデータメモリ１７への消去アクセスがない場合の消費電流を説明するための図である。

いずれの場合も、電源立ち上げ期間において、外部電源電圧ＶＣＣが立ち上がり、それに伴い内部電源電圧ＶＤＤが立ち上ることによって、電流が消費される。

図１１（ａ）では、リセット転送期間において、消去用トリミングメモリセル群６５から消去制御用トリミングレジスタ群６８へトリミングデータが転送される。トリミングデータの転送によって、消去制御用トリミングレジスタ群６８に含まれる複数個のトリミングレジスタ（消去制御用トリミングレジスタＴＲ１は、そのうちの一つ）を含むが動作するので、電流が消費される。また、この電流消費量は、図７（ａ）で示す電流消費量よりも少ない。その理由は、消去アクセス時には、リード用トリミングメモリセル群６４からリード制御用トリミングレジスタ群６７へトリミングデータが転送されず、ライト用トリミングメモリセル群６６からライト制御用トリミングレジスタ群６９へトリミングデータが転送されないため、第２の実施形態よりも消費される電流量が少ないからである。また、転送されるトリミングデータが第２の実施形態よりも少なくできるので、第２の実勢形態よりも電源立ち上げ後のトリミングデータ転送に要する時間を短縮することができる。

図１１（ｂ）では、図７（ｂ）と同様に、リセット転送期間において、トリミングデータメモリ１６からトリミングレジスタ群１４へトリミングデータが転送されない。従来は、ユーザデータメモリ１７へのアクセスがない場合でも、トリミングデータが転送されていたため、無駄に電流が消費されていたが、本実施の形態では、図１１（ｂ）に示すように、ユーザデータメモリ１７へのアクセスがない場合には、トリミングデータが転送されないので、無駄に電流が消費されるのを防止できる。

［第４の実施形態］
第２および第３の実施形態において、フラッシュ活性化信号が「Ｌ」のままで、トリミングデータがレジスタに転送されない場合には、そのトリミングデータを用いて調整される回路は、所望の特性で動作しない。たとえば、第３の実施形態において、フラッシュ活性化信号の最下位から第２ビットＦＬ＿ＡＣＴ［１］が「Ｌ」レベルのままだと、消去電圧発生回路２２で発生する消去用の高電圧の大きさは、トリミングデータがレジスタに転送されないので、所望の電圧値からずれた値となる。このような状態において、ＣＰＵ７からフラッシュメモリ４へ消去命令が送られてくると、フラッシュメモリ４では、所望の電圧値からずれた電圧で消去動作が実行されてしまう。このような事態を避けるために、本実施の形態では、トリミングデータが転送されない場合には、そのトリミングデータを特性の調整のために利用している回路が使用されるリードシーケンス、消去シーケンス、またはライトシーケンスが実行されないようにする。

図１２は、第４の実施形態のシーケンサ制御回路７２およびシーケンサ７１を説明するための図である。

シーケンサ７１は、メモリアレイ１５内のメモリセルへのアクセスを制御する。
シーケンサ制御回路７２は、ユーザデータメモリ１７内のメモリセルへのアクセスを実行する命令を受けた場合において、トリミングデータ転送制御回路１１３によってトリミングレジスタ群１４内のレジスタにトリミングデータが転送されていないときには、シーケンサ７１によってユーザデータメモリ１７内のメモリセルへのアクセスが実行されないように制御する。

図１２に示すように、シーケンサ制御回路７２は、ＡＮＤ回路７３と、ＡＮＤ回路７４と、ＡＮＤ回路７５とを含む。

コマンドデコーダ２５は、ＣＰＵ７から送られる信号がフラッシュメモリ４からのリードを指示する信号のときには、フラッシュメモリ４へのリードアクセスを行なうため、リード命令ＲＭＣＤを「Ｈ」レベルに活性化する。コマンドデコーダ２５は、ＣＰＵ７から送られる信号がフラッシュメモリ４の消去を指示する信号のときには、フラッシュメモリ４への消去アクセスを行なうため、消去命令ＥＭＣＤを「Ｈ」レベルに活性化する。コマンドデコーダ２５は、ＣＰＵ７から送られる信号がフラッシュメモリ４のライトを指示する信号のときには、フラッシュメモリ４へのライトアクセスを行なうため、ライト命ＷＭＣＤを「Ｈ」レベルに活性化する。

ＡＮＤ回路７３は、コマンドデコーダ２５から出力されるリード命令ＲＣＭＤと、ＣＰＵ７からレジスタ５３を経由して送られるユーザデータメモリ１７内のメモリセルのリードアクセスの有無を表わす信号ＦＬ＿ＡＣＴ［０］とを受けて、これらの論理積を修正リード命令ＲＣＢとしてシーケンサ７１へ出力する。

ＡＮＤ回路７４は、コマンドデコーダ２５から出力される消去命令ＥＣＭＤと、ＣＰＵ７からレジスタ５３を経由して送られるユーザデータメモリ１７内のメモリセルの消去アクセスの有無を表わす信号ＦＬ＿ＡＣＴ［１］とを受けて、これらの論理積を修正消去命令ＥＣＢとしてシーケンサ７１へ出力する。

ＡＮＤ回路７５は、コマンドデコーダ２５から出力されるライト命令ＷＣＭＤと、ＣＰＵ７からレジスタ５３を経由して送られるユーザデータメモリ１７内のメモリセルのライトアクセスの有無を表わす信号ＦＬ＿ＡＣＴ［２］とを受けて、これらの論理積を修正ライト命令ＷＣＢとしてシーケンサ７１へ出力する。

シーケンサ７１は、修正リード命令ＲＣＢが「Ｈ」レベルに活性化されているときには、ユーザデータメモリ１７からのデータのリードシーケンスを実行する。シーケンサ７１は、修正リード命令ＲＣＢが「Ｌ」レベルに非活性化されているときには、リード制御用トリミングレジスタ群６７のレジスタにトリミングデータが転送されていないので、ユーザデータメモリ１７からのデータのリードシーケンスを実行しない。

シーケンサ７１は、修正消去命令ＥＣＢが「Ｈ」レベルに活性化されているときには、ユーザデータメモリ１７のデータの消去シーケンスを実行する。シーケンサ７１は、修正消去命令ＥＣＢが「Ｌ」レベルに非活性化されているときには、消去制御用トリミングレジスタ群６８のレジスタにトリミングデータが転送されていないので、ユーザデータメモリ１７のデータの消去シーケンスを実行しない。

シーケンサ７１は、修正ライト命令ＷＣＢが「Ｈ」レベルに活性化されているときにはユーザデータメモリ１７へのデータのライトシーケンスを実行する。シーケンサ７１は、修正ライト命令ＷＣＢが「Ｌ」レベルに非活性化されているときには、ライト制御用トリミングレジスタ群６９のレジスタにトリミングデータが転送されていないので、ユーザデータメモリ１７へのデータのライトシーケンスを実行しない。

以上のように、本実施の形態によれば、レジスタ内にトリミングデータが転送されていないときには、そのトリミングデータを使用して調整される回路を用いたユーザデータメモリへのアクセスの実行を指示する命令をＣＰＵから受けたとしても、そのようなアクセスは実行されない。これによって、トリミングデータで調整されない回路からの信号や電圧を用いることによって、ユーザデータメモリへのアクセスが適切に実行されないといった事態を防止できる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ フラッシュメモリ内蔵マイコン、２ その他周辺回路、３ クロック生成回路、４ フラッシュメモリ、５ バスコントローラ、６ ＲＡＭ、７ ＣＰＵ、８ 電源回路、１０ Ｉ／Ｏ、１２ 制御部、１３，１１３ トリミングデータ転送制御回路、１４ トリミングレジスタ群、１５ 不揮発性メモリアレイ、１６ トリミングデータメモリ、１７ ユーザデータメモリ、１８ メモリアレイ直接周辺回路、１９ センスアンプ、２０ 電圧回路、２１ リードタイミング生成回路、２２ 消去電圧発生回路、２３ 書込み電圧発生回路、２４ 周辺回路、２５ コマンドデコーダ、４２，５３ レジスタ、６１ リード用転送制御回路、６２ 消去用転送制御回路、６３ ライト用転送制御回路、６７ リード制御用トリミングレジスタ群、６８ 消去制御用トリミングレジスタ群、６９ ライト制御用トリミングレジスタ群、３１〜３８，７３，７４，７５ ＡＮＤ回路、４１ ＴＲＡ転送制御回路、６１ リード用転送制御回路、６２ 消去用転送制御回路、６３ ライト用転送制御回路、６４ リード用トリミングメモリセル群、６５ 消去用トリミングメモリセル群、６６ ライト用トリミングメモリセル群、６７ リード制御用トリミングレジスタ群、６８ 消去制御用トリミングレジスタ群、６９ ライト制御用トリミングレジスタ群、７１ シーケンサ、７２ シーケンサ制御回路、３０１ 半導体装置、３０２ 不揮発性メモリアレイ、３０３ 転送制御回路、３０４ レジスタ、３０５ 被調整回路、３０６ 第１の不揮発性メモリセル、３０７ 第２の不揮発性メモリセル、ＴＭＣＡ，ＴＭＣ０，ＴＭＣ１，ＴＭＣ２ トリミング用メモリセル、ＴＲＡ トリミングレジスタ、ＴＲ０ リード制御用トリミングレジスタ、ＴＲ１ 消去制御用トリミングレジスタ、ＴＲ２ ライト制御用トリミングレジスタ、Ｎ１，Ｎ３，Ｎ４，Ｎ５ ＮチャネルＭＯＳトランジスタ、Ｐ１，Ｐ３，Ｐ４，Ｐ５ ＰチャネルＭＯＳトランジスタ。

Claims (9)

1. トリミングデータを記憶する第１の不揮発性メモリセルとユーザデータを記憶する第２の不揮発性メモリセルを含むメモリアレイと、
   前記第１の不揮発性メモリセルから転送された前記トリミングデータを保持するレジスタと、
   前記第２の不揮発性メモリセルへのアクセスに必要な信号または電圧を生成し、前記レジスタ内のトリミングデータによって、前記信号または電圧が調整される被調整回路と、
   前記第１の不揮発性メモリセルから前記レジスタへの前記トリミングデータの転送を制御する転送制御回路とを備え、
   前記転送制御回路は、外部電源電圧が立ち上がった後立ち下がるまでに前記第２の不揮発性メモリセルへアクセスをしない場合には、前記第１の不揮発性メモリセルから前記トリミングデータが前記レジスタに転送されないように制御する、半導体装置。
2. 前記第１の不揮発性メモリセルは、前記第２の不揮発性メモリセルのリードアクセスに必要なトリミングデータを記憶し、
   前記レジスタは、前記リードアクセスに必要な信号電圧を調整するためのトリミングデータを保持し、
   前記被調整回路は、前記第２の不揮発性メモリセルのリードアクセスに必要な信号電圧を生成し、前記レジスタ内のトリミングデータによって、前記信号電圧が調整され、
   前記転送制御回路は、前記外部電源電圧が立ち上がった後立ち下がるまでに、前記第２の不揮発性メモリセルのリードアクセスをしない場合には、前記第１の不揮発性メモリセルから前記トリミングデータが前記レジスタに転送されないように制御する、請求項１記載の半導体装置。
3. 前記トリミングデータは、センスアンプの活性化するタイミングを調整するためのデータであり、
   前記被調整回路は、前記トリミングデータに従って、センスアンプの活性化を指示する信号を生成する、請求項２記載の半導体装置。
4. 前記第１の不揮発性メモリセルは、前記第２の不揮発性メモリセルの消去アクセスに必要なトリミングデータを記憶し、
   前記レジスタは、前記消去アクセスに必要な信号電圧を調整するためのトリミングデータを保持し、
   前記被調整回路は、前記第２の不揮発性メモリセルの消去アクセスに必要な信号電圧を生成し、前記レジスタ内のトリミングデータによって、前記信号電圧が調整され、
   前記転送制御回路は、外部電源電圧が立ち上がった後立ち下がるまでに前記第２の不揮発性メモリセルの消去アクセスをしない場合には、前記第１の不揮発性メモリセルから前記トリミングデータが前記レジスタに転送されないように制御する、請求項１記載の半導体装置。
5. 前記トリミングデータは、前記第２の不揮発性メモリセルのデータの消去のために必要な消去電圧を調整するためのデータであり、
   前記被調整回路は、前記トリミングデータに従って、前記消去電圧を生成する、請求項４記載の半導体装置。
6. 前記第１の不揮発性メモリセルは、前記第２の不揮発性メモリセルのライトアクセスに必要なトリミングデータを記憶し、
   前記レジスタは、前記ライトアクセスに必要な信号電圧を調整するためのトリミングデータを保持し、
   前記被調整回路は、前記第２の不揮発性メモリセルのライトアクセスに必要な信号電圧を生成し、前記レジスタ内のトリミングデータによって、前記信号電圧が調整され、
   前記転送制御回路は、外部電源電圧が立ち上がった後立ち下がるまでに前記第２の不揮発性メモリセルのライトアクセスをしない場合には、前記第１の不揮発性メモリセルから前記トリミングデータが前記レジスタに転送されないように制御する、請求項１記載の半導体装置。
7. 前記トリミングデータは、前記第２の不揮発性メモリセルへのデータの書込みために必要な書込み電圧を調整するためのデータであり、
   前記被調整回路は、前記トリミングデータに従って、前記書込み電圧を生成する、請求項６記載の半導体装置。
8. 前記第１の不揮発性メモリセルは、前記第２の不揮発性メモリセルへの複数種類のアクセスに対応して複数種類設けられ、
   前記レジスタは、前記複数種類のアクセスに対応して複数種類設けられ、
   前記被調整回路は、前記複数種類のアクセスに対応して複数種類設けられ、
   前記転送制御回路は、前記複数種類のアクセスに対応して複数種類設けられ、
   前記転送制御回路は、電源が立ち上がった後立ち下がるまでに前記第２の不揮発性メモリセルに対して、前記複数種類のアクセスの中の対応する特定の種類のアクセスを実行しない場合には、前記特定の種類のアクセスに対応する前記第１の不揮発性メモリセルから前記トリミングデータが、前記特定の種類のアクセスに対応する前記レジスタに転送されないように制御する、請求項１記載の半導体装置。
9. 前記メモリアレイ内のメモリセルへのアクセスを制御するシーケンサと、
   前記第２の不揮発性メモリセルへのアクセスを実行する命令を受けた場合において、前記転送制御回路によって前記レジスタに前記トリミングデータが転送されていないときには、前記シーケンサによって前記第２の不揮発性メモリセルへのアクセスが実行されないように制御するシーケンサ制御回路とをさらに備える、請求項１記載の半導体装置。

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