JP4707352B2

JP4707352B2 - 脱着可能な記憶装置を含むシステムおよびそれの制御方法

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Publication number: JP4707352B2
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Description

本発明は電子装置に関するものであり、さらに具体的には、脱着可能な記憶装置（ｉｎｓｅｒｔａｂｌｅａｎｄｒｅｍｏｖａｂｌｅｓｔｏｒａｇｅ）を含むシステムに関するものである。

電子装置、特に携帯用電子装置には、発熱および電力消耗の減少のために、低い動作電圧が切実に求められている。携帯用電子装置には本来の機能とともに他の機能もある。例えば、携帯用電子装置には本来の通話機能とともに停止映像を撮影するためのカメラ機能と画像を撮影するためのカムコーダ機能も有している。本来の機能とともに追加された機能を円滑に処理するために、そのような電子装置には大容量の記憶装置が求められている。

大容量の記憶装置として、携帯用電子装置に適するメモリは、よく知られたように、ＮＡＮＤフラッシュメモリである。そのような理由として、ＮＡＮＤフラッシュメモリは脱着可能なカード内に包まれる。そのようなカードは使用者の要求に従って携帯用電子装置に挿入されるか、それから分離され得る。例えば、マルチメディアカードＭＭＣ、セキュアデジタルカード（ＳＤｃａｒｄ）、スマートメディアカード（ｓｍａｒｔｍｅｄｉａｃａｒｄ）やコンパクトフラッシュ（登録商標）カード（ＣｏｍｐａｃｔＦｌａｓｈＣａｒｄ）のようなカードは、デジタルカメラ、ＭＰ３プレーヤー、個人用携帯端末機ＰＤＡ、携帯用コンピュータ（ＨａｎｄｈｅｌｄＰＣ）、ゲーム機、ファックス機、スキャナー、プリンターなどの音声および映像、データ記憶媒体として使用されている。

特に、携帯用記憶装置として脱着可能なカードは多様な動作環境におかれるようになる。例えば、脱着可能なカードは３．３Ｖの動作電圧で動作する電子装置で使用され得る。または、脱着可能なカードは３．３Ｖの動作電圧より低い電圧で動作する電子装置で使用され得る。３．３Ｖの動作電圧で動作するカードが低い動作電圧で動作する携帯用電子装置で使用される場合、そのようなカードが正常的に動作するか否かは保障できない。これは３．３Ｖの動作電圧で動作するように設計されたカードの低電圧特性がよくなるためである。

したがって、３．３Ｖの動作電圧だけではなく、それより低い動作電圧を使用する携帯用電子装置に全部使用可能な携帯用記憶装置が求められる。

本発明の目的は、動作電圧の条件に関係なしに、正常的に動作する脱着可能な記憶装置を含むシステムおよびそれの制御方法を提供することである。

上述の目的を達成するために本発明の特徴によると、フラッシュメモリを具備したサブシステムと、前記サブシステムを制御するホストを含むシステムの制御方法が提供される。まず、前記ホストはパワーアップ時、前記サブシステムのフラッシュメモリからデバイス情報を読み出し、前記読み出されたデバイス情報に従って前記サブシステムがマルチ電源モードを有するか否かを判断する。前記ホストは前記サブシステムが前記マルチ電源モードを有する時、前記ホストの動作特性に対応するように、二重電源モードを変更するように前記サブシステムに所定の命令を出力する。

この実施の形態において、前記サブシステムは第１動作電圧と前記第１動作電圧より低い第２動作電圧で動作する。

この実施の形態において、前記ホストは前記第１動作電圧で動作する時前記パワーアップ時前記サブシステムに前記所定の命令を出力しない。

この実施の形態において、前記ホストは前記第２動作電圧で動作する時前記パワーアップ時前記サブシステムに前記所定の命令を出力する。

この実施の形態において、前記サブシステムのフラッシュメモリはＮＡＮＤフラッシュメモリを含む。

この実施の形態において、前記フラッシュメモリは前記所定の命令に応答して制御信号を発生する制御回路と、外部電源電圧を内部電源電圧に変換する内部電源電圧発生回路とを含み、前記内部電源電圧発生回路は前記制御信号に応答して前記外部電源電圧と同一の電圧レベルを有する前記内部電源電圧を出力する。

本発明の他の特徴によると、システムはホストと、フラッシュメモリを含むサブシステムとを含む。前記ホストはパワーアップ時前記フラッシュメモリからデバイス情報を読み出し、前記読み出されたデバイス情報に従って前記サブシステムがマルチ電源モードを有するか否かを判断し、前記サブシステムが前記マルチ電源モードを有する時前記ホストの動作特性に対応するように、マルチ電源モードを変更するように前記サブシステムに所定の命令を出力する。

この実施の形態において、前記フラッシュメモリは、前記所定の命令に応答して制御信号を発生する制御回路と、外部電源電圧を内部電源電圧に変換する内部電源電圧発生回路とを含み、前記内部電源電圧発生回路は前記制御信号に応答して前記外部電源電圧と同一の電圧レベルを有する前記内部電源電圧を出力する。

この実施の形態において、前記内部電源電圧発生回路は前記外部電源電圧と前記内部電源電圧との間に連結されたＰＭＯＳトランジスタと、前記内部電源電圧が基準電圧より高いか否かに従って前記ＰＭＯＳトランジスタを制御する比較器と、前記ＰＭＯＳトランジスタのゲートおよび接地電圧との間に連結され、前記制御信号によって制御されるＮＭＯＳトランジスタとを含む。

サブシステム１４０のＮＡＮＤフラッシュメモリ１４４があらかじめ設定された内部電源電圧ＩＶＣより低い外部電源電圧ＥＶＣを利用したホスト１２０と連結される時、内部電源電圧ＩＶＣが外部電源電圧ＥＶＣより約０．０５Ｖ〜０．１Ｖ程度低い値を有するようになり、これはＮＡＮＤフラッシュメモリの低電圧マージン（ｌｏｗＶＣＣｍａｒｇｉｎ）の低下に示す。しかし、本発明によるシステムの場合、ＮＡＮＤフラッシュメモリ１４４があらかじめ設定された内部電源電圧ＩＶＣより低い外部電源電圧ＥＶＣを利用したホスト１２０と連結される時、ホスト１２０は電圧設定命令をサブシステム１４０に印加し、その結果、ＰＭＯＳトランジスタ３１２のゲート電圧がＮＭＯＳトランジスタ３１３を通じて接地電圧になる。結果的に、内部電源電圧ＩＶＣが外部電源電圧ＥＶＣと同一の電圧レベルを有するので、低い電源電圧に対するサブシステム１４０のＮＡＮＤフラッシュメモリ１４４の動作特性を保障することが可能である。

本発明の望ましい実施の形態を参照図面に基づいて以下詳細に説明する。

本明細書で脱着可能な記憶装置（ｉｎｓｅｒｔａｂｌｅａｎｄｒｅｍｏｖａｂｌｅｓｔｏｒａｇｅ）はＮＡＮＤフラッシュメモリを含んだカードを含む。本明細書において、用語“脱着可能な記憶装置”、“脱着可能なメモリカード”は同一の意味として使用される。または、用語“メモリカード”および“メモリスティック”は同一の意味として使用される。

本発明によるシステムを概略的に示すブロック図が図１に示している。本発明によるシステム１００はデジタルカメラ、ＭＰ３プレーヤー、個人用携帯端末機ＰＤＡ、携帯用コンピュータ（ＨａｎｄｈｅｌｄＰＣ）、携帯用ゲーム機、携帯用ファクス機などのような電子装置を含む。本発明によるシステム１００はホスト（ｈｏｓｔ）１２０と脱着可能な記憶装置としてサブシステム（ｓｕｂｓｙｓｔｅｍ）１４０を含む。ホスト１２０はサブシステム１４０に動作電圧を供給し、サブシステム１４０にデータ情報を記憶するか、それからデータ情報を読み出す。サブシステム１４０はコントローラ１４２とＮＡＮＤフラッシュメモリ１４４とを含む。コントローラ１４２はホスト１２０から伝送される命令に応答してＮＡＮＤフラッシュメモリ１４４の動作を制御する。ＮＡＮＤフラッシュメモリ１４４には、よく知られたように、多様な情報（例えば、メーカコード、デバイスコードなど）が記憶されている。

本発明によるシステム１００の場合、サブシステム１４０がホスト１２０と接続される時、ホスト１２０はサブシステム１４０がどのような動作環境（例えば、動作電圧）で動作するか否かを判断し、判断の結果に従って、ホスト１２０の動作環境に適切に動作するようにサブシステム１４０を制御する。例えば、サブシステム１４０がただ一つの動作電圧（例えば、１．８Ｖまたは３．３Ｖ）でのみ動作する場合に、ホスト１２０は別途の制御過程のなしに、よく知られた読み出し／書き込み動作を実行するようにサブシステム１４０を制御する。または、サブシステム１４０が異なる動作電圧（例えば、１．８Ｖおよび３．３Ｖ）で全部動作する場合（または、サブシステム１４０が二重電源モードを有する場合）、ホスト１２０はあらかじめ設定された制御過程を通じてサブシステム１４０の動作環境（例えば、動作電圧）を制御する。このような制御過程によると、サブシステム１４０はシステム１００（またはホスト１２０）の動作電圧（例えば、３．３Ｖおよび１．８Ｖ）に関係なしに全部使用され得る。これは以下詳細に説明する。

図２は本発明の望ましい実施の形態による図１に示したＮＡＮＤフラッシュメモリを概略的に示すブロック図である。

図２を参照すると、本発明によるＮＡＮＤフラッシュメモリ装置１４４はデータ情報を記憶するメモリセルアレイ２１０を含み、アレイ２１０は複数個のＮＡＮＤ、またはセルストリングを含む。よく知られたように、ＮＡＮＤストリングはビットラインに連結されたストリング選択トランジスタ、共通ソースラインに連結された接地選択トランジスタ、および選択トランジスタの間に直列連結されたメモリセルトランジスタで構成され、メモリセルトランジスタは対応するワードラインによって各々制御されるように構成される。アドレスバッファ回路２２０は制御回路２７０の制御に従って入出力ピンＩＯ０〜ＩＯｎに提供される列および行アドレスをラッチする。そのようにラッチされた列および行アドレスは列デコーダ回路２３０および行デコーダ回路２４０に各々伝達される。行デコーダ回路２４０は入力されたアドレスに応答してワードラインのうちの一つを選択し、選択されたワードラインおよび非選択されたワードラインに各々ワードライン電圧を供給する。例えば、読み出し動作の間、選択されたワードラインには読み出し電圧が供給され、非選択されたワードラインにはパス電圧が各々供給される。プログラム動作の間、選択されたワードラインにはプログラム電圧が供給され、非選択されたワードラインにはパス電圧が各々供給される。ワードライン電圧として、読み出し電圧、パス電圧、およびプログラム電圧は制御回路２７０の制御によって高電圧発生回路２８０で生成される。高電圧発生回路はよく知られたポンプ回路を利用して実現可能である。

続いて、図２を参照すると、感知増幅回路２５０はよく知られたページバッファ回路に、動作モードに従って多様な機能を実行する。例えば、読み出し動作の間、感知増幅回路２５０は選択されたワードラインのメモリセルからデータを読み出す。プログラム動作の間、感知増幅回路２５０はプログラムされるデータ状態に従ってビットラインにプログラム電圧またはプログラム禁止電圧を供給する。データレジスタ２６０は、読み出し動作の間、感知増幅回路２５０によって読み出されたデータを一時的に記憶する。データレジスタ２６０は、プログラム動作の間、メモリセルにプログラムされるデータを一時記憶する。データ入力バッファ回路２９０はメモリセルにプログラムされるデータが入出力ピンＩＯ０〜ＩＯｎを通じて入力され、入力されたデータをデータレジスタ２６０に伝達する。データ出力バッファおよび駆動回路３００はデータレジスタ２６０から出力されるデータに従って入出力ピンＩＯ０〜ＩＯｎを駆動する。データ入力バッファ回路２９０とデータ出力バッファおよび駆動回路３００は制御回路２７０によって制御される。

制御回路２７０は制御信号ＣＥ＃、ＷＥ＃、ＲＥ＃、ＣＬＥ、ＡＬＥに応答して動作し、入出力ピンＩＯ０〜ＩＯｎを通じて提供される命令に従ってプログラム／読み出し／消去動作を制御する。特に、本発明による制御回路２７０は図１のホスト１２０から動作電圧を設定するための所定の命令（以下、“電圧設定命令”という）が入力される時、制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮを活性化させる。制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮはＮＡＮＤフラッシュメモリ１１４がどのような動作電圧で動作すべきであるかを示す。例えば、制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが非活性化される時、ＮＡＮＤフラッシュメモリ１４４は３．３Ｖの動作電圧を利用して読み出し／書き込み動作を実行する。制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが活性化される時、ＮＡＮＤフラッシュメモリ１４４は１．８Ｖの動作電圧を利用して読み出し／書き込み動作を実行する。

内部電源電圧発生回路３１０は外部電源電圧ＥＶＣが入力されてＮＡＮＤフラッシュメモリ１４４に使用される内部電源電圧ＩＶＣを発生する。よく知られたように、一定の動作特性を確保するために、動作電圧変化およびノイズ特性を考慮して外部電源電圧ＥＶＣをダウンさせた内部電源電圧ＩＶＣが使用される。内部電源電圧発生回路３１０は、一般的に、外部電源電圧ＥＶＣがあらかじめ設定された内部電源電圧より高いという前提条件下で設計される。そのような理由で、外部電源電圧ＥＶＣがあらかじめ設定された内部電源電圧より低ければ、ＮＡＮＤフラッシュメモリ１４４の動作特性を保障し難い。例えば、３．３Ｖのホストは３．３Ｖ±１０％の動作特性を満足するサブシステムを要し、１．８Ｖのホストは１．８Ｖ±５％の動作特性を満足するサブシステムを要する。これを満足するために、本発明による内部電源電圧発生回路３１０は制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮの非活性化に応答して外部電源電圧ＥＶＣを低めて内部電源電圧ＩＶＣを発生する。内部電源電圧発生回路３１０は制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮの活性化に応答して電圧降下なしに、外部電源電圧ＥＶＣを内部電源電圧ＩＶＣとして出力する。

図３は本発明の望ましい実施の形態による図２に示した内部電源電圧発生回路を示す回路図である。

図３を参照すると、内部電源電圧発生回路３１０は比較器３１１、ＰＭＯＳトランジスタ３１２、ＮＭＯＳトランジスタ３１３、３１６、およびインバータ３１４、３１５を含む。比較器３１１は基準電圧Ｖｒｅｆが入力される反転入力端子−と内部電源電圧ＩＶＣが入力される非反転入力端子＋を有する。ＰＭＯＳトランジスタ３１２は外部電源電圧ＥＶＣと内部電源電圧ＩＶＣとの間に連結され、比較器３１１の出力によって制御される。ＮＭＯＳトランジスタ３１３はＰＭＯＳトランジスタ３１２のゲートと接地電圧との間に連結され、インバータ３１４を通じて伝達される制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮによって制御される。インバータ３１５はインバータ３１４とともにラッチを構成するように連結される。ＮＭＯＳトランジスタ３１６はＮＭＯＳトランジスタ３１３のゲートと接地電圧との間に連結され、制御信号ＰＷＲによって制御される。制御信号ＰＷＲはパワーアップ検出回路（図示しない）から生成された信号として、パワーアップ時活性化されるパルス信号である。

まず、制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが非活性化状態に維持されると仮定すれば、ＮＭＯＳトランジスタ３１３はターンオフされる。このような条件で、比較器３１１は内部電源電圧ＩＶＣが基準電圧Ｖｒｅｆより高いか否かを判断する。内部電源電圧ＩＶＣが基準電圧Ｖｒｅｆより高ければ、ＰＭＯＳトランジスタ３１２は比較器３１１の出力によってターンオフされる。この時、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣと断絶される。内部的に実行される動作によって内部電源電圧ＩＶＣが低くなる。もし内部電源電圧ＩＶＣが基準電圧Ｖｒｅｆより低くなれば、比較器３１１の出力信号は接地電圧と近似の値を有するようになって、ＰＭＯＳトランジスタ３１２はターンオンされる。この場合、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣと連結され、その結果、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣに向いて上昇する。先の説明の動作は内部電源電圧ＩＶＣの変化に従って繰返して実行されるであろう。

制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが非活性化状態に維持される状態で、あらかじめ設定された内部電源電圧ＩＶＣより低い外部電源電圧ＥＶＣが印加されれば、比較器３１１の出力信号は接地電圧ではなく、接地電圧と近似の電圧レベルを有し、その結果、ＰＭＯＳトランジスタ３１２が弱くターンオンされる（または完全にターンオンできない）。よく知られたように、比較器３１１が差動増幅器で構成されることを考慮する時、外部電源電圧ＥＶＣがあらかじめ設定された内部電源電圧ＩＶＣより低ければ、比較器３１１の出力信号は接地電圧ではなく、接地電圧と近似の電圧レベル（例えば、ＮＭＯＳトランジスタのしきい値電圧（約０．７Ｖ）と近似の電圧レベル）を有する。これによって、ＰＭＯＳトランジスタ３１２は完全にターンオンされず、その結果、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣと同一の電圧レベルを有しない。例えば、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣより約０．１Ｖ程度低い電圧レベルを有する。これはサブシステム１４０、またはＮＡＮＤフラッシュメモリ１４４の低電圧特性が悪くなることを意味する。

続いて、図３を参照すると、制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが活性化状態に維持される場合、ＮＭＯＳトランジスタ３１３はターンオンされる。この場合、比較器３１１の動作に関係なしに、ＰＭＯＳトランジスタ３１２のゲートはＮＭＯＳトランジスタ３１３を通じて接地電圧に連結され、ＰＭＯＳトランジスタ３１２は完全にターンオンされる。これはＰＭＯＳトランジスタ３１２の電圧降下なしに、外部電源電圧ＥＶＣが内部電源電圧ＩＶＣに伝達されるようにする。すなわち、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣと同一の電圧レベルを有する。したがって、これはサブシステム１４０、またはＮＡＮＤフラッシュメモリ１４４の低電圧特性が満足されることを意味する。

図４は３．３Ｖの動作電圧を使用するホストの制御動作を説明するための流れ図であり、図５は本発明によるＮＡＮＤフラッシュメモリのデバイス情報を読み出すための動作タイミング図である。本発明によるシステムの制御動作が参照図面に基づいて以下詳細に説明される。

図１に示したホスト１２０が３．３Ｖの動作電圧で動作すると仮定すれば、脱着可能な記憶装置として、サブシステム１４０がホスト１２０と連結された状態で動作電源が供給される時、まず、ホスト１２０はサブシステム１４０とＮＡＮＤフラッシュメモリ１４４に記憶されたデバイス情報を読み出す（Ｓ１１０）。さらに具体的に説明すれば、図５に示したように、あらかじめ設定されたタイミングに従って９０ｈの命令とアドレスがＮＡＮＤフラッシュメモリ１４４に入力されれば、ＮＡＮＤフラッシュメモリ１４４は入力アドレスに記憶された多様な情報（例えば、メーカコード、デバイスコード、ユニークＩＤコード（ｕｎｉｑｕｅＩＤｃｏｄｅ）、マルチプレインコード（ｍｕｌｔｉｐｌａｎｅｃｏｄｅ））を出力する。そのように出力された情報はコントローラ１４２を通じてホスト１２０に伝達される。

先の説明のように、デバイス情報はＮＡＮＤフラッシュメモリ１４４が３．３Ｖ、または１．８Ｖの動作電圧でのみ動作するか、またはＮＡＮＤフラッシュメモリ１４４が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するかを示す情報を含む。

その次に、ホスト１２０は、そのように読み出されたデバイス情報に従ってサブシステム１４０が３．３Ｖの動作電圧でのみ動作するサブシステムであるか否かを判断する（Ｓ１２０）。もしサブシステム１４０が３．３Ｖの動作電圧でのみ動作するサブシステムであれば、ホスト１２０はよく知られた方式に従ってＮＡＮＤフラッシュメモリ１４４の読み出しおよび書き込み動作が実行されるようにサブシステム１４０を制御する（Ｓ１３０）。もしサブシステム１４０が３．３Ｖの動作電圧でのみ動作するサブシステムではなければ、ホスト１２０はＮＡＮＤフラッシュメモリ１４４が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するか否かを判断する（Ｓ１４０）。もしサブシステム１４０が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するサブシステムであれば、ホスト１２０はよく知れらた方式に従ってＮＡＮＤフラッシュメモリ１４４の読み出しおよび書き込み動作が実行されるようにサブシステムを制御する（Ｓ１３０）。もしサブシステム１４０が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するサブシステムではなければ、ホスト１２０はあらかじめ設定されたエラー処理過程を実行するであろう（Ｓ１５０）。

以上の説明から分かるように、１．８Ｖおよび３．３Ｖの動作電圧で全部動作可能なサブシステム１４０が３．３Ｖのホスト１２０と連結される時、ホスト１２０は正常的な読み出し／書き込み動作の以前に電圧設定命令をサブシステム１４０に出力しない。これはサブシステム１４０のＮＡＮＤフラッシュメモリ１４４が３．３Ｖの動作特性に応じて動作可能にする。すなわち、制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが非活性化状態に維持されるので、内部電源電圧発生回路３１０のＮＭＯＳトランジスタ３１３はターンオフされる。したがって、内部電源電圧発生回路３１０は比較器３１１およびＰＭＯＳトランジスタ３１２を通じて外部電源電圧ＥＶＣをダウンさせた内部電源電圧ＩＶＣを発生する。

図６は１．８Ｖの動作電圧を使用するホストの制御動作を説明するための流れ図である。

図１に示したホスト１２０が１．８Ｖの動作電圧で動作すると仮定すれば、脱着可能な記憶装置としてサブシステム１４０がホスト１２０と連結された状態で動作電源が供給される時、まず、ホスト１２０は脱着可能な記憶装置１４０のＮＡＮＤフラッシュメモリ１４４に記憶されたデバイス情報を読み出す（Ｓ２１０）。先の説明のように、デバイス情報はＮＡＮＤフラッシュメモリ１４４が３．３Ｖまたは１．８Ｖの動作電圧でのみ動作するか、またはＮＡＮＤフラッシュメモリ１４４が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するかを示す情報を含む。デバイス情報を読み出す過程は先の説明と同一であるので、それに対する説明は省略する。その次に、ホスト１２０はそのように読み出されたデバイス情報に従ってサブシステム１４０が１．８Ｖの動作電圧でのみ動作するサブシステムであるか否かを判断する（Ｓ２２０）。もしサブシステム１４０が１．８Ｖの動作電圧でのみ動作するサブシステムであれば、ホスト１２０はよく知られた方式に従ってＮＡＮＤフラッシュメモリ１４４の読み出しおよび書き込み動作が実行されるようにサブシステム１４０を制御する（Ｓ２３０）。

もしサブシステム１４０が１．８Ｖの動作電圧でのみ動作するサブシステムではなければ、ホスト１２０はＮＡＮＤフラッシュメモリ１４４が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するか否かを判断する（Ｓ２４０）。もしサブシステム１４０が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するサブシステムであれば、ホスト１２０は所定の電圧設定命令を決められたタイミングに従ってサブシステム１４０に出力する（Ｓ２５０）。電圧設定命令がコントローラ１４２を通じてＮＡＮＤフラッシュメモリ１４４に伝達され、ＮＡＮＤフラッシュメモリ１４４の制御回路２７０は入力された電圧設定命令に応答して制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮを活性化させる。制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが活性化されることによってＮＭＯＳトランジスタ３１３はターンオンされる。この場合、比較器３１１の動作に関係なしに、ＰＭＯＳトランジスタ３１２のゲートはＮＭＯＳトランジスタ３１３を通じて接地電圧に連結され、ＰＭＯＳトランジスタ３１２は完全にターンオンされる。これはＰＭＯＳトランジスタ３１２の電圧降下なしに、外部電源電圧ＥＶＣが内部電源電圧ＩＶＣに伝達されるようにする。すなわち、内部電源電圧ＩＶＣは外部電源電圧ＥＶＣと同一の電圧レベルを有する。

以後、ホスト１２０はよく知られた方式に従ってＮＡＮＤフラッシュメモリ１４４の読み出しおよび書き込み動作が実行されるようにサブシステム１４０を制御する（Ｓ２３０）。もしサブシステム１４０が３．３Ｖおよび１．８Ｖの動作電圧で全部動作するサブシステムではなければ、ホスト１２０はあらかじめ設定されたエラー処理過程を実行するであろう（Ｓ２６０）。

以上の説明から分かるように、１．８Ｖおよび３．３Ｖの動作電圧で全部動作可能なサブシステム１４０が１．８Ｖのホスト１２０と連結される時、ホスト１２０は正常的な読み出し／書き込み動作の以前に電圧設定命令をサブシステム１４０に出力する。これはサブシステム１４０のＮＡＮＤフラッシュメモリ１４４が１．８Ｖの動作特性に応じて動作可能にする。すなわち、制御信号ｎＤＵＡＬ＿ＶＣＣ＿ＥＮが活性化状態に維持されるので、内部電源電圧発生回路３１０のＮＭＯＳトランジスタ３１３はＰＭＯＳトランジスタ３１２のゲートが接地されるようにオンされる。したがって、内部電源電圧発生回路３１０は電圧降下なしに外部電源電圧ＥＶＣを内部電源電圧ＩＶＣとして出力する。

たとえ図示しないが、１．８Ｖでのみ動作するＮＡＮＤフラッシュメモリの場合、内部電源電圧発生回路なしに、外部電源電圧ＥＶＣが内部電源電圧ＩＶＣとして使用されるであろう。または、よく知られた内部電源電圧発生回路を通じて外部電源電圧ＥＶＣが内部電源電圧ＩＶＣとして使用されるであろう。さらに、サブシステム１４０はメモリ制御機能を実行するコントローラなしに、ＮＡＮＤフラッシュメモリ１４４のみで構成され得る。この時、コントローラのすべての機能はホストが担当するであろう。そのようなサブシステムも本発明の技術的思想が適用されることは自明である。本発明の実施の形態では命令方式を通じて電源モードを変更したが、本発明の技術的思想はこれに極限されないことは自明である。デバイス情報をメモリに記憶する代わりに、ロジック回路を利用してデバイス情報をホストに出力する方式も使用され得る。

以上、本発明による回路の構成および動作を上述の説明および図面に従って図示したが、これは例をあげて説明したことに過ぎず、本発明の技術的思想および範囲を逸脱しない範囲内で多様な変化および変更が可能であることはもちろんである。

本発明によるシステムを概略的に示すブロック図である。本発明による望ましい実施の形態による図１に示したＮＡＮＤフラッシュメモリを概略的に示すブロック図である。本発明の望ましい実施の形態による図２に示した内部電源電圧発生回路を示す回路図である。３．３Ｖの動作電圧を使用するホストの制御動作を説明するための流れ図である。本発明によるＮＡＮＤフラッシュメモリのデバイス情報を読み出すための動作タイミング図である。１．８Ｖの動作電圧を使用するホストの制御動作を説明するための流れ図である。

符号の説明

１００システム
１２０ホスト
１４０サブシステム
１４２コントローラ
１４４ＮＡＮＤフラッシュメモリ

Claims

フラッシュメモリを具備したサブシステムと、前記サブシステムを制御するホストとを含むシステムの制御方法において、
前記サブシステムが前記ホストと連結された状態で動作電源が供給される時、前記ホストが、前記サブシステムのフラッシュメモリからデバイス情報を読み出す段階と、
前記ホストが、前記読み出されたデバイス情報に従って前記サブシステムが第１動作電圧と前記第１動作電圧より低い第２動作電圧で動作するマルチ電源モードを有するか否かを判断する段階と、
前記サブシステムが前記マルチ電源モードを有する時、前記ホストが、前記ホストの動作特性に対応するように、マルチ電源モードを変更するように前記サブシステムに所定の命令を出力する段階とを含み、
前記ホストは、前記第１動作電圧で動作する時には、前記サブシステムが前記ホストと連結された状態で動作電源が供給される時前記サブシステムに前記所定の命令を出力せず、前記第２動作電圧で動作する時には、前記サブシステムが前記ホストと連結された状態で動作電源が供給される時前記サブシステムに前記所定の命令を出力し、
前記フラッシュメモリは、
前記所定の命令に応答して制御信号を発生する制御回路と、外部電源電圧を内部電源電圧に変換する内部電源電圧発生回路とを含み、
前記内部電源電圧発生回路は、前記制御信号が非活性の時には、前記外部電源電圧より低い前記内部電源電圧を出力し、前記制御信号が活性の時には、前記外部電源電圧と同一の電圧レベルを有する前記内部電源電圧を出力する
ことを特徴とする方法。
前記サブシステムのフラッシュメモリはＮＡＮＤフラッシュメモリを含むことを特徴とする請求項１に記載の方法。
ホストと、
フラッシュメモリを含むサブシステムとを含み、
前記ホストは前記サブシステムが前記ホストと連結された状態で動作電源が供給される時前記フラッシュメモリからデバイス情報を読み出し、前記読み出されたデバイス情報に従って前記サブシステムが第１動作電圧と前記第１動作電圧より低い第２動作電圧で動作するマルチ電源モードを有するか否かを判断し、前記サブシステムが前記マルチ電源モードを有する時、前記ホストの動作特性に対応するように、マルチ電源モードを変更するように前記サブシステムに所定の命令を出力し、
前記ホストは、前記第１動作電圧で動作する時には、前記サブシステムが前記ホストと連結された状態で動作電源が供給される時前記サブシステムに前記所定の命令を出力せず、前記第２動作電圧で動作する時には、前記サブシステムが前記ホストと連結された状態で動作電源が供給される時前記サブシステムに前記所定の命令を出力し、
前記フラッシュメモリは、
前記所定の命令に応答して制御信号を発生する制御回路と、外部電源電圧を内部電源電圧に変換する内部電源電圧発生回路とを含み、
前記内部電源電圧発生回路は、前記制御信号が非活性の時には、前記外部電源電圧より低い前記内部電源電圧を出力し、前記制御信号が活性の時には、前記外部電源電圧と同一の電圧レベルを有する前記内部電源電圧を出力する
ことを特徴とするシステム。
前記フラッシュメモリはＮＡＮＤフラッシュメモリを含むことを特徴とする請求項３に記載のシステム。
前記内部電源電圧発生回路は、
前記外部電源電圧と前記内部電源電圧との間に連結されたＰＭＯＳトランジスタと、
前記内部電源電圧が基準電圧より高いか否かに従ってＰＭＯＳトランジスタを制御する比較器と、
前記ＰＭＯＳトランジスタのゲートおよび接地電圧との間に連結され、前記制御信号によって制御されるＮＭＯＳトランジスタとを含むことを特徴とする請求項３に記載のシステム。