JP5106219B2 - メモリデバイス、ホストデバイス、メモリシステム、メモリデバイスの制御方法、ホストデバイスの制御方法、およびメモリシステムの制御方法 - Google Patents
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Description
NAND型フラッシュメモリは、トンネル絶縁膜を介して浮遊ゲートもしくは積層膜からなるトラップ層、言い換えれば、電荷蓄積層、に注入した電荷をその電荷量に応じてデジタルビット情報として用い、2値または多値情報として読み出す。NAND型フラッシュメモリは、DRAM等の破壊読出し型のメモリとは異なりデータ破壊を伴わずにデータの読み出しが可能である。
以下、本発明の第1の実施の形態のメモリデバイスであるメモリカード100、ホストデバイス200、メモリカード100とホストデバイス200とを有するメモリシステム1について図面を参照して説明する。
図1は、メモリカード100とホストデバイス200とからなるメモリシステム1の構成を示す概略図であり、図2はメモリシステム1の電源回路部分の構成を示すブロック図である。
メモリカード100が、ホストデバイス200に接続される。すなわち、バスインターフェイスを構成する各ライン111から113によって、メモリカード100のI/Oセル121と、ホストデバイス200のI/Oセル209とが、コマンド/レスポンス信号ライン、クロック信号ラインおよびデータ信号ライン等により接続される。
1.8Vモードをサポートしているホストデバイス200の場合には、ホストデバイス200は、接続されたメモリカード100が、1.8Vモードをサポートしているメモリカード100かどうかを問い合わせる。すなわち、最初に、ホストデバイス200から、コマンドCMD8が発行される(図4:T1)。CMD8の引数には、1.8Vモードへの移行を要求するビットが設定されているため、このホストデバイス200からメモリカード100に送信されるコマンド信号CMD8は、信号電圧を第1の電圧(3.3V)から第2の電圧(1.8V)に切り替えることを、伝えるコマンド信号でもある。
メモリカード100は、ホストデバイスからコマンド信号CMD8を受信した場合、メモリカード100が1.8Vモードに対応しているか判断する。
メモリカード100は、1.8Vモードをサポートしていない場合は(ステップS12:No)、メモリカード100は、1.8Vモードをサポートしていないことを示すレスポンス信号をホストデバイス200に返信する。
ホストデバイス200は、メモリカード100から1.8Vモードをサポートしていないことを示すレスポンス信号を受信した場合(No)には、S33において、3.3Vモードでの初期化処理を開始する。
メモリカード100は、レスポンス信号を送信後、CMDラインを、Lレベル(グランドレベル:0V)に設定する(図4:T3)。
ホストデバイス200は、DATラインをLレベル(グランドレベル:0V)に設定し(図4:T4)、かつ、クロック発振を停止し、CLKラインも、Lレベル(グランドレベル:0V)に設定する(図4:T5)。なお、DATラインとCLKラインとでは、いずれのラインを先に、Lレベルにしてもよい。
メモリカード100は、レギュレータVR2が1.8Vを生成するように切り替える。また、ホストデバイス200は、レギュレータVR1が1.8Vを生成するように切り替える。
ホストデバイス200は、所定の時間の経過があるまで待機する(図4:T5〜T6)。このため、例えば、100マイクロ秒のタイマがセットされる。
ホストデバイス200は、所定の時間、上記例では、100マイクロ秒、経過した後、グランドレベルのクロック信号ラインを1.8Vに設定する(図4:T6)。ここでは、ホストデバイス200は、通常はクロック信号を送信するクロック信号ラインに、1.8Vの直流信号を印加する。そして、ホストデバイス200は、レギュレータVR2から1.8Vの信号電圧が供給可能になったことをメモリカード100に伝える。
メモリカード100は、クロック信号ラインに電圧が印加されると、その信号電圧が1.8Vであるかを、第1の電圧比較回路である比較器120により、確認する。クロック信号ラインに1.8Vの電圧が印加されていない場合(No)には、メモリカード100は、その後の電圧切り替え処理は行わず、ステップS32においてメモリカード100は動作を停止する。
ステップS22において、クロック信号ラインの信号電圧が1.8Vであることが確認された場合(Yes)には、メモリカード100は、グランドレベルのCMD/RESライン(レスポンス信号ライン)を1.8Vにドライブする(図4:T7)。ここでは、メモリカード100は、通常は、RES信号を送信するレスポンス信号ラインに、1.8Vの直流信号を印加する。
ホストデバイスはクロック信号ラインの信号電圧を1.8Vに設定した後、タイマをセットする。
CMD/RESラインに電圧が印加されると、ホストデバイス200は、CMD/RES信号ラインの信号電圧が1.8Vであるかを、第2の電圧比較回路である比較器(VDCMD/RES)208により検出する
<ステップS26、ステップS27>
ホストデバイス200は、所定の時間、例えば100マイクロ秒経過してもクロック信号ラインに1.8Vの電圧が印加されていない場合(No)には、ステップS27において、パワースイッチ(PSW)201をオフとして、メモリカード100の動作を停止する。
ステップS24において、CMD/RES信号ラインの信号電圧が1.8Vであることが確認された場合(Yes)には、ホストデバイス200は、クロック信号線に発振したクロック信号を送信、言い換えれば、クロック信号を発振する(図5:T8)。
ホストデバイス200はクロックの発振を開始してから、DAT信号ラインを、短時間だけ、1.8Vの電圧にドライブ(図5:T9〜T10)した後、トライステートにする。DAT信号ラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
メモリカード100は、ホストデバイス200から、発振したクロック信号を受信する(Yes)と、ステップS29において、CMD/RESラインをトライステート状態にする(図5:T11)。CMD/RESラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
メモリカード100およびホストデバイス200は、共に3.3Vモードでの初期化処理を行い、以降の信号の送受信を3.3Vの信号電圧で行う。
メモリカード100およびホストデバイス200は、共に1.8Vモードへの移行処理が完了し、以降の信号の送受信を1.8Vの信号電圧で行う。
1.8Vモードへの信号電圧移行手順が失敗し、メモリカード100が停止した場合は、ホストデバイス200は、いったん電源をおとしてから、再度3.3Vの信号電圧をメモリカード100に送信して、1.8Vモードへの切り替え処理を行わないで、3.3Vモードでの初期化処理を行う。
前記クロック信号を停止し、前記クロック信号ラインおよび前記データ信号ラインを0Vに保持する上記1または2に記載のメモリデバイス。
以下、本発明の第2の実施の形態のメモリデバイスであるメモリカード400、ホストデバイス500、メモリカード400とホストデバイス500とを有するメモリシステム301について図面を参照して説明する。本実施の形態のメモリシステム301等は第1の実施の形態のメモリシステム1等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
メモリシステム1等のステップS10〜ステップS14と同じであるため説明は省略する。
メモリカード400は、レスポンス信号を送信後、CMDラインを、Lレベル(グランドレベル:0V)に設定(図9:T3)し、かつDATラインをLレベル(グランドレベル:0V)に設定(図9:T4)する。なお、CMD/RESラインとDATラインとでは、いずれのラインを先に、Lレベルにしてもよい。
ホストデバイス500は、クロック発振を停止し、CLKラインも、Lレベル(グランドレベル:0V)に設定する(図9:T5)。
メモリシステム1等のステップS17〜ステップS20と同じであるため説明は省略する。
前記ステップ49、50において一定期間(例えば100マイクロ秒)経過後、ホストデバイス500はクロック信号線に、発振したクロック信号を送信、言い換えれば、クロック信号を発振する(図9:T6)。そして、ホストデバイス500は、レギュレータVR2から1.8Vの信号電圧が供給可能になったことをメモリカード400に伝える。
メモリカード400は、クロック信号ラインに、所定の電圧がHレベルのクロック信号が印加されたかを、確認する。
メモリシステム1等のステップS23と同じであるため説明は省略する。
メモリカード400は、CMD/RESラインを短時間だけ、1.8Vの電圧にドライブ(図9:T7〜T8)した後、トライステート状態にする(図9:T8)。CMD/RESラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
メモリカード400は、DAT信号ラインを、短時間だけ、1.8Vの電圧にドライブ(図9:T9〜T10)した後、トライステートにする。DAT信号ラインは、1.8Vでプルアップされているので、1.8Vの電圧レベルを維持する。
ホストデバイス500はクロック信号を発振後、クロックカウンタをセット、カウント数nをゼロに設定する。
ホストデバイス500は、最小16クロックをカウントするまで待機する。待機する時間は16クロック以上の値を設定する。
ホストデバイス500はDAT信号ラインがグランドレベルではないこと、すなわち、所定の電圧が印加されたことを検出する。ここで、所定の電圧とは1.8Vである。
メモリカード400およびホストデバイス500は、共に3.3Vモードでの初期化処理を行い、以降の信号の送受信を3.3Vの信号電圧で行う。
メモリカード400およびホストデバイス500は、共に1.8Vモードへの移行処理が完了し、以降の信号の送受信を1.8Vの信号電圧で行う。
以下、本発明の第3の実施の形態のメモリデバイスであるメモリカード700、ホストデバイス800、メモリカード700とホストデバイス800とを有するメモリシステム601について説明する。本実施の形態のメモリシステム601等は第2の実施の形態のメモリシステム301等に類似しているため同じ構成要素には同じ符号を付し説明は省略する。
Claims (17)
- ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスであって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータと、を有し、
前記ホストデバイスから、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信した場合、
前記信号電圧を切り替え可能かどうかを前記レスポンス信号にて、前記ホストデバイスに送信し、
前記信号電圧が切り替え可能な場合には、前記クロック信号ラインがグランドレベルとなってから、前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える処理を開始し、
前記クロック信号ラインがグランドレベルとなってから一定時間経過後に、前記クロック信号ラインにグランドレベル以外の電圧が印加されたことを検出した場合には、グランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、
前記第2の電圧の信号電圧で送受信を開始することを特徴とするメモリデバイス。 - 前記クロック信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第1の電圧比較回路を有し、前記第1の電圧比較回路が第2の電圧と判定した場合にグランドレベルのレスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、前記第1の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項1に記載のメモリデバイス。
- メモリデバイスの第1のレギュレータが出力する電圧が前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、前記第2の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加し、前記第2の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することを特徴とする請求項1に記載のメモリデバイス。
- 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスであって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータと、を有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて送信し、
前記信号電圧を切り替え可能であることを示す前記レスポンス信号を受信した場合には、
クロック信号ラインをグランドレベルとしてから、前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える処理を開始し、
前記クロック信号ラインをグランドレベルとしてから一定時間経過後にクロック信号ラインに、前記第2の電圧のクロック信号を供給し、
データ信号ラインが、グランドレベルではないことを検出した場合に前記第2の電圧の信号電圧で送受信を開始することを特徴とするホストデバイス。 - 前記信号電圧を切り替え可能であることを示す前記レスポンス信号を一定時間の間受信できなかった場合または切り替え不可能であることを示すレスポンス信号を受けた場合には、再度第1の電圧により送受信を開始することを特徴とする請求項4に記載のホストデバイス。
- 前記レスポンス信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第3の電圧比較回路を有し、
前記第3の電圧比較回路が前記第2の電圧と判定した場合に送受信を開始し、前記第3の電圧比較回路が前記第2の電圧ではないと判定した場合に、再度前記第1の電圧により送受信を開始することを特徴とする請求項4または請求項5に記載のホストデバイス。 - ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムであって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、前記第1の電圧と前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記ホストデバイスは前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信し、
前記メモリデバイスは、前記信号電圧を切り替え可能かどうかを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信し、
前記信号電圧が切り替え可能な場合には、クロック信号ラインがグランドレベルとなってから、前記メモリデバイスおよび前記ホストデバイスは、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える処理を開始し、
前記ホストデバイスは、前記クロック信号ラインをグランドレベルとなってから一定時間経過後に前記グランドレベルの前記クロック信号ラインに、前記第2の電圧の前記クロック信号を供給し、
前記メモリデバイスは、前記クロック信号ラインがグランドレベルとなってから一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出した場合には、前記グランドレベルの前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加し、
前記ホストデバイスは、前記データ信号ラインが、前記グランドレベルではないことを検出した場合には、
前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始することを特徴とするメモリシステム。 - 前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧かどうかを判定する第1の電圧比較回路または、前記第1のレギュレータが前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、メモリデバイスは、前記第1の電圧比較回路および第2の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに前記第2の電圧を印加し、前記第1の電圧比較回路または前記第2の電圧比較回路のいずれかが前記第2の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続し、
前記ホストデバイスは、前記データ信号ラインが前記グランドレベルでないと判定した場合に前記第2の電圧の信号電圧で送受信を開始することを特徴とする請求項7に記載のメモリシステム。 - ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスの制御方法であって
前記メモリデバイスは前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータと、を有し、
前記ホストデバイスからの、前記信号電圧を前記第1の電圧から前記第2の電圧に切り替えることを要求する前記コマンド信号を受信するコマンド受信ステップと、
前記信号電圧を切り替え可能かどうかを通知する前記レスポンス信号を、前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記信号電圧が切り替え可能な場合には、クロック信号ラインがグランドレベルとなってから開始される、前記第1のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える第1のレギュレータ切り替えステップと、
前記クロック信号ラインがグランドレベルとなってから一定時間経過後に前記クロック信号ラインに前記グランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加するレスポンス・データ信号・ライン電圧印加ステップと
前記データ信号ラインが前記グランドレベルではない場合に前記第2の電圧の信号電圧で送受信を開始する送受信ステップと、を有することを特徴とするメモリデバイスの制御方法。 - 前記クロック信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第1の電圧比較回路を有し、前記第1の電圧比較回路が第2の電圧と判定した場合にグランドレベルの、レスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加することで前記送受信ステップを開始し、前記第1の電圧比較回路が第2の電圧ではないと判定した場合に少なくともデータ信号ラインはグランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項9に記載のメモリデバイスの制御方法。
- 前記メモリデバイスの第1のレギュレータが出力する電圧が前記第2の電圧かどうかを判定する第2の電圧比較回路を有し、前記第2の電圧比較回路が前記第2の電圧と判定した場合に前記グランドレベルの、前記レスポンス信号ラインおよび前記データ信号ラインに、前記第2の電圧を印加することで前記送受信ステップを開始し、前記第2の電圧比較回路が前記第2の電圧ではないと判定した場合に少なくとも前記データ信号ラインは前記グランドレベルを継続することにより前記送受信ステップを開始しないことを特徴とする請求項9に記載のメモリデバイスの制御方法。
- 不揮発性のメモリ部を有するメモリデバイスが接続可能な、ホストデバイスの制御方法であって
前記ホストデバイスは前記メモリデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、
前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータと、を有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記信号電圧を切り替えることを前記コマンド信号にて前記メモリデバイスに送信するコマンド信号送信ステップと、
前記信号電圧を切り替え可能かどうかを示す前記メモリデバイスからの前記レスポンス信号を受信するレスポンス信号受信ステップと、
前記信号電圧が切り替え可能な場合には、クロック信号ラインをグランドレベルとしてから開始される、前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替えるレギュレータ電圧切り替えステップと、
前記クロック信号ラインをグランドレベルとしてから一定時間経過後に前記クロック信号ラインに、前記第2の電圧のクロック信号を供給するクロック信号供給ステップと、
データ信号ラインに、グランドレベル以外の電圧が印加されたことを検出するデータ信号ライン電圧検出ステップと
前記第2の電圧の信号電圧で送受信を開始する送受信ステップと、を有することを特徴とするホストデバイスの制御方法。 - 前記レスポンス信号ラインの信号電圧が、前記第2の電圧であるかどうかを判定する第3の電圧比較回路を有し、前記第3の電圧比較回路が第2の電圧と判定した場合に送受信ステップを開始し、前記第3の電圧比較回路が第2の電圧ではないと判定した場合に送受信ステップを開始しないことを特徴とする請求項12に記載のホストデバイスの制御方法。
- ホストデバイスと、前記ホストデバイスに接続可能な、不揮発性のメモリ部を有するメモリデバイスとを有するメモリシステムの制御方法であって、
前記メモリデバイスは、前記ホストデバイスと、コマンド信号、レスポンス信号、クロック信号およびデータ信号を、前記第1の電圧と、前記第1の電圧より低い第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第1のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第1のレギュレータとを有し、
前記ホストデバイスは、前記メモリデバイスと、信号を、前記第1の電圧と、前記第2の電圧とから選択されたいずれかの信号電圧で送受信が可能な第2のI/Oセルと、前記第1の電圧および前記第2の電圧を出力可能な第2のレギュレータとを有し、
前記信号電圧を前記第1の電圧から前記第2の電圧に切り替える場合に、
前記ホストデバイスが前記信号電圧を切り替えることを要求する前記コマンド信号を、前記メモリデバイスに送信するコマンド信号送信ステップと、
前記メモリデバイスが、前記信号電圧を切り替え可能かどうかを、前記レスポンス信号にて、前記第1の電圧で前記ホストデバイスに送信するレスポンス信号送信ステップと、
前記信号電圧が切り替え可能な場合には、クロック信号ラインがグランドレベルとなってから開始される、前記メモリデバイスおよび前記ホストデバイスが、前記第1のレギュレータおよび前記第2のレギュレータが出力する電圧を前記第1の電圧から前記第2の電圧に切り替える、レギュレータ電圧切り替えステップと、
前記ホストデバイスが、前記クロック信号ラインがグランドレベルとなってから一定時間後にグランドレベルのクロック信号ラインに、前記第2の電圧のクロック信号を供給するクロック信号発振ステップと、
前記メモリデバイスが、前記クロック信号ラインにグランドレベル以外の電圧が印加されたことを検出するクロック信号ライン電圧検出ステップと、
前記メモリデバイスが、グランドレベルのレスポンス信号ラインおよびデータ信号ラインに、前記第2の電圧を印加するレスポンス・データ信号ライン電圧印加ステップと、
前記ホストデバイスが、前記データ信号ラインが、前記グランドレベルではないことを検出するデータ信号ライン電圧検出ステップと、
前記メモリデバイスおよび前記ホストデバイスが、前記第2の電圧の信号電圧で、送受信を開始する送受信ステップと、を有することを特徴とするメモリシステムの制御方法。 - 前記メモリデバイスは、前記クロック信号ラインの信号電圧が、前記第2の電圧かどうかを検出する第1の電圧比較回路、または、前記第1のレギュレータが前記第2の電圧かどうかを検出する第2の電圧比較回路を有し、
前記メモリデバイスは、クロック信号ライン電圧検出ステップにおいて前記第1の電圧比較回路が第2の電圧と判定した場合にレスポンス・データ信号ライン電圧印加ステップに移行し、前記第1の電圧比較回路または前記第2の電圧比較回路のいずれかが第2の電圧ではないと判定した場合にレスポンス・データ信号ライン電圧印加ステップを実行せず、
前記ホストデバイスは、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルでないと判定した場合と判定した場合に送受信ステップを開始し、データ信号ライン電圧検出ステップにおいてデータ信号がグランドレベルであると判定した場合に送受信ステップを開始しないことを特徴とする請求項14に記載のメモリシステム制御方法。 - 前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源との間に接続された保護ダイオードとを有することを特徴とする請求項1に記載のメモリデバイス。
- 前記I/Oセルを過電圧から保護するために、前記I/Oセルの入力端と前記電源との間に接続された保護ダイオードとを有することを特徴とする請求項4に記載のホストデバイス。
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