TWI414944B - 記憶體裝置、主機裝置、記憶體系統、記憶體裝置之控制方法、主機裝置之控制方法、及記憶體系統之控制方法 - Google Patents

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Description

記憶體裝置、主機裝置、記憶體系統、記憶體裝置之控制方法、主機裝置之控制方法、及記憶體系統之控制方法
本發明係關於具備半導體記憶體部之記憶體裝置、主機裝置、記憶體系統、記憶體裝置之控制方法、主機裝置之控制方法及記憶體系統之控制方法，特別關於可變更資料傳輸信號之電壓之記憶體裝置等。
近年來，進行半導體記憶裝置之例如非揮發性之半導體記憶媒體之快閃記憶卡之開發，其作為主機裝置之數位相機等資訊機器之外部記憶裝置而普及。隨著主機裝置所處理之資料大容量化，快閃記憶體之大容量化及高密度化進展。
NAND型快閃記憶體係以大容量為特徵，近年來特別於檔案記憶體用途等經常利用之快閃記憶體。
NAND型快閃記憶體係將經由通道絕緣膜而注入於浮游閘極或由疊層膜所組成之摻雜層，換言之即注入於電荷積存層之電荷，因應其電荷量來作為數位位元資訊利用，並作為2值或多值資訊讀出。NAND型快閃記憶體係與DRAM等破壞讀出型之記憶體不同，不伴隨有資料破壞並可讀出資料。
於半導體記憶裝置要求寫入及讀出速度之高速化，亦要求傳輸匯流排之匯流排傳輸速度之高速化。因此，例如規定將記憶卡匯流排之傳輸時鐘頻率從普通模式之25MHz提高至50MHz之高速模式之規格，實現更高速之資料傳輸。
另一方面，於日本特開2007-11788號公報揭示一種為了更高速之資料傳輸，藉由與供給自主機裝置之時鐘信號之上升緣及下降緣同步地傳送/接收資料，以與高速模式相同之時鐘頻率，提供可進一步獲得2倍資料傳輸速度之超高速模式之記憶卡。
然而，若提高傳輸時鐘頻率，則屏蔽不要之輻射電磁波，亦即EMI(Electro Magnetic Susceptibility：電磁感受性)用之對策構成問題。而且，若提高傳輸時鐘頻率，則亦有記憶卡之消耗電力增加之問題。
為了解決該等問題點，降低記憶卡與主機裝置間之傳送/接收信號之信號電壓可有效果。然而，切換傳送/接收信號之信號電壓時，會施加高於設想之電壓，可能破壞記憶卡或主機裝置之I/O胞(cell)。
根據本申請發明之一態樣，提供一種記憶體裝置，其係可連接於主機裝置之具有以下者。非揮發性之記憶體部；第一I/O胞，其係可與主機裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於第一電壓之第二電壓所選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號；第一調整器，其係可輸出第一電壓及第二電壓；記憶體控制器，其係從主機裝置接收到要求將信號電壓從第一電壓切換為第二電壓之指令信號之情況下，用回應信號將信號電壓之切換傳送至主機裝置，將第一調整器所輸出之電壓從第一電壓切換為第二電壓，於經過一定時間後，於檢測出於時鐘信號線施加有接地位準以外之電壓之情況下，於接地位準之回應信號線及資料信號線施加第二電壓，以第二電壓之信號電壓開始傳送/接收。
 <第一實施型態>
以下，參考圖式來說明關於作為本發明之第一實施型態之記憶體裝置之記憶卡100、主機裝置200、具有記憶卡100與主機裝置200之記憶體系統1。
圖1係表示由記憶卡100及主機裝置200所組成之記憶體系統1之結構之概略圖；圖2係表示記憶體系統1之電源電路部分之結構之方塊圖。
如圖1所示，記憶卡100係可連接於主機裝置200，用作連接於主機裝置200之主機裝置200之外部記憶裝置之SD記憶卡(註冊商標)。作為主機裝置200，可舉出處理圖像資料或音樂資料等各種資料之包含個人電腦或數位相機等之資訊處理裝置。主機裝置200具有：I/O胞209，其係用以在與所連接之記憶卡100間進行指令信號、回應信號、時鐘信號及資料信號，亦即傳送信號之傳送/接收；及主機控制部251，其係進行傳送信號之傳送/接收之控制等。
而且，記憶卡100具備：記憶體部150，其係由非揮發性之記憶體所組成；記憶體控制器151，其係控制記憶體部150及傳送信號之傳送/接收等；及資料之輸出入用之I/O胞121與連接器152(包含插腳1至插腳9)。記憶體控制器151係經由例如8位元匯流排寬之匯流排而與記憶體部150連接。
若記憶卡100安裝於主機裝置200，則連接器152會與主機裝置200電性地連接。信號線(signal line)對於連接器152所含之插腳1至插腳9之分配係由SD記憶卡(註冊商標)之規格所規定。
亦即，用以傳送/接收資料信號之資料DAT0,DAT1,DAT2,DAT3分別分配給插腳7、插腳8、插腳9、插腳1。而且，插腳1亦分配給卡檢出信號CD。指令信號CMD及對於該指令信號之記憶卡100之回應信號即回應信號RES係分配給插腳2。時鐘信號CLK係分配給插腳5。電源電壓VDD係分配給插腳4，接地電壓VSS1係分配給插腳3，接地電壓VSS2係分配給插腳6。
此外，於本實施型態之記憶卡100，記憶體部150為非揮發性之半導體記憶體，其由NAND型之快閃記憶體所構成。從主機裝置200所傳送之資料等係記憶於記憶體部150。
而且，如圖2所示，於記憶卡100與主機裝置200間傳送/接收信號等之匯流排包含CLK線111(以下亦稱為「時鐘信號線」)、CMD/RES線112(以下亦稱為「CMD線」)、DAT[3:0]線113及VDD線(以下亦稱為「電源線」)、與未圖示之DAT1線、DAT2線、CD/DAT3線、VSS1線及VSS2線。此外，以下舉例說明DAT0線(以下亦稱為「資料線」)作為資料信號線。而且，CMD/RES線亦稱為指令信號線或回應信號(RES)線。亦即，指令信號線及回應信號線為同一之1條信號線。
作為SD記憶卡(註冊商標)之記憶卡100之資料傳輸時之動作模式(以下亦稱為「傳輸模式」)係由SD模式及SPI模式所規定。進一步而言，SD模式之傳輸模式係規定有僅利用資料DAT0之1位元模式、及利用資料DAT0~DAT3之4位元模式之2種。此外，記憶卡100之傳輸模式係根據傳輸時鐘頻率等，除了規定有通常之傳輸速度之普通速度模式(NSM)及NSM之2倍之高速模式(HSM)以外，亦規定有HSP之進一步2倍之極高速模式(UHSM)。
然後，如圖2所示，記憶體系統1之記憶卡100具有作為第一調整器之調整器(VR2)116；記憶體系統1之主機裝置200具有作為第二調整器之調整器(VR1)204。因此，於記憶體系統1，除了大多記憶體系統1所對應之電壓模式即信號電壓為標準之3.3V之資料傳輸模式(以下稱為「3.3V模式」)以外，還對應於電源電壓維持標準之3.3V，並將資料傳輸之信號電壓設為更低電壓之1.8V之模式(以下稱為「1.8V模式」)。
亦即，記憶卡100具有：多驅動型之第一I/O胞121，其係可與主機裝置200，以從第一電壓(3.3V)及低於第一電壓之第二電壓(1.8V)所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；及第一調整器116，其係可輸出第一電壓及第二電壓；主機裝置200具有：與記憶卡100同樣規格之多驅動型之第二I/O胞209及第二調整器204。
於圖2，動力開關(PSW)201係開啟/關閉對記憶卡100所施加之電源電壓(VDD)之開關。能隙參考(BGR)115及203係利用能隙之電位差之基準電壓發生電路。雜訊濾波器(Filter)114及201雖非必需零件，但有效用以防止來自電源線(VDD)之雜訊，以發生更安定之基準電壓。然後，第一調整器(VR2)116及第二調整器(VR1)204係從3.3V之電源電壓製成1.8V之電壓之調整器，分別以BGR115或203之基準電壓為基礎來發生1.8V之電壓。
作為內部邏輯電路之核心用之電壓發生電路即第三調整器(VR3)122，係發生供給至隨機邏輯部123之電壓。隨機邏輯部123係具有圖1所示之記憶體控制器151、ROM及RAM等之電路。主機裝置200亦同樣有內部邏輯用之電壓發生電路為必要之情況，但未圖示。作為第一電壓比較電路之比較器(VDCLK)120係檢出CLK線之電壓是否為1.8V。而且，作為第二電壓比較電路之比較器(VDCMD/RES)208係檢出CMD/RES線之電壓是否為1.8V。相對於此，作為第三電壓比較電路之比較器119或作為第四電壓比較電路之比較器207係分別從第一調整器(VR2)116或第二調整器(VR1)204，檢出1.8V之電壓是否正確地產生。
此外，於此，第二電壓為1.8V係意味第二電壓為1.65V至1.95V之範圍。而且，檢出為第一電壓亦或為第二電壓之比較器係於第一電壓與第二電壓之中間具有第三臨限值電壓之電壓比較器，於測定線之電壓高於第三臨限值電壓之情況下，判定為第一電壓，於測定線之電壓低於第三臨限值電壓之情況下，判定為第二電壓。
提升電阻224及225係於匯流排線之信號成為三態時，將各線之電壓保持於3.3V或1.8V。而且，電容器118及206係積存用以使特定電壓安定化之電荷。
接著，利用圖3A、圖3B及圖4來說明記憶體系統1之信號電壓之切換動作。圖3A及圖3B係用以說明記憶體系統1之信號電壓之切換動作之流程圖；圖4為記憶體系統1之信號電壓之切換動作時之信號線線群(匯流排)之時序圖。
主機裝置200係進行考慮到與僅支援3.3V模式之記憶卡之相容性之信號電壓之切換處理動作。亦即，主機裝置200若於連接之記憶卡，從最初即施加1.8V之信號電壓，則僅支援3.3V模式之記憶卡之輸入I/O胞會將施加之1.8V辨識作為中間電壓。因此，於記憶卡之輸入I/O胞，可能流有甚大之穿隧電流。
因此，主機裝置200係進行最初預先將3.3V之信號電壓之信號傳送至記憶卡，記憶卡藉由後述之交握處理，檢出其為支援1.8V模式之記憶卡後，往1.8V模式切換之程序。
以下，按照圖3A及圖3B之流程圖來說明記憶體系統1之信號電壓之切換動作。此外，圖3A及圖3B之左側表示主機裝置200之動作流程，右側表示記憶卡100之動作流程。
<步驟S10>記憶卡連接於主機裝置
記憶卡100連接於主機裝置200。亦即，藉由構成匯流排介面之各線111至113，記憶卡100之I/O胞121與主機裝置200之I/O胞209係藉由指令/回應信號線、時鐘信號線及資料信號線等連接。
<步驟S11>CMD8
於支援1.8V模式之主機裝置200之情況下，主機裝置200係詢問連接之記憶卡100是否為支援1.8V模式之記憶卡100。亦即，最初從主機裝置200發行指令CMD8(圖4：T1)。於CMD8之引數設定有要求往1.8V模式移轉之位元，因此從該主機裝置200傳送至記憶卡100之指令信號CMD8亦為傳達將信號電壓從第一電壓(3.3V)切換為第二電壓(1.8V)之指令信號。
<步驟S12>支援1.8V？
記憶卡100係於從主機裝置接收到指令信號CMD8之情況下，判斷記憶卡100是否對應1.8V模式。
<步驟S13>非支援RES1.8V/支援RES1.8V
記憶卡100不支援1.8V模式之情況下(步驟S12：否)，記憶卡100係將表示不支援1.8V模式之回應信號回覆給主機裝置200。
相對於此，記憶卡100支援1.8V模式之情況下(步驟S12：是)，記憶卡100係將表示切換為1.8V模式之回應信號回覆給主機裝置200(圖4：T2)。
<步驟S14>支援1.8V？
主機裝置200係於從記憶卡100接收到表示不支援1.8V模式之回應信號之情況下(否)，於S33開始3.3V模式下之初始化處理。
相對於此，主機裝置200係於從記憶卡100接收到表示支援1.8V模式之回應信號之情況下(是)，進行互相根據接收信號之內容傳送下一傳送信號之處理，亦即進行交握處理。
<步驟S15>CMD/RES驅動為0V
記憶卡100係於傳送回應信號後，將CMD線設定為L位準(接地位準：0V)(圖4：T3)。
<步驟S16>CLK停止並驅動為0V，驅動為DAT0V
主機裝置200係將DAT線設定為L位準(接地位準：0V)(圖4：T4)，且停止時鐘振盪，CLK線亦設定為L位準(接地位準：0V)(圖4：T5)。此外，於DAT線及CLK線，將任一線先設定為L位準均可。
於此，將CMD線、CLK線及DAT線設定為L位準(0V)，亦即驅動為L位準(0V)，係為了防止各線成為三態而被施加不安定之電壓。於電壓切換期間，若於I/O胞121等施加有不安定之電壓，則有穿隧電流流於I/O胞121等之風險。因此，主機裝置200或記憶卡100係預先將信號線之電壓固定於L位準(0V)。
<步驟S17、步驟S18>將VR1、VR2從3.3V切換為1.8V
記憶卡100係切換為調整器VR2產生1.8V。而且，主機裝置200係切換為調整器VR1產生1.8V。
<步驟S19、步驟S20>計時器調正
主機裝置200係待機至經過特定時間(圖4：T5~T6)。因此，例如調正100微秒之計時器。
此係由於必須等待分別連接於調整器VR1及調整器VR2之電容器206或118，從充電為3.3V之狀態放電至充電為1.8V之狀態。當然，亦可具有使電容器206或118積極地放電之電路，但由於從人的感覺而言，放電時間為充分短暫之時間，因此於記憶體系統1不設置放電電路。此外，於上述說明中，雖說明將待機時間設作為100微秒，但待機時間會依電容器206或118之規格而不同，大概為10~500微秒程度。
<步驟S21>將CLK驅動為1.8V-DC
主機裝置200係於經過特定時間，於上述例為經過100微秒後，將接地位準之時鐘信號線設定為1.8V(圖4：T6)。於此，主機裝置200通常係於傳送時鐘信號之時鐘信號線，施加1.8V之直流信號。然後，主機裝置200係向記憶卡100傳達可從調整器VR2提供1.8V之信號電壓。<步驟S22>CLK為1.8V？
記憶卡100若於時鐘信號線施加電壓，則藉由作為第一電壓比較電路之比較器120確認其信號電壓是否為1.8V。於時鐘信號線未施加有1.8V之電壓之情況下(否)，記憶卡100不進行其後之電壓切換處理，於步驟S32，記憶卡100停止動作。
<步驟S23>將CMD/RES驅動為1.8V-DC
於步驟S22確認時鐘信號線之信號電壓為1.8V之情況下(是)，記憶卡100係將接地位準之CMD/RES線(回應信號線)驅動為1.8V(圖4：T7)。於此，記憶卡100通常係於傳送RES信號之回應信號線，施加1.8V之直流信號。
<步驟S24>計時器調正
主機裝置係於將時鐘信號線之信號電壓設定為1.8V後，調正計時器。
<步驟S25>CMD線為1.8V？
若於CMD/RES線施加電壓，則主機裝置200係藉由作為第二電壓比較電路之比較器(VDCMD/RES)208，檢出CMD/RES信號線之信號電壓是否為1.8V。
<步驟S26、步驟S27>
主機裝置200係於即使經過特定時間，例如經過100微秒，於時鐘信號線仍未施加1.8V之電壓之情況下(否)，於步驟S27關閉動力開關(PSW)201，停止記憶卡100之動作。
如以上之說明，本實施型態之記憶體系統1係於電壓切換處理之交握處理之中途，即使經過特定時間，記憶卡100或主機裝置200仍未執行特定動作之情況下，藉由檢出無法往1.8V切換，例如輸出錯誤碼或執行3.3V模式之初始化處理亦可。於圖5表示其一例。
圖5係表示於步驟S23，記憶卡100未將CMD/RES線(回應信號線)驅動為1.8V之情況下之時序圖。主機裝置200係於時鐘信號線施加1.8V之電壓，等待來自記憶卡100之回應動作，亦即等待回應信號線從0V(接地位準)成為1.8V。然而，主機裝置200係於即使經過特定時間(例如100微秒)，回應信號線仍未成為1.8V之情況下，於T12關閉動力開關201，停止對記憶卡100所施加之電源電壓(VDD)。而且，主機裝置200係將CLK信號線之電壓設作為0V。
不僅是圖5所示之情況，於電壓切換處理之交握處理之中途之錯誤發生時，主機裝置200係將CLK信號線之電壓設作為0V，停止對記憶卡100之電源供給。
<步驟S28>CLK振盪
於步驟S24，確認CMD/RES信號線之信號電壓為1.8V之情況下(是)，主機裝置200係向時鐘信號線傳送經振盪之時鐘信號，換言之即振盪時鐘信號(圖4：T8)。
<步驟S29、步驟S30>將DAT驅動為1.8V/使DAT成為三態
主機裝置200係於開始時鐘之振盪後，僅以短時間，將DAT信號線驅動為1.8V之電壓(圖4：T9~T10)後而成為三態。由於以1.8V提升DAT信號線，因此維持1.8V之電壓位準。
<步驟S31、步驟S32>CLK振盪？/使CMD/RES成為三態
記憶卡100若從主機裝置200接收經振盪之時鐘信號(是)，則於步驟S29，使CMD/RES線成為三態狀態(圖4：T11)。由於以1.8V提升CMD/RES線，因此維持1.8V之電壓位準。
於時鐘信號線未施加經振盪時鐘信號之情況下(否)，記憶卡100係於步驟S35停止動作。
<步驟S33>
記憶卡100及主機裝置200均進行3.3V模式下之初始化處理，以3.3V之信號電壓進行以後之信號之傳送/接收。
<步驟S34>
記憶卡100及主機裝置200均完成往1.8V模式之移轉處理，以1.8V之信號電壓進行以後之信號之傳送/接收。
<步驟S35>
往1.8V模式之信號電壓移轉程序失敗，記憶卡100停止之情況下，主機裝置200係暫且降低電源後，再度將3.3V之信號電壓傳送至記憶卡100，不進行往1.8V模式之切換處理而進行3.3V模式下之初始化處理。
如以上之說明，記憶體系統1係記憶卡100及主機裝置200藉由交握處理，來互相地確認所使用之信號電壓，以便I/O胞等不受到損傷。而且，記憶體系統1係藉由記憶卡100及主機裝置200互相地確認分別之調整器116或204之輸出電壓，可提高施加於信號線之電壓之確實性。而且，記憶體系統1係藉由定義利用時鐘信號線及指令信號線之交握處理之順序，可循程序安全地從第一電壓(3.3V)切換為第二電壓(1.8V)。
此外，即使於記憶體系統1，若頻繁地進行往1.8V模式之切換，非可謂無損壞I/O胞121或209等之可能性。因此，於記憶體系統1，宜僅於通常之初始化處理開始前之最初階段，可進行將信號電壓切換為1.8V之處理。亦即，於記憶體系統1，切換為1.8V模式後，即使發行重設指令，電壓模式仍不變更。
換言之，於記憶卡100及主機裝置200，即使發行重設指令，仍以1.8V之第二電壓來傳送/接收所有信號，該狀態繼續至電源電壓成為0V之記憶體系統1之動作結束時為止。
於記憶體系統1，由於電壓模式不應頻繁地切換，因此即使藉由重設仍不使信號電壓改變，可維持安定性‧可靠性。
接著，利用圖6來說明關於記憶卡100及主機裝置200所具有之保護二極體。圖6係表示記憶卡100及主機裝置200之I/O胞121及209之部分結構之部分結構圖。
對於主機裝置200及記憶卡100分別之I/O胞209及121，切換並施加調整器204或116之輸出之3.3V或1.8V之任一電壓。因此，於電壓之切換時，可能存在調整器204與調整器116之輸出電壓不同之時間。於調整器204與調整器116之輸出電壓不同之情況下，電流會以非預期之路徑流動，可能損壞I/O胞121或209等。
主機裝置200及記憶卡100係保護二極體232及136連接於3.3V之電壓之電源線。因此，主機裝置200及記憶卡100即使於1.8V模式，不會由於超過1.8V之施加電壓而破壞保護二極體137或233。
亦即，記憶卡100具有可連接於主機裝置200之非揮發性之記憶體部150；具有：電源線VDD114，其係供給第一電壓(3.3V)；第一調整器116，其係可從VDD114，輸出從第一電壓(3.3V)及低於第一電壓之第二電壓(1.8V)所選擇之任一電壓之電力；I/O胞121，其係從第一調整器116接受電力供給，可與主機裝置200傳送/接收信號；及保護二極體136，其係連接於I/O胞121之輸入端、及與3.3V之電源線連接之電源端，用以保護I/O胞121免於過電壓；能以從第一電壓(3.3V)或第二電壓(1.8V)所選擇之任一電壓之信號，與主機裝置200傳送/接收。
於記憶體系統1，由於主機裝置200及記憶卡100之任一者均具有可輸出2種電壓之調整器116或204，因此若於調整器輸出連接保護二極體，則保護二極體可能損壞。於將信號電壓設作為1.8V之情況時，一般將電源電壓本身設作為1.8V，但於記憶體系統1，由於考慮相容性，因此將電源電壓設作為3.3V。因此，於記憶體系統1，為了防止保護二極體損壞，上述記載之保護二極體136甚為有效。
此外，如上述說明，主機裝置200及記憶卡100係僅於連接開始之階段進行電壓模式之切換處理。因此，主機裝置200不會因傳送開關指令而進行電壓之切換處理。圖7A及圖7B係表示主機裝置200所傳送之用以改變傳輸模式之開關指令之參數例之說明圖。
此外，於本實施型態，作為記憶體裝置係將具有SD記憶卡(註冊商標)之記憶體系統1等作為例來說明，但若為具有同樣之匯流排構造之記憶體系統，亦可適用於具有其他記憶卡、記憶體裝置或內部記憶體等之記憶體系統，可發揮與記憶體系統1等同樣之作用效果。
如以上說明，本發明之記憶體裝置等係如下。
1.記憶體裝置、主機裝置、記憶體系統、記憶體裝置之控制方法、主機裝置之控制方法及記憶體系統之控制方法。
2.如上述1所記載之記憶體裝置，其特徵為：前述記憶體裝置具有記憶體控制器，於已傳送將前述信號電壓從前述第一電壓切換為前述第二電壓之意旨之前述回應信號之情況下，前述記憶體控制器係將回應信號線保持於0V。
3.如上述1或2所記載之記憶體裝置，其中前述主機裝置具有主機控制部，於用前述回應信號接收到將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，前述主機控制部停止前述時鐘信號，將前述時鐘信號線及前述資料信號線保持於0V。
4.如上述1至3中任一項所記載之記憶體裝置，其中前述第一電壓比較電路及前述第二電壓比較電路所檢出之電壓為直流電流之電壓。
5.如上述1至4中任一項所記載之記憶體裝置，其特徵為：前述記憶體控制器及前述主機控制部將前述第一調整器及前述第二調整器所輸出之電壓，開始從前述第一電壓切換為前述第二電壓後，待機特定時間。
6.如上述1至5中任一項所記載之記憶體裝置，其特徵為：具有第三電壓比較電路及第四電壓比較電路，其係檢出前述第一調整器及前述第二調整器所輸出之電壓為前述第二電壓。
7.如上述1至6中任一項所記載之記憶體裝置，其特徵為：前述第一I/O胞及第二I/O胞係具備保護分別之I/O胞免於過電壓之保護二極體。
8.如上述1至7中任一項所記載之記憶體裝置，其中前述記憶體控制器及前述主機控制部將前述信號電壓從前述第一電壓切換為前述第二電壓後，以前述第二電壓進行前述信號之傳送/接收，直到電源遮斷為止。
9.如上述1至8中任一項所記載之記憶體裝置，其特徵為：前述記憶體部為NAND型快閃記憶體。
而且，本發明之記憶體裝置等係具有上述2至8之記憶體裝置之記憶體系統、上述2至8之記憶體裝置之控制方法、記憶體系統之控制方法。
進一步於以下記載本實施型態之記憶體裝置、主機裝置、記憶體系統、記憶體裝置之控制方法、主機裝置之控制方法及記憶體系統之控制方法之特徵。
1.一種記憶體裝置，其特徵為：其係可連接於主機裝置者；前述記憶體裝置具有：非揮發性之記憶體部；第一I/O胞，其係可與前述主機裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；第一調整器，其係可輸出前述第一電壓及前述第二電壓；及記憶體控制器，其係從前述主機裝置，接收到要求將前述信號電壓從前述第一電壓切換為前述第二電壓之前述指令信號之情況下，用前述回應信號，將前述信號電壓之切換傳送至前述主機裝置，將前述第一調整器所輸出之電壓從前述第一電壓切換為前述第二電壓，於檢出時鐘信號線為前述第二電壓之情況下，於接地位準之回應信號線施加前述第二電壓，於檢出前述時鐘信號之振盪之情況下，以前述第二電壓之信號電壓開始傳送/接收。
2.如上述1所記載之記憶體裝置，其特徵為具有第一電壓比較電路，其係檢出前述時鐘信號線之信號電壓為前述第二電壓。
3.一種主機裝置，其特徵為：其係具有非揮發性之記憶體部之記憶體裝置可連接者；前述主機裝置具有：第二I/O胞，其係可與前述記憶體裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；第二調整器，其係可輸出前述第一電壓及前述第二電壓；及主機控制部，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，用前述指令信號傳送前述信號電壓之切換，於接收到表示可切換前述信號電壓之前述回應信號之情況下，將前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓，於接地位準之時鐘信號線施加前述第二電壓，於檢出回應信號線為前述第二電壓之情況下，振盪前述時鐘信號，以前述第二電壓之信號電壓開始傳送/接收。
4.一種主機裝置，其特徵為：其係具有非揮發性之記憶體部之記憶體裝置可連接者；前述主機裝置具有：第二I/O胞，其係可與前述記憶體裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；第二調整器，其係可輸出前述第一電壓及前述第二電壓；及主機控制部，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，用前述指令信號傳送前述信號電壓之切換，於一定時間之期間內無法接收表示前述信號電壓之可切換之前述回應信號之情況，或於接受不可切換之回應信號之情況下，暫且切斷記憶體裝置之電源，再度藉由第一電壓開始傳送/接收。
5.如上述3或上述4所記載之主機裝置，其特徵為進一步具有第二電壓比較電路，其係檢出前述回應信號線之信號電壓為前述第二電壓。
6.一種記憶體系統，其特徵為具有：記憶體裝置，其具有：第一I/O胞，其係可與前述主機裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；第一調整器，其係可輸出前述第一電壓及前述第二電壓；及記憶體控制器，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，接收來自具有可與前述記憶體裝置，以從前述第一電壓及前述第二電壓所選擇之任一信號電壓傳送/接收之第二I/O胞，及可輸出前述第一電壓及前述第二電壓之第二調整器之主機裝置之要求切換前述信號電壓之前述指令信號之情況下，用前述回應信號，並以前述第一電壓，將前述信號電壓之可切換傳送至前述主機裝置，將前述第一調整器所輸出之電壓從前述第一電壓切換為前述第二電壓，於檢出前述時鐘信號線為前述第二電壓之情況下，於接地位準之回應信號線施加前述第二電壓，於檢出前述回應信號線為前述第二電壓之情況下，檢出來自前述主機裝置之時鐘信號之振盪之情況下，以前述第二電壓之信號電壓開始傳送/接收；及主機裝置，其具有：第二I/O胞，其係可與前述記憶體裝置，以從前述第一電壓及前述第二電壓所選擇之任一信號電壓傳送/接收；第二調整器，其係可輸出前述第一電壓及前述第二電壓；及主機控制部，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，將要求切換前述信號電壓之前述指令信號傳送至前述記憶體裝置，從前述記憶體裝置，用前述回應信號，並以前述第一電壓接收前述信號電壓之可切換，將前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓，於接地位準之時鐘信號線施加前述第二電壓，於檢出前述回應信號線為前述第二電壓之情況下，振盪前述時鐘信號。
7.如上述6所記載之記憶體系統，其特徵為前述記憶體裝置進一步具有：第一電壓比較電路，其係檢出前述時鐘信號線之信號電壓為前述第二電壓；前述主機裝置進一步具有第二電壓比較電路，其係檢出前述回應信號線之信號電壓為前述第二電壓。
8.一種記憶體裝置之控制方法，其特徵為：其係可連接於主機裝置之記憶體裝置之控制方法；前述記憶體裝置具有：非揮發性之記憶體部；第一I/O胞，其係可與前述主機裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；第一調整器，其係可輸出前述第一電壓及前述第二電壓；及記憶體控制器；具有以下步驟：指令接收步驟，其係從前述主機裝置，接收要求將前述信號電壓從前述第一電壓切換為前述第二電壓之前述指令信號；回應信號傳送步驟，其係用前述回應信號，將前述信號電壓之可切換傳送至前述主機裝置；第一調整器切換步驟，其係將前述第一調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；時鐘信號線電壓檢出步驟，其係檢出時鐘信號線為前述第二電壓；回應信號線電壓施加步驟，其係於接地位準之回應信號線施加前述第二電壓；時鐘信號振盪檢出步驟，其係檢出前述時鐘信號之振盪；及傳送/接收步驟，其係以前述第二電壓之信號電壓開始傳送/接收。
9.如上述8所記載之記憶體裝置之控制方法，其特徵為具有第一電壓比較電路，其係檢出時鐘信號線之信號電壓為前述第二電壓。
10.一種主機裝置之控制方法，其特徵為：其係具有非揮發性之記憶體部之記憶體裝置可連接之主機裝置之控制方法；前述主機裝置具有：第二I/O胞，其係可與前述記憶體裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號；第二調整器，其係可輸出前述第一電壓及前述第二電壓；及主機控制部；具有以下步驟：指令信號傳送步驟，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，用前述指令信號傳送前述信號電壓之切換；回應信號接收步驟，其係接收表示前述信號電壓之可切換之前述回應信號；調整器電壓切換步驟，其係將前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；時鐘信號線電壓施加步驟，其係於接地位準之時鐘信號線施加前述第二電壓；回應信號線電壓檢出步驟，其係檢出回應信號線為前述第二電壓；時鐘信號振盪步驟，其係振盪前述時鐘信號；及傳送/接收步驟，其係以前述第二電壓之信號電壓開始傳送/接收。
11.如上述10所記載之主機裝置之控制方法，其特徵為進一步具有第二電壓比較電路，其係檢出前述回應信號線之信號電壓為前述第二電壓。
12.一種記憶體系統之控制方法，其特徵為：其係具有主機裝置、及可連接於前述主機裝置之記憶體裝置之記憶體系統之控制方法；
於具有非揮發性之記憶體部，可與前述主機裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從前述第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓，傳送/接收指令信號、回應信號、時鐘信號及資料信號之第一I/O胞，可輸出前述第一電壓及前述第二電壓之第一調整器，及記憶體控制器之前述記憶體裝置，及具有可與前述記憶體裝置，以從前述第一電壓及前述第二電壓所選擇之任一前述信號電壓，傳送/接收前述信號之第二I/O胞，可輸出前述第一電壓及前述第二電壓之第二調整器，及主機控制部之主機裝置將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，具有以下步驟：指令信號傳送步驟，其係將要求切換前述信號電壓之前述指令信號，傳送至前述記憶體裝置；回應信號傳送步驟，其係前述記憶體裝置用前述回應信號，並以前述第一電壓，將前述信號電壓之可切換傳送至前述主機裝置；調整器電壓切換步驟，其係前述記憶體裝置及前述主機裝置將前述第一調整器及前述第二調整器所輸出之電壓，從前述第一電壓切換為前述第二電壓；時鐘信號線電壓施加步驟，其係前述主機裝置於接地位準之時鐘信號線施加前述第二電壓；時鐘信號線電壓檢出步驟，其係前述記憶體裝置檢出前述時鐘信號線為前述第二電壓；回應信號線電壓施加步驟，其係前述記憶體裝置於接地位準之回應信號線，施加前述第二電壓；回應信號線電壓檢出步驟，其係前述主機裝置檢出前述回應信號線為前述第二電壓；時鐘信號振盪步驟，其係前述主機裝置振盪前述時鐘信號；時鐘信號振盪檢出步驟，其係前述記憶體裝置檢出前述時鐘信號之振盪；及傳送/接收步驟，其係前述記憶體裝置及前述主機裝置以前述第二電壓之信號電壓開始傳送/接收。
13.如上述12所記載之記憶體系統之控制方法，其特徵為前述記憶體裝置具有：第一電壓比較電路，其係檢出時鐘信號線之信號電壓為前述第二電壓；前述主機裝置具有第二電壓比較電路，其係檢出回應信號線之信號電壓為前述第二電壓。
14.一種記憶體裝置，其特徵為：其係可連接於主機裝置者；具有：非揮發性之記憶體部；記憶體控制器；電源，其係供給第一電壓；調整器，其係可從前述電源，輸出從前述第一電壓及低於前述第一電壓之第二電壓所選擇之任一電壓之電力；I/O胞，其係從前述調整器接受電力供給，可與前述主機裝置，分別經由指令信號線、回應信號線、時鐘信號線及資料信號線，以從前述第一電壓或第二電壓所選擇之任一電壓之信號傳送/接收；及保護二極體，其係連接於前述I/O胞之輸入端與前述電源端間，用以保護前述I/O胞免於過電壓。
15.一種主機裝置，其特徵為：其係可連接於具有非揮發性之記憶體部之記憶體裝置者；具有：主機控制部；電源，其係供給第一電壓；調整器，其係可從前述電源，輸出從前述第一電壓及低於前述第一電壓之第二電壓所選擇之任一電壓之電力；I/O胞，其係從前述調整器接受電力供給，可與前述記憶體裝置，分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從前述第一電壓或第二電壓所選擇之任一電壓之信號，與前述記憶體裝置傳送/接收；及保護二極體，其係連接於前述I/O胞之輸入端與前述電源端間，用以保護前述I/O胞免於過電壓。
<第二實施型態>
以下，參考圖式來說明關於作為本發明之第二實施型態之記憶體裝置之記憶卡400、主機裝置500、及具有記憶卡400與主機裝置500之記憶體系統301。由於本實施型態之記憶體系統301等與第一實施型態之記憶體系統1等類似，因此於相同之結構要素附上相同之符號，並省略說明。
接著，利用圖8A、圖8B、圖9及圖10來說明記憶體系統301之信號電壓之切換動作。圖8A及圖8B係用以說明記憶體系統301之信號電壓之切換動作之流程圖；圖9及圖10為記憶體系統301之信號電壓之切換動作時之信號線線群(匯流排)之時序圖。
以下，按照圖8A及圖8B之流程圖來說明記憶體系統301之信號電壓之切換動作。此外，圖8A及圖8B之左側表示主機裝置500之動作流程，右側表示記憶卡400之動作流程。
<步驟S40>~<步驟S44>
由於與記憶體系統1等之步驟S10~步驟S14相同，因此省略說明。
<步驟S45>CMD/RES驅動為0V，DAT驅動為0V記憶卡400係於傳送回應信號後，將CMD線設定為L位準(接地位準：0V)(圖9：T3)，且將DAT線設定為L位準(接地位準：0V)(圖9：T4)。此外，於CMD/RES線及DAT線，將任一線先設定為L位準均可。
<步驟S46>CLK停止並驅動為0V
主機裝置500係停止時鐘振盪，CLK線亦設定為L位準(接地位準：0V)(圖9：T5)。
<步驟S47>~<步驟S50>
由於與記憶體系統1等之步驟S17~步驟S20相同，因此省略說明。
<步驟S51>CLK振盪
於前述步驟S49,S50經過一定期間(例如100微秒)後，主機裝置500係向時鐘信號線傳送經振盪之時鐘信號，換言之即振盪時鐘信號(圖9：T6)。然後，主機裝置500係向記憶卡400傳達可從調整器VR2供給1.8V之信號電壓。
<步驟S52>CLK振盪？
記憶卡400係確認於時鐘信號線，是否施加有特定電壓為H位準之時鐘信號。
<步驟S53>
由於與記憶體系統1等之步驟S23相同，因此省略說明。
<步驟S54>使CMD/RES成為三態
記憶卡400係僅以短時間，將CMD/RES線驅動為1.8V之電壓(圖9：T7~T8)後而成為三態狀態(圖9：T8)。由於以1.8V提升CMD/RES線，因此維持1.8V之電壓位準。
<步驟S55、步驟S56>將DAT驅動為1.8V/使DAT成為三態
記憶卡400係僅以短時間，將DAT信號線驅動為1.8V之電壓(圖9：T9~T10)後而成為三態。由於以1.8V提升DAT信號線，因此維持1.8V之電壓位準。
<步驟S57>時鐘計數器調正
主機裝置500係於振盪時鐘信號後，調正時鐘計數器，將計算數n設定為零。
<步驟S58、步驟S59>
主機裝置500係待機至最少計數至16時鐘。待機之時間係設定16時鐘以上之值。
<步驟S60>DAT線為1.8V？
主機裝置500係檢出DAT信號線非接地位準，亦即施加有特定電壓。於此，特定電壓為1.8V。
主機裝置500係於電壓未施加於DAT信號線之情況(否)下，於步驟S61關閉動力開關(PSW)201，停止記憶卡400之動作。主機裝置500係於電壓施加於DAT信號線之情況下(是)，以1.8V之信號電壓進行步驟S63以後之信號之傳送/接收。
此外，進一步而言，主機裝置500係不僅檢出DAT信號線，還檢出DAT信號線及CMD信號線均非接地位準，亦即施加有特定電壓，藉此可更安全地進行電壓切換處理。於此，特定電壓為1.8V。
<步驟S62>
記憶卡400及主機裝置500均進行3.3V模式下之初始化處理，以3.3V之信號電壓進行以後之信號之傳送/接收。
<步驟S63>
記憶卡400及主機裝置500均完成往1.8V模式之移轉處理，以1.8V之信號電壓進行以後之信號之傳送/接收。
往1.8V模式之信號電壓移轉程序失敗，記憶卡400停止之情況下，主機裝置500係暫且降低電源後，再度將3.3V之信號電壓傳送至記憶卡400，不進行往1.8V模式之切換處理而進行3.3V模式下之初始化處理。
如以上之說明，記憶體系統301之記憶卡400係檢出主機裝置500所輸出之振盪時鐘信號之電壓。因此，不需要在記憶體系統1中為必要之於時鐘信號線施加DC電壓之電路。而且，記憶卡400係使DAT線成為三態狀態。
本實施型態之記憶體系統301為更簡單之結構，同時可發揮與第一實施型態之記憶體系統1同樣之效果。
<第三實施型態>
以下，說明關於作為本發明之第三實施型態之記憶體裝置之記憶卡700、主機裝置800、及具有記憶卡700與主機裝置800之記憶體系統601。由於本實施型態之記憶體系統601等與第二實施型態之記憶體系統301等類似，因此於相同之結構要素附上相同之符號，並省略說明。
於記憶體系統601等，不具備用以確認電壓為所需電壓之例如1.8V之比較器119,120,207,208(參考圖2)。
因此，記憶卡700係於圖8A之步驟S52，僅確認時鐘信號線非接地位準，亦即僅確認時鐘之振盪之有無。而且，主機裝置800係於圖8B之步驟S55，僅確認於CMD線施加有某些電壓，亦即僅確認CMD線是否為接地位準。
本實施型態之記憶體系統601為更簡單之結構，同時可發揮與第一實施型態之記憶體系統1等同樣之效果。
已提及附圖來敘述過發明較佳之實施型態，應理解本發明不限定於該等明確之實施型態，在不脫離由附述之申請專利範圍所定義之精神及發明範圍內，熟悉該技藝人士可進行其各種更改及修正。
本申請案係以2008年3月19日向日本申請之日本特願2008-72429號及2008年4月7日向日本申請之日本特願2008-99740號作為優先權主張之基礎所申請者，上述揭示內容係於本申請說明書、申請專利範圍、圖式引用。
1．．．記憶體系統
1~9．．．插腳
100．．．記憶卡
111．．．CLK線
112．．．CMD/RES線
113．．．DAT[3:0]線
114,201．．．雜訊濾波器(Filter)
115,203．．．能隙參考(BGR)
116．．．第一調整器(VR2)
118,206．．．電容器
119,207．．．比較器
120．．．比較器(VDCLK)
121．．．第一I/O胞
122．．．第三調整器(VR3)
123．．．隨機邏輯部
136,137,232,233．．．保護二極體
150．．．記憶體部
151．．．記憶體控制器
152．．．連接器
200．．．主機裝置
201．．．動力開關(PSW)
204．．．第二調整器(VR1)
208．．．比較器(VDCMD/RES)
209．．．第二I/O胞
224,225．．．提升電阻
251．．．主機控制部
CLK．．．時鐘信號
CMD．．．指令信號
CMD8．．．指令、指令信號
DAT[3:0]．．．資料
RES．．．回應信號
VDD．．．電源電壓、電源線
圖1係表示關於實施型態之記憶卡及主機裝置所組成之記憶體系統之結構之概略圖。
圖2係表示關於實施型態之記憶體系統之電源電路部分之結構之區塊圖。
圖3A係用以說明關於實施型態之記憶體系統之信號電壓之切換動作之流程圖。
圖3B係用以說明關於實施型態之記憶體系統之信號電壓之切換動作之流程圖。
圖4係關於實施型態之記憶體系統之信號電壓之切換動作時之匯流排之時序圖。
圖5係關於實施型態之記憶體系統之信號電壓之切換動作時之匯流排之時序圖。
圖6係表示關於實施型態之記憶卡及主機裝置之I/O胞之部分結構之部分結構圖。
圖7A係表示關於實施型態之主機裝置所傳送之開關指令之參數例之說明圖。
圖7B係表示關於實施型態之主機裝置所傳送之開關指令之參數例之說明圖。
圖8A係用以說明關於第二實施型態之記憶體系統之信號電壓之切換動作之流程圖。
圖8B係用以說明關於實施型態之記憶體系統之信號電壓之切換動作之流程圖。
圖9係關於第二實施型態之記憶體系統之信號電壓之切換動作時之匯流排之時序圖。
圖10係關於第二實施型態之記憶體系統之信號電壓之切換動作時之匯流排之時序圖。
CLK．．．時鐘信號
CMD8．．．指令信號
CMD/RES．．．指令信號/回應信號
DAT[3:0]．．．資料

Claims (32)

  1. 一種記憶體裝置，其係可連接於主機裝置者，且包含：非揮發性之記憶體部；第一I/O胞(cell)，其係可與前述主機裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號；第一調整器，其係可輸出前述第一電壓及前述第二電壓；及記憶體控制器，其係從前述主機裝置，接收到要求將前述信號電壓從前述第一電壓切換為前述第二電壓之前述指令信號之情況下，用前述回應信號將前述信號電壓之切換傳送至前述主機裝置；將前述第一調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；於經過一定時間後，檢測出於前述時鐘信號線施加有接地位準以外之電壓之情況下，於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓；以前述第二電壓之信號電壓開始傳送/接收。
  2. 如請求項1之記憶體裝置，其中進一步包含第一電壓比較電路，其係判定前述時鐘信號線之前述信號電壓是否為前述第二電壓； 前述記憶體控制器係於前述第一電壓比較電路判定為第二電壓之情況下，於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓，於前述第一電壓比較電路判定為非第二電壓之情況下，至少前述資料信號線繼續前述接地位準。
  3. 如請求項1之記憶體裝置，其中進一步包含第二電壓比較電路，其係判定前述第一調整器所輸出之電壓是否為前述第二電壓；前述記憶體控制器係於前述第二電壓比較電路判定為前述第二電壓之情況下，於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓，於前述第二電壓比較電路判定為非前述第二電壓之情況下，至少前述資料信號線繼續接地位準。
  4. 一種主機裝置，其係可連接於包含非揮發性之記憶體部之記憶體裝置者，且包含：第二I/O胞，其係可與前述記憶體裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號；第二調整器，其係可輸出前述第一電壓及前述第二電壓；及控制部，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下， 以前述指令信號傳送前述信號電壓之切換；於接收到表示可切換前述信號電壓之前述回應信號之情況下，將前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；於經過一定時間後，對接地位準之前述時鐘信號線供給前述第二電壓之前述時鐘信號；於檢測出前述資料信號線非前述接地位準之情況下，以前述第二電壓之前述信號電壓開始傳送/接收。
  5. 如請求項4之主機裝置，其中進一步包含第三電壓比較電路，其係判定前述回應信號線之信號電壓是否為前述第二電壓；前述控制部係於前述第三電壓比較電路判定為前述第二電壓之情況下，開始傳送/接收，於前述第三電壓比較電路判定為非前述第二電壓之情況下，暫且切斷前述記憶體裝置之電源，再度藉由前述第一電壓開始傳送/接收。
  6. 一種主機裝置，其係可連接於包含非揮發性之記憶體部之記憶體裝置者，且包含：第二I/O胞，其係可與前述記憶體裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號； 第二調整器，其係可輸出前述第一電壓及前述第二電壓；及控制部，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，用前述指令信號傳送前述信號電壓之切換；於一定時間之期間內無法接收表示可切換前述信號電壓之前述回應信號之情況，或於接收到不可切換之前述回應信號之情況下，暫且切斷前述記憶體裝置之電源，再度藉由前述第一電壓開始傳送/接收。
  7. 如請求項6之主機裝置，其中進一步包含第三電壓比較電路，其係判定前述回應信號線之前述信號電壓是否為前述第二電壓；前述控制部係於前述第三電壓比較電路判定為前述第二電壓之情況下，開始傳送/接收，於前述第三電壓比較電路判定為非前述第二電壓之情況下，暫且切斷前述記憶體裝置之電源，再度藉由前述第一電壓開始傳送/接收。
  8. 一種記憶體系統，其係包含：主機裝置，其包含：第二I/O胞，其係可與記憶體裝置以從第一電壓及第二電壓所選擇之任一信號電壓傳送/接收；第二調整器，其係可輸出前述第一電壓及前述第二電壓；及主機控制部，其係於將前述信號電壓從前述第一電壓 切換為前述第二電壓之情況下，將要求切換前述信號電壓之指令信號傳送至包含非揮發性之記憶體部，可與前述主機裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線以從前述第一電壓及低於前述第一電壓之前述第二電壓所選擇之任一前述信號電壓傳送/接收前述指令信號、回應信號、時鐘信號及資料信號之第一I/O胞，及可輸出前述第一電壓及前述第二電壓之第一調整器之前述記憶體裝置；從前述記憶體裝置用前述回應信號，並以前述第一電壓接收前述信號電壓之可切換；將前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；於經過一定時間後，對前述接地位準之前述時鐘信號線供給前述第二電壓之前述時鐘信號；於檢測出前述資料信號線非前述接地位準之情況下，以前述第二電壓之信號電壓開始傳送/接收；及記憶體裝置，其包含：前述非揮發性之記憶體部；前述第一I/O胞，其係可與前述主機裝置分別經由前述指令信號線、前述回應信號線、前述時鐘信號線或前述資料信號線，以從前述第一電壓及低於前述第一電壓之前述第二電壓所選擇之任一前述信號電壓傳送/接收前述指令信號、前述回應信號、前述時鐘信號及前述資料信號；前述第一調整器，其係可輸出前述第一電壓及前述第二電壓；及 記憶體控制器，其係於將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，從前述主機裝置接收要求切換前述信號電壓之前述指令信號；用前述回應信號，並以前述第一電壓將前述信號電壓之可切換傳送至前述主機裝置；將前述第一調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；於經過一定時間後，檢測出於前述時鐘信號線施加有前述接地位準以外之電壓之情況下，於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓；以前述第二電壓之前述信號電壓開始傳送/接收。
  9. 如請求項8之記憶體系統，其中前述記憶體裝置進一步包含：第一電壓比較電路，其係判定前述時鐘信號線之前述信號電壓是否為前述第二電壓；或第二電壓比較電路，其係判定前述第一調整器所輸出之電壓是否為前述第二電壓；前述記憶體控制器係於前述第一電壓比較電路及前述第二電壓比較電路判定為前述第二電壓之情況下，於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓，於前述第一電壓比較電路或前述第二電壓比較電路之任一者判定為非前述第二電壓之情況下，至少前述資料信號線繼續前述接地位準；前述主機控制部係於判定前述資料信號線非前述接地位準之情況下，以前述第二電壓之信號電壓開始傳送/接 收。
  10. 一種記憶體裝置之控制方法，其係可連接於主機裝置之記憶體裝置之控制方法，且包含以下步驟：指令接收步驟，其係包含非揮發性之記憶體部，可與前述主機裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號之第一I/O胞，及可輸出前述第一電壓及前述第二電壓之第一調整器之前述記憶體裝置從前述主機裝置，接收要求將前述信號電壓從前述第一電壓切換為前述第二電壓之前述指令信號；回應信號傳送步驟，其係用前述回應信號將前述信號電壓之可切換傳送至前述主機裝置；第一調整器切換步驟，其係將前述第一調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；時鐘信號線電壓檢測步驟，其係於經過一定時間後，檢測於前述時鐘信號線施加有前述接地位準以外之電壓；回應、資料信號線電壓施加步驟，其係於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓；傳送/接收步驟，其係於前述資料信號線非前述接地位準之情況下，以前述第二電壓之信號電壓開始傳送/接收。
  11. 如請求項10之記憶體裝置之控制方法，其中進一步包含判定前述時鐘信號線之前述信號電壓是否為前述第二電壓之第一電壓比較電路之前述記憶體裝置，係於前述第一電壓比較電路判定為前述第二電壓之情況下，藉由於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓，以開始前述傳送/接收步驟，於前述第一電壓比較電路判定為非前述第二電壓之情況下，藉由至少前述資料信號線繼續前述接地位準，以不開始前述傳送/接收步驟。
  12. 如請求項10之記憶體裝置之控制方法，其中進一步包含判定前述記憶體裝置之前述第一調整器所輸出之電壓是否為前述第二電壓之第二電壓比較電路之前述記憶體裝置，係於前述第二電壓比較電路判定為前述第二電壓之情況下，藉由於前述接地位準之前述回應信號線及前述資料信號線施加前述第二電壓，以開始前述傳送/接收步驟，於前述第二電壓比較電路判定為非前述第二電壓之情況下，藉由至少前述資料信號線繼續前述接地位準，以不開始前述傳送/接收步驟。
  13. 一種主機裝置之控制方法，其係可連接於包含非揮發性之記憶體部之記憶體裝置之主機裝置之控制方法，且包含以下步驟：指令信號傳送步驟，其係包含可與前述記憶體裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從第一電壓及低於前述第一電壓之第二電壓所 選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號之第二I/O胞；及可輸出前述第一電壓及前述第二電壓之第二調整器之前述主機裝置將前述信號電壓從前述第一電壓切換為前述第二電壓之情況下，用前述指令信號傳送前述信號電壓之切換；回應信號接收步驟，其係接收表示前述信號電壓之可切換之前述回應信號；調整器電壓切換步驟，其係將前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；資料信號線電壓檢測步驟，其係檢測前述資料信號線被施加有接地位準以外之電壓；傳送/接收步驟，其係以前述第二電壓之信號電壓開始傳送/接收。
  14. 如請求項13之主機裝置之控制方法，其中進一步包含判定前述回應信號線之前述信號電壓是否為前述第二電壓之第三電壓比較電路之前述主機裝置，係於前述第三電壓比較電路判定為第二電壓之情況下，開始前述傳送/接收步驟，於前述第三電壓比較電路判定為非第二電壓之情況下，不開始前述傳送/接收步驟。
  15. 一種記憶體系統之控制方法，其係包含主機裝置及可連接於前述主機裝置之記憶體裝置之記憶體系統之控制方法，且包含以下步驟：指令信號傳送步驟，其係於將前述信號電壓從前述第 一電壓切換為前述第二電壓之情況下，包含可與前述記憶體裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從前述第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓傳送/接收指令信號、回應信號、時鐘信號及資料信號之第二I/O胞、及可輸出前述第一電壓及前述第二電壓之第二調整器之前述主機裝置，將要求切換前述信號電壓之前述指令信號傳送至前述記憶體裝置；回應信號傳送步驟，其係包含非揮發性之記憶體部、可與前述主機裝置分別經由前述指令信號線、前述回應信號線、前述時鐘信號線或前述資料信號線，以從前述第一電壓及前述第二電壓所選擇之任一前述信號電壓傳送/接收前述指令信號、前述回應信號、前述時鐘信號及前述資料信號之第一I/O胞、及可輸出前述第一電壓及前述第二電壓之第一調整器之前述記憶體裝置用前述回應信號，並以前述第一電壓將前述信號電壓之可切換傳送至前述主機裝置；調整器電壓切換步驟，其係前述記憶體裝置及前述主機裝置將前述第一調整器及前述第二調整器所輸出之電壓從前述第一電壓切換為前述第二電壓；時鐘信號振盪步驟，其係前述主機裝置於一定時間後，對接地位準之前述時鐘信號線供給前述第二電壓之時鐘信號；時鐘信號線電壓檢測步驟，其係前述記憶體裝置於一 定時間後，檢測於前述時鐘信號線施加有前述接地位準以外之電壓；回應、資料信號線電壓施加步驟，其係前述記憶體裝置於前述接地位準之前述回應信號線及資料信號線施加前述第二電壓；資料信號線電壓檢測步驟，其係前述主機裝置檢測前述資料信號線非前述接地位準；傳送/接收步驟，其係前述記憶體裝置及前述主機裝置以前述第二電壓之前述信號電壓開始傳送/接收。
  16. 如請求項15之記憶體系統控制方法，其中進一步包含檢測前述時鐘信號線之前述信號電壓是否為前述第二電壓之第一電壓比較電路、或檢測前述第一調整器所輸出之電壓是否為前述第二電壓之第二電壓比較電路之前述記憶體裝置係於前述時鐘信號線電壓檢測步驟中，前述第一電壓比較電路判定為前述第二電壓之情況下，移轉至前述回應、資料信號線電壓施加步驟，於前述第一電壓比較電路或前述第二電壓比較電路之任一者判定為非第二電壓之情況下，不執行前述回應、資料信號線電壓施加步驟；前述主機裝置係於前述資料信號線電壓檢測步驟中，判定前述資料信號非前述接地位準之情況下，開始前述傳送/接收步驟，於前述資料信號線電壓檢測步驟中，判定前述資料信號為前述接地位準之情況下，不開始前述傳送/接收步驟。
  17. 一種記憶體裝置，其係可連接於主機裝置者，且包含：非揮發性之記憶體部；電源，其係供給第一電壓；調整器，其係可從前述電源輸出從前述第一電壓及低於前述第一電壓之第二電壓所選擇之任一電壓之電力；I/O胞，其係從前述調整器接受電力供給，可與前述主機裝置分別經由指令信號線、回應信號線、時鐘信號線及資料信號線，以從前述第一電壓或第二電壓所選擇之任一電壓之信號，與前述主機裝置傳送/接收指令信號、回應信號、時鐘信號及資料信號；保護二極體，其係連接於前述I/O胞之輸入端與前述電源端之間，用以保護前述I/O胞免於過電壓。
  18. 一種主機裝置，其係可連接於包含非揮發性之記憶體部之記憶體裝置者，且包含：電源，其係供給第一電壓；調整器，其係可從前述電源輸出從前述第一電壓及低於前述第一電壓之第二電壓所選擇之任一電壓之電力；I/O胞，其係從前述調整器接受電力供給，可與前述記憶體裝置分別經由指令信號線、回應信號線、時鐘信號線或資料信號線，以從前述第一電壓或第二電壓所選擇之任一電壓之信號，與前述記憶體裝置傳送/接收指令信號、回應信號、時鐘信號及資料信號；保護二極體，其係連接於前述I/O胞之輸入端與前述電源端之間，用以保護前述I/O胞免於過電壓。
  19. 一種記憶體裝置，其係可連接於主機裝置者，且包含：第一I/O胞，其係可藉由自第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓進行：經由指令/回應信號線接收指令信號，經由時鐘信號線接收時鐘信號，經由前述指令/回應信號線傳送回應信號，及經由資料信號線傳送/接收資料信號；第一調整器，其係可輸出前述第一電壓及前述第二電壓；及記憶體裝置控制器，其係從前述主機裝置，接收到要求將前述信號電壓從前述第一電壓切換為前述第二電壓之前述指令信號之情況下，用前述回應信號將前述信號電壓是否可切換傳送至前述主機裝置，且前述信號電壓係可切換之情況下，藉由前述主機裝置設定前述時鐘信號線為接地位準之後，開始將前述第一調整器輸出之電壓從前述第一電壓切換至前述第二電壓之處理，於前述時鐘信號線上，檢測出施加有接地位準以外之電壓之情況下，施加前述第二電壓至經設定為接地位準之前述指令/回應信號線，藉由前述第二電壓開始傳送/接收。
  20. 如請求項19之記憶體裝置，其進一步包含第一電壓比較電路，其係判定前述時鐘信號線之前述信號電壓是否為前述第二電壓； 前述記憶體裝置控制器係於前述第一電壓比較電路判定為前述第二電壓之情況下，施加前述第二電壓至前述經設定為接地位準之指令/回應信號線及前述資料信號線，於前述第一電壓比較電路判定為非前述第二電壓之情況下，至少前述資料信號線繼續前述接地位準。
  21. 如請求項19之記憶體裝置，其進一步包含第二電壓比較電路，其係判定前述第一調整器所輸出之電壓是否為前述第二電壓；前述記憶體裝置控制器係於前述第二電壓比較電路判定為前述第二電壓之情況下，施加第二電壓至前述經設定為接地位準之指令/回應信號線及前述經設定為接地位準之資料信號線，於前述第二電壓比較電路判定為非前述第二電壓之情況下，至少前述資料信號線係繼續前述接地位準。
  22. 如請求項19之記憶體裝置，其包含：非揮發性記憶體部。
  23. 如請求項19之記憶體裝置，其於前述第一I/O胞之輸入端與供給前述第一電壓之電源線之間包含保護二極體。
  24. 一種主機裝置，其係記憶體裝置可與其連接者，且包含：第二I/O胞，其係可藉由自第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓而進行：經由指令/回應信號線傳送指令信號，經由時鐘信號線傳送時鐘信號，經由前述指令/回應信號線接收回應信號，及經由資 料信號線傳送/接收資料信號；第二調整器，其係可輸出前述第一電壓及前述第二電壓；主機控制部，其係於將前述信號電壓從前述第一電壓切換至前述第二電壓之情況下，用前述指令信號傳送前述信號電壓之切換；於前述記憶體裝置係可切換前述信號電壓之情況下，將前述時鐘信號線設定至接地位準之後，開始將前述第二調整器所輸出之電壓從前述第一電壓切換至前述第二電壓之處理；將前述時鐘信號線設定至接地位準而經過一定時間後，供給前述第二電壓之前述時鐘信號至前述時鐘信號線；前述資料信號線係於檢測出非接地位準之情況下，藉由前述第二電壓之前述信號電壓開始傳送/接收。
  25. 如請求項24之主機裝置，其中：前述主機控制部於接收到表示不可切換之回應信號之情況下，藉由前述第一電壓開始傳送/接受，於接收到表示可切換之回應信號之情況下，於電壓切換途中檢測出錯誤時，先暫時切斷裝置之電源，藉由前述第一電壓進行裝置之初始化，並藉由第一電壓開始傳送/接收。
  26. 如請求項24之主機裝置，其進一步包含第三電壓比較電路，其係判定前述指令/回應信號線之信號電壓是否為前述第二電壓； 前述主機控制部於前述第三電壓比較電路判定為前述第二電壓之情況下，藉由前述第二電壓開始傳送/接收，於前述第三電壓比較電路判定為非前述第二電壓之情況下，先暫時切斷裝置之電源，藉由前述第一電壓進行裝置之初期化，並藉由前述第一電壓開始傳送/接收信號。
  27. 如請求項24之主機裝置，其中前述記憶體裝置係包含非揮發性記憶體部。
  28. 如請求項24之主機裝置，其於前述第二I/O胞之輸入端與供給前述第一電壓之電源線之間包含保護二極體。
  29. 一種記憶體系統，其包含主機裝置及記憶體裝置，該記憶體裝置可與前述主機裝置連接；其中前述記憶體裝置係包含：第一I/O胞，其係可藉由自第一電壓及低於前述第一電壓之第二電壓所選擇之任一信號電壓來進行：經由指令/回應信號線接收指令信號，經由時鐘信號線接收時鐘信號，經由前述指令/回應信號線傳送回應信號，及經由資料信號線傳送/接收資料信號；及第一調整器，其係可輸出前述第一電壓及前述第二電壓；前述主機裝置係包含：第二I/O胞，其係可藉由自前述第一電壓及前述第二電壓所選擇之任一信號電壓來進行：經由前述指令/回應信號線傳送前述指令信號，經由前述時鐘信號線傳送前述 時鐘信號，經由前述指令/回應信號線接收前述回應信號，及經由前述資料信號線傳送/接收前述資料信號；及第二調整器，其係可輸出前述第一電壓及前述第二電壓；於將前述信號電壓從前述第一電壓切換至前述第二電壓之情況下，前述主機裝置係將要求前述信號電壓的切換之前述指令信號，傳送至前述記憶體裝置；前述記憶體裝置係藉由前述回應信號，以前述第一電壓將前述信號電壓是否可切換傳送至前述主機裝置；於前述記憶體裝置可切換前述信號電壓之情況下，前述時鐘信號線藉由前述主機裝置被設定為接地位準後，前述記憶體裝置及前述主機裝置開始將前述第一調整器及前述第二調整器所輸出電壓從前述第一電壓切換至前述第二電壓之處理；前述主機裝置於將前述時鐘信號線設定至接地位準而經過一定時間後，供給前述第二電壓之前述時鐘信號至經設定至接地位準之前述時鐘信號線；前述記憶體裝置檢測出有施加接地位準以外之電壓至前述時鐘信號線後，施加前述第二電壓至經設定至接地位準之前述指令/回應信號線及前述資料信號線；前述主機裝置於檢測出前述資料信號線非接地位準後，藉由前述第二電壓開始傳送/接收。
  30. 如請求項29之記憶體系統，其中前述記憶體裝置進一步包含： 第一電壓比較電路，其係判定前述時鐘信號線之前述信號電壓是否為前述第二電壓；或第二電壓比較電路，其係判定前述第一調整器是否為前述第二電壓；且前述記憶體裝置於前述第一電壓比較電路及前述第二電壓比較電路判定為第二電壓之情況下，施加前述第二電壓至經設定至接地位準之前述指令/回應信號線及前述資料信號線，於前述第一電壓比較電路或前述第二電壓比較電路之任一者判定為非前述第二電壓之情況下，至少前述資料信號線繼續接地位準；前述主機裝置於判定前述資料信號線非接地位準之情況下，藉由前述第二電壓開始傳送/接收。
  31. 如請求項29之記憶體系統，其中前述記憶體裝置係包含非揮發性記憶體部。
  32. 如請求項29之記憶體系統，其中於前述第一I/O胞之輸入端與供給前述第一電壓之電源線之間、及前述第二I/O胞之輸入端與前述電源線之間，分別包含保護二極體。
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