JP6796681B2 - 半導体記憶装置 - Google Patents

Description

本発明は、フラッシュメモリ等の半導体装置に関し、特に、パワーダウンモードの動作に関する。

ＮＡＮＤ型フラッシュメモリは、読出し、プログラム、消去等のための電圧の設定やユーザーのオプションなどの設定情報を格納するためフューズセルを使用している。フューズセルに格納された設定情報は、電源が投入されたパワーアップ動作時に読み出され、内部のレジスタにロードされる（特許文献１）。

特許第６４９４１３９号公報

フラッシュメモリでは、ユーザーからのコマンドに応答して読出し、プログラム、消去等を行うアクティブ状態と、ユーザーからのコマンドを受け付け可能なスタンバイ状態とがある。スタンバイ状態では、消費電力が一定以下となるように内部回路の動作が制限されるが、ユーザーからコマンドが入力された場合には、それに即座に応答しなければならない。このため、スタンバイ状態と言えども、レジスタ等の揮発性回路にはオフリーク電流が発生し、また電源電圧の降下に対応できるようにするためパワーダウン検出回路を動作させなければならず、ある程度の電力が消費されてしまう。

スタンバイ状態での消費電力をさらに削減するため、フラッシュメモリによってはディープパワーダウンモード（以下、ＤＰＤモードという）が搭載されているものがある。ＤＰＤモードでは、一部の内部回路への供給電源をカットオフし、オフリーク電流を削減する。ＤＰＤモードは、例えば、ＤＰＤ開始コマンドにより当該モードに突入し、ＤＰＤ解除コマンドにより当該モードから復帰する。ＤＰＤモードは、カットオフした回路を正常に動作させるために一定の時間を要するが、その代わりに、消費電力を大幅に低減できるメリットがある。

図１に、従来のＤＰＤモードにより供給電圧をカットオフされた内部回路の一例を示す。内部回路１０は、供給電圧ＶＣＣに接続されたＰＭＯＳトランジスタＰと、ＰＭＯＳトランジスタに供給電圧ノードＶＣＣＲＥＧを介して接続された複数のレジスタとを含んで構成される。ＰＭＯＳトランジスタＰ１のゲートには、ＤＰＤＥＮ信号が印加され、ＤＰＤＥＮ信号は、通常動作時にＬレベル、ＤＰＤモード時にＨレベルに遷移する。また、複数のレジスタは、フラッシュメモリの動作に関する情報やフューズセルから読み出された設定情報などを保持する。

図２は、ＤＰＤモードが実行されるときの各部の動作波形である。時刻ｔ１で、ＤＰＤＥＮ信号がＬレベルであり、トランジスタＰ１がオンし、供給電圧ノードＶＣＣＲＥＧが供給電圧ＶＣＣであり、各レジスタはデータを有効の保持する。時刻ｔ２で、ＤＰＤ開始コマンドが入力されると、ＤＰＤＥＮ信号がＨレベルに遷移され、ＰＭＯＳトランジスタがオフし、供給電圧ＶＣＣがカットされる。これにより、供給電圧ノードＶＣＣＲＥＧがフローティング状態になり、以後、レジスタのオフリーク電流により供給電圧ノードＶＣＣＲＥＧの電位が徐々に降下する。時刻ｔ３で、レジスタがデータを保持できなくなる電位まで降下すると、レジスタに保持されたデータは無効であり、レジスタの出力ＲＥＧＯＵＴのデータも無効になる。

このように、ＤＰＤモードにおいて内部回路１０への供給電圧がカットされると、ＤＰＤモードからの復帰前に全てのレジスタのデータが失われてしまう。特に、ＮＡＮＤフラッシュメモリは、内部動作を制御するために多数のレジスタを含んでいる。レジスタのデータが消失すると、ＤＰＤモードから復帰したときに、フューズセルから設定情報等をレジスタにリロードしなければならず、そのために多くの時間を要してしまう。

本発明は、このような従来の課題を解決するものであり、供給電圧が遮断された揮発性回路の消費電力を削減しつつ揮発性回路のデータを保持する半導体装置を提供することを目的とする。

本発明に係る半導体装置は、供給電圧と、データを保持可能な第１の回路とチェック用データを保持可能な第２の回路とを含む揮発性回路と、前記供給電圧と前記揮発性回路との間に接続され、前記供給電圧からの電圧の供給を制御する電圧供給制御回路と、前記電圧供給制御回路により電圧の供給が遮断された場合に、前記第２の回路に保持されたチェック用データの正誤を判定する判定回路とを有し、前記電圧供給制御回路は、前記判定回路の判定結果に応答して前記供給電圧の供給を制御し、前記第２の回路の動作電圧に関するマージンは、第１の回路よりも悪い。

ある実施態様では、前記供給電圧からの電圧の供給が遮断されたとき、第２の回路は、第１の回路よりも先にデータが破壊される。ある実施態様では、前記供給電圧からの電圧が供給されるノードは、前記供給電圧からの電圧の供給が遮断されたときにフローティングになり、当該ノードの電位が徐々に降下し、第２の回路で保持されたデータが第１の回路よりも先に破壊される。ある実施態様では、前記電圧供給制御回路は、パワーダウンモードを表す信号に応答して前記供給電圧からの電圧の供給を遮断し、前記判定回路によりチェック用データの誤りが検出されたことに応答して前記供給電圧からの電圧の供給を再開する。ある実施態様では、半導体装置はさらに、チェック用データの誤りが検出されたとき、前記第２の回路に正しいチェック用データを書込むための書込み回路を含む。ある実施態様では、前記判定回路は、チェック用データの誤りが検出されたことに応答して一定のパルス幅を有するパルス信号を生成する回路を含み、前記一定のパルス幅で定めされた期間中、前記電圧供給制御回路は、前記揮発性回路を充電し、かつ前記書込み回路は、正しいチェック用データを第２の回路に書込む。ある実施態様では、前記判定回路は、第２の回路から出力されるチェック用データと期待値とを比較することによりチェック用データの有無を判定する。ある実施態様では、前記書込み回路は、前記期待値を判定回路に書込む。ある実施態様では、第１の回路および第２の回路は、複数のレジスタを含み、第１の回路は、パワーアップ動作時に不揮発性メモリからロードされた動作情報を保持する。ある実施態様では、前記電圧供給制御回路は、前記供給電圧と前記揮発性回路との間に接続されたカットオフ用トランジスタと、パワーダウンモードを表す信号および前記判定回路の判定結果を表す信号に基づき前記カットオフ用トランジスタを制御する制御ゲートとを含む。

本発明によれば、第１の回路よりも動作電圧のマージンが悪い第２の回路のチェック用データの正誤を判定することで、第１の回路のデータを保持しつつ消費電力を削減することができる。

従来のＤＰＤモードにより電源供給をカットされた内部回路の一例を示す図である。 ＤＰＤモードが実行されるときの内部回路の動作波形を示す図である。 本発明の実施例に係る半導体装置の概略構成を示す図である。 本発明の実施例によるＤＰＤモードにより供給電圧が遮断される内部回路の一例を示す図である。 本実施例によるＤＰＤモードが実行されるときの内部回路の動作波形を示す図である。 本発明の実施例に係るＤＰＤモードが搭載されたフラッシュメモリの一例を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の半導体装置は、特に限定をされないが、例えば、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリ、ＤＲＡＭ、ＳＲＡＭ、ロジック、ＡＳＩＣ、ＤＳＰ等において実施される。

次に、本発明の実施例について説明する。図３は、本実施例に係る半導体装置５０の概略構成を示す図である。半導体装置５０は、例えば、内部回路１０、２０、書込み回路３０、制御回路４０を含んで構成される。制御回路４０は、例えば外部からのコマンドまたは制御信号を受け取り、受け取ったコマンドまたは制御信号に基づき内部回路１０、２０や書込み回路３０の動作を制御することが可能である。本実施例の半導体装置５０は、スタンバイ状態の消費電力をより低減するためのモードとして、ＤＰＤモードを搭載する。ＤＰＤモードは、外部からのコマンドまたは制御信号に応答して突入させ、外部からのコマンドまたは制御信号に応答して解除させることができる。

制御回路４０は、ＤＰＤモードへ突入するためのコマンドまたは制御信号を受け取ると、選択された内部回路１０に対してＤＰＤＥＮ信号を介して内部回路１０への供給電圧ＶＣＣをカットオフさせ、ＤＰＤモードを解除するためのコマンドまたは制御信号を受け取ると、ＤＰＤＥＮ信号を介して内部回路１０への供給電圧ＶＣＣを供給させる。内部回路１０は、回路動作が停止した状態であっても、供給電圧ＶＣＣが供給されるとオフリーク電流を生じさせるような回路であり、かつデータを保持する機能を備えた回路である。例えば、揮発性のレジスタを含む回路である。書込み回路３０は、制御回路４０からの制御信号ＷＥＮに応答して内部回路１０に含まれる複数のレジスタの一部にチェックビットＣＨＫＢＩＴを書込む。なお、図３は、ＤＰＤモードにより１つの内部回路１０の供給電圧ＶＣＣが遮断される例を示しているが、これは一例であり、複数の内部回路への供給電圧ＶＣＣを遮断するようにしてもよい。ＤＰＤモードにより供給電圧を遮断される内部回路は、スタンバイ状態において許容される消費電力に基づき適宜選択される。

図４は、本実施例のＤＰＤモードにより供給電圧が遮断される内部回路１０の一例を示す図である。同図に示すように、内部回路１０は、供給電圧ＶＣＣに接続されたＰＭＯＳトランジスタＰと、ＰＭＯＳトランジスタＰのゲートに接続されたＡＮＤゲート１２と、ＰＭＯＳトランジスタＰ１に電圧供給ノードＶＣＣＲＥＧを介して接続された複数のレジスタ１４と、複数のレジスタ１４で保持されるチェック用ビットの正誤を判定する判定回路１６とを含んで構成される。

ＡＮＤゲート１２の一方の入力には、制御回路４０からのＤＰＤＥＮ信号が供給され、他方の入力には、判定回路１６の判定結果ＪＤが供給される。ＡＮＤゲート１２は、ＤＰＤモード時において、一部のレジスタに保持されるチェックビットがエラーと判定されたとき、ＰＭＯＳトランジスタをオンさせるように動作する。

内部回路１０は、上記したように揮発性の複数のレジスタ１４を含む。レジスタは、その構成を特に限定されないが、例えば、図４に示すように、データを入力する転送ゲートと、転送ゲートから入力されたデータを保持するラッチと、ラッチで保持されたデータを出力するインバータとを含む。複数のレジスタ１４は、ＤＰＤモードにおいてもデータを保持するための通常のレジスタと、通常のレジスタに保持されたデータの消失を防止するためにチェックビットを保持するチェック用レジスタとを含む。チェック用レジスタは、好ましくはｎビットのデータを保持する複数のレジスタを含み、チェック用レジスタは、書込み回路３０によって書込まれたｎビットのチェックビットＣＨＫＢＩＴを保持する。

ここで留意すべきは、チェック用レジスタの動作電圧に関するマージンは、通常のレジスタの動作電圧に関するマージンよりも悪い（低い）ことである。言い換えれば、チェック用レジスタは、データを有効に保持することができる動作電圧の最小値が、通常のレジスタの最小値よりも高く、供給電圧ＶＣＣが降下を開始した場合には、チェック用レジスタに保持されたデータが通常のレジスタに保持されたデータよりも先に破壊される。例えば、ラッチ回路に保持されたＨレベルのデータがＬレベルになってしまう。

チェック用レジスタの動作電圧に関するマージンを悪化させる方法として、もし、双方のレジスタを同一サイズのトランジスタから構成した場合には、ＤＰＤモード時に、チェック用レジスタに供給される動作電圧が通常のレジスタに供給されるレジスタの動作電圧よりも低くなるようにする。例えば、ＤＰＤモード時、供給電圧ノードＶＣＣＲＥＧがフローティングになるが、通常のレジスタに接続された供給電圧ノードＶＣＣＲＥＧのフローティング容量がチェック用レジスタに接続されるフローティング容量よりも大きくなるように、通常のレジスタに接続された供給電圧ノードＶＣＣＲＥＧに容量Ｃｄｅｃを付加するようにしてもよい。これにより、レジスタのオフリーク電流による消費時間が通常のレジスタで長くなり、チェック用レジスタのデータが先に破壊される。あるいは他の方法として、チェック用レジスタを構成するトランジスタや配線等を通常のレジスタのものと異ならせ（例えば、ＲＣ定数を変更し）、チェック用レジスタのフローティング容量を通常のレジスタのフローティング容量よりも小さくするようにしてもよい。

判定回路１６は、チェック用レジスタから出力されるｎビットのチェックビットと、予め用意された期待値とを比較し、チェックビットが期待値と一致するか否かを判定する。判定回路１６は、チェックビットと期待値とが一致したとき、チェックビットが正しいことを表す信号ＲＥＧＯＫ（例えば、Ｈレベル）を出力し、チェックビットが期待値と一致しないとき、チェックビットが誤りであることを表す信号ＲＥＧＯＫ（例えば、Ｌレベル）を出力する。

図５は、ＤＰＤモードが実行されるときの内部回路の動作波形を示す図である。時刻ｔ１のとき、半導体装置５０は、通常に動作をしており、制御回路４０から出力されるＤＰＤＥＮ信号はＬレベルである。従って、ＰＭＯＳトランジスタＰがオンし、供給電圧ＶＣＣが複数のレジスタ１４に供給されている。また、制御回路４０は、書込み回路３０を介してチェック用レジスタにｎビットのチェックビットを書込む。例えば、２バイトのチェック用レジスタに「ＦＦｈ」あるいは「ＡＡｈ」が書込まれる。通常動作時、複数のレジスタ１４には供給電圧ＶＣＣが供給されるため、複数のレジスタに保持されるデータは有効である。それ故、判定回路１６によるチェックビットと期待値との比較結果は一致し、信号ＲＥＧＯＫはＨレベルである。なお、判定回路１６に入力される期待値は、書込み回路３０によって書込まれる既知のチェックビットであり、例えば、制御回路４０が期待値を判定回路１６に提供することができる。

時刻ｔ２で、制御回路４０がＤＰＤモードに突入するコマンドをユーザーから受け取ると、それに応答してＤＰＤＥＮ信号がＨレベルに遷移し、これに応答してＡＮＤゲート１２の出力がＨレベルに遷移する。これにより、ＰＭＯＳトランジスタＰがオフし、内部回路１０への供給電圧ＶＣＣがカットされ、供給電圧ノードＶＣＣＲＥＧがフローティングになる。供給電圧ノードＶＣＣＲＥＧの電位がオフリーク電流により徐々に降下し、時刻ｔ３で、チェック用レジスタがチェックビットを保持することができなくなる。例えば、Ｈレベルの出力がＬレベルに変化する。その結果、チェックビットと期待値とが不一致となり、判定回路１６は、Ｌレベルの信号ＲＥＧＯＫを出力する。信号ＲＥＧＯＫに応答してＡＮＤゲート１２の出力がＬレベルに遷移し、ＰＭＯＳトランジスタＰがオンし、供給電圧ＶＣＣが複数のレジスタ１４に供給される。ここで留意すべきは、チェック用レジスタのデータが壊れたとき、他のレジスタは、チェック用レジスタよりも供給電圧ＶＣＣの変動による動作マージンが大きいため、データを正しく保持できている点である。従って、他のレジスタの出力ＲＥＲＧＯＵＴのデータは有効である。

判定回路１６は、供給電圧ノードＶＣＣＲＥＧがＶＣＣレベルに充電されるのに十分な時間が得られるように、信号ＲＥＧＰＮのＬレベルのパルス幅Ｗを設定する。また、信号ＲＥＧＯＫが制御回路４０にも提供され、制御回路４０は、パルス幅Ｗの期間中に、書込み回路３０を介してチェックビットをチェック用レジスタに再書き込みする。

パルス幅Ｗの期間中に、複数のレジスタ１４の供給電圧がＶＣＣレベルに回復され、かつチェック用レジスタにチェックビットが再書き込みされ、時刻ｔ４で、チェックビットと期待値とが再び一致し、判定回路１６の信号ＲＥＧＯＫがＨレベルに遷移する。これによりＮＡＤゲート１２の出力がＨレベルに遷移し、ＰＭＯＳトランジスタがオフし、複数のレジスタ１４への供給電圧ＶＣＣがカットされる。再び、供給電圧ノードＶＣＣＲＥＧがフローティングになり、その電位がオフリークにより消費され、徐々に降下し、時刻ｔ５で、チェックビットと期待値とが不一致になると、信号ＲＥＧＯＫがパルス幅Ｗの期間、Ｌレベルに遷移し、この間に、ＰＭＯＳトランジスタＰ１がオンし、供給電圧ノードＶＣＣＲＥＧが再充電され、チェックビットがチェック用レジスタに再書き込みされる。以後、ＤＰＤモードを解除するコマンドが入力されるまで、同様の動作が繰り返される。

このように本実施例によれば、ＤＰＤモードにおいて、供給電圧ＶＣＣがカットされた内部回路１０のチェック用レジスタに保持されたチェックビットの正誤を監視し、チェックビットに誤りが検出された場合には、供給電圧ＶＣＣによる充電を行うようにしたので、内部回路１０の他のレジスタは正しいデータを保持することができ、他方、ＤＰＤモード時の消費電流を減少させることができる。

上記実施例では、制御回路４０とは別個に書込み回路３０を設けたが、これに限らず、制御回路４０がチェック用レジスタへのチェックビットの書込みを行うようにしてもよい。さらに上記実施例では、判定回路１６がパルス幅Ｗの信号ＲＥＧＯＫを生成する例を示したが、これに限らず、例えば、判定回路１６とは別にパルス発生器を用意し、パルス発生器が判定回路１６の判定結果に応答してパルス幅Ｗのパルス信号をＡＮＤゲート１２に提供するようにしてもよい。また、上記実施例では、内部回路１０が揮発性のレジスタを含む例を示したが、これに限らず、内部回路１０は、ＳＲＡＭやラッチ回路等の揮発性メモリを含むものにも本発明を適用することができる。

次に、ＤＰＤモードを搭載するフラッシュメモリの一例を図６に示す。フラッシュメモリ１００は、複数のメモリセルが行列状に配列されたメモリセルアレイ１１０と、外部入出力端子Ｉ／Ｏに接続された入出力バッファ１２０と、入出力バッファ１２０からアドレスデータを受け取るアドレスレジスタ１３０と、入出力バッファ１２０からコマンドデータ等を受け取り、各部を制御するコントローラ１４０と、アドレスレジスタ１３０から行アドレス情報Ａｘを受け取り、行アドレス情報Ａｘをデコードし、デコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１５０と、ワード線選択回路１５０によって選択されたページから読み出されたデータを保持したり、選択されたページにプログラムすべき入力データを保持するページバッファ／センス回路１６０と、アドレスレジスタ１３０から列アドレス情報Ａｙを受け取り、列アドレス情報Ａｙをデコードし、当該デコード結果に基づきページバッファ／センス回路１６０内の列アドレスのデータを選択する列選択回路１７０と、データの読出し、プログラムおよび消去等のために必要な種々の電圧（書込み電圧Vpgm、パス電圧Vpass、読出しパス電圧Vread、消去電圧Versなど）を生成する内部電圧発生回路１８０とを含んで構成される。

コントローラ１４０は、外部からＤＰＤモードを開始させるコマンドを受け取ると、選択された内部回路にＨレベルにアサートされたＤＰＤＥＮ信号を供給する。これにより、内部回路への供給電圧ＶＣＣがカットされる。内部回路は、レジスタやＳＲＡＭ等の揮発性メモリや判定回路１６等を含み、揮発性メモリの一部は、上記実施例と同様にチェックビットを記憶するためのチェック用メモリである。ＤＰＤモードにおいて、チェック用メモリに保持されたチェックビットと期待値とが不一致になると、内部回路への供給電圧ＶＣＣのチャージが再開され、チェックビットと期待値とが一致すると、内部回路への供給電圧ＶＣＣが遮断される。このような供給電圧ＶＣＣのチャージ／遮断の制御は、ＤＰＤモードを解除するコマンドが入力されるまで実施される。

本実施例によれば、フラッシュメモリのＤＰＤモードにおいて、消費電力を低減しつつ、揮発性メモリに保持されたデータの消失を防止することができる。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、２０：内部回路
１２：ＡＮＤゲート
１４：複数のレジスタ
１６：判定回路
３０：書込み回路
４０：制御回路
５０：半導体装置
１００：フラッシュメモリ

Claims (10)

1. 供給電圧と、
   データを保持可能な第１の回路とチェック用データを保持可能な第２の回路とを含む揮発性回路と、
   前記供給電圧と前記揮発性回路との間に接続され、前記供給電圧からの電圧の供給を制御する電圧供給制御回路と、
   前記電圧供給制御回路により電圧の供給が遮断された場合に、前記第２の回路に保持されたチェック用データの正誤を判定する判定回路とを有し、
   前記電圧供給制御回路は、前記判定回路の判定結果に応答して前記供給電圧の供給を制御し、
   前記第２の回路の動作電圧に関するマージンは、第１の回路よりも悪い、半導体装置。
2. 前記供給電圧からの電圧の供給が遮断されたとき、第２の回路は、第１の回路よりも先にデータが破壊される、請求項１に記載の半導体装置。
3. 前記供給電圧からの電圧が供給されるノードは、前記供給電圧からの電圧の供給が遮断されたときにフローティングになり、当該ノードの電位が徐々に降下し、第２の回路で保持されたデータが第１の回路よりも先に破壊される、請求項１または２に記載の半導体装置。
4. 前記電圧供給制御回路は、パワーダウンモードを表す信号に応答して前記供給電圧からの電圧の供給を遮断し、前記判定回路によりチェック用データの誤りが検出されたことに応答して前記供給電圧からの電圧の供給を再開する、請求項１に記載の半導体装置。
5. 半導体装置はさらに、チェック用データの誤りが検出されたとき、前記第２の回路に正しいチェック用データを書込むための書込み回路を含む、請求項１ないし４いずれか１つに記載の半導体装置。
6. 前記判定回路は、チェック用データの誤りが検出されたことに応答して一定のパルス幅を有するパルス信号を生成する回路を含み、
   前記一定のパルス幅で定めされた期間中、前記電圧供給制御回路は、前記揮発性回路を充電し、かつ前記書込み回路は、正しいチェック用データを第２の回路に書込む、請求項５に記載の半導体装置。
7. 前記判定回路は、第２の回路から出力されるチェック用データと期待値とを比較することによりチェック用データの有無を判定する、請求項１に記載の半導体装置。
8. 前記書込み回路は、前記期待値を前記判定回路に書込む、請求項７に記載の半導体装置。
9. 第１の回路および第２の回路は、複数のレジスタを含み、第１の回路は、パワーアップ動作時に不揮発性メモリからロードされた動作情報を保持する、請求項１に記載の半導体装置。
10. 前記電圧供給制御回路は、前記供給電圧と前記揮発性回路との間に接続されたカットオフ用トランジスタと、パワーダウンモードを表す信号および前記判定回路の判定結果を表す信号に基づき前記カットオフ用トランジスタを制御する制御ゲートとを含む、請求項１に記載の半導体装置。

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