TW201933344A - 半導體記憶體裝置與半導體記憶體裝置的操作方法 - Google Patents

半導體記憶體裝置與半導體記憶體裝置的操作方法 Download PDF

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Abstract

一種可執行高信賴度的上電程序的半導體記憶體裝置。本發明之快閃記憶體的控制器於外部的電源被提供時，透過與時脈信號同步讀取ROM所儲存的程式碼以執行上電程序。此外，當檢測出電源之電壓於上電程序過程中下降至臨界值以下時，控制器還將時脈信號去活化，以停止上電程序，並且當檢測出電源之電壓超過臨界值時，將時脈信號活化，以恢復上電程序。

Description

半導體記憶體裝置與半導體記憶體裝置的操作方法
本發明係關於一種快閃記憶體(flash memory)等的半導體記憶體裝置，特別是關於半導體記憶體裝置上電時的上電程序(power on sequence)。
在NAND型快閃記憶體等半導體記憶體裝置，有關於讀取、編輯、抹除等的電壓設定及用戶選項(user option)等的資訊，係儲存於記憶體單元陣列(memory cell array)內的熔絲單元(fuse cell)內。一般而言，熔絲單元被設置於使用者無法存取的儲存區域中。於上電時，作為上電程序，快閃記憶體會讀取熔絲單元內儲存的設定資訊，將設定資訊等載入配置暫存器(configuration register)等裝置，並且於上電程序後，控制器控制根據配置暫存器所儲存之設定資訊所執行的操作。
例如，專利文獻1揭示了記憶體的上電操作，其中非揮發性記憶體會判斷自預檢查(pre-check)用的熔絲單元讀取的資料與預檢查用的資料是否一致，將自主熔絲單元讀取的配置資訊儲存於非揮發性記憶體區域，判斷自後檢查(post-check)用的熔絲單元讀取的資料與後檢查用的資料是否一致，以及於預檢查及後檢查資料一致的情況下，結束配置資訊的讀取。
[專利文獻]
專利文獻1：美國專利第7,433,247號公報。
[發明要解決的問題]
於上電時，啟動上電程序的電壓位準被設定為略低於正常工作保證電壓。略低於正常工作保證電壓的設定為上電時電源電壓的上升極其緩慢的情況，且啟動上電程序的電壓位準會在晶片檢測出電源的下限電壓值附近，並且此位準必須使上電程序能夠作動。又，若使上電的電壓位準高於正常工作保證電壓，則上電程序所需的時間會變長，因此，略低於正常工作保證電壓的設定之目的也為避免因上電時電壓位準的波動而反覆發生檢測出上電與重置的情況。
如上所述，在快閃記憶體等半導體記憶體裝置中，當執行上電程序時，於實行熔絲單元的讀取時，此熔絲單元的讀取與自通常的記憶體單元陣列讀取相同，係藉由中央處理單元(Central Control Unit，CPU)讀取儲存於唯讀記憶體(ROM)的命令等程式碼被控制。亦即，實行熔絲單元的讀取時，為了自ROM讀取程式碼，會使用時脈信號，並且為了生成讀取用的電壓而啟動電荷泵(charge pump)，同時，讀取操作所在的位元線會被預先充電。這些操作會產生雜訊及峰值電流，因此，Vcc電源電壓有時會暫時或突然下降。
若在Vcc電源電壓下降的狀態下讀取ROM程式碼，恐怕會有感應電路的操作容限(margin)不足、時脈信號變得不安定、或者變得無法從ROM讀取正確程式碼等問題。第1圖係顯示出這樣的範例，於時間T1~T2的期間，Vcc電壓電源高於一定位準，CPU自ROM讀取程式碼(例如，響應於時脈信號CPU CLK的上升緣執行讀取操作)，並控制熔絲單元的讀取。當Vcc電壓電源於時間T2~T3的期間下降時，熔絲單元的讀取變為不安定的操作。換言之，無法自ROM正確地讀取程式碼，致使出現非預期的操作，或者導致ROM的讀取中途停滯。特別是，以低電壓(例如，Vcc為1.8伏特)操作的記憶體，因操作容限很小，Vcc電壓電源下降的問題更為顯著。如上所述，若Vcc電壓在上電程序期間下降，則難以保證可靠的上電程序，導致上電程序的失敗或上電程序的異常。
本發明的目的為解決上述先前技術的問題，並且提供一種可執行較先前技術具有更高信賴度的上電程序的半導體記憶體裝置。
[解決問題的手段]
本發明揭露一種半導體記憶體裝置的操作方法，上述半導體記憶體裝置包含用以控制記憶體單元陣列相關操作的控制器。於外部的電源被提供時，上述控制器透過與時脈信號同步讀取ROM所儲存的程式碼以執行上電程序，其中當上述電源之電壓於上述上電程序過程中下降至臨界值以下時，將上述時脈信號去活化(deactivate)，以停止上述上電程序，並且當上述電源之電壓超過上述臨界值時，將上述時脈信號活化(activate)，以恢復上述上電程序。
本發明揭露一種半導體記憶體裝置，包含記憶體單元陣列、用以控制記憶體單元陣列相關操作的控制器、以及外部端子。上述控制器包含執行裝置、偵測裝置、以及控制裝置。當電壓電源供應至上述外部端子時，上述執行裝置藉由與時脈信號同步讀取ROM所儲存的程式碼以執行上電程序。上述偵測裝置檢測上述電源電壓的電壓位準。上述控制裝置根據上述偵測裝置的檢測結果控制上述執行裝置。上述控制裝置於上述電壓位準於一臨界值以下的期間，將上述時脈信號去活化，使上述上電程序停止。
[發明的效果]
根據本發明，當電源電壓位準下降至臨界值以下時，停止上電程序，當電源電壓位準超過臨界值時，恢復上電程序。藉由上述操作，可提高上電程序的信賴性，並且可防止誘發不安定的操作或者錯誤的操作。
以下，參照圖式詳細說明本發明的實施樣態。於此，以NAND型快閃記憶體作為較佳的例示型態。此外，雖然在圖式中為了容易理解本發明而強調各部分，然而必須注意的是，圖式內容與實際裝置的尺寸未必相同。
[實施例]
請參閱第2圖所示，根據本發明之一實施例，快閃記憶體100包含記憶體單元陣列110、輸入/輸出緩衝儲存器(buffer)120、位址暫存器(address register)130、控制器140、字元線選擇電路150、資料頁緩衝/感測電路160、列選擇電路170、內部電壓產生電路180、電壓偵測單元190、以及時脈產生電路200。記憶體單元陣列110具有以矩陣型態排列的複數記憶體單元。輸入/輸出緩衝儲存器120與外部輸入/輸出端子I/O連接。位址暫存器130自輸入/輸出緩衝儲存器120接收位址資料。控制器140自輸入/輸出緩衝儲存器120接收命令資料並且控制各元件運作。字元線選擇電路150自位址暫存器130接收行位址資訊Ax、解碼行位址資訊Ax、並且根據解碼結果執行選擇區塊或選擇字元線等。資料頁緩衝/感測電路160保持自字元線選擇電路150所選擇之資料頁讀取之資料以及保持要編輯在所選資料頁之輸入資料。列選擇電路170自位址暫存器130接收列位址資訊Ay、解碼列位址資訊Ay、根據解碼結果選擇資料頁緩衝/感測電路160內之列位址資料。內部電壓產生電路180產生為了讀取資料以及編輯、抹除等目的所必要的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀取通過電壓Vread、抹除電壓Vers等)。電壓偵測單元190監視由外部端子提供的電源電壓Vcc、及偵測電源電壓Vcc之電壓位準。時脈產生電路200產生時脈信號CLK。
快閃記憶體100在列方向上具有m個記憶體區塊BLK(0)、BLK(1)、…、BLK(m-1)。複數個NAND儲存單元被形成於一個記憶體區塊中，其中NAND儲存單元具有複數個串聯耦接之記憶體單元。此外，記憶體單元陣列110包含了熔絲單元，用以儲存與快閃記憶體操作之電壓設定或用戶選項設定等相關之設定資訊。熔絲單元為使用者無法存取的儲存區域。
請參閱第3圖，NAND的儲存單元NU包含串聯耦接之複數記憶體單元MCi(其中i=0, 1, …, 31)、耦接至記憶體單元MC31之汲極端的位元線側選擇電晶體TD、以及耦接至記憶體單元MC0之源極端的源極線側選擇電晶體TS。位元線側選擇電晶體TD之汲極耦接一對應之位元線GBL(例如，位元線GBL0、GBL1、…、GBLn-1、GBLn)。源極線側選擇電晶體TS之源極耦接共通的源極線SL。
典型地，記憶體單元通常具有MOS結構，其中MOS結構包含於P型井區(P-well)內形成之N型擴散區域的源極/汲極、於源極/汲極間的通道上形成之穿隧氧化層、於穿隧氧化層上形成的浮動閘(floating gate)、以及於浮動閘上透過介電薄膜形成的控制閘。記憶體單元可以是儲存1位元(二進制資料)之單層單元(Single Level Cell)類型，也可以是儲存多位元之多層單元(Multiple Level Cell)類型。
記憶體單元MCi的控制閘耦接字元線WLi，選擇電晶體TD、TS之閘極耦接選擇閘極線SGD、SGS。字元線選擇電路150根據行位址Ax，以及藉由選擇閘極線SGD、SGS選擇性地驅動選擇電晶體TD、TS，且選擇性地驅動字元線WL0～WL31。
於讀取操作中，在位元線施加正確的電壓，於選擇字元線施加特定電壓(例如，0伏特)，於非選擇的字元線施加通過電壓Vpass(例如，4.5伏特)，於選擇閘極線SGD、SGS施加正確的電壓(例如，4.5伏特)，導通位元線側選擇電晶體TD與源極線側選擇電晶體TS，並且於共通源極線施加0V電壓。於編輯(program)(寫入)動作中，於選擇字元線施加高電壓的編輯電壓Vpgm (例如，15~25伏特)，於非選擇的字元線施加中間電壓(例如，10伏特)，使位元線側選擇電晶體TD導通、使源極線側選擇電晶體TS關閉、並且於位元線GBL提供對應於資料「0」或「1」的電位。於抹除動作中，於區塊內的選擇字元線施加0伏特的電壓、於P型井區施加高電壓(例如，20伏特)、透過將浮動閘的電子吸引至基板，以區塊為單位將資料抹除。
電源偵測單元190監視由快閃記憶體100的外部端子提供的電源電壓Vcc之電壓位準、於電源電壓Vcc之電壓位準到達開機電壓位準時，將開機檢測信號DPWR ­輸出至控制器140。控制器140根據開機檢測信號DPWR ­判斷目前為開機模式，並執行上電程序。
此外，電源偵測單元190於電源電壓Vcc之電壓位準到達開機電壓位準後，偵測電源電壓Vcc因雜訊或電力耗損的影響暫時地下降至臨界值以下、且偵測電源電壓Vcc回復至臨界值以上的情況，並且將表示此偵測結果之電壓下降檢測信號DDRP ­輸出至控制器140。例如，電源偵測單元190於電源電壓Vcc下降至臨界值以下時，輸出具有高電壓位準之電壓下降檢測信號DDRP ­，於電源電壓Vcc回復至超過臨界值時，輸出具有低電壓位準之電壓下降檢測信號DDRP 。臨界值設定在低於電源電壓Vcc或目標電壓的位準，並且設定在高於可以維持上電程序的電壓位準(開機電壓位準或關機電壓位準)範圍內。
如第4圖所示，控制器140包括CPU 142與ROM 144等元件，並且與時脈信號CLK同步地執行操作。用以控制上電程序、讀取操作、編輯操作、抹除等操作的程式係儲存於ROM 144中。CPU 142依循程序計數器PC內設定的位址自ROM 144讀取命令程式碼、解碼讀出之命令程式碼、根據解碼後的命令程式碼控制字元線選擇電路150、資料頁緩衝/感測電路160、內部電壓產生電路180等的操作。於執行一連串的操作時，程序計數器PC內設定的位址會，例如，與時脈信號之上升緣同步，增加或減少。此外，控制器140可以根據需要分枝(branch)程序計數器的位址。
控制器140自電源偵測單元190接收開機檢測信號DPWR 時，切換至開機操作模式，執行上電程序。其中一個上電程序包含讀取記憶體單元陣列110的熔絲單元。控制器140將自熔絲單元讀出之電壓設定資訊及規格資訊載入配置暫存器。此外，控制器140於執行上電程序過程中，自電源偵測單元190接收電壓下降檢測信號DDRP ­，根據電壓下降檢測信號DDRP ­所示內容設定低電壓旗標146。
時脈產生電路200向控制器140提供時脈信號CLK。時脈產生電路200可以是於晶片上產生時脈信號，亦可以是根據由外部提供之外部時脈信號產生內部時脈信號。控制器140可包括時脈控制電路148。時脈控制電路148自時脈產生電路200接收時脈信號CLK，根據時脈致能信號CLKE、/CLKE將時脈信號CLK輸出至CPU 142。根據本發明之一實施例，時脈控制電路148包含一及邏輯閘(AND)，及邏輯閘接收時脈產生電路 200所產生之時脈信號CLK與低電壓旗標146所維持之邏輯反相後的時脈致能信號，並將兩者之邏輯及(AND)運算結果輸出。當低電壓旗標146具有高電壓位準時，即，當Vcc電源電壓下降至臨界值以下時，及邏輯閘(AND)將低電壓位準之信號輸出至CPU 142，其中低電壓位準之信號為將時脈信號CLK去活化(deactivate)後的信號。另一方面，當低電壓旗標146具有低電壓位準時，即，當Vcc電源電壓超過至臨界值時，及邏輯閘(AND)將時脈信號CLK活化後，將之輸出至CPU 142。
第5圖係顯示根據本發明之第一實施例所述之上電程序時讀取ROM程式碼操作的時序圖。接著，參照第5圖所示之時序圖說明本實施例之上電程序。如圖所示，於供電後的上電程序中，Vcc電源電壓於時間T2~T3的期間下降。於時間T1~T2的期間，Vcc電源電壓高於臨界值，由電壓偵測單元190所輸出之電壓下降檢測信號DDRP ­­具有低電壓位準。控制器140將低電壓旗標146設為具有低電壓位準。因應來自低電壓旗標146的時脈致能信號/CLKE，時脈控制電路148活化時脈信號CLK，並將時脈信號CLK提供至CPU 142。舉例而言，CPU 142與時脈信號CLK之上升緣同步操作。亦即，CPU 142依循程序計數器PC內設定的位址自ROM 144讀取程式碼、解碼讀出之程式碼、並且控制操作。程序計數器PC與下一個時脈信號同步被遞增，CPU 142自ROM 144讀取下一個程式碼，並且控制操作。
於時間T2，當Vcc電源電壓下降至臨界值以下時，由電壓偵測單元190所輸出之電壓下降檢測信號DDRP 轉變為具有高電壓位準。因應於此，控制器140將低電壓旗標146設為具有高電壓位準，時脈控制電路148因應時脈致能信號CLKE使時脈信號CLK去活化，因而輸出具有低位準之信號。藉此，時脈信號CLK不會被提供至CPU 142，CPU 142的操作實際上停止了。
於時間T3，一旦Vcc電源電壓回復至超過臨界值，由電壓偵測單元190所輸出之電壓下降檢測信號DDRP 轉變為具有低電壓位準。因應於此，控制器140將低電壓旗標146設為具有低電壓位準，時脈控制電路148因應時脈致能信號/CLKE使時脈信號CLK活化，因此時脈信號CLK被提供至CPU 142。一旦時脈信號CLK被提供至CPU 142，CPU 1422依循程序計數器PC內保持的位址自ROM 144讀取程式碼，並且重新開始操作。
如上所述，根據本發明之實施例，於上電程序中，當檢測出Vcc電源電壓下降，使時脈信號CLK去活化，並且使CPU停止ROM程式碼的讀取，當檢測出Vcc電源電壓回復，使時脈信號CLK活化，並且使CPU恢復ROM程式碼的讀取，藉此，可使於上電程序中讀取熔絲單元的操作安定，並且可降低上電程序的失敗率。此外，由於Vcc電源電壓下降時，使時脈信號CLK去活化，並且中斷(suspend)CPU的操作，可減少上電程序的平均總功耗。
以下說明本發明之第二實施例。Vcc電源電壓下降時，CPU 142的操作被停止，依照被停止的操作，有時可能不希望按照原樣重新啟動該操作。熔絲單元的讀取與通常的記憶體單元陣列讀取相同，包含位元線的預先充電的操作。位元線預先充電的期間係由時脈信號CLK的時脈數量管理。若在位元線預先充電的操作中，使CPU停止操作，之後再恢復操作，可能會使位元線的預先充電時間變得較通常所需的時間長。換言之，緊接在CPU 142即將停止操作之前，透過正在執行的程式碼而預先充電位元線，計數時脈數量，在此途中預先充電操作被停止，之後，在操作被恢復時，若執行相同的程式碼，會發生具有已被預先充電狀態的某個位元線會再度被預先充電，且時脈數量的計數也會被開始的情況。為了避免上述情況，於本發明之第二實施例，於恢復已停止時的操作為不妥當的情況，使程序計數器分枝，並且使其自不受操作停止影響的操作開始。舉例而言，於位元線預先充電操作中停止的情況，為了不使位元線的預先充電時間變長，變更程序計數器的位址，變更的方式為，使CPU自位元線預先充電更之前的操作重新開始。根據本發明之一實施例，可以預先設定從哪個操作開始。
請參閱第6圖，快閃記憶體100被供電後，當開機電壓位準被電壓偵測單元190檢測出來時，控制器140根據開機檢測信號DPWR 執行上電程序(步驟S100)。接著，當Vcc電源電壓下降時(步驟S110)，時脈信號被去活化，並且中斷由CPU 142執行的上電程序(步驟S120)。接著，當Vcc電源電壓回復時(步驟S130)，控制器140判斷自已停止的操作重新開始操作是否適當(步驟S140)。更具體的說，控制器140判斷停止時程式計數器PC的位址是否與預先決定的位址符合。當位址符合時，判斷自已停止的操作重新開始操作為不適當。於此情況，控制器140使程式計數器PC的位址分枝到不會使操作變為不適當的位址。在上述例子中，例如，將位址變更以執行比位元線預先充電更之前的操作(步驟S150)。舉例而言，於查照表中預先設定停止時的位址與使其分枝的位址的關係。控制器140參考查照表變更程式計數器的位址。若判斷重新開始已停止的操作為適當時(步驟S140)，則程式計數器的位址會按照原樣不被變更(步驟S160)。
如上所述，藉由本發明之實施例，停止CPU的操作，並且在那之後，使CPU的操作恢復時，可以抑制停止時的操作與重新開始的操作間可能產生的不一致。
以下說明本發明之第三實施例。於上電程序中，若Vcc電源電壓發生多次下降，將提高上電程序失敗的可能性，以及產生非必要的電力耗損。因此，於第三實施例中，當電壓下降的次數達到一特定數量時，從電力耗損或雜訊少的安全操作重新開始。
請參閱第7圖，步驟S100到S130與第二實施例相同，於此不再贅述。控制器140紀錄Vcc電源電壓變為臨界值以下的次數、或者紀錄Vcc電源電壓回復至超過臨界值的次數。於恢復操作時，判斷是否電壓下降次數達到n次(其中n為大於1的整數)(步驟S200)。控制器140於第n次電壓下降時，變更程式計數器的位址，用以從電力耗損少的安全操作重新開始(步驟S210)。另一方面，於並非第n次電壓下降的情況，控制器140不會變更程式計數器的位址，用以從已停止的操作重新開始(步驟S220)。
如上所述，根據本實施例，當電壓下降的次數達到一特定數量時，藉由從電力耗損少的安全操作重新開始，可使完成上電程序的時間縮短，抑制不必要的電力耗損。
雖以上實施例係以NAND型快閃記憶體為範例，但本發明並不限於此，本發明之實施例亦可適用於其他由CPU執行上電程序之半導體記憶體。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟悉此項技藝者，在不脫離本發明之精神和範圍內，當可做些許更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧快閃記憶體
150‧‧‧字元線選擇電路
110‧‧‧記憶體單元陣列
160‧‧‧資料頁緩衝/感測電路
120‧‧‧輸入/輸出緩衝儲存器
170‧‧‧列選擇電路
130‧‧‧位址暫存器
180‧‧‧內部電壓產生電路
140‧‧‧控制器
190‧‧‧電壓偵測單元
142‧‧‧CPU
200‧‧‧時脈產生電路
144‧‧‧ROM
Ax‧‧‧行位址資訊
146‧‧‧低電壓旗標
Ay‧‧‧列位址資訊
148‧‧‧時脈控制電路
BLK(0)、BLK(1)、BLK(m-1)‧‧‧記憶體區塊
CLK‧‧‧時脈信號
CLKE、/CLKE‧‧‧時脈致能信號
CPU CLK‧‧‧CPU時脈信號
DDRP‧‧‧電壓下降檢測信號­
DPWR‧‧‧開機檢測信號
GBL0、GBL1、GBLn-1、GBLn‧‧‧位元線
MC0、MC1、MC2、MC31‧‧‧記憶體單元
NU‧‧‧儲存單元
PC‧‧‧程序計數器
S100、S110、S120、S130、S140、S150、S160、S200、S210、S220‧‧‧步驟
Vcc‧‧‧電壓電源
SGD、SGS‧‧‧選擇閘極線
Vers‧‧‧抹除電壓
SL‧‧‧源極線
Vpass‧‧‧通過電壓
T1、T2、T3、T4‧‧‧時間
Vpgm‧‧‧寫入電壓
TD、TS‧‧‧電晶體
Vread‧‧‧讀取通過電壓
WL0、WL1、WL2、WL31‧‧‧字元線
第1圖係顯示傳統技術中上電程序時讀取ROM程式碼操作的時序圖。 第2圖係顯示根據本發明之實施例所述之快閃記憶體主要部份的內部結構。 第3圖係顯示記憶體單元陣列之NAND的儲存單元的結構。 第4圖係顯示根據本發明之一實施例所述之控制器的內部結構。 第5圖係顯示根據本發明之第一實施例所述之上電程序時讀取ROM程式碼操作的時序圖。 第6圖係顯示根據本發明之第二實施例所述之上電程序流程圖。 第7圖係顯示根據本發明之第三實施例所述之上電程序流程圖。

Claims (10)

  1. 一種半導體記憶體裝置的操作方法，上述半導體記憶體裝置包含用以控制一記憶體單元陣列相關操作的一控制器，上述方法包括： 由上述控制器執行以下步驟： 於一電源電壓自外部被提供時，透過與一時脈信號同步讀取一唯讀記憶體所儲存的程式碼執行一上電程序； 於上述上電程序中，當上述電源電壓下降至一臨界值以下時，將上述時脈信號去活化，以停止上述上電程序；以及 當上述電源電壓回復至超過上述臨界值時，將上述時脈信號活化，以恢復上述上電程序。
  2. 如申請專利範圍第1項所述之半導體記憶體裝置的操作方法，更包括： 於恢復上述上電程序時，由上述控制器判斷上述上電程序停止時的操作是否與一預先決定的操作符合；以及 當判斷上述上電程序停止時的操作與上述預先決定的操作符合時，由上述控制器從頭重新開始上述上電程序停止時的操作。
  3. 如申請專利範圍第1項所述之半導體記憶體裝置的操作方法，更包括： 於恢復上述上電程序時，由上述控制器判斷上述上電程序停止時的操作是否與一預先決定的操作符合；以及 當判斷上述上電程序停止時的操作與上述預先決定的操作符合時，由上述控制器以與上述上電程序停止時的操作不同的操作恢復上述上電程序。
  4. 如申請專利範圍第1項至第3項中任一項所述之半導體記憶體裝置的操作方法，其中上述控制器包括一程序計數器，用以指定上述唯讀記憶體之一位址，上述控制器遵循於上述程序計數器所設定的位址恢復上述上電程序。
  5. 如申請專利範圍第2項或第3項所述之半導體記憶體裝置的操作方法，更包括： 由上述控制器變更上述上電程序停止操作時上述程序計數器所設定的位址。
  6. 如申請專利範圍第1項所述之半導體記憶體裝置的操作方法，其中上述上電程序包括自上述記憶體單元陣列中一預先決定的區域讀取設定資訊。
  7. 一種半導體記憶體裝置，包括： 一記憶體單元陣列； 一控制器，用以控制上述記憶體單元陣列的相關操作；以及 一外部端子； 其中上述控制器包含： 一執行裝置，用以當一電壓電源供應至上述外部端子時，藉由與一時脈信號同步讀取一唯讀記憶體所儲存的程式碼，以執行一上電程序； 一偵測裝置，用以檢測上述電源電壓的一電壓位準；以及 一控制裝置，用以根據上述偵測裝置的檢測結果控制上述執行裝置； 其中上述控制裝置於上述電壓位準降至一臨界值以下的期間，將上述時脈信號去活化，以停止上述上電程序。
  8. 如申請專利範圍第7項所述之半導體記憶體裝置，其中上述控制裝置於上述電壓位準回復至超過上述臨界值時，將上述時脈信號活化，以恢復上述上電程序。
  9. 如申請專利範圍第7項或第8項所述之半導體記憶體裝置，其中上述控制裝置包括指定一唯讀記憶體之一位址的一程序計數器，上述控制裝置判斷重新開始上述上電程序停止時的操作是否適當，於判斷不適當時，上述控制裝置變更上述上電程序停止操作時的上述程序計數器的位址。
  10. 如申請專利範圍第9項所述之半導體記憶體裝置，其中當上述電壓位準變成上述臨界值以下的次數符合一特定數量時，上述控制裝置判斷重新開始上述上電程序停止時的操作為不適當。
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