CN110097912A - 半导体存储器装置与半导体存储器装置的操作方法 - Google Patents

半导体存储器装置与半导体存储器装置的操作方法 Download PDF

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Abstract

本发明提供了一种可执行高可靠度的上电程序的半导体存储器装置与半导体存储器装置的操作方法。本发明的快闪存储器的控制器于外部的电源被提供时，通过与时脉信号同步读取ROM所储存的代码以执行上电程序。此外，当检测出电源的电压于上电程序过程中下降至临界值以下时，控制器还将时脉信号去活化，以停止上电程序，并且当检测出电源的电压超过临界值时，将时脉信号活化，以恢复上电程序。藉由上述操作，可提高上电程序的可靠性，并且可防止诱发不稳定的操作或者错误的操作。

Description

半导体存储器装置与半导体存储器装置的操作方法
技术领域
本发明是关于一种快闪存储器(flash memory)等的半导体存储器装置，特别是关于半导体存储器装置上电时的上电程序(power on sequence)。
背景技术
在NAND型快闪存储器等半导体存储器装置，有关于读取、编辑、抹除等的电压设定及用户选项(user option)等的信息，储存于存储器单元阵列(memory cell array)内的熔丝单元(fuse cell)内。一般而言，熔丝单元被设置于使用者无法存取的储存区域中。于上电时，作为上电程序，快闪存储器会读取熔丝单元内储存的设定信息，将设定信息等载入配置暂存器(configuration register)等装置，并且于上电程序后，控制器控制根据配置暂存器所储存的设定信息所执行的操作。
例如，专利文献1揭示了存储器的上电操作，其中非挥发性存储器会判断自预检查(pre-check)用的熔丝单元读取的数据与预检查用的数据是否一致，将自主熔丝单元读取的配置信息储存于非挥发性存储器区域，判断自后检查(post-check)用的熔丝单元读取的数据与后检查用的数据是否一致，以及于预检查及后检查数据一致的情况下，结束配置信息的读取。
[专利文献]
专利文献1：美国专利第7,433,247号公报。
发明内容
[发明要解决的问题]
于上电时，启动上电程序的电压电平被设定为略低于正常工作保证电压。略低于正常工作保证电压的设定为上电时电源电压的上升极其缓慢的情况，且启动上电程序的电压电平会在芯片检测出电源的下限电压值附近，并且此电平必须使上电程序能够作动。又，若使上电的电压电平高于正常工作保证电压，则上电程序所需的时间会变长，因此，略低于正常工作保证电压的设定的目的也为避免因上电时电压电平的波动而反复发生检测出上电与重置的情况。
如上所述，在快闪存储器等半导体存储器装置中，当执行上电程序时，于实行熔丝单元的读取时，此熔丝单元的读取与自通常的存储器单元阵列读取相同，是藉由中央处理单元(Central Control Unit，CPU)读取储存于只读存储器(ROM)的命令等代码被控制。亦即，实行熔丝单元的读取时，为了自ROM读取代码，会使用时脉信号，并且为了生成读取用的电压而启动电荷泵(charge pump)，同时，读取操作所在的位线会被预先充电。这些操作会产生噪声干扰及峰值电流，因此，Vcc电源电压有时会暂时或突然下降。
若在Vcc电源电压下降的状态下读取ROM代码，恐怕会有感应电路的操作容限(margin)不足、时脉信号变得不稳定、或者变得无法从ROM读取正确代码等问题。图1是显示出这样的范例，于时间T1～T2的期间，Vcc电压电源高于一定电平，CPU自ROM读取代码(例如，响应于时脉信号CPU CLK的上升缘执行读取操作)，并控制熔丝单元的读取。当Vcc电压电源于时间T2～T3的期间下降时，熔丝单元的读取变为不稳定的操作。换言之，无法自ROM正确地读取代码，致使出现非预期的操作，或者导致ROM的读取中途停滞。特别是，以低电压(例如，Vcc为1.8伏特)操作的存储器，因操作容限很小，Vcc电压电源下降的问题更为显著。如上所述，若Vcc电压在上电程序期间下降，则难以保证可靠的上电程序，导致上电程序的失败或上电程序的异常。
本发明的目的为解决上述先前技术的问题，并且提供一种可执行较先前技术具有更高可靠度的上电程序的半导体存储器装置。
[解决问题的手段]
本发明揭露一种半导体存储器装置的操作方法，上述半导体存储器装置包含用以控制存储器单元阵列相关操作的控制器。于外部的电源被提供时，上述控制器通过与时脉信号同步读取ROM所储存的代码以执行上电程序，其中当上述电源的电压于上述上电程序过程中下降至临界值以下时，将上述时脉信号去活化(deactivate)，以停止上述上电程序，并且当上述电源的电压超过上述临界值时，将上述时脉信号活化(activate)，以恢复上述上电程序。
本发明揭露一种半导体存储器装置，包含存储器单元阵列、用以控制存储器单元阵列相关操作的控制器、以及外部端子。上述控制器包含执行装置、检测装置、以及控制装置。当电压电源供应至上述外部端子时，上述执行装置藉由与时脉信号同步读取ROM所储存的代码以执行上电程序。上述检测装置检测上述电源电压的电压电平。上述控制装置根据上述检测装置的检测结果控制上述执行装置。上述控制装置于上述电压电平于一临界值以下的期间，将上述时脉信号去活化，使上述上电程序停止。
[发明的效果]
根据本发明，当电源电压电平下降至临界值以下时，停止上电程序，当电源电压电平超过临界值时，恢复上电程序。藉由上述操作，可提高上电程序的可靠性，并且可防止诱发不稳定的操作或者错误的操作。
附图说明
图1是显示传统技术中上电程序时读取ROM代码操作的时序图。
图2是显示根据本发明的实施例所述的快闪存储器主要部分的内部结构。
图3是显示存储器单元阵列的NAND的储存单元的结构。
图4是显示根据本发明的一实施例所述的控制器的内部结构。
图5是显示根据本发明的第一实施例所述的上电程序时读取ROM代码操作的时序图。
图6是显示根据本发明的第二实施例所述的上电程序流程图。
图7是显示根据本发明的第三实施例所述的上电程序流程图。
附图标号：
100～快闪存储器 150～字元线选择电路
110～存储器单元阵列 160～数据页缓冲/感测电路
120～输入/输出缓冲储存器 170～列选择电路
130～地址暂存器 180～内部电压产生电路
140～控制器 190～电压检测单元
142～CPU 200～时脉产生电路
144～ROM Ax～行地址信息
146～低电压旗标 Ay～列地址信息
148～时脉控制电路
BLK(0)、BLK(1)、BLK(m-1)～存储器区块
CLK～时脉信号
CLKE、/CLKE～时脉使能信号
CPU CLK～CPU时脉信号
DDRP～电压下降检测信号
DPWR～开机检测信号
GBL0、GBL1、GBLn-1、GBLn～位线
MC0、MC1、MC2、MC31～存储器单元
NU～储存单元 PC～程序计数器
S100、S110、S120、S130、S140、S150、S160、S200、S210、S220～步骤
Vcc～电压电源
SGD、SGS～选择栅极线 Vers～抹除电压
SL～源极线 Vpass～通过电压
T1、T2、T3、T4～时间 Vpgm～写入电压
TD、TS～晶体管 Vread～读取通过电压
WL0、WL1、WL2、WL31～字元线
具体实施方式
以下，参照图式详细说明本发明的实施样态。于此，以NAND型快闪存储器作为较佳的例示型态。此外，虽然在图式中为了容易理解本发明而强调各部分，然而必须注意的是，图式内容与实际装置的尺寸未必相同。
[实施例]
请参阅图2所示，根据本发明的一实施例，快闪存储器100包含存储器单元阵列110、输入/输出缓冲储存器(buffer)120、地址暂存器(address register)130、控制器140、字元线选择电路150、数据页缓冲/感测电路160、列选择电路170、内部电压产生电路180、电压检测单元190、以及时脉产生电路200。存储器单元阵列110具有以矩阵型态排列的多个存储器单元。输入/输出缓冲储存器120与外部输入/输出端子I/O连接。地址暂存器130自输入/输出缓冲储存器120接收地址数据。控制器140自输入/输出缓冲储存器120接收命令数据并且控制各元件运作。字元线选择电路150自地址暂存器130接收行地址信息Ax、解码行地址信息Ax、并且根据解码结果执行选择区块或选择字元线等。数据页缓冲/感测电路160保持自字元线选择电路150所选择的数据页读取的数据以及保持要编辑在所选数据页的输入数据。列选择电路170自地址暂存器130接收列地址信息Ay、解码列地址信息Ay、根据解码结果选择数据页缓冲/感测电路160内的列地址数据。内部电压产生电路180产生为了读取数据以及编辑、抹除等目的所必要的各种电压(写入电压Vpgm、通过电压Vpass、读取通过电压Vread、抹除电压Vers等)。电压检测单元190监视由外部端子提供的电源电压Vcc、及检测电源电压Vcc的电压电平。时脉产生电路200产生时脉信号CLK。
快闪存储器100在列方向上具有m个存储器区块BLK(0)、BLK(1)、…、BLK(m-1)。多个NAND储存单元被形成于一个存储器区块中，其中NAND储存单元具有多个串联耦接的存储器单元。此外，存储器单元阵列110包含了熔丝单元，用以储存与快闪存储器操作的电压设定或用户选项设定等相关的设定信息。熔丝单元为使用者无法存取的储存区域。
请参阅图3，NAND的储存单元NU包含串联耦接的多个存储器单元MCi(其中i＝0,1,…,31)、耦接至存储器单元MC31的漏极端的位线侧选择晶体管TD、以及耦接至存储器单元MC0的源极端的源极线侧选择晶体管TS。位线侧选择晶体管TD的漏极耦接一对应的位线GBL(例如，位线GBL0、GBL1、…、GBLn-1、GBLn)。源极线侧选择晶体管TS的源极耦接共通的源极线SL。
典型地，存储器单元通常具有MOS结构，其中MOS结构包含于P型阱(P-well)内形成的N型扩散区域的源极/漏极、于源极/漏极间的沟道上形成的穿隧氧化层、于穿隧氧化层上形成的浮动栅极(floating gate)、以及于浮动栅极上通过介电薄膜形成的控制栅极。存储器单元可以是储存1位(二进制数据)的单层单元(Single Level Cell)类型，也可以是储存多位的多层单元(Multiple Level Cell)类型。
存储器单元MCi的控制栅极耦接字元线WLi，选择晶体管TD、TS的栅极耦接选择栅极线SGD、SGS。字元线选择电路150根据行地址Ax，以及藉由选择栅极线SGD、SGS选择性地驱动选择晶体管TD、TS，且选择性地驱动字元线WL0～WL31。
于读取操作中，在位线施加正确的电压，于选择字元线施加特定电压(例如，0伏特)，于非选择的字元线施加通过电压Vpass(例如，4.5伏特)，于选择栅极线SGD、SGS施加正确的电压(例如，4.5伏特)，导通位线侧选择晶体管TD与源极线侧选择晶体管TS，并且于共通源极线施加0V电压。于编辑(program)(写入)动作中，于选择字元线施加高电压的编辑电压Vpgm(例如，15～25伏特)，于非选择的字元线施加中间电压(例如，10伏特)，使位线侧选择晶体管TD导通、使源极线侧选择晶体管TS关闭、并且于位线GBL提供对应于数据“0”或“1”的电位。于抹除动作中，于区块内的选择字元线施加0伏特的电压、于P型阱施加高电压(例如，20伏特)、通过将浮动栅极的电子吸引至基板，以区块为单位将数据抹除。
电源检测单元190监视由快闪存储器100的外部端子提供的电源电压Vcc的电压电平、于电源电压Vcc的电压电平到达开机电压电平时，将开机检测信号DPWR-输出至控制器140。控制器140根据开机检测信号DPWR-判断目前为开机模式，并执行上电程序。
此外，电源检测单元190于电源电压Vcc的电压电平到达开机电压电平后，检测电源电压Vcc因噪声干扰或电力耗损的影响暂时地下降至临界值以下、且检测电源电压Vcc恢复至临界值以上的情况，并且将表示此检测结果的电压下降检测信号DDRP-输出至控制器140。例如，电源检测单元190于电源电压Vcc下降至临界值以下时，输出具有高电压电平的电压下降检测信号DDRP-，于电源电压Vcc恢复至超过临界值时，输出具有低电压电平的电压下降检测信号DDRP。临界值设定在低于电源电压Vcc或目标电压的电平，并且设定在高于可以维持上电程序的电压电平(开机电压电平或关机电压电平)范围内。
如图4所示，控制器140包括CPU 142与ROM 144等元件，并且与时脉信号CLK同步地执行操作。用以控制上电程序、读取操作、编辑操作、抹除等操作的程序储存于ROM 144中。CPU 142依循程序计数器PC内设定的地址自ROM 144读取命令代码、解码读出的命令代码、根据解码后的命令代码控制字元线选择电路150、数据页缓冲/感测电路160、内部电压产生电路180等的操作。于执行一连串的操作时，程序计数器PC内设定的地址会，例如，与时脉信号的上升缘同步，增加或减少。此外，控制器140可以根据需要分枝(branch)程序计数器的地址。
控制器140自电源检测单元190接收开机检测信号DPWR时，切换至开机操作模式，执行上电程序。其中一个上电程序包含读取存储器单元阵列110的熔丝单元。控制器140将自熔丝单元读出的电压设定信息及规则信息载入配置暂存器。此外，控制器140于执行上电程序过程中，自电源检测单元190接收电压下降检测信号DDRP-，根据电压下降检测信号DDRP-所示内容设定低电压旗标146。
时脉产生电路200向控制器140提供时脉信号CLK。时脉产生电路200可以是于芯片上产生时脉信号，亦可以是根据由外部提供的外部时脉信号产生内部时脉信号。控制器140可包括时脉控制电路148。时脉控制电路148自时脉产生电路200接收时脉信号CLK，根据时脉使能信号CLKE、/CLKE将时脉信号CLK输出至CPU 142。根据本发明的一实施例，时脉控制电路148包含一及逻辑栅极(AND)，及逻辑栅极接收时脉产生电路200所产生的时脉信号CLK与低电压旗标146所维持的逻辑反相后的时脉使能信号，并将两者的逻辑及(AND)运算结果输出。当低电压旗标146具有高电压电平时，即，当Vcc电源电压下降至临界值以下时，及逻辑栅极(AND)将低电压电平的信号输出至CPU 142，其中低电压电平的信号为将时脉信号CLK去活化(deactivate)后的信号。另一方面，当低电压旗标146具有低电压电平时，即，当Vcc电源电压超过至临界值时，及逻辑栅极(AND)将时脉信号CLK活化后，将其输出至CPU142。
图5是显示根据本发明的第一实施例所述的上电程序时读取ROM代码操作的时序图。接着，参照图5所示的时序图说明本实施例的上电程序。如图所示，于供电后的上电程序中，Vcc电源电压于时间T2～T3的期间下降。于时间T1～T2的期间，Vcc电源电压高于临界值，由电压检测单元190所输出的电压下降检测信号DDRP--具有低电压电平。控制器140将低电压旗标146设为具有低电压电平。因应来自低电压旗标146的时脉使能信号/CLKE，时脉控制电路148活化时脉信号CLK，并将时脉信号CLK提供至CPU 142。举例而言，CPU 142与时脉信号CLK的上升缘同步操作。亦即，CPU 142依循程序计数器PC内设定的地址自ROM 144读取代码、解码读出的代码、并且控制操作。程序计数器PC与下一个时脉信号同步被递增，CPU142自ROM 144读取下一个代码，并且控制操作。
于时间T2，当Vcc电源电压下降至临界值以下时，由电压检测单元190所输出的电压下降检测信号DDRP转变为具有高电压电平。因应于此，控制器140将低电压旗标146设为具有高电压电平，时脉控制电路148因应时脉使能信号CLKE使时脉信号CLK去活化，因而输出具有低电平的信号。藉此，时脉信号CLK不会被提供至CPU 142，CPU 142的操作实际上停止了。
于时间T3，一旦Vcc电源电压恢复至超过临界值，由电压检测单元190所输出的电压下降检测信号DDRP转变为具有低电压电平。因应于此，控制器140将低电压旗标146设为具有低电压电平，时脉控制电路148因应时脉使能信号/CLKE使时脉信号CLK活化，因此时脉信号CLK被提供至CPU 142。一旦时脉信号CLK被提供至CPU 142，CPU 1422依循程序计数器PC内保持的地址自ROM 144读取代码，并且重新开始操作。
如上所述，根据本发明的实施例，于上电程序中，当检测出Vcc电源电压下降，使时脉信号CLK去活化，并且使CPU停止ROM代码的读取，当检测出Vcc电源电压恢复，使时脉信号CLK活化，并且使CPU恢复ROM代码的读取，藉此，可使于上电程序中读取熔丝单元的操作稳定，并且可降低上电程序的失败率。此外，由于Vcc电源电压下降时，使时脉信号CLK去活化，并且中断(suspend)CPU的操作，可减少上电程序的平均总功耗。
以下说明本发明的第二实施例。Vcc电源电压下降时，CPU 142的操作被停止，依照被停止的操作，有时可能不希望按照原样重新启动该操作。熔丝单元的读取与通常的存储器单元阵列读取相同，包含位线的预先充电的操作。位线预先充电的期间是由时脉信号CLK的时脉数量管理。若在位线预先充电的操作中，使CPU停止操作，之后再恢复操作，可能会使位线的预先充电时间变得较通常所需的时间长。换言之，紧接在CPU 142即将停止操作之前，通过正在执行的代码而预先充电位线，计数时脉数量，在此途中预先充电操作被停止，之后，在操作被恢复时，若执行相同的代码，会发生具有已被预先充电状态的某个位线会再度被预先充电，且时脉数量的计数也会被开始的情况。为了避免上述情况，于本发明的第二实施例，于恢复已停止时的操作为不妥当的情况，使程序计数器分枝，并且使其自不受操作停止影响的操作开始。举例而言，于位线预先充电操作中停止的情况，为了不使位线的预先充电时间变长，变更程序计数器的地址，变更的方式为，使CPU自位线预先充电更之前的操作重新开始。根据本发明的一实施例，可以预先设定从哪个操作开始。
请参阅图6，快闪存储器100被供电后，当开机电压电平被电压检测单元190检测出来时，控制器140根据开机检测信号DPWR执行上电程序(步骤S100)。接着，当Vcc电源电压下降时(步骤S110)，时脉信号被去活化，并且中断由CPU 142执行的上电程序(步骤S120)。接着，当Vcc电源电压恢复时(步骤S130)，控制器140判断自已停止的操作重新开始操作是否适当(步骤S140)。更具体的说，控制器140判断停止时程序计数器PC的地址是否与预先决定的地址符合。当地址符合时，判断自已停止的操作重新开始操作为不适当。于此情况，控制器140使程序计数器PC的地址分枝到不会使操作变为不适当的地址。在上述例子中，例如，将地址变更以执行比位线预先充电更之前的操作(步骤S150)。举例而言，于查照表中预先设定停止时的地址与使其分枝的地址的关系。控制器140参考查照表变更程序计数器的地址。若判断重新开始已停止的操作为适当时(步骤S140)，则程序计数器的地址会按照原样不被变更(步骤S160)。
如上所述，藉由本发明的实施例，停止CPU的操作，并且在那之后，使CPU的操作恢复时，可以抑制停止时的操作与重新开始的操作间可能产生的不一致。
以下说明本发明的第三实施例。于上电程序中，若Vcc电源电压发生多次下降，将提高上电程序失败的可能性，以及产生非必要的电力耗损。因此，于第三实施例中，当电压下降的次数达到一特定数量时，从电力耗损或噪声干扰少的安全操作重新开始。
请参阅图7，步骤S100到S130与第二实施例相同，于此不再赘述。控制器140纪录Vcc电源电压变为临界值以下的次数、或者纪录Vcc电源电压恢复至超过临界值的次数。于恢复操作时，判断是否电压下降次数达到n次(其中n为大于1的整数)(步骤S200)。控制器140于第n次电压下降时，变更程序计数器的地址，用以从电力耗损少的安全操作重新开始(步骤S210)。另一方面，于并非第n次电压下降的情况，控制器140不会变更程序计数器的地址，用以从已停止的操作重新开始(步骤S220)。
如上所述，根据本实施例，当电压下降的次数达到一特定数量时，藉由从电力耗损少的安全操作重新开始，可使完成上电程序的时间缩短，抑制不必要的电力耗损。
虽以上实施例是以NAND型快闪存储器为范例，但本发明并不限于此，本发明的实施例亦可适用于其他由CPU执行上电程序的半导体存储器。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当权利要求的范围所界定者为准。

Claims (10)

1.一种半导体存储器装置的操作方法，其特征在于，上述半导体存储器装置包含用以控制一存储器单元阵列相关操作的一控制器，上述方法包括：
由上述控制器执行以下步骤：
于一电源电压自外部被提供时，通过与一时脉信号同步读取一只读存储器所储存的代码执行一上电程序；
于上述上电程序中，当上述电源电压下降至一临界值以下时，将上述时脉信号去活化，以停止上述上电程序；以及
当上述电源电压恢复至超过上述临界值时，将上述时脉信号活化，以恢复上述上电程序。
2.如权利要求1所述的半导体存储器装置的操作方法，其特征在于，更包括：
于恢复上述上电程序时，由上述控制器判断上述上电程序停止时的操作是否与一预先决定的操作符合；以及
当判断上述上电程序停止时的操作与上述预先决定的操作符合时，由上述控制器从头重新开始上述上电程序停止时的操作。
3.如权利要求1所述的半导体存储器装置的操作方法，其特征在于，更包括：
于恢复上述上电程序时，由上述控制器判断上述上电程序停止时的操作是否与一预先决定的操作符合；以及
当判断上述上电程序停止时的操作与上述预先决定的操作符合时，由上述控制器以与上述上电程序停止时的操作不同的操作恢复上述上电程序。
4.如权利要求1至3中任一所述的半导体存储器装置的操作方法，其特征在于，上述控制器包括一程序计数器，用以指定上述只读存储器的一地址，上述控制器遵循于上述程序计数器所设定的地址恢复上述上电程序。
5.如权利要求2或3所述的半导体存储器装置的操作方法，其特征在于，更包括：
由上述控制器变更上述上电程序停止操作时上述程序计数器所设定的地址。
6.如权利要求1所述的半导体存储器装置的操作方法，其特征在于，上述上电程序包括自上述存储器单元阵列中一预先决定的区域读取设定信息。
7.一种半导体存储器装置，其特征在于，包括：
一存储器单元阵列；
一控制器，用以控制上述存储器单元阵列的相关操作；以及
一外部端子；
其中上述控制器包含：
一执行装置，用以当一电压电源供应至上述外部端子时，藉由与一时脉信号同步读取一只读存储器所储存的代码，以执行一上电程序；
一检测装置，用以检测上述电源电压的一电压电平；以及
一控制装置，用以根据上述检测装置的检测结果控制上述执行装置；
其中上述控制装置于上述电压电平降至一临界值以下的期间，将上述时脉信号去活化，以停止上述上电程序。
8.如权利要求7所述的半导体存储器装置，其特征在于，上述控制装置于上述电压电平恢复至超过上述临界值时，将上述时脉信号活化，以恢复上述上电程序。
9.如权利要求7或8所述的半导体存储器装置，其特征在于，上述控制装置包括指定一只读存储器的一地址的一程序计数器，上述控制装置判断重新开始上述上电程序停止时的操作是否适当，于判断不适当时，上述控制装置变更上述上电程序停止操作时的上述程序计数器的地址。
10.如权利要求9所述的半导体存储器装置，其特征在于，当上述电压电平变成上述临界值以下的次数符合一特定数量时，上述控制装置判断重新开始上述上电程序停止时的操作为不适当。
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