CN115514724B - 一种交换芯片上电控制的方法、系统及设备 - Google Patents

Abstract

本发明提供了一种交换芯片上电控制的方法、系统、存储介质及设备，方法包括：利用大规模可编程器件接收由模数转换器传输的一个采样时钟时钟周期内的时钟数字信号；利用大规模可编程器件计算时钟数字信号的变异系数值；并且在变异系数值相等时，判定交换芯片的时钟信号稳定并利用大规模可编程器件对交换芯片上电。根据本发明在交换芯片上电控制过程中实现了自动检测交换芯片时钟信号稳定及控制交换芯片的上电进程。

Description

一种交换芯片上电控制的方法、系统及设备

技术领域

本发明涉及芯片技术领域，尤其涉及硬件监控技术领域，具体涉及一种交换芯片上电控制的方法、系统、存储介质及设备。

背景技术

CPLD（ Complex Programmable Logic Device，复杂可编程逻辑器件 ）/FPGA（Field Programmable Gate Array，现场可编程门阵列）作为大规模可编程器件，具有快速响应、密度高、功耗低等优点，在现代控制及自动化设备开发中具有广泛应用。在以太网交换系统中，主要通过CPLD/FPGA实现交换芯片的上电控制。

交换芯片作为以太网交换机核心芯片之一，决定了交换机的性能。在交换芯片的上电控制过程中，对上电时序有严格要求，正确的上电时序是保证交换芯片或交换机正常工作的前提。一般地，在交换芯片上电过程中，需要等待交换芯片输出的时钟信号稳定0.5ms之后方可继续对交换芯片进行上电。

一般情况下，通过人工测量从IO电稳定到交换芯片输出的时钟信号稳定的时间间隔，来设置合适的延时时间进行控制，延时时间需要多次测量决定。或者为了保证有稳定的时钟信号，将延时时间尽可能增大，然而此举措会使得交换芯片的整体上电时间拉长，不仅浪费时间，而且没有发挥出CPLD/FPGA快速响应，并行计算的优势。

因此，针对问题，需要提出一种更优的交换芯片上电控制模式，以实现自动检测交换芯片时钟信号稳定及控制交换芯片的上电进程。

发明内容

有鉴于此，本发明的目的在于提出一种改进的交换芯片上电控制的方法、系统、存储介质及设备，以实现自动检测交换芯片时钟信号稳定及控制交换芯片的上电进程。

基于上述目的，一方面，本发明提供了一种交换芯片上电控制的方法，其中该方法包括以下步骤：

利用大规模可编程器件接收由模数转换器传输的一个采样时钟时钟周期内的时钟数字信号；

利用所述大规模可编程器件计算所述时钟数字信号的变异系数值；并且

在所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

在根据本发明的交换芯片上电控制的方法的一些实施例中，所述利用所述大规模可编程器件计算所述时钟数字信号的变异系数值包括：

设置信号阈值；

将接收的所述时钟数字信号与所述信号阈值进行比较并保留大于等于所述信号阈值的所述时钟数字信号；以及

对保留的所述时钟数字信号计算所述变异系数值。

在根据本发明的交换芯片上电控制的方法的一些实施例中，所述信号阈值为稳定时钟脉冲的高电平的1/2。

在根据本发明的交换芯片上电控制的方法的一些实施例中，所述计算所述变异系数值包括：

利用所述大规模可编程器件对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及

按照下式获得各组的所述变异系数值：变异系数值=平均值/标准差×100%。

在根据本发明的交换芯片上电控制的方法的一些实施例中，在连续规定次数的组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

在根据本发明的交换芯片上电控制的方法的一些实施例中，所述大规模可编程器件是CPLD或FPGA。

本发明的另一方面，还提供了一种交换芯片上电控制的系统，其中包括：

信号接收模块，所述信号接收模块配置为接收由模数转换器传输的一个采样时钟周期内的时钟数字信号；

计算模块，所述计算模块配置为计算所述时钟数字信号的变异系数值；并且

判定执行模块，所述判定执行模块配置为在所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并对所述交换芯片上电。

在根据本发明的交换芯片上电控制的系统的一些实施例中，所述计算模块配置为如下地计算所述变异系数值：

设置信号阈值；

将接收的所述时钟数字信号与所述信号阈值进行比较，并保留大于等于所述信号阈值的所述时钟数字信号；

对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及

按照下式获得各组的所述变异系数值：变异系数值=平均值/标准差×100%。

在根据本发明的交换芯片上电控制的系统的一些实施例中，所述信号阈值为稳定时钟脉冲的高电平的1/2。

在根据本发明的交换芯片上电控制的系统的一些实施例中，所述判定执行模块配置为在连续规定次数的组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

本发明的再一方面，还提供了一种计算机可读存储介质，存储有计算机程序指令，该计算机程序指令被执行时实现上述任一项根据本发明的交换芯片上电控制的方法。

本发明的又一方面，还提供了一种计算机设备，包括存储器和处理器，该存储器中存储有计算机程序，该计算机程序被处理器执行时执行上述任一项根据本发明的交换芯片上电控制的方法。

本发明至少具有以下有益技术效果：本发明提出了一种交换芯片上电控制方法、系统、存储介质及设备，不依赖于人工测量调节延时时间的方式，通过使用CPLD/FPGA自动检测时钟信号稳定，确保交换芯片上电进程，充分发挥CPLD/FPGA相应快速的优势。根据本发明的交换芯片上电控制的方法、系统、存储介质及设备的效果具体主要体现在以下方面：

实现了CPLD/FPGA自动检测交换芯片时钟信号稳定，控制交换芯片的上电进程；

保证了CPLD/FPGA自动检测交换芯片时钟信号稳定，避免了需要人工反复测量寻找最佳延迟时间的问题，也充分发挥了CPLD/FPGA的优势，具有自动检测控制上电进程的优势；

通过处理采集到的交换芯片时钟信号，能够准确识别交换芯片信号的稳定性，从而获得最佳上电时间间隔，保证了上电过程的连续性与快速性；

将采集到的时钟信号的CV值作为信号稳定的判别依据，符合数据稳定性判别的标准。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的实施例。

在图中：

图1示出了根据本发明的一个实施例的利用CPLD/FPGA的交换芯片上电控制的示意图；

图2示出了根据本发明的交换芯片上电控制的方法的实施例的示意性框图；

图3示出了根据本发明的交换芯片上电控制的系统的实施例的示意性框图；

图4示出了根据本发明的实现交换芯片上电控制的方法的计算机可读存储介质的实施例的示意图；

图5示出了根据本发明的实现交换芯片上电控制的方法的计算机设备的实施例的硬件结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明实施例进一步详细说明。

需要说明的是，本发明实施例中所有使用“第一”和“第二”的表述均是为了区分两个相同名称的非相同的实体或者非相同的参量，可见“第一”“第二”仅为了表述的方便，不应理解为对本发明实施例的限定。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备固有的其他步骤或单元。

简单地说，为了改善通过多次测量信号的方式获取最佳延迟时间的方法，同时发挥CPLD/FPGA的优势，本发明提出了一种交换芯片上电控制方法，具体地，参考图1，根据本发明的一个实施例的利用CPLD/FPGA的交换芯片上电控制，采用交换芯片的时钟信号作为反馈，当CPLD/FPGA获取到时钟信号时，通过对连续获取到的离散时钟信号取变异系数值（下文中，有时简称CV值），判断时钟信号是否稳定，进而继续上电。

由于时钟信号是呈脉冲形式出现，因此可以通过获取时钟脉冲信号的高电平进行判别，获取方法为每个时钟周期中所采得数据大于M时（M设置为稳定时钟高电平的1/2，单位为V），所采集的数据保留；小于M时，数据舍弃；对每个时钟周期时间内保留的数据求取数据的CV值，并在CV值之间进行比较，判断数据是否达到稳定；CV值的计算方式为：CV=sd/mean ×100%（即变异系数=标准差/平均值×100%）;当连续（0.5 ms/采样周期）次所获取的变异系数值相差不大（或者相等时）认为时钟信号达到稳定，此时可以继续对交换芯片进行上电。

为此，本发明的第一方面，提供了一种交换芯片上电控制的方法100。图2示出了根据本发明的交换芯片上电控制的方法的实施例的示意性框图。在如图2所示的实施例中，该方法包括：

步骤S10：利用大规模可编程器件接收由模数转换器传输的一个采样时钟时钟周期内的时钟数字信号；

步骤S20：利用所述大规模可编程器件计算所述时钟数字信号的变异系数值；

步骤S30：在所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

在一个优选实施例中，步骤S20可以包括：

步骤S201：设置信号阈值；

步骤S202：将接收的所述时钟数字信号与所述信号阈值进行比较并保留大于等于所述信号阈值的所述时钟数字信号；

步骤S203：对保留的所述时钟数字信号计算所述变异系数值。

变异系数是相对数形式表示的变异指标。它是通过变异指标中的全距、平均差或标准差与平均数对比得到的，常用的是标准差系数。变异系数的应用条件是当所对比的两个数列的水平高低不同时，就不能采用全距、平均差或标准差百行对比分析，因为它们都是绝对指标。

在进一步的优选实施例中，步骤S203可以包括：

步骤S2031：利用所述大规模可编程器件对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及

步骤S2032：按照下式获得各组的所述变异系数值：变异系数值=平均值/标准差×100%。

在又一优选实施例中，步骤S30为在连续规定次数的组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

在优选实施例中，信号阈值可以为稳定时钟脉冲的高电平的1/2。

本文中提及的所述大规模可编程器件可以是CPLD或FPGA。CPLD一般指复杂可编程逻辑器件。CPLD采用CMOS EPROM、EEPROM、快闪存储器和SRAM等编程技术，从而构成了高密度、高速度和低功耗的可编程逻辑器件。FPGA（Field Programmable Gate Array），即现场可编程门阵列，是在PAL （可编程阵列逻辑）、GAL（通用阵列逻辑）等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。

下文列举一个根据本发明的交换芯片上电控制的方法的具体实施例。

在一个采样时钟周期中，利用CPLD或FPGA作为大规模可编程器件的具体实例，接收由模数转换器传输的一个采样时钟时钟周期内的时钟数字信号，用于控制交换芯片的上电时序。

当CPLD/FPGA接收到时钟的离散数字信号后，进行处理。由于时钟信号的特殊性，因此为方便处理，利用CPLD或FPGA设置信号阈值M。在具体的实例中，信号阈值M=1/2×（稳定时钟脉冲的高电平）。电平即数字电路的输入输出端某一时刻电压的高低，高低电平是相对的，人为的。例如可以规定低电平为0V，相应用逻辑“0”表示，高电平为5V，相应用逻辑“1”表示。而脉冲是指电压升高（或降低）后又降低（又升高）这一周期过程，相应称为正脉冲或负脉冲，周期可以无限短（当然受电路的限制，目前也就nS级），也可无限长（几天，几年...），这一周期过程就叫一个脉冲。时钟脉冲是一个按一定电压幅度，一定时间间隔连续发出的脉冲信号。正脉冲期间为高电平，负脉冲期间为低电平。

利用CPLD或FPGA将采集到的数据记为a1、a2、a3、…、an。将采集到的数据记为a1、a2、a3、…、an与信号阈值M分别进行比较并保留大于等于信号阈值M的时钟数字信号。如果an≥M，则an数据保留等待使用；反之，舍弃数据，不参与后续处理。最终每个采样时钟周期保留下的数据记为{b1、b2、b3、…、bn}。

接着，同样利用CPLD/FPGA作为运算单元，对保留下的数据{b1、b2、b3、…、bn}做以下处理：①对保留下的数据，每8个为一组，计算每组数据的平均值sd（sd =（b1+b2+…+b8）/8）和标准差（mean = sqrt（（（x1-V）^2 +（x2-V）^2 +......（x8-V）^2）/n8））；②计算每组数据的CV值，即 CV= sd/mean ×100%；将每组数据的CV值记为{CV1、CV2、CV3、…、CVn}。

随后，通过得到多组数据中的各组数据的各自的CV值，即{CV1、CV2、CV3、…、CVn}；当连续五次发生CVn-CV（n-1）=0时，认为此时交换芯片的时钟信号达到稳定，利用CPLD/FPGA控制上电。

应当注意，在上述具体实例中，信号阈值M设定为1/2×（稳定时钟脉冲的高电平）。然而，在实际应用中，本领域技术人员可以根据需要设定信号阈值M，例如根据本领域技术人员的经验设定具体的信号阈值M。

在上述具体实例中，对保留下的数据，每8个编为一组。然而，在实际应用中，本领域技术人员可以根据需要设定编为一组的数据数量，其可以为大于等于1的任意整数，例如2、3、4……。

在上述具体实例中，连续五次发生CVn-CV（n-1）=0时，认为此时交换芯片的时钟信号达到稳定。然而，在实际应用中，本领域技术人员可以根据需要设定连续规定次数，其可以为大于1的任意整数，例如，2次、3次、4次，优选为大于等于5的任意整数。

本发明至少具有以下有益技术效果：本发明提出了一种交换芯片上电控制方法，不依赖于人工测量调节延时时间的方式，通过使用CPLD/FPGA自动检测时钟信号稳定，确保交换芯片上电进程，充分发挥CPLD/FPGA相应快速的优势。根据交换芯片上电控制的方法的效果主要体现在以下方面：实现了CPLD/FPGA自动检测交换芯片时钟信号稳定，控制交换芯片的上电进程；保证了CPLD/FPGA自动检测交换芯片时钟信号稳定，避免了需要人工反复测量寻找最佳延迟时间的问题，也充分发挥了CPLD/FPGA的优势，具有自动检测控制上电进程的优势；通过处理采集到的交换芯片时钟信号，能够准确识别交换芯片信号的稳定性，从而获得最佳上电时间间隔，保证了上电过程的连续性与快速性；将采集到的时钟信号的CV值作为信号稳定的判别依据，符合数据稳定性判别的标准。

本发明的第二方面，还提供了一种交换芯片上电控制的系统200。图3示出了根据本发明的交换芯片上电控制的系统200的实施例的示意性框图。如图3所示，该系统包括：

信号接收模块210，所述信号接收模块210配置为接收由模数转换器传输的一个采样时钟时钟周期内的时钟数字信号；

计算模块220，所述计算模块220配置为计算所述时钟数字信号的变异系数值；

判定执行模块230，所述判定执行模块230配置为在所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并对所述交换芯片上电。

在根据本发明的交换芯片上电控制的系统200的一些实施例中，所述计算模块220进一步配置为：

设置信号阈值；

将接收的所述时钟数字信号与所述信号阈值进行比较，并且保留大于等于所述信号阈值的所述时钟数字信号；

对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及

按照下式获得各组的所述变异系数值：变异系数值=平均值/标准差×100%。

在根据本发明的交换芯片上电控制的系统200的一些实施例中，信号阈值为稳定时钟脉冲的高电平的1/2。

在根据本发明的交换芯片上电控制的系统200的一些实施例中，判定执行模块230配置为在连续规定次数的组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

在本发明的优选实施例中，上述信号接收模块210、计算模块220和判定执行模块230可以为以CPLD/FPGA为例的大规模可编程器件中设置的模块。交换芯片的时钟信号输出端可以经过模数转换器端而连接到大规模可编程器件，用于采集交换芯片输出的模拟信号。也就是说，在根据交换芯片上电控制的系统200中，在以CPLD/FPGA为例的大规模可编程器件外部需要增加符合采样频率的模数转换器，根据奈奎斯特采样定律，可获得近似原始时钟的离散数字信号。

本发明提出了一种交换芯片上电控制系统，不依赖于人工测量调节延时时间的方式，通过使用CPLD/FPGA自动检测时钟信号稳定，确保交换芯片上电进程，充分发挥CPLD/FPGA相应快速的优势。根据交换芯片上电控制的系统的效果主要体现在以下方面：实现了CPLD/FPGA自动检测交换芯片时钟信号稳定，控制交换芯片的上电进程；保证了CPLD/FPGA自动检测交换芯片时钟信号稳定，避免了需要人工反复测量寻找最佳延迟时间的问题，也充分发挥了CPLD/FPGA的优势，具有自动检测控制上电进程的优势；通过处理采集到的交换芯片时钟信号，能够准确识别交换芯片信号的稳定性，从而获得最佳上电时间间隔，保证了上电过程的连续性与快速性；将采集到的时钟信号的CV值作为信号稳定的判别依据，符合数据稳定性判别的标准。

本发明实施例的第三个方面，还提供了一种计算机可读存储介质，图4示出了根据本发明实施例提供的交换芯片上电控制的方法的计算机可读存储介质的示意图。如图4所示，计算机可读存储介质300存储有计算机程序指令310，该计算机程序指令310可以被处理器执行。该计算机程序指令310被执行时实现上述任意一项实施例的方法。

应当理解，在相互不冲突的情况下，以上针对根据本发明的交换芯片上电控制的方法阐述的所有实施方式、特征和优势同样地适用于根据本发明的交换芯片上电控制的系统和存储介质。

本发明实施例的第四个方面，还提供了一种计算机设备400，包括存储器420和处理器410，该存储器中存储有计算机程序，该计算机程序被该处理器执行时实现上述任意一项实施例的方法。

如图5所示，为本发明提供的执行交换芯片上电控制的方法的计算机设备的一个实施例的硬件结构示意图。以如图5所示的计算机设备400为例，在该计算机设备中包括一个处理器410以及一个存储器420，并还可以包括：输入装置430和输出装置440。处理器410、存储器420、输入装置430和输出装置440可以通过总线或者其他方式连接，图5中以通过总线连接为例。输入装置430可接收输入的数字或字符信息，以及产生与交换芯片上电控制的有关的信号输入。输出装置440可包括显示屏等显示设备。

存储器420作为一种非易失性计算机可读存储介质，可用于存储非易失性软件程序、非易失性计算机可执行程序以及模块，如本申请实施例中的资源监控方法对应的程序指令/模块。存储器420可以包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需要的应用程序；存储数据区可存储资源监控方法的使用所创建的数据等。此外，存储器420可以包括高速随机存取存储器，还可以包括非易失性存储器，例如至少一个磁盘存储器件、闪存器件、或其他非易失性固态存储器件。在一些实施例中，存储器420可选包括相对于处理器410远程设置的存储器，这些远程存储器可以通过网络连接至本地模块。上述网络的实例包括但不限于互联网、企业内部网、局域网、移动通信网及其组合。

处理器410通过运行存储在存储器420中的非易失性软件程序、指令以及模块，从而执行服务器的各种功能应用以及数据处理，即实现上述方法实施例的资源监控方法。

本领域技术人员还将明白的是，结合这里的公开所描述的各种示例性逻辑块、模块、电路和算法步骤可以被实现为电子硬件、计算机软件或两者的组合。为了清楚地说明硬件和软件的这种可互换性，已经就各种示意性组件、方块、模块、电路和步骤的功能对其进行了一般性的描述。这种功能是被实现为软件还是被实现为硬件取决于具体应用以及施加给整个系统的设计约束。本领域技术人员可以针对每种具体应用以各种方式来实现的功能，但是这种实现决定不应被解释为导致脱离本发明实施例公开的范围。

最后需要说明的是，本文的计算机可读存储介质（例如，存储器）可以是易失性存储器或非易失性存储器，或者可以包括易失性存储器和非易失性存储器两者。作为例子而非限制性的，非易失性存储器可以包括只读存储器（ROM）、可编程ROM（PROM）、电可编程ROM（EPROM）、电可擦写可编程ROM（EEPROM）或快闪存储器。易失性存储器可以包括随机存取存储器（RAM），该RAM可以充当外部高速缓存存储器。作为例子而非限制性的，RAM 可以以多种形式获得，比如同步RAM（DRAM）、动态RAM（DRAM）、同步DRAM（SDRAM）、双数据速率SDRAM（DDRSDRAM）、增强SDRAM（ESDRAM）、同步链路DRAM（SLDRAM）、以及直接Rambus RAM（DRRAM）。所公开的方面的存储设备意在包括但不限于这些和其它合适类型的存储器。

结合这里的公开所描述的各种示例性逻辑块、模块和电路可以利用被设计成用于执行这里功能的下列部件来实现或执行：通用处理器、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）或其它可编程逻辑器件、分立门或晶体管逻辑、分立的硬件组件或者这些部件的任何组合。通用处理器可以是微处理器，但是可替换地，处理器可以是任何传统处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合，例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP和/或任何其它这种配置。

以上是本发明公开的示例性实施例，但是应当注意，在不背离权利要求限定的本发明实施例公开的范围的前提下，可以进行多种改变和修改。根据这里描述的公开实施例的方法权利要求的功能、步骤和/或动作不需以任何特定顺序执行。此外，尽管本发明实施例公开的元素可以以个体形式描述或要求，但除非明确限制为单数，也可以理解为多个。

应当理解的是，在本文中使用的，除非上下文清楚地支持例外情况，单数形式“一个”旨在也包括复数形式。还应当理解的是，在本文中使用的“和/或”是指包括一个或者一个以上相关联地列出的项目的任意和所有可能组合。上述本发明实施例公开实施例序号仅仅为了描述，不代表实施例的优劣。

所属领域的普通技术人员应当理解：以上任何实施例的讨论仅为示例性的，并非旨在暗示本发明实施例公开的范围（包括权利要求）被限于这些例子；在本发明实施例的思路下，以上实施例或者不同实施例中的技术特征之间也可以进行组合，并存在如上的本发明实施例的不同方面的许多其它变化，为了简明它们没有在细节中提供。因此，凡在本发明实施例的精神和原则之内，所做的任何省略、修改、等同替换、改进等，均应包含在本发明实施例的保护范围之内。

Claims (8)

1.一种交换芯片上电控制的方法，其特征在于，包括以下步骤：

利用大规模可编程器件接收由模数转换器传输的每个采样时钟周期内的多个时钟数字信号；

利用所述大规模可编程器件对所述多个时钟数字信号进行分组，并计算每个分组中的所述时钟数字信号的变异系数值；并且

在连续规定次数的分组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并利用所述大规模可编程器件对所述交换芯片上电。

2.根据权利要求1所述的方法，其特征在于，所述利用所述大规模可编程器件对所述多个时钟数字信号进行分组，并计算每个分组中的所述时钟数字信号的变异系数值包括：

设置信号阈值；

将接收的所述时钟数字信号与所述信号阈值进行比较并保留大于等于所述信号阈值的所述时钟数字信号；以及

对保留的所述时钟数字信号计算所述变异系数值。

3.根据权利要求2所述的方法，其特征在于，

所述信号阈值为稳定时钟脉冲的高电平的1/2。

4. 根据权利要求2所述的方法，其特征在于，所述计算所述变异系数值包括：

利用所述大规模可编程器件对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及

按照下式获得各组的所述变异系数值：变异系数值=平均值/标准差×100%。

5.一种交换芯片上电控制的系统，其特征在于，包括：

信号接收模块，所述信号接收模块配置为接收由模数转换器传输的每个采样时钟周期内的多个时钟数字信号；

计算模块，所述计算模块配置为对所述多个时钟数字信号进行分组，并计算每个分组中的所述时钟数字信号的变异系数值；并且

判定执行模块，所述判定执行模块配置为在连续规定次数的分组的所述变异系数值相等时，判定所述交换芯片的时钟信号稳定并对所述交换芯片上电。

6.根据权利要求5所述的系统，其特征在于，所述计算模块配置为如下地计算所述变异系数值：

设置信号阈值；

将接收的所述时钟数字信号与所述信号阈值进行比较并保留大于等于所述信号阈值的所述时钟数字信号；

对保留的所述时钟数字信号进行分组，并计算各组的平均值和标准差；以及

按照下式获得各组的所述变异系数值：变异系数值=平均值/标准差×100%。

7.根据权利要求6所述的系统，其特征在于，所述信号阈值为稳定时钟脉冲的高电平的1/2。

8.一种计算机设备，包括存储器和处理器，其特征在于，所述存储器中存储有计算机程序，所述计算机程序被所述处理器执行时执行如权利要求1-4任意一项所述的交换芯片上电控制的方法。