JP2012038201A - 外部記憶装置およびそのパワーオンリセット方法 - Google Patents

Abstract

【課題】半導体を用いた外部記憶装置の内部にパワーオンリセット可能な複数の回路素子が内蔵されていると、信頼性の低い側の回路素子のパワーオンリセットにチャタリング動作を生じて、上手く起動できない場合があった。
【解決手段】外部の汎用バスの信号と内部バスの信号との変換を行なう変換回路素子のパワーオンリセット回路と、前記内部バスに接続されて、前記半導体メモリとの間のデータの読み書きを制御するメモリ制御回路素子のパワーオンリセット回路との一方に、電源ラインを接続し、変換回路素子およびメモリ制御回路素子の他方のパワーオンリセット回路の入力端子に、一方の回路素子のプログラム可能なＩ／Ｏポートの出力を接続し、一方の回路素子のＩ／Ｏポートの出力を、回路素子のパワーオンリセット回路への電源の投入を契機として、所定期間、パワーオフの状態に保ってからパワーオンの状態に切り換える。
【選択図】図１

Description

本発明は、半導体メモリを用いた外部記憶装置および外部記憶装置のパワーオンリセット方法に関する。

半導体メモリを用いて構成された記憶装置としては、ハードディスクなどの外部記憶装置を代替して用いられるものがある。こうした半導体メモリを用いた外部記憶装置は、外部の汎用バス（例えばＳＡＴＡやＵＳＢ）の信号と内部バスの信号との変換を行なう変換回路素子や、内部バスに接続されて、半導体メモリとの間のデータの読み書きを制御するメモリ制御回路素子などを備えている。

半導体メモリを用いた外部記憶装置では、半導体メモリとして、フラッシュメモリを用いれば、電源を遮断した後でも記憶内容は保存されるから、電源投入時にメモリの内容を初期化する必要はないものの、内部の回路素子の動作状態を初期化するために、パワーオンリセットが行なわれている（例えば下記特許文献１参照）。

特開２００４−５９４６号公報

近年、こうした半導体メモリを用いた外部記憶装置では、内部回路の標準化、汎用化が進んでいるものの、内蔵している複数の回路素子の動作にはバラツキがあり、パワーオンリセットが上手く動作しないという不具合が指摘されていた。この問題を図３、図４を用いて説明する。図３は、フラッシュメモリＦＭを用いたＳＳＤの内部構成を模式的に示す説明図である。このＳＳＤは、ＰＣに接続して、ハードディスクなどの外部記憶装置と同様に動作するものであり、内部には、ＳＡＴＡのインタフェースを司るブリッジチップＢＣＣ、フラッシュメモリＦＭとの間でデータの読み書きを行なうＳＳＤコントローラＳＣＣが設けられている。ＳＳＤコントローラＳＣＣは、ブリッジチップＢＣＣで変換された後の内部処理用の信号ＩＳを受け取って動作する。

これらのブリッジチップＢＣＣとＳＳＤコントローラＳＣＣとには、それぞれパワーオンリセット回路が内蔵されており、パワーオンリセットを受け付ける端子ＢＣ１、ＳＣ１が設けられている。この端子ＢＣ１、ＳＣ１には、それぞれパワーオンリセットのタイミングを決定するための外付け回路ＥＢＣ、ＥＳＣが接続されている。

電源が投入されると、各回路素子ＢＣＣ，ＳＣＣの内部はまずリセット状態となり、すべての入出力ポートは初期状態（例えば、イネーブル状態またはグランドレベル）となる。その後、パワーオンリセット回路の端子ＢＣ１、ＳＣ１の電圧が上昇し、所定の電圧以上となったタイミング（あるいはこのタイミングから一定の時間が経過した時点）で、パワーオンリセットが解除され、各回路素子ＢＣＣ，ＳＣＣは、予め定めた制御を開始する。端子ＢＣ１、ＳＣ１の電圧は、接続された外付け回路ＥＢＣ，ＥＳＣの抵抗器とコンデンサによる時定数で徐々に上昇していく。この電圧信号を用いてパワーオンリセットのタイミングを一意に定めるため、端子ＢＣ１、ＳＣ１の内部には、オン電圧、オフ電圧に所定幅のヒステリシスΔＶを備えたシュミットトリガ回路が設けられ、パワーオンリセットのタイミングにチャタリングが生じないようにしている。一般に、電源電圧をＲＣによる時定数を利用して上昇させていく回路では、グリッジノイズが重畳するので、閾値が一つしかないと、ノイズの影響を受けて、チャタリングが発生するからである。

しかしながら、こうした回路素子ＢＣＣ，ＳＣＣは一般的に、環境温度が上昇すると、閾値のヒステリシスΔＶが小さくなることが知られており、高温環境下では、パワーオンリセット回路がチャタリングを起こし、パワーオンリセットが上手く働かないということがあり得た。図４は、パワーオンリセット用の端子電圧Ｖｏｐが上昇していくとき、ヒステリシスΔＶが小さいと、グリッジノイズのために、パワーオンリセットにチャタリングが生じる様子を示している。複数の回路素子の一方が設計上のタイミングでパワーオンリセットしても、他方の回路素子が、何度もパワーオンリセット動作をしてしまうと、結果的に両者の情報のやり取りが上手く行かず、外部記憶装置が正常に起動しないことも考えられた。

本発明は、上述の課題の少なくとも一部を解決することを目的としてなされたものであり、以下の形態又は適用例として実現することが可能である。

［適用例１］
半導体メモリを用いた外部記憶装置であって、
電源の立ち上がりから一定時間内部動作をリセットするパワーオンリセット回路を内蔵した２つの回路素子を備え、
少なくとも一方の回路素子は、プログラム可能なＩ／Ｏポートを備えており、
前記一方の回路素子のパワーオンリセット回路に、電源投入から所定の時定数で立ち上がる電源信号を入力し、
２つの回路素子の他方の前記パワーオンリセット回路の入力端子に、前記一方の回路素子の前記プログラム可能なＩ／Ｏポートの出力を接続し、
前記一方の回路素子の前記パワーオンリセットの処理に際して、当該一方の回路素子の前記Ｉ／Ｏポートに、前記他方の回路素子にパワーオンリセットを引き起こす信号を出力するリセット制御回路を設けた
外部記憶装置。

かかる外部記憶装置では、２つの回路素子の他方のパワーオンリセット回路の入力端子に、一方の回路素子のＩ／Ｏポートの出力を接続している。そして、一方の回路素子にはリセット制御回路を設け、その回路素子のパワーオンリセットの処理に際して、この回路素子のＩ／Ｏポートに、他方の回路素子にパワーオンリセットを引き起こす信号を出力する。従って、一方の回路素子により、他方の回路素子のパワーオンリセット動作を制御することができる。

［適用例２］
適用例１記載の外部記憶装置であって、
前記回路素子の一つは、外部の汎用バスの信号と内部バスの信号との変換を行なう変換回路素子であり、前記回路素子のもう一つは、前記半導体メモリとの間のデータの読み書きを制御するメモリ制御回路素子である
外部記憶装置。
かかる外部記憶装置では、メモリ制御回路素子と変換回路素子とのパワーオンリセットを適切に実現することができる。

［適用例３］
前記リセット制御回路は、メモリ制御回路素子に設けられた適用例２記載の外部記憶装置。
一般にメモリ制御回路素子の方が、動作を保証している温度範囲が広いため、リセット制御回路をメモリ制御回路素子に設ければ、外部記憶装置全体のパワーオンリセット動作の信頼性を高くすることができる。もとより、リセット制御回路は、温度補償回路などを内蔵した信頼性の高い側の回路素子に設ければ、パワーオンリセットの制御を、より確実に実現することができる。

［適用例４］
前記Ｉ／Ｏポートの出力は、トーテムポール出力である適用例１ないし適用例３のいずれか記載の外部記憶装置。
Ｉ／Ｏポートの出力がトーテムポール出力であれば、出力をハイレベル、ロウレベルの間で素早く切り換えることができ、このＩ／Ｏポートに接続された他方の回路素子のパワーオンリセット回路の入力をいずれのレベルであれ、素早く切り換えることができる。

［適用例５］
適用例１ないし適用例４のいずれか記載の外部記憶装置であって、
前記一方の回路素子が、前記Ｉ／Ｏポートの出力に前記他方の回路素子にパワーオンリセットを引き起こす信号を出力するタイミングは、前記他方の回路素子のパワーオンリセット回路のリセット時間の終了以前のタイミングである
外部記憶装置。
かかる構成によれば、他方の回路素子は、自身のパワーオンリセット回路のリセット処理の終了以前のタイミングで、一方の回路素子のＩ／Ｏポートからパワーオンリセットを引き起こす信号を受け取るので、他の回路素子が二度以上パワーオンリセット動作を行なうことがない。従って、両方の回路素子のパワーオンリセットを好適に行なうことができる。

［適用例６］
前記外部の汎用バスは、ＵＳＢまたはＳＡＴＡである適用例２または適用例３記載の外部記憶装置。
［適用例７］
前記プログラム可能なＩ／Ｏポートは、汎用ポートである適用例１ないし適用例６のいずれか記載の外部記憶装置。
これらの構成を採用すれば、汎用性の高い回路素子を用いて、外部記憶装置を構成することができ、好適である。

［適用例８］
半導体メモリを用いた外部記憶装置のパワーオンリセット方法であって、
電源の立ち上がりから一定時間内部動作をリセットするパワーオンリセット回路を内蔵した２つの回路素子の少なくとも一つの回路素子に、プログラム可能なＩ／Ｏポートが設けられており、前記一方の回路素子のパワーオンリセット回路に、電源投入から所定の時定数で立ち上がる電源信号を入力し、
２つの回路素子の他方の前記パワーオンリセット回路の入力端子に、一方の回路素子の前記プログラム可能なＩ／Ｏポートの出力を接続し、
前記一方の回路素子の前記パワーオンリセットの処理に際して、当該一方の回路素子の前記Ｉ／Ｏポートに、前記他方の回路素子にパワーオンリセットを引き起こす信号を出力することで、前記他方の回路素子にパワーオンリセットさせる
外部記憶装置のパワーオンリセット方法。

かかる方法によれば、他方の回路素子により、一方の回路素子のパワーオンリセット動作を制御することができる。

本発明の一実施例であるＳＳＤの内部構成を示す概略構成図である。 実施例における動作タイミングを示すタイミングチャートである。 従来の回路構成を例示する説明図である。 従来の回路に構成におけるパワーオンリセットのチャタリングの発生を示す説明図である。

本発明の実施の形態を実施例を挙げて説明する。図１は、本発明の一実施例としてのＳＳＤ１０の内部構成を示す概略構成図である。図示するように、このＳＳＤは、外部のＰＣ１１とデータの交換を行なうバスとして、ＳＡＴＡとＵＳＢの２つの外部バス用のコネクタ１２、１４を備えている。図１では、ＳＡＴＡ用のコネクタ１２にＰＣ１１との接続ケーブル１５が接続されている。ＳＡＴＡ用コネクタ１２およびＵＳＢ用コネクタ１４は、ＳＳＤ１０の内部の信号バス２５とのデータ変換を行なうブリッジチップと呼ばれるデータ変換用回路素子２０に接続されている。

このデータ変換用回路素子２０は、ＳＡＴＡおよびＵＳＢと、ＳＳＤ１０の内部の信号バス２５とのデータ変換を行なう。ＳＡＴＡインタフェースまたはＵＳＢインタフェースのいずれを使用するかは、図示しないディップスイッチにより設定するものとされている。なお、コネクタ１２，１４のいずれかから信号が入力されれば、信号が入力された側のインタフェースを用いるものとし、両方から信号が入力された場合には、デフォルトとして定めたいずれか一方のインタフェースを優先して用いるものとすることも差し支えない。この場合には、ディップスイッチを省略しても良いし、ディップスイッチでデフォルトとなる側を設定するものとしても良い。

データ変換用回路素子２０は、図１に示したように、ＳＡＴＡ用の信号線、ＵＳＢ用の信号線、内部の信号バス２５用の信号線などが接続されているが、更に、パワーオンリセット用の端子ＰＯＲＳＴ１を備えており、ここにＲＣの時定数回路が接続されている。具体的には、端子ＰＯＲＳＴ１は、片側が３．３Ｖの電源ラインに接続された４７０ＫΩの抵抗器Ｒ１１と、片側が接地された０．２μＦのコンデンサＣ１１との接続点に接続されている。従って、ＳＳＤ１０に電源が投入されると、端子ＰＯＲＳＴ１の電圧は、抵抗器Ｒ１１の抵抗値Ｒ１とコンデンサＣ１１の容量Ｃ１とで決まる時定数τ１で上昇していく。この結果、端子ＰＯＲＳＴ１の電圧が、パワーオンリセットの動作電圧として定められた電圧Ｖref1以上となったとき、データ変換用回路素子２０は、パワーオンリセットされることになる。

ＳＳＤ１０の内部には、データ変換用回路素子２０の他に、フラッシュメモリ３１ないし３８へのデータの書き込みおよび読み出しをコントロールするＳＳＤ制御回路素子４０、２つのＤＣ／ＤＣコンバータ５２，５４等が設けられている。フラッシュメモリ３１ないし３８は、本実施例では、一つ当たり３２Ｇバイトの記憶容量を持ち、ＳＳＤ１０全体では、３２×８個＝２５６Ｇバイトの容量を実現している。もとより、フラッシュメモリの数を変更し、あるいは一つ当たりの容量を変更すれば、更に大容量のＳＳＤを構成することも可能である。２つのＤＣ／ＤＣコンバータ５２，５４は、５Ｖの電源から各回路素子２０，４０用の３．３Ｖおよび１．３Ｖの電源を生成する。もとよりＤＣ／ＤＣコンバータは、ＳＳＤ１０内部の回路素子が必要とする電圧に応じて、必要な数だけ用意すればよい。

ＳＳＤ制御回路素子４０は、データ変換用回路素子２０から記憶用のデータを受け取ってこれをフラッシュメモリ３１ないし３８の対応するページに書き込んだり、データ変換用回路素子２０からの指定に従ってフラッシュメモリ３１ないし３８の対応するアドレスからデータを読み出すなどの処理を行なうチップである。フラッシュメモリ３１ないし３８は、所定の大きさのブロックを単位としてデータの消去を行ない、ページ単位でデータの読み出し、消去、書き込みを行なうものであること、繰り返しの書き込み回数に制限があることなどの理由から、ＳＳＤ制御回路素子４０は、データのアクセスをこれらの単位で行ない、かつ各ブロックの書き換え回数に偏りが生じないようにする処理を行なっている。

このＳＳＤ制御回路素子４０は、内部の信号バス２５用の信号線、フラッシュメモリ３１ないし３８とのデータ交換用の信号線などの他、パワーオンリセット端子ＰＯＲＳＴ２と汎用のＩ／ＯポートＳＰＩを備えている。パワーオンリセット端子ＰＯＲＳＴ２には、ＲＣの時定数回路が接続されている。具体的には、端子ＰＯＲＳＴ２は、片側が３．３Ｖの電源ラインに接続された４７０ＫΩの抵抗器Ｒ２２と、片側が接地された０．１μＦのコンデンサＣ２２との接続点に接続されている。従って、ＳＳＤ１０に電源が投入されると、端子ＰＯＲＳＴ２の電圧は、抵抗器Ｒ２２の抵抗値Ｒ２とコンデンサＣ２２の容量Ｃ２とで決まる時定数τ２で上昇していく。この結果、端子ＰＯＲＳＴ２の電圧が、パワーオンリセットの動作電圧として定められた電圧Ｖref2以上となったとき、ＳＳＤ制御回路素子４０は、パワーオンリセットされることになる。

更に、ＳＳＤ制御回路素子４０に汎用のＩ／ＯポートＳＰＩは、上述したデータ変換用回路素子２０のパワーオンリセット用の端子ＰＯＲＳＴ１に接続されている。この汎用のＩ／ＯポートＳＰＩは、ＳＳＤ制御回路素子４０に８つ設けられた汎用のＩ／Ｏポートの一つである。この汎用Ｉ／ＯポートＳＰＩは、電源投入直後は入力ポートとして扱われる仕様となっているため、インピーダンスが高い状態に保たれており、その後、内部の処理が実行されて初めて出力ポートとして扱うことが可能となる。本実施例のＳＳＤ制御回路素子４０の汎用Ｉ／ＯポートＳＰＩの場合、ＳＳＤ制御回路素子４０に電源が投入された直後はハイインピーダンス状態に保たれる。初期化の処理の後、汎用Ｉ／ＯポートＳＰＩを出力ポートとして機能するように設定すると、汎用Ｉ／ＯポートＳＰＩの最終段は、通常のトーテムポール出力の構成となる。この図示しないトーテムポール出力は一対のスイッチング素子（電源側と接地側）とからなり、接地側のスイッチング素子がターンオンされて電源側のスイッチング素子がターンオフされるとロウレベル（接地された状態）となり、電源側のスイッチング素子がターンオンされて接地側のスイッチング素子がターンオフされるとハイレベル（電源電圧に対応した電位とする状態）となる。汎用のＩ／ＯポートＳＰＩは、データ変換用回路素子２０の端子ＰＯＲＳＴ１に接続されているので、汎用Ｉ／ＯポートＳＰＩがハイインピーダンス状態になっていれば、データ変換用回路素子２０の端子ＰＯＲＳＴ１は、外付けの時定数回路の時定数τ１で上昇していくことになる。他方、汎用Ｉ／ＯポートＳＰＩが出力ポートとして扱われるようにされた後は、内部のスイッチング素子がターンオンすれば、データ変換用回路素子２０の端子ＰＯＲＳＴ１も接地された状態となる。従って、ＳＳＤ制御回路素子４０が汎用Ｉ／ＯポートＳＰＩを接地状態にすることにより、データ変換用回路素子２０をパワーオンリセット状態にすることができるのである。

本実施例では、データ変換用回路素子２０として、INITIO CORPORATION製ブリッジチップＩＮＩＣ−１６１０を用いた。また、ＳＳＤ制御回路素子４０としてはINITIO CORPORATION製ＳＳＤコントローラＩＮＩＣ−１８１１を用いた。本実施例で用いたＳＳＤ制御回路素子４０の動作保証温度範囲は、０〜＋１１５℃であり、データ変換用回路素子２０の動作保証温度は０〜１２５℃であるが、ＳＳＤ制御回路素子４０には内蔵のパワーオンリセット回路に温度補償機能が設けられており、ＳＳＤ制御回路素子４０の方が、データ変換用回路素子２０よりも、パワーオンリセットの動作に高い信頼性を期待することができる。なお、回路素子は、少なくとも一方の回路素子に、他方の回路素子のパワーオンリセットを制御できるポートが設けられていれば、これら以外の回路素子を用いることもできる。また、汎用Ｉ／ＯポートＳＰＩは、電源投入後、ハイインピーダンス状態となるタイプのもの以外に、電源投入直後からハイ・ロウいずれかの電圧レベルに確定する通常のＴＴＬやＣＭＯＳの出力を備えたものなど、種々のタイプのものを用いることができる。

以上図１を用いて説明したＳＳＤ１０の各回路素子２０，４０のパワーオンリセット時の状態を、図２に示した。ＳＳＤ１０に電源が投入されると、内部の３．３Ｖの電源ラインは、図２（Ａ）に示したように、短時間のうちに立ち上がる。他方、ＳＳＤ制御回路素子４０の端子ＰＯＲＳＴ２の端子電圧Ｖｐｏ２は、図２（Ｂ）に示したように、時定数τ２により、徐々に上昇していく。この端子電圧Ｖｐｏ２には、グリッジノイズが重畳されることがあるが、ＳＳＤ制御回路素子４０のパワーオンリセット用の端子ＰＯＲＳＴ２は、内部のシュミットトリガのヒステリシスにより、グリッジノイズによる誤動作を防止している。またこの回路は、カウンタ回路を用いた温度補償機能を備えているので、ＳＳＤ制御回路素子４０の温度が高くなってヒステリシスが小さくなり、その結果、チャタリングが発生したとしてもパワーオンリセット動作を繰り返すことがない。チャタリングが発生しても、内蔵されたカウンタ回路によって内部クロックがゼロクリアされるので、チャタリングの影響を取り除いて、パワーオンリセット動作を確実に行ない、安定に起動する。このため、この端子電圧Ｖｐｏ２が、パワーオン電圧Ｖref2を越えるまで、ＳＳＤ制御回路素子４０は、その汎用のＩ／ＯポートＳＰＩをハイインピーダンス状態に保つことになる。汎用Ｉ／ＯポートＳＰＩの端子の状態を、図２（Ｃ）に示した。Ｉ／ＯポートＳＰＩがハイインピーダンス状態に保たれている期間を、図２（Ｃ）では、ハッチングで示した。

この間、つまりＳＳＤ制御回路素子４０の汎用Ｉ／ＯポートＳＰＩがハイインピーダンス状態に保たれている間、汎用I／ＯポートＳＰＩはデータ変換用回路素子２０のパワーオンリセット用の端子ＰＯＲＳＴ１に接続されているものの、Ｉ／ＯポートＳＰＩを介して電流は流れないから、データ変換用回路素子２０のパワーオンリセット用の端子ＰＯＲＳＴ１の電圧は、外付けの時定数回路の時定数τ１で上昇していく。この様子を図２（Ｄ）に示した。端子ＰＯＲＳＴ１の電圧が所定の電圧Ｖref1となるまで、データ変換用回路素子２０は、パワーオンリセット状態に保たれている。ＳＳＤ制御回路素子４０用に設けられた時定数回路の時定数τ２は、データ変換用回路素子２０用に設けられた時定数回路の時定数τ１より小さいから、ＳＳＤ制御回路素子４０に内蔵されたパワーオンリセット回路は、先にパワーオンリセット状態から脱し、汎用Ｉ／ＯポートＳＰＩの出力をロウレベル（接地状態）とする。この動作は、ＳＳＤ制御回路素子４０に内蔵されたマイクロプログラムにより実現される。これが、「リセット制御回路」に相当する。

汎用Ｉ／ＯポートＳＰＩがロウレベル（接地状態）となると、抵抗器Ｒ１１を介して３．３ボルトの電源ラインから流れ込む電流は、そのままＩ／ＯポートＳＰＩを介して流れるので、端子ＰＯＲＳＴ１の電位は、０ボルトとなる。このため、データ変換用回路素子２０は２０は、引き続きパワーオンリセット状態に保たれる。ＳＳＤ制御回路素子４０は、パワーオンリセット後に、汎用Ｉ／ＯポートＳＰＩの出力がロウレベル（接地状態）としてから所定時間が経過すると、出力をハイレベル（電源電圧に対応した電位）に切り換える。すると、データ変換用回路素子２０の端子ＰＯＲＳＴ１の電圧は、時定数回路の時定数τ１とは関係なく、直ちにほぼ電源電圧まで上昇し、予め設定されたパワーオン電圧Ｖref1を越えることになる。このため、仮に端子ＰＯＲＳＴ１の電圧にグリッジノイズが重畳したとしても、データ変換用回路素子２０は、パワーオンリセットの時間の経過を確実に検出することができる。例え、データ変換用回路素子２０の環境温度が高くなっており、データ変換用回路素子２０内部のシュミットトリガのヒステリシスの幅が狭くなっていたとしても、端子ＰＯＲＳＴ１の電圧が素早く上昇することから、データ変換用回路素子２０がパワーオンリセットを何度も繰り返すといった状態を生じることはない。

以上説明した本実施例のＳＳＤ１０によれば、それぞれがパワーオンリセット用の回路を内蔵した２つの回路素子２０，４０を用いながら、パワーオンリセットを、信頼性の高い側の回路素子のパワーオンリセットに合わせて実施することができるという効果を奏する。本実施例では、ＳＳＤ制御回路素子４０の動作保証範囲に大きな相違はないものの、ＳＳＤ制御回路素子４０にはパワーオンリセット回路に温度補償機能が設けられているので、ＳＳＤ制御回路素子４０に内蔵されたパワーオンリセット回路を利用してパワーオンリセットを実施することにより、広い温度範囲で、確実にパワーオンリセットを行なうことができた。

以上説明した実施例では、ＳＳＤ制御回路素子４０に内蔵されたパワーオンリセット回路を用い、パワーオンリセットにより汎用のＩ／ＯポートＳＰＩの状態を反転させて、データ変換用回路素子２０のパワーオンリセットを解除する構成としたが、データ変換用回路素子２０の方が信頼性が高い回路素子を用いる場合には、図１とは逆に、データ変換用回路素子２０に内蔵されたパワーオンリセット回路の状態によりデータ変換用回路素子２０の汎用のＩ／Ｏポートの状態を反転させて、ＳＳＤ制御回路素子４０のパワーオンリセットを解除する構成とすればよい。

また、上記実施例では、ＳＳＤ制御回路素子４０の汎用Ｉ／ＯポートＳＰＩは、電源投入時にハイインピーダンス状態となるが、電源投入時にハイレベルになる仕様の回路素子を用いる場合は、汎用Ｉ／ＯポートＳＰＩから他の回路素子（図１では、データ変換用回路素子２０）のパワーオンリセット用の端子ＰＯＲＳＴ１に接続するラインにインバータ回路を介装し、電源投入後、ＳＳＤ制御回路素子４０がパワーオンリセットを脱してから所定時間後に、汎用Ｉ／ＯポートＳＰＩをロウレベルに反転するようにすれば良い。

また、上記実施例では、２つの回路素子を用いた例を示したが、３つ以上の回路素子を接続して同様のパワーオンリセットのシーケンスを組むことができる。この場合は、信頼性の高いとされた一つの回路素子のパワーオンリセットにより反転するＩ／Ｏポートの出力を他の２つ以上の回路素子のパワーオンリセット用の端子に出力するものとしても良いし、３つ以上の回路素子をディジーチェーン接続して、順次パワーオンリセットを解除していく構成としても良い。

以上本発明の実施例について説明したが、本発明はこうした実施例に何ら制限されるものではなく、本発明の要旨を変更しない範囲内において種々の態様で実施できることはもちろんである。例えば半導体メモリとして、フラッシュメモリに代えてダイナミックＲＡＭを用いた構成、５ボルトあるいは１．８ボルトなどの電源電圧を用いた構成、パワーオンリセット中であることを示すＬＥＤなどのインジケータを備えた構成、ＰＣとの接続をＵＳＢにより行なう構成、など種々の変形が可能である。

１０…ＳＳＤ
１２…ＳＡＴＡ用コネクタ
１４…ＵＳＢ用コネクタ
１５…接続ケーブル
２０…データ変換用回路素子
２５…信号バス
３１〜３８…フラッシュメモリ
４０…ＳＳＤ制御回路素子
５２，５４…ＤＣ／ＤＣコンバータ
Ｃ１１，Ｃ２２…コンデンサ
ＦＭ…フラッシュメモリ
Ｒ１１，Ｒ２２…抵抗器
Ｖref1，Ｖref2…パワーオン電圧

Claims (8)

1. 半導体メモリを用いた外部記憶装置であって、
   電源の立ち上がりから一定時間内部動作をリセットするパワーオンリセット回路を内蔵した２つの回路素子を備え、
   少なくとも一方の回路素子は、プログラム可能なＩ／Ｏポートを備えており、
   前記一方の回路素子のパワーオンリセット回路に、電源投入から所定の時定数で立ち上がる電源信号を入力し、
   ２つの回路素子の他方の前記パワーオンリセット回路の入力端子に、前記一方の回路素子の前記プログラム可能なＩ／Ｏポートの出力を接続し、
   前記一方の回路素子の前記パワーオンリセットの処理に際して、当該一方の回路素子の前記Ｉ／Ｏポートに、前記他方の回路素子にパワーオンリセットを引き起こす信号を出力するリセット制御回路を設けた
   外部記憶装置。
2. 請求項１記載の外部記憶装置であって、
   前記回路素子の一つは、外部の汎用バスの信号と内部バスの信号との変換を行なう変換回路素子であり、前記回路素子のもう一つは、前記半導体メモリとの間のデータの読み書きを制御するメモリ制御回路素子である
   外部記憶装置。
3. 前記リセット制御回路は、メモリ制御回路素子に設けられた請求項２記載の外部記憶装置。
4. 前記Ｉ／Ｏポートの出力は、トーテムポール出力である請求項１ないし請求項３のいずれか記載の外部記憶装置。
5. 請求項１ないし請求項４のいずれか記載の外部記憶装置であって、
   前記一方の回路素子が、前記Ｉ／Ｏポートの出力に前記他方の回路素子にパワーオンリセットを引き起こす信号を出力するタイミングは、前記他方の回路素子のパワーオンリセット回路のリセット時間の終了以前のタイミングである
   外部記憶装置。
6. 前記外部の汎用バスは、ＵＳＢまたはＳＡＴＡである請求項２または請求項３記載の外部記憶装置。
7. 前記プログラム可能なＩ／Ｏポートは、汎用ポートである請求項１ないし請求項６のいずれか記載の外部記憶装置。
8. 半導体メモリを用いた外部記憶装置のパワーオンリセット方法であって、
   電源の立ち上がりから一定時間内部動作をリセットするパワーオンリセット回路を内蔵した２つの回路素子の少なくとも一つの回路素子に、プログラム可能なＩ／Ｏポートが設けられており、前記一方の回路素子のパワーオンリセット回路に、電源投入から所定の時定数で立ち上がる電源信号を入力し、
   ２つの回路素子の他方の前記パワーオンリセット回路の入力端子に、一方の回路素子の前記プログラム可能なＩ／Ｏポートの出力を接続し、
   前記一方の回路素子の前記パワーオンリセットの処理に際して、当該一方の回路素子の前記Ｉ／Ｏポートに、前記他方の回路素子にパワーオンリセットを引き起こす信号を出力することで、前記他方の回路素子にパワーオンリセットさせる
   外部記憶装置のパワーオンリセット方法。

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