JP2005310347A

JP2005310347A - Ｎａｎｄフラッシュメモリ素子及びそのプログラム方法

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Publication number: JP2005310347A
Application number: JP2004242056A
Authority: JP
Inventors: Jin Su Park; 鎮壽朴
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2004-04-19
Filing date: 2004-08-23
Publication date: 2005-11-04
Also published as: KR100559714B1; TWI276104B; US20050232012A1; KR20050101685A; TW200535846A; US7212439B2

Abstract

【課題】フラッシュメモリセルブロックそれぞれのソースラインを分離し、それぞれのソースラインをブロック単位で制御することにより、チャンネルのブーストレベルを上昇させることが可能なＮＡＮＤフラッシュメモリ素子及びそのプログラム方法を提供する。
【解決手段】多数のフラッシュセルが直列接続された多数のセルストリングを含み、所定の命令信号に応じて消去されるか、選択されたフラッシュセルに所定の情報がプログラムされるか、前記選択されたセルの情報が読み出される多数のセルブロックと、前記多数のセルブロック内の前記多数のセルストリングがそれぞれ接続された多数のソースライン及び前記多数のソースラインそれぞれに別途の高電圧を印加するためのソースライン選択部とを含む。
【選択図】図１

Description

本発明は、ＮＡＮＤフラッシュメモリ素子及びそのプログラム方法に係り、特に、素子の共通ソースラインを変更してＮＡＮＤフラッシュメモリ素子のプログラムディスターバンスを防止することが可能なＮＡＮＤフラッシュメモリ素子及びそのプログラム方法に関する。

ＮＡＮＤフラッシュメモリ素子において、‘０’をプログラムするためにはビットラインに０Ｖを印加し、‘１’をプログラムするためにはビットラインにＶｃｃを印加する。‘１’プログラム時に当該プログラムが行われないセルのチャンネルは、まずＶｃｃ−Ｖｔｈにプリチャージ(Precharge)された後、セルフブースティング(Self Boosting)動作によって上昇することにより、セルのゲート−チャンネル間の電圧差を減らすことができて、セルがプログラムされる現象を防止することができる。ところが、電源電圧が１.８Ｖ以下ではプリチャージされた電圧が低くなる。これにより、ゲートチャンネル間の電圧差が大きくなることにより、セルのプログラムディスターバンスが大きくなるという問題点が発生する。

従って、本発明は、かかる問題点を解決するためのもので、その目的は、フラッシュメモリセルブロックそれぞれのソースラインを分離し、それぞれのソースラインをブロック単位で制御することにより、チャンネルのブーストレベルを上昇させることが可能なＮＡＮＤフラッシュメモリ素子及びそのプログラム方法を提供する。

上記目的を達成するために、本発明は、多数のフラッシュセルが直列接続された多数のセルストリングを含み、所定の命令信号に応じて消去されるか、選択されたフラッシュセルに所定の情報がプログラムされるか、前記選択されたセルの情報が読み出される多数のセルブロックと、前記多数のセルブロック内の前記多数のセルストリングがそれぞれ接続された多数のソースライン及び前記多数のソースラインそれぞれに別途の高電圧を印加するためのソースライン選択部とを含む、ＮＡＮＤフラッシュメモリ素子を提供する。

また、多数のセルが直列連結された多数のセルストリング、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタ、及び前記セルストリングのソース端子に接続された多数のソース選択トランジスタを含む多数のセルブロックと、前記多数のストリング選択トランジスタのドレイン端子それぞれに接続された多数のビットライン及びゲート端子に接続されたストリング選択ラインと、前記多数のソース選択トランジスタのソース端子に接続されたソースライン及びゲート端子に接続されたソース選択ラインと、前記多数のセルストリング内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインと、前記ソースラインに所定の電圧を印加するソースライン選択部とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法であって、前記ストリング選択ラインにストリング電圧を印加し、前記ソース選択ラインに接地電源を印加し、前記ワードラインに接地電圧を印加し、選択された前記ビットラインに接地電源を印加し、選択されていない前記ビットラインにパス電圧を印加し、前記ソースライン選択部を介して前記ソースラインに電源電圧を印加する段階と、選択された前記ワードラインにプログラム電圧を印加し、選択されていない前記ワードラインにバイパス電圧を印加してプログラム動作を行う段階とを含む、ＮＡＮＤフラッシュメモリ素子のプログラム方法を提供する。

また、多数のセルが直列連結された多数のセルストリング、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタ、及び前記セルストリングのソース端子に接続された多数のソース選択トランジスタを含む多数のセルブロックと、前記多数のストリング選択トランジスタのドレイン端子それぞれに接続された多数のビットライン及びゲート端子に接続されたストリング選択ラインと、前記多数のソース選択トランジスタのソース端子に接続されたソースライン及びゲート端子に接続されたソース選択ラインと、前記多数のセルストリング内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインと、前記ソースラインに所定の電圧を印加するソースライン選択部とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法であって、前記ストリング選択ラインに接地電源を印加し、前記ソース選択ラインにポンプ電圧を印加し、選択された前記ビットラインに接地電源を印加し、選択されていない前記ビットラインにパス電圧を印加し、選択された前記ワードラインにプログラム電圧を印加し、選択されていない前記ワードラインにバイパス電圧を印加し、前記ソースライン選択部を介して前記ソースラインにプリチャージ電圧を印加する段階と、前記ソース選択ラインに接地電源を印加する段階と、前記ストリング選択ラインに前記パス電圧を印加する段階とを含む、ＮＡＮＤフラッシュメモリ素子のプログラム方法を提供する。

また、多数のセルが直列連結された多数のセルストリング、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタ、及び前記セルストリングのソース端子に接続された多数のソース選択トランジスタを含む多数のセルブロックと、前記多数のストリング選択トランジスタのドレイン端子それぞれに接続された多数のビットライン及びゲート端子に接続されたストリング選択ラインと、前記多数のソース選択トランジスタのソース端子に接続されたソースライン及びゲート端子に接続されたソース選択ラインと、前記多数のセルストリング内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインと、前記ソースラインに所定の電圧を印加するソースライン選択部とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法であって、前記ストリング選択ラインに接地電源を印加し、前記ソース選択ラインにポンプ電圧を印加し、選択された前記ビットラインに接地電源を印加し、選択されていない前記ビットラインにパス電圧を印加し、多数の前記ワードラインに接地電源を印加し、前記ソースライン選択部を介して前記ソースラインにプリチャージ電圧を印加する段階と、選択された前記ワードラインにプログラム電圧を印加し、選択されていない前記ワードラインにバイパス電圧を印加する段階と、前記ソース選択ラインに接地電源を印加する段階と、前記ストリング選択ラインに前記パス電圧を印加する段階とを含む、ＮＡＮＤフラッシュメモリ素子のプログラム方法を提供する。

本発明は、多数のセルブロックに接続されたソースラインを連結する共通ソースラインを除去することができるため、素子の集積度を向上させることができる。

また、各セルブロック別にソースラインに印加される電圧を制御することができる。

また、静電容量の大きいビットラインの代りに相対的に静電容量の少ないソースラインにポンプ電圧を印加してチャンネル領域のプリチャージ電圧レベルを上げることができる。

また、ビットラインに電源電圧より低い電圧を使用することができるため、電流消耗を減らすことができる。

以下、添付図面を参照して本発明に係る実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は本発明の開示を完全にし、当該技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。図面上において、同一の符号は同一の要素を意味する。

図１は本発明に係るＮＡＮＤフラッシュメモリ素子の回路図である。図１に示すように、本発明のＮＡＮＤフラッシュメモリ素子は、多数のフラッシュセルが直接接続された多数のセルストリング１１０を含み、所定の制御信号に応じて消去されるか、選択されたフラッシュセルに所定の情報がプログラムされるか、選択されたセルの情報が読み出される多数のセルブロック１００と、多数のセルブロック１００内の多数のセルストリング１１０がそれそれ接続された多数のソースラインＳＬと、多数のソースラインＳＬそれぞれに別途の高電圧を印加するためのソースライン選択部３００とを含む。動作電圧ＢＳＥＬに応じて前記所定の制御信号を伝送するＸデコーダ部２００をさらに含むことができる。

次に、上述したＮＡＮＤフラッシュメモリをさらに具体的に説明する。多数のセルストリング１１０がそれぞれ多数のビットラインＢＬ０〜ＢＬｎに対応するように配列され、ローカルストリング選択信号ＤＳＬ、ローカルソース選択信号ＳＳＬ、多数のローカルワードラインＷＬ０〜ＷＬｎ及び多数のビットラインＢＬ０〜ＢＬｎによって消去されるか、選択されたセルストリング１１０内の選択されたセルに所定の情報がプログラムされるか、前記選択されたセルの情報が読み出される多数のセルブロック１００と、動作電圧ＢＳＥＬに応じて多数のグローバル信号を多数のセルブロック１００それぞれにローカルストリング選択信号ＤＳＬ、ローカルソース選択信号ＳＳＬ及び多数のローカルワードライン信号ＷＬ０〜ＷＬｎとして伝送する多数のＸデコーダ部２００と、前記多数のセルブロックそれぞれの多数のセルストリング１１０の共通ソース端子に接続された多数のソースラインＳＬと、前記動作電圧ＢＳＥＫに応じてグローバル共通ソース信号ＧＳＬを多数のソースラインＳＬにそれぞれ印加する多数のソースライン選択部３００とを含む。

本実施例では、隣接した２つのセルブロック１００ａ及び１００ｂが一つのソースラインＳＬを共有することが好ましい。また、本発明では、従来のソースラインを連結する共通ソースラインを形成しない。すなわち、セルアレイ内に共通ソースラインをドローイングしない。従って、グローバル共通ソースライン信号ＧＳＬを生成し、これをソースライン選択部３００を介して個々のセルブロック１００ａ及び１００ｂに印加することにより、ソースラインＳＬをセルブロック１００単位で制御することができる。多数のグローバルストリング選択信号ＧＤＳＬ、グローバルソース選択信号ＧＳＳＬ及び多数のグローバルワードラインＧＷＬ０〜ＧＷＬｎを指す。

また、クロック信号ｃｌｋと外部の第１制御信号ＳＥＬ［ｋ］に応じて動作電圧ＢＳＥＬｎを生成する動作電圧生成部４００をさらに含むことができる。また、第２制御信号ＣＳに応じて仮想接地信号ＶＧＮＤをローカルストリング選択信号ＤＳＬ及びローカルソース選択信号ＳＳＬとして伝送するスイッチ部５００をさらに含むことができる。また、ビットラインＢＬにそれぞれ接続され、選択されるセルブロック１００内のセルにプログラムする所定のデータを記憶する多数のページバッファ部（図示せず）をさらに含むことができる。

セルブロック１００は、ローカルストリング選択信号ＤＳＬに応じて多数のビットライン信号ＢＬを伝送するストリング選択部１２０と、ローカルソース選択信号ＳＳＬに応じてソースライン信号ＳＬを伝送するソース選択部１３０と、多数のビットライン信号ＢＬ、ソースライン信号ＳＬ及び多数のローカルワードライン信号ＷＬ０〜ＷＬｎに応じて所定のデータを記憶するセルストリング部とを含む。ストリング選択部１２０は、多数のビットラインＢＬにそれぞれ接続され、ローカルストリング選択信号ＳＳＬに応じてビットラインＢＬ信号を伝送する多数のストリング選択トランジスタＴ１〜Ｔｎを含む。ソース選択部１３０は、ソースラインＳＬに接続され、ローカルソース選択信号ＳＳＬに応じてソースラインＳＬ信号を伝送する多数のソース選択トランジスタＴ１００〜Ｔｍを含む。セルストリング部は、直列接続された多数のセルが多数のストリング選択トランジスタＴ１〜Ｔｎと多数のソース選択トランジスタＴ１００〜Ｔｍとの間にそれぞれ接続された多数のセルストリング１１０を含むが、多数のセルストリング１１０内の同一位置にあるセルのゲートそれぞれにローカルワードラインＷＬが接続され、多数のビットライン信号ＢＬ、共通ソースライン信号ＳＳＬ及び多数のローカルワードライン信号ＷＬ０〜ＷＬｎに応じて所定のデータを記憶或いは消去する。

Ｘデコーダ部２００は、動作電圧ＢＳＥＬに応じてそれぞれグローバルストリング選択信号ＧＤＳＬをローカルストリング選択信号ＧＳＬとして伝送するストリング伝送トランジスタ２１０と、グローバルソース選択信号ＧＳＳＬをローカルソース選択信号ＳＳＬとして伝送するソース伝送トランジスタ２３０と、多数のグローバルワードライン信号ＧＷＬ０〜ＧＷＬｍを多数のローカルワードライン信号ＷＬ０〜ＷＬｎとして伝送する多数のワードライン伝送トランジスタ２２０を含む。

ソースライン選択部３００は、それぞれ異なる動作電圧ＢＳＥＬａ及びＢＳＥＬｂに応じてグローバル共通ソースライン信号ＧＳＬをソースラインＳＬに印加する第１及び第２ソースライントランジスタ３１０及び３２０を含む。それぞれ異なる動作電圧ＢＳＥＬ１ａ及びＢＳＥＬｂは、ソースラインＳＬを共有する２つのセルブロック１００ａ及び１００ｂのうち、第１セルブロック１００ａに接続された第１Ｘデコーダ部２００ａに印加される第１動作電圧ＢＳＥＬａと、もう一つの第２セルブロック１００ｂに接続された第２Ｘデコーダ部２００ｂに印加される第２動作電圧ＢＳＥＬｂを指す（図１参照）。

スイッチ部５００は、第２制御信号ＣＳによって、それぞれローカルストリング選択信号ＤＳＬとして仮想接地信号ＶＧＮＤを伝送するストリングディスチャージトランジスタ３１０と、ローカルソース選択信号ＳＳＬとして仮想接地信号ＶＧＮＤを伝送するソースディスチャージトランジスタ３２０とを含む。スイッチ部５００は、プログラム又は読み出し時に、選択されていないセルブロック１００にローカルストリング選択信号ＤＳＬとローカルソース選択信号ＳＳＬとしてロジックローの仮想接地信号ＶＧＮＤを伝送する役割を果たす。

図２は本発明に係る動作電圧生成部の回路図である。図２に示すように、動作電圧生成部４００は、クロック信号ｃｌｋと第１制御信号ＳＥＬ［ｋ］との否定論理積を行うＮＡＮＤゲートＮＤと、電源電圧に応じて動作電圧出力端をプリチャージする第１ＮＭＯＳトランジスタＮ１と、ＮＡＮＤゲートＮＤの出力端と動作電圧の出力端との間に直列接続されたキャパシタＣ１及び第２ＮＭＯＳトランジスタＮ２と、ポンプ電圧ＶＰＰの入力端と第２ＮＭＯＳトランジスタＮ２のゲート端子との間に接続され、動作電圧ＢＳＥＬに応じて駆動する第３ＮＭＯＳトランジスタＮ３とを含む。本発明では、ポンプされた電圧ＶＰＰよりＶｔｈだけ高い電圧を生成する動作電圧生成部４００を使用することが好ましい。すなわち、上述した構成を有する動作電圧生成部の回路に限定されず、様々な素子からなる様々な形の回路が可能である。

前述した多数のストリング選択トランジスタＴ１〜Ｔｎと多数のソース選択トランジスタＴ１００〜ＴｍはＮＭＯＳトランジスタを使用することが好ましい。多数のストリング選択トランジスタＴ１〜Ｔｎと多数のソース選択トランジスタＴ１００〜Ｔｍのうち一番目のトランジスタＴ１及びＴ１００の間に多数のセルストリング１１０の一番目のセルストリングが接続される。多数のセルストリングの一番目のセルは一番目のワードライン信号ＷＬ０に応じて動作する。セルストリング１１０に１６の２倍数だけのセルが直列接続されていることが好ましい。本発明のＮＡＮＤフラッシュ素子では、１０２４の２の倍数だけのセルブロック１００が位置していることが好ましい。

ストリング伝送トランジスタ２１０、ソース伝送トランジスタ２３０、多数のワードライン伝送トランジスタ２２０、第１及び第２ソースライントランジスタ３１０及び３２０といて、１〜２８Ｖの電圧でも動作可能な高電圧ＮＭＯＳトランジスタを使用することが好ましい。すなわち、２０Ｖ以上のジャンクションブレークダウン電圧を有するトランジスタを使用することが効果的である。また、上述したトランジスタとして、イオン注入されていない半導体基板上に形成されるネガティブ高電圧トランジスタを使用することが好ましい。

ストリングディスチャージトランジスタ５１０、ソースディスチャージトランジスタ５２０、第２ソースライントランジスタ３１０及び３２０として、高電圧ＮＭＯＳトランジスタ又は一般ＮＭＯＳトランジスタを使用することが好ましい。

上述した構成を有する本発明において、選択されたセルブロック内の所定のセル内のデータをプログラムするための過程を説明すると、次の通りである。この際、選択されたセルブロックを図１の１００ａとし、選択されていないセルブロックを図１の１００ｂとして説明する。

図３は本発明の第１実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法を説明するための概念図である。

図１及び図３を参照すると、多数のセルが直列連結された多数のセルストリング１１０、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタＴ１〜Ｔｎ、及び前記セルストリング１１０のソース端子に接続された多数のソース選択トランジスタＴ１００〜Ｔｍを含む多数のセルブロック１００と、多数のストリング選択トランジスタＴ１〜Ｔｎのドレイン端子それぞれに接続された多数のビットラインＢＬ０〜Ｂｌｎ及びゲート端子に接続されたストリング選択ラインＤＳＬと、多数のソース選択トランジスタＴ１００〜Ｔｍのソース端子に接続されたソースラインＳＬ及びゲート端子に接続されたソース選択ラインＳＳＬと、多数のセルストリング１１０内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインＷＬ０〜ＷＬｎと、ソースラインＳＬに所定の電圧を印加するソースライン選択部５００とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法において、本発明の第１実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法は、ローカルストリング選択ラインＤＳＬにストリング電圧を印加し、ローカルソース選択ラインＳＳＬに接地電圧を印加し、ワードラインＷＬに接地電圧を印加し、選択されたビットラインＢＬ（‘Ｏ’プログラム）に接地電源を印加し、選択されていないビットラインＢＬ（‘１’プログラム）にパス電圧を印加し、ソースライン選択部３００を介してソースラインＳＬに電源電圧を印加する段階と、選択されたワードラインＳｅｌＷＬにプログラム電圧を印加し、選択されていないワードラインＵｎｓｅｌＷＬにバイパス電圧を印加してプログラム動作を行う段階とを含む。

上述した電源電圧は３.０〜１.６Ｖの電圧を使用することが好ましい。ストリング電圧及びパス電圧として電源電圧を使用することが好ましい。プログラム電圧としては１７〜１９Ｖの電圧を使用し、バイパス電圧としては９〜１１Ｖの電圧を使用することが好ましい。

前記フラッシュメモリ素子は、動作電圧ＢＳＥＬに応じて多数のグローバル信号をそれぞれローカルストリング選択信号ＤＳＬ、ローカルソース選択信号ＳＳＬ及び多数のローカルワードライン信号ＷＬ０〜ＷＬｎとして伝送するＸデコーダ部２００と、選択されるセルブロック１００内のセルにプログラムする所定のデータを記憶するページバッファ部とをさらに含むことができる。また、前記プログラム方法において、ローカルストリング選択ラインＤＳＬにストリング電圧を印加し、ローカルソース選択ラインＳＳＬに接地電源を印加し、ワードラインＷＬに接地電圧を印加し、選択されたビットラインＢＬに接地電源を印加し、選択されていないビットラインＢＬにパス電圧を印加し、ソースライン選択部３００を介してソースラインＳＬに電源電圧を印加する段階前に、外部のアドレスによってプログラムされるセルの情報を受けてビットラインＢＬとワードラインＷＬを選択する段階と、前記プログラムされるセルを含んだセルブロック１００に接続されたＸデコーダ部２００及びソースライン選択部３００をイネーブルさせ、ページバッファにプログラムするデータを記憶する段階とをさらに含むことができる。

次に、上述した第１実施例に係るプログラム方法を具体的に説明する。

ページバッファ部によって選択されたビットラインＢＬ（‘０’プログラム）には接地電源を印加し、選択されないビットラインＢＬ（‘１’プログラム）には電源電圧を印加する。Ｘデコーダ部２００によってローカルストリング選択ラインＤＳＬに電源電圧を印加し、ローカルソース選択ラインＳＳＬに接地電源を印加し、ワードラインＷＬに接地電圧を印加する。これにより、ローカルストリング選択ラインＤＳＬに接続されたローカルストリング選択トランジスタＴ１〜Ｔｎがターンオンされ、ビットラインＢＬに印加された電源電圧によってセルストリング１１０のチャンネル領域はＶｃｃ−Ｖｔｈまでの電圧にプリチャージされ、接地電圧によってチャンネル領域は０電位を保つ。

その後、選択されたワードラインＳｅｌＷＬには１８Ｖを印加し、選択されていないワードラインＵｎｓｅｌＷＬには１０Ｖを印加する。これにより、プログラムされていないセルストリング（電源電圧が印加された）のチャンネルは、セルフブーストされてプログラムされない。また、プログラムされるセルストリングのチャンネルは接地電源を維持しているが、選択されていないワードラインＵｎｓｅｌＷＬに接続されたセルのチャンネルとゲート間の電圧差が小さくてプログラムされず、選択されたワードラインＳｅｌＷＬに接続されたセルはチャンネルとゲート間の電圧差が大きくてプログラムされる。

図４は本発明の第２実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法を説明するための概念図である。

図１及び図４を参照すると、多数のセルが直列連結された多数のセルストリング１１０、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタＴ１〜Ｔｎ、及び前記セルストリング１１０のソース端子に接続された多数のソース選択トランジスタＴ１００〜Ｔｍを含む多数のセルブロック１００と、多数のストリング選択トランジスタＴ１〜Ｔｎのドレイン端子それぞれに接続された多数のビットラインＢＬ０〜ＢＬｎ及びゲート端子に接続されたストリング選択ラインＤＳＬと、多数のソース選択トランジスタＴ１００〜Ｔｍのソース端子に接続されたソースラインＳＬ及びゲート端子に接続されたソース選択ラインＳＳＬと、多数のセルストリング１１０内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインＷＬ０〜ＷＬｎと、ソースラインＳＬに所定の電圧を印加するソースライン選択部３００とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法において、本発明の第２実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法は、ローカルストリング選択ラインＤＳＬに接地電源を印加し、ローカルソース選択ラインＳＳＬにポンプ電圧を印加し、選択されたビットラインＢＬ（‘０’プログラム）に接地電源を印加し、選択されていないビットラインＢＬ（‘１’プログラム）にパス電圧を印加し、選択されたワードラインＳｅｌＷＬにプログラム電圧を印加し、選択されていないワードラインＵｎｓｅｌＷＬにバイパス電圧を印加し、ソースライン選択部３００を介してソースラインＳＬにプリチャージ電圧を印加する段階と、ローカルソース選択ラインＳＳＬに接地電源を印加する段階と、ローカルストリング選択ラインＤＳＬにパス電圧を印加する段階とを含む。

ポンプ電圧及びプリチャージ電圧として９〜１３Ｖの電圧を使用することが好ましい。パス電圧として、ストリング選択トランジスタＴ１〜Ｔｎのしきい値電圧よりは大きく且つ電源電圧とは同一又はより低い電圧を使用することが好ましい。電源電圧は３.０〜１.６Ｖの電圧を使用することが好ましい。プログラム電圧としては１７〜１９Ｖの電圧を使用し、バイパス電圧としては９〜１１Ｖの電圧を使用することが好ましい。

前記フラッシュメモリ素子は、動作電圧ＢＳＥＬに応じて多数のグローバル信号をそれぞれローカルストリング選択信号ＤＳＬ、ローカルソース選択信号ＳＳＬ及び多数のローカルワードライン信号ＷＬ０〜ＷＬｎとして伝送するＸデコーダ部２００と、選択されるセルブロック１００内のセルにプログラムする所定のデータを記憶するページバッファ部とをさらに含むことができる。また、前記プログラム方法において、ローカルストリング選択ラインＤＳＬに接地電源を印加し、ローカルソース選択ラインＳＳＬにポンプ電圧を印加し、選択されたビットラインＢＬ（‘０’プログラム）に接地電源を印加し、選択されていないビットラインＢＬ（‘１’プログラム）にパス電圧を印加し、選択されたワードラインＳｅｌＷＬにプログラム電圧を印加し、選択されていないワードラインＵｎｓｅｌＷＬにバイパス電圧を印加し、ソースライン選択部３００を介してソースラインＳＬにプリチャージ電圧を印加する段階前に、外部のアドレスによってプログラムされるセルの情報を受けてビットラインＢＬとワードラインＷＬを選択する段階と、前記プログラムされるセルを含んだセルブロック１００に接続されたＸデコーダ部２００及びソースライン選択部３００をイネーブルさせ、ページバッファ部にプログラムするデータを記憶する段階とをさらに含むことができる。

次に、上述した第２実施例に係るプログラム方法を具体的に説明する。

ページバッファ部によって選択されたビットラインＢＬ（‘０’プログラム）には接地電源を印加し、選択されないビットラインＢＬ（‘１’プログラム）にはパス電圧を印加する。Ｘデコーダ部２００によってローカルストリング選択ラインＤＳＬに接地電源を印加し、ローカルソース選択ラインＳＳＬに１０Ｖを印加し、選択されたワードラインＳｅｌＷＬに１８Ｖを印加し、選択されていないワードラインＵｎｓｅｌＷＬに１０Ｖを印加する。ソースライン選択部３００によってソースラインＳＬに１０Ｖの電圧を印加する。

これにより、チャンネル電圧を所定の電圧レベルに上昇させる。すなわち、ローカルソース選択トランジスタＴ１〜Ｔｎはターンオンされ、ソースラインＳＬに印加された１０Ｖの電圧によってセルブロック１００の全体セルストリング１１０のチャンネル領域は、１０Ｖ−Ｖｔｈまでの電圧にプリチャージされる。この際、Ｖｔｈは、全てのセルが消去されたセルの場合にはプログラムセルのしきい値電圧を指し、プログラムセルがある場合にはプログラムセルのしきい値電圧を指すことが好ましい。この際、ストリング選択トランジスタＴ１００〜Ｔｍとセルは全てターンオフされる。セルのゲートには漸次１０Ｖ又は１８Ｖの電圧が印加される。

チャンネル電圧を所定の電圧レベルにプリチャージした後、ローカルソース選択ラインＳＳＬの電圧をディスチャージする。これにより、ローカルソース選択トランジスタＴ１００〜Ｔｍはターンオフされる。その後、Ｘデコーダ部２００を介してローカルストリング選択ラインＤＳＬにパス電圧を印加する。

これにより、ストリング選択トランジスタＤＳＬがターンオンされ、選択されたビットラインＢＬ（‘０プログラム’）に接続されたセルストリング１１０のチャンネル電圧を０Ｖに降下させる。このため、セルのゲートとチャンネル間の電圧差が１８Ｖを維持し、選択されたワードラインＳｅｌＷＬに接続されたセルがプログラムされる。ところが、セルのゲートとチャンネル間の電圧差が１０Ｖを維持する選択されていないワードラインＵｎｓｅｌＷＬに接続されたセルはプログラムされない。また、選択されていないビットラインＢＬ（‘１’プログラム）に接続されたセルストリングのチャンネル電圧は１０Ｖ−Ｖｔｈを維持してプログラムされない。本実施例では、ソースラインＳＬを介してチャンネル領域に１０Ｖよりさらに高い電圧を印加することもできる。これにより、セルのディスターバンスを減らすことができる。

図５は本発明の第３実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法を説明するための概念図である。

図１及び図５を参照すると、多数のセルが直列連結された多数のセルストリング１１０、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタＴ１〜Ｔｎ、及び前記セルストリング１１０のソース端子に接続された多数のソース選択トランジスタＴ１００〜Ｔｍを含む多数のセルブロック１００と、多数のストリング選択トランジスタＴ１〜Ｔｎのドレイン端子それぞれに接続された多数のビットラインＢＬ０〜ＢＬｎ及びゲート端子に接続されたストリング選択ラインＤＳＬと、多数のソース選択トランジスタＴ１００〜Ｔｍのソース端子に接続されたソースラインＳＬ及びゲート端子に接続されたソース選択ラインＳＳＬと、多数のセルストリング１１０内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインＷＬ０〜ＷＬｎと、ソースラインＳＬに所定の電圧を印加するソースライン選択部３００とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法において、本発明の第３実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法は、ローカルストリング選択ラインＤＳＬに接地電源を印加し、ローカルソース選択ラインＳＳＬにポンプ電圧を印加し、選択されたビットラインＢＬに接地電源を印加し、選択されていないビットラインＢＬにパス電圧を印加し、ワードラインＷＬに接地電源を印加し、ソースライン選択部３００を介してソースラインＳＬにプリチャージ電圧を印加する段階と、選択されたワードラインＳｅｌＷＬにプログラム電圧を印加し、選択されていないワードラインＵｎｓｅｌＷＬにバイパス電圧を印加する段階と、ローカルソース選択ラインＳＳＬに接地電源を印加する段階と、ローカルストリング選択ラインＤＳＬにパス電圧を印加する段階とを含む。

ポンプ電圧及びプリチャージ電圧として３〜６Ｖの電圧を使用することが好ましい。パス電圧として、ストリング選択トランジスタのしきい値電圧よりは大きく且つ電源電圧とは同一又はより低い電圧を使用することが好ましい。電源電圧は３.０〜１.６Ｖの電圧を使用することが好ましい。プログラム電圧としては１７〜１９Ｖの電圧を使用し、バイパス電圧としては９〜１１Ｖの電圧を使用することが好ましい。

前記フラッシュメモリ素子は、動作電圧ＢＳＥＬに応じて多数のグローバル信号をそれぞれローカルストリング選択信号ＤＳＬ、ローカルソース選択信号ＳＳＬ及び多数のローカルワードライン信号ＷＬ０〜ＷＬｎとして伝送するＸデコーダ部２００と、選択されるセルブロック１００内のセルにプログラムする所定のデータを記憶するページバッファ部とをさらに含むことができる。また、前記プログラム方法において、ローカルストリング選択ラインＤＳＬに接地電源を印加し、ローカルソース選択ラインＳＳＬにポンプ電圧を印加し、選択されたビットラインＢＬ（‘０’プログラム）に接地電源を印加し、選択されていないビットラインＢＬ（‘１’プログラム）にパス電圧を印加し、選択されたワードラインＳｅｌＷＬにプログラム電圧を印加し、選択されていないワードラインＵｎｓｅｌＷＬにバイパス電圧を印加し、ソースライン選択部３００を介してソースラインＳＬにプリチャージ電圧を印加する段階前に、外部のアドレスを介してプログラムされるセルの情報を受けてビットラインＢＬとワードラインＷＬを選択する段階と、前記プログラムされるセルを含んだセルブロック１００に接続されたＸデコーダ部２００及びソースライン選択部３００をイネーブルさせ、ページバッファにプログラムするデータを記憶する段階とをさらに含むことができる。

次に、上述した第３実施例に係るプログラム方法を具体的に説明する。

ページバッファ部を介して選択されたビットラインＢＬ（‘０’プログラム）には接地電源を印加し、選択されないビットラインＢＬ（‘１’プログラム）にはパス電圧を印加する。Ｘデコーダ部２００を介してローカルストリング選択ラインＤＳＬに接地電源を印加し、ローカルソース選択ラインＳＳＬに４.５Ｖを印加し、ワードラインＷＬに０Ｖを印加する。ソースライン選択部３００を介してソースラインに４.５Ｖの電圧を印加する。

これにより、チャンネル電圧を所定の電圧レベルに上昇させる。すなわち、ローカルソース選択トランジスタＴ１００〜Ｔｍはターンオンされ、ソースラインＳＬに印加された４.５Ｖの電圧によってセルブロック１００の全体セルストリング１１０のチャンネル領域は、４.５Ｖ−Ｖｔｈまでの電圧にプリチャージされる。この際、Ｖｔｈはローカルソース選択トランジスタＴ１００〜Ｔｍのしきい値電圧を指す。この際、ストリング選択トランジスタＴ１〜Ｔｎとセルは全てターンオフされる。

その後、選択されたワードラインＳｅｌＷＬに１８Ｖを印加し、選択されていないワードラインＵｎｓｅｌＷＬに１０Ｖを印加すると、チャンネル電圧がブーストされて上昇する。次に、ローカルソース選択ラインＳＳＬをディスチャージした後、ローカルストリング選択ラインＤＳＬに選択されたビットラインＢＬ（‘０’プログラム）に印加された電圧と同一の電圧を印加する。

これにより、ストリング選択トランジスタＴ１〜Ｔｎがターンオンされ、選択されたビットラインＢＬ（‘０’プログラム）に接続されたセルストリング１１０のチャンネル電圧を０Ｖに降下させる。これにより、セルのゲートとチャンネル間の電圧差が１８Ｖを維持し、選択されたワードラインＳｅｌＷＬに接続されたセルがプログラムされる。ところが、セルのゲートとチャンネル間の電圧差が１０Ｖを維持する選択されていないワードラインＵｎｓｅｌＷＬに接続されたセルはプログラムされない。また、選択されていないビットラインＢＬ（‘１’プログラム）に接続されたセルストリング１１０のチャンネル電圧は１０Ｖ−Ｖｔｈを維持してプログラムされない。本実施例では、ソースラインＳＬを介してチャンネル領域に４.５Ｖよりさらに高い電圧を印加することもできる。これにより、セルのディスターバンスを減らすことができる。

本発明では、静電容量の大きいビットラインの代りに相対的に静電容量の少ないソースラインにポンプ電圧を印加してプリチャージレベルを上げることができる。本発明では、一つのブロックのソースラインをブーストさせることが可能なポンプ容量のみを増加させると、充分なブースト電圧レベルを得ることができる。また、ビットラインに既存の電源電圧の代りにさらに低い電圧を使用することができる。これにより、全体素子の電流消耗を減らすことができる。

本発明に係るＮＡＮＤフラッシュメモリ素子の回路図である。本発明に係る動作電圧生成部の回路図である。本発明の第１実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法を説明するための概念図である。本発明の第２実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法を説明するための概念図である。本発明の第３実施例に係るＮＡＮＤフラッシュメモリ素子のプログラム方法を説明するための概念図である。

符号の説明

１００セルブロック
１１０セルストリング
１２０ストリング選択部
１３０ソース選択部
２００Ｘデコーダ部
２１０ストリング伝送トランジスタ
２２０ワードライン伝送トランジスタ
２３０ソース伝送トランジスタ
３００ソースライン選択部
３１０、３２０ソースライントランジスタ
４００動作電圧生成部
５００スイッチ部
５１０ストリングディスチャージトランジスタ
５２０ソースディスチャージトランジスタ

Claims

多数のフラッシュセルが直列接続された多数のセルストリングを含み、所定の命令信号に応じて消去されるか、選択されたフラッシュセルに所定の情報がプログラムされるか、前記選択されたセルの情報が読み出される多数のセルブロックと、
前記多数のセルブロック内の前記多数のセルストリングがそれぞれ接続された多数のソースラインと、
前記多数のソースラインそれぞれに別途の高電圧を印加するためのソースライン選択部とを含むＮＡＮＤフラッシュメモリ素子。
動作電圧に応じてローカルストリング選択信号、多数のローカルワードライン信号及びローカルソース選択信号を含む命令信号を伝送するＸデコーダ部をさらに含む請求項１記載のＮＡＮＤフラッシュメモリ素子。
前記Ｘデコーダ部は、動作電圧に応じてそれぞれグローバルストリング選択信号を前記ローカルストリング選択信号として伝送するストリング伝送トランジスタと、
動作電圧に応じてグローバルソース選択信号を前記ローカルソース選択信号として伝送するソース伝送トランジスタと、
動作電圧に応じて多数のグローバルワードライン信号を前記多数のローカルワードライン信号として伝送する多数のワードライン伝送トランジスタとを含む請求項２記載のＮＡＮＤフラッシュメモリ素子。
制御信号に応じて前記セルストリングのドレイン端子及びソース端子に仮想接地信号をそれぞれ伝送するストリングディスチャージトランジスタ及びソースディスチャージトランジスタを含むスイッチ部をさらに含む請求項１記載のＮＡＮＤフラッシュメモリ素子。
前記ソースライン選択部は、
動作電圧に応じてグローバル共通ソースライン信号を前記多数のソースラインそれぞれに印加するソースライントランジスタを含む請求項１記載のＮＡＮＤフラッシュメモリ素子。
前記多数のセルブロックのうち隣接した２つのセルブロックが一つのソースラインを共有する請求項１記載のＮＡＮＤフラッシュメモリ素子。
前記セルブロックは、
多数のビットラインにそれぞれ接続され、ビットライン信号を伝送する多数のストリング選択トランジスタと、
ソースラインに接続され、ソースライン信号を伝送する多数のソース選択トランジスタと、
直列接続された多数のセルが前記多数のストリング選択トランジスタと前記多数のソース選択トランジスタとの間にそれぞれ接続された前記多数のセルストリングを含むが、
前記多数のセルストリング内の同一位置にある前記セルのゲートそれぞれにローカルワードラインが接続され、前記多数のビットライン信号、前記ソースライン信号及び前記多数のローカルワードライン信号に応じて所定のデータを記憶或いは消去する請求項１記載のＮＡＮＤフラッシュメモリ素子。
前記多数のセルが直列連結された多数のセルストリング、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタ、及び前記セルストリングのソース端子に接続された多数のソース選択トランジスタを含む多数のセルブロックと、前記多数のストリング選択トランジスタのドレイン端子それぞれに接続された多数のビットライン及びゲート端子に接続されたストリング選択ラインと、前記多数のソース選択トランジスタのソース端子に接続されたソースライン及びゲート端子に接続されたソース選択ラインと、前記多数のセルストリング内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインと、前記ソースラインに所定の電圧を印加するソースライン選択部とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法であって、
前記ストリング選択ラインにストリング電圧を印加し、前記ソース選択ラインに接地電源を印加し、前記ワードラインに接地電圧を印加し、選択された前記ビットラインに接地電源を印加し、選択されていない前記ビットラインにパス電圧を印加し、前記ソースライン選択部を介して前記ソースラインに電源電圧を印加する段階と、
選択された前記ワードラインにプログラム電圧を印加し、選択されていない前記ワードラインにバイパス電圧を印加してプログラム動作を行う段階とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法。
前記電源電圧として３.０〜１.６Ｖの電圧を使用し、前記ストリング電圧及び前記パス電圧として前記電源電圧を使用し、前記プログラム電圧として１７〜１９Ｖの電圧を使用し、前記バイパス電圧として９〜１１Ｖの電圧を使用する請求項８記載のＮＡＮＤフラッシュメモリ素子のプログラム方法。
多数のセルが直列連結された多数のセルストリング、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタ、及び前記セルストリングのソース端子に接続された多数のソース選択トランジスタを含む多数のセルブロックと、前記多数のストリング選択トランジスタのドレイン端子それぞれに接続された多数のビットライン及びゲート端子に接続されたストリング選択ラインと、前記多数のソース選択トランジスタのソース端子に接続されたソースライン及びゲート端子に接続されたソース選択ラインと、前記多数のセルストリング内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインと、前記ソースラインに所定の電圧を印加するソースライン選択部を含むＮＡＮＤフラッシュメモリ素子のプログラム方法であって、
前記ストリング選択ラインに接地電源を印加し、前記ソース選択ラインにポンプ電圧を印加し、選択された前記ビットラインに接地電源を印加し、選択されていない前記ビットラインにパス電圧を印加し、選択された前記ワードラインにプログラム電圧を印加し、選択されていない前記ワードラインにバイパス電圧を印加し、前記ソースライン選択部を介して前記ソースラインにプリチャージ電圧を印加する段階と、
前記ソース選択ラインに接地電源を印加する段階と、
前記ストリング選択ラインに前記パス電圧を印加する段階とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法。
前記ポンプ電圧及び前記プリチャージ電圧として９〜１３Ｖの電圧を使用し、プログラム電圧として１７〜１９Ｖの電圧を使用し、バイパス電圧として９〜１１Ｖの電圧を使用し、前記パス電圧として前記ストリング選択トランジスタのしきい値電圧よりは大きく且つ電源電圧とは同一又はより低い電圧を使用する請求項１０記載のＮＡＮＤフラッシュメモリ素子のプログラム方法。
多数のセルが直列連結された多数のセルストリング、前記セルストリングのドレイン端子に接続された多数のストリング選択トランジスタ、及び前記セルストリングのソース端子に接続された多数のソース選択トランジスタを含む多数のセルブロックと、前記多数のストリング選択トランジスタドレイン端子それぞれに接続された多数のビットライン及びゲート端子に接続されたストリング選択ラインと、前記多数のソース選択トランジスタのソース端子に接続されたソースライン及びゲート端子に接続されたソース選択ラインと、前記多数のセルストリング内の多数のセルゲートそれぞれのゲート端子に接続されたワードラインと、前記ソースラインに所定の電圧を印加するソースライン選択部とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法であって、
前記ストリング選択ラインに接地電源を印加し、前記ソース選択ラインにポンプ電圧を印加し、選択された前記ビットラインに接地電源を印加し、選択されていない前記ビットラインにパス電圧を印加し、多数の前記ワードラインに接地電源を印加し、前記ソースライン選択部を介して前記ソースラインにプリチャージ電圧を印加する段階と、
選択された前記ワードラインにプログラム電圧を印加し、選択されていない前記ワードラインにバイパス電圧を印加する段階と、
前記ソース選択ラインに接地電源を印加する段階と、
前記ストリング選択ラインに前記パス電圧を印加する段階とを含むＮＡＮＤフラッシュメモリ素子のプログラム方法。
前記ポンプ電圧及び前記プリチャージ電圧として３〜６Ｖの電圧を使用し、前記プログラム電圧として１７〜１９Ｖの電圧を使用し、前記バイパス電圧として９〜１１Ｖの電圧を使用し、前記パス電圧として前記ストリング選択トランジスタのしきい値電圧よりは大きく且つ電源電圧とは同一又はより低い電圧を使用し、前記電源電圧として１.６〜３.０Ｖの電圧を使用する請求項１２記載のＮＡＮＤフラッシュメモリ素子のプログラム方法。