KR100712533B1 - 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑전압 재충전 방법 - Google Patents

펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑전압 재충전 방법 Download PDF

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Abstract

본 발명은 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑 전압 재충전 방법에 대하여 개시된다. 플래쉬 메모리 장치는, 이전 프로그램 동작시 제1 매트와 연결되는 제1 고전압 라인의 프로그램 전압을, 독출 동작 동안에 제2 매트와 연결되는 제2 고전압 라인에 저장해 두었다가, 다음 프로그램 동작시 제1 고전압 라인의 프로그램 전압 발생을 위하여 재활용한다. 플래쉬 메모리 장치는 다음 프로그램 전압 발생을 위한 펌핑 횟수를 줄임에 따라, 소비 전력을 줄이고 펌핑에 따른 노이즈 특성을 향상시킨다.
플래쉬 메모리 장치, 프로그램 전압, 펌핑 횟수, 2 매트

Description

펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑 전압 재충전 방법{Flash memory device for recharging pumping voltage and recharge method thereof}
도 1은 2 매트 구조의 플래쉬 메모리 장치를 설명하는 도면이다.
도 2는 도 1의 제1 매트 내 하나의 단위 블록 메모리 셀 어레이와 연결되는 워드라인 디코더 및 제1 펌프 회로의 구체적인 회로 다이어그램이다.
도 3은 플래쉬 메모리 장치의 동작에 따른 제1 고전압 레벨 및 제2 고전압 레벨을 설명하는 도면이다.
도 4는 본 발명의 일실시예에 따른 플래쉬 메모리 장치를 설명하는 도면이다.
도 5는 도 4의 스위치 회로를 설명하는 회로 다이어그램이다.
도 6은 도 5의 제1 내지 제3 스위치들 중 어느 하나의 구체적인 회로 다이어그램이다.
도 7은 도 5의 플래쉬 메모리 장치의 동작에 따른 제1 고전압 라인 및 제2 고전압 라인의 레벨을 설명하는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 펌핑 전압을 재충전하는 플래쉬 메모리 장치 및 그 펌핑 전압 재충전 방법에 관한 것이다.
비휘발성 메모리 장치는 휴대 정보 단말기를 이용한 인터넷 등의 디지털 정보 통신망과 휴대 전화의 발달에 따라, 각 휴대 단말기의 정보를 비휘발적으로 저장해두는 것이 가능한 메모리 장치로 각광받고 있다. 비휘발성 메모리 장치로서는 예를 들어, 저장된 데이터를 소정의 비트수에 대하여 일괄적으로, 그리고 전기적으로 소거하는 것이 가능하고, 또한 전기적으로 데이터의 기록이 가능한 플래쉬 메모리가 있다. 이러한 플래쉬 메모리 장치의 일예가 일본 공개특허번호 제2003-178590호에 기재되어 있다.
플래쉬 메모리 장치는 복수의 메모리 셀들을 포함하는 다수개의 섹터들로 구성되고, 블록(섹터) 단위로 메모리 셀 데이터의 소거(삭제)가 행해지고, 메모리 셀 마다 프로그램(기록)이 행해진다. 낸드형 플래쉬 메모리 장치는 다이나믹 램에 준하는 집적도와 메모리 용량을 가지는 장점으로 인하여, 그 용도 및 활용성이 점차 증대되고 있다.
낸드형 플래쉬 메모리 장치는, 기본적으로 다수개의 메모리 셀들이 직렬로 연결된 메모리 스트링(string)이 비트 라인과 소스 라인 사이에 직렬로 연결된 구조를 가지며, 이러한 메모리 스트링들이 다수개로 배열되어 블록 메모리 셀 어레이를 구성한다.
대용량의 낸드형 플래쉬 메모리 장치는 다수개의 블록 메모리 셀 어레이들을 포함하는 매트(MAT) 구조로 이루어진다. 낸드형 플래쉬 메모리 장치는 입출력 데이터 폭에 따라 여러개의 매트로 구성될 수 있다. 입출력 데이터 폭이 ×8 일 때는 1개의 매트에서 8개의 데이터가 입출력되고, 입출력 데이터 폭이 ×16 일 때는 2개의 매트에서 16개의 데이터가 입출력되도록 설정한다.
도 1은 2 매트 구조의 플래쉬 메모리 장치를 설명하는 도면이다.
도 1을 참조하면, 플래쉬 메모리 장치(100)는 제1 매트(110)와 제2 매트(120)를 포함한다. 제1 매트(110)와 제2 매트(120) 사이에는 워드라인 디코더(130)가 존재한다. 제1 매트(110)와 제2 매트(120)는 단위 블록 메모리 셀 어레이(111, 121)들이 배열된다.
제1 및 제2 펌프 회로(112, 122) 각각은 제1 매트(110)와 제2 매트(120)로 제1 및 제2 고전압들(VPP1, VPP2)을 제공한다. 제1 및 제2 펌프 회로(112, 122)는 플래시 메모리 장치(100)의 동작 모드에 따라 프로그램 전압(Vpgm) 레벨, 소거 전압(Verase) 레벨, 독출 전압(Vread) 레벨, 또는 패스 전압(Vpass) 레벨로 제1 및 제2 고전압들(VPP1, VPP2)을 발생한다. 제1 및 제2 고전압(VPP1, VPP2)들은 워드라인 디코더(130)로 제공된다.
도 2는 제1 매트(110) 내 하나의 단위 블록 메모리 셀 어레이(111)와 연결되는 워드라인 디코더(130) 및 제1 펌프 회로(112)의 구체적인 회로 다이어그램이다.
도 2를 참조하면, 단위 블록 메모리 셀 어레이(111)는 n개의 비트 라인들(BL0,BL1,…, BLn-1)에 연결된 메모리 스트링들(CS)로 구성된다. 메모리 스트링들(CS)은 소스 라인(CSL)에 공통으로 연결된다. 메모리 스트링(CS)의 메모리 셀들 (M0~M15)의 게이트들은 워드 라인들(WL0~WL15)에 각각 연결된다. 메모리 스트링들(CS)을 각각 비트 라인들(BL0,BL1,…, BLn-1)에 연결시키는 스트링 선택 트랜지스터(SST)의 게이트들은 스트링 선택 라인(SSL)에 연결된다. 메모리 스트링들(CS)을 공통 소스 라인(CSL)에 연결시키는 접지 선택 트랜지스터들(GST)의 게이트들은 접지 선택 라인(GSL)에 연결된다.
워드 라인 디코더(130)는 블록 메모리 셀 어레이(111)의 스트링 선택 라인(SSL), 접지 선택 라인(GSL) 및 워드 라인들(WL0~WL15)을 선택적으로 활성화시킨다. 워드 라인 디코더(130)는 어드레스 신호들(ADDR)을 수신하여 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압(VGSL)을 발생하는 디코딩부(132)와, 워드 라인 구동 신호들(S0~S15), 스트링 선택 전압(VSSL) 및 접지 선택 전압(VGSL)을 워드 라인들(WL0-WL15), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL)으로 전달하는 워드 라인 구동부(134)를 포함한다.
디코딩부(132)는 수신되는 어드레스 신호들(ADDR)을 디코딩하여, 프로그램 동작, 소거 동작, 또는 독출 동작에서 스트링 선택 라인(SSL), 워드 라인들(WL0~WL15) 및 접지 선택 라인(GSL)으로 해당되는 구동 전압들, 예컨대 프로그램 전압(Vpgm), 소거 전압(Verase), 독출 전압(Vread), 또는 패스 전압(Vpass)을 제공한다.
워드 라인 구동부(134)는 스트링 선택 전압(VSSL), 워드 라인 구동 신호들(S0~S15), 접지 선택 전압(VGSL) 및 공통 소스 라인 전압(VCSL) 각각과 스트링 선택 라인(SSL), 워드 라인들(WL0-WL15), 접지 선택 라인(GSL) 및 공통 소스 라인 (CSL) 각각 사이에 연결되는 고전압용 패스 트랜지스터들(SN, WN0-WN15, GN, CN)을 포함한다. 고전압용 패스 트랜지스터들(SN, WN0-WN15, GN, CN)의 게이트들이 서로 연결되어진 블록 워드라인(BLKWL)으로 제1 펌프 회로(112)에서 출력되는 제1 고전압(VPP1)이 연결된다.
제1 펌프 회로(112)는 펌핑 클럭이 인가되면 차아지 펌핑 동작에 의해 제1 고전압(VPP)을 발생한다. 제1 펌프 회로(112)에서 발생된 제1 고전압(VPP1)은 블록 워드라인(BLKWL)으로 제공된다.
프로그램 동작시, 인에이블되는 하나의 워드라인, 예컨대 제1 워드라인(WL0)에 프로그램 전압(Vpgm)이 인가되고, 나머지 워드라인들(WL1~WL15)에 패스 전압이 인가된다. 디코딩부(132)에서 제공되는 프로그램 전압(Vpgm)을 제1 워드라인(WL0)으로 구동하기 위하여, S0 워드라인 신호에 프로그램 전압(Vpgm)이 인가되고 블록 워드라인(BLKWL)으로 제1 고전압(VPP1)이 인가되어 WN0 패스 트랜지스터가 턴온된다.
여기에서, 프로그램 전압(Vpgm)은 프로그래밍 횟수에 따라 증가되는 데, 보통 15V 내지 20V 정도가 된다. 제1 고전압(VPP1)은 프로그램 전압(Vpgm)을 전압 강하 없이 전달하기 위해, 최소한으로 프로그램 전압(Vpgm)에서 WN0 패스 트랜지스터의 문턱 전압(Vth) 만큼 높은 전압 레벨이면 된다.
도 3은 플래쉬 메모리 장치(100)의 동작에 따른 제1 고전압(VPP1) 및 제2 고전압(VPP2) 레벨을 설명하는 도면이다.
도 3을 참조하면, 프로그램 동작(TA) 동안 20V 이상의 전압 레벨로 발생되었 던 제1 고전압(VPP1) 레벨은, 독출 동작(TB) 시 4.5V 정도로 떨어진다. 이 후, 다시 프로그램 동작(TC)이 이루어지면, 제1 펌프 회로(112)는 펌핑 동작을 통하여 제1 고전압(VPP1) 레벨을 20V 정도로 올리게 된다.
이러한 펌핑 동작의 반복은 플래쉬 메모리 장치(100)의 전력 소모를 크게 하는 원인이 된다. 그리고, 펌핑 동작의 반복으로 인해 플래쉬 메모리 장치(100)는 노이즈 특성이 나빠진다. 따라서, 이러한 플래쉬 메모리 장치(100)는 휴대 전화 등에 장착하기에 적합하지 않다는 문제점이 있다.
본 발명의 목적은 전력 소모를 줄이기 위하여, 고전압(펌핑 전압)을 재충전하는 플래쉬 메모리 장치를 제공하는 데 있다.
본 발명의 다른 목적은 플래쉬 메모리 장치의 고전압을 재충전하는 방법을 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명의 일면에 따른 플래쉬 메모리 장치는 제1 고전압 라인; 제2 고전압 라인; 및 제1 고전압 라인과 제2 고전압 라인 사이에 연결되고, 이전 프로그램 동작에서의 제1 고전압 라인의 프로그램 전압을 제2 고전압 라인으로 전달하고, 다음 프로그램 동작시 제2 고전압 라인의 전압을 제1 고전압 라인으로 전달하는 스위치 회로를 포함한다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 제1 및 제2 고전압 라인들로 프로그램 전압을 제공하는 펌프 회로를 더 포함할 수 있다.
본 발명의 실시예들에 따라, 스위치 회로는 제1 인에이블 신호에 응답하고, 펌프 회로와 제1 및 제2 고전압 라인 사이에 연결되는 제1 스위치; 제2 인에이블 신호에 응답하고, 제1 스위치와 제1 고전압 라인 사이에 연결되는 제2 스위치; 및 제3 인에이블 신호에 응답하고, 제1 스위치와 제2 고전압 라인 사이에 연결되는 제3 스위치를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 내지 제3 스위치 각각은 해당되는 인에이블 신호를 입력하는 제1 인버터; 제1 인버터 출력을 입력하는 제2 인버터; 제2 인버터 출력이 그 소스에 연결되고, 전원 전압이 그 게이트에 연결되는 제1 트랜지스터; 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 게이트에 연결되는 제2 트랜지스터; 제1 단자가 그 소스에 연결되고, 제1 인버터 출력이 그 게이트에 연결되는 제3 트랜지스터; 제3 트랜지스터의 드레인이 그 소스에 연결되고, 제1 트랜지스터의 드레인이 그 게이트에 연결되는 제4 트랜지스터; 제4 트랜지스터의 드레인이 그 드레인에 연결되고, 제2 인버터 출력이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제5 트랜지스터; 제1 단자가 그 소스에 연결되고, 제2 트랜지스터의 드레인이 그 게이트에 연결되는 제6 트랜지스터; 제6 트랜지스터의 드레인이 그 소스에 연결되고, 제4 트랜지스터의 드레인이 그 게이트에 연결되고, 제2 트랜지스터의 드레인이 그 드레인에 연결되는 제7 트랜지스터; 제1 단자가 그 소스에 연결되고, 제2 트랜지스터의 드레인이 그 게이트에 연결되는 제8 트랜지스터; 제8 트랜지스터의 드레인이 그 소스에 연결되고, 제4 트랜지스터의 드레인이 그 게이트에 연결되는 제9 트랜지스터; 및 제9 트랜지스터의 드레인이 그 소스에 연결되고, 제2 트랜지스터의 드레인이 그 게이트에 연결되고, 제2 단자가 그 드레인에 연결되는 제10 트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 따라, 제1 내지 제3 스위치 각각의 제1 및 제5 트랜지스터들은 엔모스 트랜지스터로 구성되고, 제2, 제3, 제6, 제8 및 제10 트랜지스터들은 디플리션 엔모스 트랜지스터로 구성되고, 제4, 제7 및 제9 트랜지스터들이 피모스 트랜지스터로 구성될 수 있다.
상기 목적을 달성하기 위하여, 본 발명의 다른 면에 따른 다수개의 블록 메모리 셀 어레이를 포함하는 2 매트 구조의 플래쉬 메모리 장치는 프로그램 전압 레벨의 고전압을 발생하는 펌프 회로; 제1 매트로 고전압을 제공하는 제1 고전압 라인; 제2 매트로 상기 고전압을 제공하는 제2 고전압 라인; 제1 및 제2 고전압 라인의 고전압을 제1 매트와 제2 매트의 블록 메모리 셀 어레이로 상기 고전압을 구동하는 워드라인 디코더; 및 제1 고전압 라인과 제2 고전압 라인 사이에 연결되고, 이전 프로그램 동작에서의 제1 고전압 라인의 프로그램 전압을 제2 고전압 라인으로 전달하고, 다음 프로그램 동작시 제2 고전압 라인의 전압을 제1 고전압 라인으로 전달하는 스위치 회로를 포함한다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치는 데이터 입출력 폭에 따라, 제1 매트 및 제2 매트가 선택적으로 또는 함께 동작하여 데이터들이 입출력될 수 있다.
본 발명의 실시예들에 따라, 펌프 회로는 독출 전압 레벨을 발생하여 상기 제1 및 제2 고전압 라인으로 제공할 수 있다.
상기 다른 목적을 달성하기 위하여, 본 발명에 따른 플래쉬 메모리 장치의 고전압 재충전 방법은, 펌프 회로에 의해 프로그램 전압 레벨의 고전압을 발생하는 제1 단계; 프로그램 동작 시, 프로그램 전압을 제1 매트와 연결되는 제1 고전압 라인으로 전달하는 제2 단계; 프로그램 동작 완료시, 제1 고전압 라인의 프로그램 전압을 제2 매트와 연결되는 제2 고전압 라인으로 전달하는 제3 단계; 다음 프로그램 동작시, 제2 고전압 라인의 전압을 제1 고전압 라인으로 전달하는 제4 단계; 및 펌프 회로에 의해 제1 고전압 라인으로 프로그램 전압을 제공하는 제5 단계를 포함한다.
본 발명의 실시예들에 따라, 플래쉬 메모리 장치의 고전압 재충전 방법은 펌프 회로와 제1 및 제2 고전압 라인 사이에 스위치 회로를 더 포함할 수 있다.
따라서, 본 발명의 플래쉬 메모리 장치는, 이전 프로그램 동작시 제1 고전압 라인의 프로그램 전압을, 독출 동작 동안에 제2 고전압 라인에 저장해 두었다가, 다음 프로그램 동작시 제1 고전압 라인의 프로그램 전압 발생을 위하여 재활용한다. 플래쉬 메모리 장치는 다음 프로그램 전압 발생을 위한 펌핑 횟수를 줄임에 따라, 소비 전력을 줄이고 펌핑에 따른 노이즈 특성을 향상시킨다. 또한, 플래쉬 메모리 장치는 다음 프로그램 전압 발생 시 줄어드는 펌핑 횟수를 고려하여, 작은 펌핑 용량을 갖는 펌핑 회로를 설계함에 따라, 칩 면적을 줄일 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 예시적인 실시예를 설명하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 일실시예에 따른 플래쉬 메모리 장치를 설명하는 도면이다.
도 4를 참조하면, 플래쉬 메모리 장치(300)는 도 1의 플래쉬 메모리 장치(100)와 비교하여, 워드라인 디코더(130) 블락 내 제1 고전압(VPP1) 라인과 제2 고전압 라인(150) 사이에 배치되는 스위치 회로(310)를 더 포함한다는 점에서 차이가 있다. 스위치 회로(310)는 제1 고전압 라인(140)과 제2 고전압 라인(150)을 선택적으로 연결시킨다. 나머지 구성 요소들은 앞서 도 1에서 설명한 바와 동일하므로, 설명의 중복을 피하기 위하여 구체적인 설명이 생략된다.
스위치 회로(310)는 구체적으로 도 5에 도시된다. 도 5를 참조하면, 스위치 회로(310)는 제1 펌프 회로(112)와 제1 및 제2 고전압 라인들(140, 150) 사이에 연결된다. 스위치 회로(310)는 제2 펌프 회로(122)와 제1 및 제2 고전압 라인들(140, 150) 사이에 연결될 수 있다(미도시). 스위치 회로(310)는 제1 내지 제3 스위치들(311, 312, 313)을 포함한다.
제1 스위치(311)은 제1 펌프 회로(112)에 연결되고, 제1 인에이블 신호(EN1)에 응답하여 온된다. 제2 스위치(312)는 제1 스위치(301)와 제1 고전압 라인(140) 사이에 연결되고, 제2 인에이블 신호(EN2)에 응답하여 온된다. 제3 스위치(313)는 제1 스위치(301)와 제2 고전압 라인(150) 사이에 연결되고, 제3 인에이블 신호 (EN3)에 응답하여 온된다.
도 6은 제1 내지 제3 스위치들(311, 312, 313) 중 어느 하나의 구체적인 회로 다이어그램이다.
도 6을 참조하면, 제1 내지 제3 스위치들(311, 312, 313) 중 어느 하나는 인에이블 신호(EN)에 응답하여 제1 단자(A)와 제2 단자(B)를 서로 연결시킨다. 제1 내지 제3 스위치들(311, 312, 313) 각각은 인에이블 신호(EN)를 입력하는 제1 인버터(501)와 제1 인버터(501) 출력(N1)을 입력하는 제2 인버터(502), 그리고 제1 내지 제10 트랜지스터들(503 ~ 512)을 포함한다.
제1 트랜지스터(503)는 제2 인버터(502) 출력(N2)이 그 소스에 연결되고, 전원 전압(VCC)이 그 게이트에 연결되는 엔모스 트랜지스터로 구성된다.
제2 트랜지스터(504)는 제1 트랜지스터(503)의 드레인이 그 소스에 연결되고, 전원 전압(VCC)이 그 게이트에 연결되는 디플리션 엔모스 트랜지스터로 구성된다.
제3 트랜지스터(505)는 제1 단자(A)가 그 소스에 연결되고, 제1 인버터(501) 출력(N1)이 그 게이트에 연결되는 디플리션 엔모스 트랜지스터로 구성된다.
제4 트랜지스터(506)는 제3 트랜지스터(505)의 드레인이 그 소스에 연결되고, 제1 트랜지스터(503)의 드레인(N3)이 그 게이트에 연결되는 피모스 트랜지스터로 구성된다.
제5 트랜지스터(507)는 제4 트랜지스터(506)의 드레인이 그 드레인에 연결되고, 제2 인버터(502) 출력(N2)이 그 게이트에 연결되고, 접지 전압(VSS)이 그 소스 에 연결되는 엔모스 트랜지스터로 구성된다.
제6 트랜지스터(508)는 제1 단자(A)가 그 소스에 연결되고, 제2 트랜지스터(504)의 드레인(N4)이 그 게이트에 연결되는 디플리션 엔모스 트랜지스터로 구성된다.
제7 트랜지스터(509)는 제6 트랜지스터(508)의 드레인이 그 소스에 연결되고, 제4 트랜지스터(506)의 드레인(N5)이 그 게이트에 연결되고, 제2 트랜지스터(504)의 드레인(N4)이 그 드레인에 연결되는 피모스 트랜지스터로 구성된다.
제8 트랜지스터(510)는 제1 단자(A)가 그 소스에 연결되고, 제2 트랜지스터(504)의 드레인(N4)이 그 게이트에 연결되는 디플리션 엔모스 트랜지스터로 구성된다.
제9 트랜지스터(511)는 제8 트랜지스터(510)의 드레인이 그 소스에 연결되고, 제4 트랜지스터(506)의 드레인(N5)이 그 게이트에 연결되는 피모스 트랜지스터로 구성된다.
제10 트랜지스터(512)는 제9 트랜지스터(511)의 드레인이 그 소스에 연결되고, 제2 트랜지스터(504)의 드레인(N4)이 그 게이트에 연결되고, 제2 단자(B)가 그 드레인에 연결되는 디플리션 엔모스 트랜지스터로 구성된다.
이러한 제1 내지 제3 스위치들(311, 312, 313)는 인에이블 신호(EN)가 로직 하이로 활성화되면, 제1 인버터(501) 출력(N1)이 로직 로우가 되고, 제2 인버터(502) 출력(N2)이 로직 하이가 되어, 제5 트랜지스터(507)가 턴온된다. 제5 트랜지스터(507) 드레인(N5)가 로직 로우가 되어, 제9 트랜지스터(511)이 턴온된다.
로직 하이의 제2 인버터(502) 출력이 제1 및 제2 트랜지스터들(503, 504)을 통해 전달되어, 제2 트랜지스터(504)의 드레인(N4)은 로직 하이가 된다. 로직 하이의 제2 트랜지스터(504) 드레인(N4)에 의해 제8 및 제10 트랜지스터(510, 512)가 턴온된다. 이에 따라, 제1 단자(A)는 제8, 제9 및 제10 트랜지스터들(510, 511, 512)을 통해 제2 단자(B)와 연결된다. 즉, 제1 단자(A)와 제2 단자(B)의 레벨이 같아진다.
여기에서, 제1 스위치(311)의 경우, 제1 단자(A)는 제1 펌프 회로(112)와 연결되어 있어서 제1 고전압(VPP1) 레벨이다, 이에 따라, 제2 단자(B)도 제1 고전압(VPP1) 레벨이 된다.
한편, 인에이블 신호(EN)가 로직 로우로 비활성화되면, 제1 인버터(501) 출력(N1)이 로직 하이가 되고, 제2 인버터(502) 출력(N2)이 로직 로우가 되어, 제5 트랜지스터(507)가 턴오프된다. 제1 트랜지스터(503)의 드레인(N3)이 로직 로우가 되어, 제4 트랜지스터(506)가 턴온된다. 제3 및 제4 트랜지스터(505, 506)를 통하여 제1 단자(A)의 제1 고전압(VPP1)이 전달되어, 제4 트랜지스터(506)의 드레인(N5)은 로직 하이가 된다. 로직 하이인 제5 트랜지스터(507)의 드레인(N5)에 의해, 제9 트랜지스터(511)가 턴오프된다. 이에 따라, 제1 단자(A)와 제2 단자(B)의 연결이 차단된다.
이러한 스위치들(311, 312, 313)의 동작을 바탕으로, 도 5의 플래쉬 메모리 장치(300) 내 스위칭 회로(310)의 동작을 설명하면 도 7과 같다. 여기에서, 플래쉬 메모리 장치(300)는 데이터 입출력 폭 ×8로 동작하는 경우에 대하여 설명된다. 즉 , 제1 매트(110)로/로부터 8개의 데이터들이 입/출력된다.
도 7을 참조하면, 프로그램 동작(T1) 시, 제1 펌프 회로(112)은 20V 이상의 프로그램 전압(Vpgm) 레벨로 제1 고전압(VPP1)을 발생한다. 제1 고전압(VPP1)은 제1 인에이블 신호(EN1)와 제2 인에이블 신호(EN2)의 활성화에 의해 온되는 1 스위치(311)와 제2 스위치(312)를 통하여 제1 고전압 라인(140)으로 전달된다. 제1 고전압(VPP1)은 워드라인 디코더(130)로 제공되어 블록 워드라인(BLKWL)을 구동한다. 이 때, 제2 펌프 회로(122)는 동작되지 않기 때문에, 제2 고전압 라인(150)은 0V이다.
프로그램 동작이 완료(T2)되면, 제1 인에이블 신호(EN1)가 디세이블되어 제1 스위치(311)는 오프된다. 이 때, 제2 인에이블 신호(EN2)와 제3 인에이블 신호(EN3)가 활성화되어 제2 스위치(312)와 제3 스위치(313)가 온된다. 제1 고전압 라인(140)의 프로그램 전압(Vpgm)은, 제2 스위치(312)와 제3 스위치(313)를 통하여 제2 고전압 라인(150)으로 전달된다. 제1 고전압 라인(140)의 프로그램 전압(Vpgm)은 제1 고전압 라인(140)과 제2 고전압 라인(150)으로 전하 분배(charge sharing)된다. 이에 따라, 제1 및 제2 고전압 라인(150)은 프로그램 전압(Vpgm)의 반에 해당하는 전압 레벨, 약 10V 정도의 전압 레벨을 갖는다.
이 후, 독출 동작 모드(T3) 시, 제1 펌프 회로(112)는 4.5V 정도의 독출 전압(Vread) 레벨의 제1 고전압(VPP1)을 발생한다. 독출 전압(Vread) 레벨의 제1 고전압(VPP1)은, 제1 인에이블 신호(EN1)와 제2 인에이블 신호(EN2)의 활성화에 의해 온되는 제1 스위치(311)와 제2 스위치(312)를 통하여 제1 고전압 라인(140)으로 전 달되는 데, 이 때 제3 스위치(313)는 오프된다. 그리하여, 제2 고전압 라인(150)은 프로그램 전압(Vpgm)의 반에 해당하는 전압 레벨을 유지한다.
다시, 프로그램 동작 모드(T4)가 되면, 제1 인에이블 신호(EN1)가 디세이블되어 제1 스위치(311)는 오프된다. 제2 인에이블 신호(EN2)와 제3 인에이블 신호가 활성화되어 제2 스위치(312)와 제3 스위치(313)가 온되고, 제2 스위치(312)와 제3 스위치(313)를 통하여 제2 고전압 라인(150)의 제1 고전압(VPP1)이 제1 고전압 라인(140)으로 전달된다. 제1 고전압 라인(140)은 독출 전압(Vread) 레벨에서 상승하게 된다.
이 때, 제1 펌프 회로(112)는 프로그램 전압(Vpgm) 레벨의 제1 고전압(VPP1)을 발생하는 데, 그 펌핑 동작 횟수는 T1 프로그램 동작 때보다는 줄어든다. 그리하여 펌핑 동작에 따른 노이즈를 줄일 수 있다.
다음 프로그램 동작(T5) 시, 제1 펌프 회로(112)에서 발생된 프로그램 전압(Vpgm) 레벨의 제1 고전압(VPP1)은, 제1 인에이블 신호(EN1)와 제2 인에이블 신호(EN2)의 활성화에 의해 온되는 제1 스위치(311)와 제2 스위치(312)를 통하여 제1 고전압 라인(140)으로 전달된다. 제1 고전압(VPP1)은 워드라인 디코더(130)로 제공되어 블록 워드라인(BLKWL)을 구동한다.
본 발명의 플래쉬 메모리 장치(300)는, 이전 프로그램 동작시 제1 매트(110)로 제공된 프로그램 전압(Vpgm) 레벨의 제1 고전압(VPP1) 전하를, 독출 동작 동안에 제2 매트(120)와 연결되는 제2 고전압 라인(150)에 저장해 두었다가, 다음 프로그램 동작시 프로그램 전압(Vpgm) 레벨의 제1 고전압(VPP1) 발생을 위하여 재활용 한다. 제1 펌프 회로(112)는 제1 고전압(VPP1) 발생을 위한 펌핑 횟수를 줄일 수 있다. 이에 따라, 플래쉬 메모리 장치(300)는 소비 전력을 줄이고, 펌핑에 따른 노이즈 특성이 좋아진다.
또한, 제1 펌프 회로(112)는 줄어드는 펌핑 회수를 고려하여, 작은 펌핑 용량을 갖도록 설계할 수 있다. 이에 따라, 플래쉬 메모리 장치(300)의 칩 면적을 줄일 수도 있다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 플래쉬 메모리 장치는, 이전 프로그램 동작시 제1 고전압 라인의 프로그램 전압을, 독출 동작 동안에 제2 고전압 라인에 저장해 두었다가, 다음 프로그램 동작시 제1 고전압 라인의 프로그램 전압 발생을 위하여 재활용한다. 플래쉬 메모리 장치는 다음 프로그램 전압 발생을 위한 펌핑 횟수를 줄임에 따라, 소비 전력을 줄이고 펌핑에 따른 노이즈 특성을 향상시킨다.
또한, 플래쉬 메모리 장치는 다음 프로그램 전압 발생 시 줄어드는 펌핑 횟수를 고려하여, 작은 펌핑 용량을 갖는 펌핑 회로를 설계함에 따라, 칩 면적을 줄일 수 있다.

Claims (18)

  1. 플래쉬 메모리 셀들을 프로그래밍시키는 프로그램 전압을 발생하는 펌프 회로;
    상기 플래쉬 메모리 셀들에 연결되어 상기 프로그램 전압을 전달하는 제1 및 제2 고전압 라인들; 및
    상기 제1 고전압 라인과 상기 제2 고전압 라인 사이에 연결되고, 이전 프로그램 동작에서의 상기 제1 고전압 라인의 상기 프로그램 전압을 상기 제2 고전압 라인으로 전달하고, 다음 프로그램 동작시 상기 제2 고전압 라인의 상기 프로그램 전압을 상기 제1 고전압 라인으로 전달하는 스위치 회로를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  2. 삭제
  3. 제1항에 있어서, 상기 스위치 회로는
    제1 인에이블 신호에 응답하고, 상기 펌프 회로와 상기 제1 및 제2 고전압 라인들 사이에 연결되는 제1 스위치;
    제2 인에이블 신호에 응답하고, 상기 제1 스위치와 상기 제1 고전압 라인 사이에 연결되는 제2 스위치; 및
    제3 인에이블 신호에 응답하고, 상기 제1 스위치와 상기 제2 고전압 라인 사이에 연결되는 제3 스위치를 구비하는 특징으로 하는 플래쉬 메모리 장치.
  4. 제3항에 있어서, 상기 제1 내지 제3 스위치 각각은
    해당되는 인에이블 신호를 입력하는 제1 인버터;
    상기 제1 인버터 출력을 입력하는 제2 인버터;
    상기 제2 인버터 출력이 그 소스에 연결되고, 전원 전압이 그 게이트에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 게이트에 연결되는 제2 트랜지스터;
    제1 단자가 그 소스에 연결되고, 상기 제1 인버터 출력이 그 게이트에 연결되는 제3 트랜지스터;
    상기 제3 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제1 트랜지스터의 드레인이 그 게이트에 연결되는 제4 트랜지스터;
    상기 제4 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 제2 인버터 출력이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제5 트랜지스터;
    상기 제1 단자가 그 소스에 연결되고, 상기 제2 트랜지스터의 드레인이 그 게이트에 연결되는 제6 트랜지스터;
    상기 제6 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제4 트랜지스터의 드레인이 그 게이트에 연결되고, 상기 제2 트랜지스터의 드레인이 그 드레인에 연결되는 제7 트랜지스터;
    상기 제1 단자가 그 소스에 연결되고, 상기 제2 트랜지스터의 드레인이 그 게이트에 연결되는 제8 트랜지스터;
    상기 제8 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제4 트랜지스터의 드레인이 그 게이트에 연결되는 제9 트랜지스터; 및
    상기 제9 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제2 트랜지스터의 드레인이 그 게이트에 연결되고, 제2 단자가 그 드레인에 연결되는 제10 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  5. 제4항에 있어서, 상기 제1 내지 제3 스위치 각각은
    상기 제1 및 제5 트랜지스터들이 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  6. 제4항에 있어서, 상기 제1 내지 제3 스위치 각각은
    상기 제2, 제3, 제6, 제8 및 제10 트랜지스터들이 디플리션 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  7. 제4항에 있어서, 상기 제1 내지 제3 스위치 각각은
    상기 제4, 제7 및 제9 트랜지스터들이 피모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  8. 다수개의 블록 메모리 셀 어레이를 포함하는 2 매트 구조의 플래쉬 메모리 장치에 있어서,
    프로그램 전압 레벨의 고전압을 발생하는 펌프 회로;
    제1 매트로 상기 고전압을 제공하는 제1 고전압 라인;
    제2 매트로 상기 고전압을 제공하는 제2 고전압 라인;
    상기 제1 및 제2 고전압 라인들의 상기 고전압을 상기 제1 매트와 제2 매트의 상기 블록 메모리 셀 어레이로 상기 고전압을 구동하는 워드라인 디코더; 및
    상기 제1 고전압 라인과 상기 제2 고전압 라인 사이에 연결되고, 이전 프로그램 동작에서의 상기 제1 고전압 라인의 상기 프로그램 전압을 상기 제2 고전압 라인으로 전달하고, 다음 프로그램 동작시 상기 제2 고전압 라인의 전압을 상기 제1 고전압 라인으로 전달하는 스위치 회로를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  9. 제8항에 있어서, 상기 플래쉬 메모리 장치는
    데이터 입출력 폭에 따라, 상기 제1 매트 및 상기 제2 매트가 선택적으로 또는 함께 동작하여 데이터들이 입출력되는 것을 특징으로 하는 플래쉬 메모리 장치.
  10. 제8항에 있어서, 상기 펌프 회로는
    독출 전압 레벨을 발생하여 상기 제1 및 제2 고전압 라인으로 제공하는 것을 특징으로 하는 플래쉬 메모리 장치.
  11. 제8항에 있어서, 상기 스위치 회로는
    제1 인에이블 신호에 응답하고, 상기 펌프 회로와 상기 제1 및 제2 고전압 라인들 사이에 연결되는 제1 스위치;
    제2 인에이블 신호에 응답하고, 상기 제1 스위치와 상기 제1 고전압 라인 사이에 연결되는 제2 스위치; 및
    제3 인에이블 신호에 응답하고, 상기 제1 스위치와 상기 제2 고전압 라인 사이에 연결되는 제3 스위치를 구비하는 특징으로 하는 플래쉬 메모리 장치.
  12. 제11항에 있어서, 상기 제1 내지 제3 스위치 각각은
    해당되는 인에이블 신호를 입력하는 제1 인버터;
    상기 제1 인버터 출력을 입력하는 제2 인버터;
    상기 제2 인버터 출력이 그 소스에 연결되고, 전원 전압이 그 게이트에 연결되는 제1 트랜지스터;
    상기 제1 트랜지스터의 드레인이 그 소스에 연결되고, 전원 전압이 그 게이트에 연결되는 제2 트랜지스터;
    제1 단자가 그 소스에 연결되고, 상기 제1 인버터 출력이 그 게이트에 연결되는 제3 트랜지스터;
    상기 제3 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제1 트랜지스터의 드레인이 그 게이트에 연결되는 제4 트랜지스터;
    상기 제4 트랜지스터의 드레인이 그 드레인에 연결되고, 상기 제2 인버터 출력이 그 게이트에 연결되고, 접지 전압이 그 소스에 연결되는 제5 트랜지스터;
    상기 제1 단자가 그 소스에 연결되고, 상기 제2 트랜지스터의 드레인이 그 게이트에 연결되는 제6 트랜지스터;
    상기 제6 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제4 트랜지스터의 드레인이 그 게이트에 연결되고, 상기 제2 트랜지스터의 드레인이 그 드레인에 연결되는 제7 트랜지스터;
    상기 제1 단자가 그 소스에 연결되고, 상기 제2 트랜지스터의 드레인이 그 게이트에 연결되는 제8 트랜지스터;
    상기 제8 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제4 트랜지스터의 드레인이 그 게이트에 연결되는 제9 트랜지스터; 및
    상기 제9 트랜지스터의 드레인이 그 소스에 연결되고, 상기 제2 트랜지스터의 드레인이 그 게이트에 연결되고, 제2 단자가 그 드레인에 연결되는 제10 트랜지스터를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치.
  13. 제12항에 있어서, 상기 제1 내지 제3 스위치 각각은
    상기 제1 및 제5 트랜지스터들이 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  14. 제12항에 있어서, 상기 제1 내지 제3 스위치 각각은
    상기 제2, 제3, 제6, 제8 및 제10 트랜지스터들이 디플리션 엔모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  15. 제12항에 있어서, 상기 제1 내지 제3 스위치 각각은
    상기 제4, 제7 및 제9 트랜지스터들이 피모스 트랜지스터로 구성되는 것을 특징으로 하는 플래쉬 메모리 장치.
  16. 다수개의 블록 메모리 셀 어레이를 포함하는 2 매트 구조의 플래쉬 메모리 장치의 고전압 재충전 방법에 있어서,
    펌프 회로에 의해 프로그램 전압 레벨의 고전압을 발생하는 제1 단계;
    프로그램 동작 시, 상기 프로그램 전압을 제1 매트와 연결되는 제1 고전압 라인으로 전달하는 제2 단계;
    프로그램 동작 완료시, 상기 제1 고전압 라인의 상기 프로그램 전압을 제2 매트와 연결되는 제2 고전압 라인으로 전달하는 제3 단계;
    다음 프로그램 동작시, 상기 제2 고전압 라인의 전압을 상기 제1 고전압 라인으로 전달하는 제4 단계; 및
    상기 펌프 회로에 의해 상기 제1 고전압 라인으로 상기 프로그램 전압을 제공하는 제5 단계를 구비하는 것을 특징으로 하는 플래쉬 메모리 장치의 고전압 재충전 방법.
  17. 제16항에 있어서, 상기 플래쉬 메모리 장치의 고전압 재충전 방법은
    상기 펌프 회로와 상기 제1 및 제2 고전압 라인들 사이에 스위치 회로를 더 구비하는 것을 특징으로 하는 플래쉬 메모리 장치의 고전압 재충전 방법.
  18. 제17항에 있어서, 상기 스위치 회로는
    제1 인에이블 신호에 응답하고, 상기 펌프 회로와 상기 제1 및 제2 고전압 라인들 사이에 연결되는 제1 스위치;
    제2 인에이블 신호에 응답하고, 상기 제1 스위치와 상기 제1 고전압 라인 사이에 연결되는 제2 스위치; 및
    제3 인에이블 신호에 응답하고, 상기 제1 스위치와 상기 제2 고전압 라인 사이에 연결되는 제3 스위치를 구비하는 특징으로 하는 플래쉬 메모리 장치의 고전압 재충전 방법.
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