JP2003187586A - 不揮発性半導体記憶装置および情報処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 高電圧を生成する電圧発生部が、効率よく高
電圧を生成するとともに、半導体チップのレイアウト面
積を低減する。 【解決手段】 フラッシュメモリの電圧生成部に設けら
れた中電圧チャージポンプ回路は、スイッチング素子Ｓ
１〜Ｓ１３、コンデンサＣ１〜Ｃ４からなる第１のチャ
ージポンプ回路、スイッチング素子Ｓ１４〜Ｓ２１、コ
ンデンサＣ５〜Ｃ８からなる第２のチャージポンプ回
路、およびスイッチング素子Ｓ２７〜Ｓ３０よりなるイ
コライズ部によって構成されており、駆動信号φ，／φ
によってそれぞれ駆動されている、そして、各々の寄生
容量Ｃｐのある一方の接続部が、すべて一時的にフロー
ティングになる期間がつくられ、その期間にスイッチン
グ素子Ｓ２７〜Ｓ３０によって対応する相互の寄生容量
Ｃｐをショートした後、それらのノードを充放電し、基
準電位ＶＳＳに放電される電荷を次サイクルで充電に用
いて電荷を再利用しながら高電圧を生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置および情報処理装置に関し、特に、フラッシュメ
モリやＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒ
ａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ
Ｏｎｌｙ Ｍｅｍｏｒｙ）などにおける高電圧の生成に
適用して有効な技術に関するものである。

【０００２】

【従来の技術】たとえば、フラッシュメモリやＥＥＰＲ
ＯＭなどには、データ書き換えなどに用いられる電源電
圧よりも高い、高電圧の昇圧電圧を生成する回路とし
て、昇圧回路が備えられている。

【０００３】この昇圧回路においては、Ｄｉｃｋｓｏｎ
ｔｙｐｅ（以下、並列方式という）、あるいはスイッ
チトキャパシタ方式（以下直列方式という）などのチャ
ージポンプ回路が知られている。

【０００４】並列方式のチャージポンプ回路は、図３３
に示すように、複数のデプレション形ＭＯＳ（Ｍｅｔａ
ｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トラン
ジスタからなる昇圧容量ＣＢ１〜ＣＢｎが直列接続され
た構成からなり、１段目の昇圧容量ＣＢ１には電源電圧
ＶＤＤが、それ以降は、２ＶＤＤ、３ＶＤＤと次第に高
い電圧が印加され、最終段においては（ｎ−１）ＶＤＤ
の高圧電圧が印加される。ここで、ｎは、このチャージ
ポンプ回路の無負荷時の昇圧率である。

【０００５】また、直列方式のチャージポンプ回路で
は、図３４に示すように、昇圧容量ＣＢ１〜ＣＢ１−ｎ
に電源電圧ＶＤＤをチャージした後、ｎ−１個すべての
静電容量を直列に接続する。このとき、負荷電流ゼロの
条件でｎＶＰＰの電圧が得られる。

【０００６】なお、Ｄｉｃｋｓｏｎ ｔｙｐｅのチャー
ジポンプ回路について詳しく述べてある例としては、Jo
ngshin Shin, "A New Charge Pump Without De
gradation in Threshold Voltage Due to Body Effec
t," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 35,
NO. 8, AUGUST 2000 pp.1227-1230 などがあり、スイ
ッチトキャパシタ方式のチャージポンプ回路について詳
しく述べてある例としては、Hiroki Morimura, "A Step
-Down Boosted-Wordline Scheme for 1-V Battery-Oper
ated Fast SRAM's," IEEE JOURNAL OF SOLID-STATE CIR
CUITS, VOL. 33,NO. 8, AUGUST 1998 pp. 1220- 1227な
どがある。

【０００７】

【発明が解決しようとする課題】ところが、上記のよう
な昇圧回路による昇圧電源電圧の生成技術では、次のよ
うな問題点があることが本発明者により見い出された。

【０００８】並列方式においては、前述したように昇圧
容量には最大（ｎ−１）ＶＤＤの電圧が印加される。一
方、半導体集積回路装置の中で使用できる絶縁膜の膜厚
は、プロセス工程の複雑化や高コスト化のため２種類程
度に制限される。

【０００９】このため、昇圧容量の絶縁膜の厚さは、薄
い方の耐圧を越えると残りはすべて厚い膜厚をつかわな
ければならず、昇圧段数を増やすほど厚い絶縁膜の昇圧
容量の数が増加し、昇圧容量の占有面積が増加してしま
う。

【００１０】特に、フラッシュメモリ特にその中でも１
のメモリセルに２ｂｉｔ以上の情報を格納する多値フラ
ッシュメモリでは、外部電源電圧が下がっても書きこみ
や消去の際にメモリセルに印加する電圧を下げることは
困難であり、メモリセルに印加する必要な電圧を発生さ
せるためには昇圧段数を増加させる必要が生じ、昇圧段
数が増加することによって著しい面積の増加を招いてし
まう。

【００１１】たとえば、電源電圧４Ｖから７Ｖの昇圧電
圧を発生する場合、昇圧段数は4段で済むのに対して、
電源電圧１．８Ｖの場合には７段必要となる。また、昇
圧容量１個当たりの電荷量が減少するため、１個当たり
の容量値も大きくする必要があり、合計で３Ｖのときの
およそ３．６倍の容量値を必要とする。

【００１２】このように並列方式では、昇圧容量の大半
に厚い絶縁膜を使う必要があるため面積が大きくなって
しまうという問題がある。たとえば、絶縁膜として８ｎ
ｍと２５ｎｍの２種類を使うとすれば、絶縁膜の最大許
容電界を５ＭＶ／ｃｍ（絶縁膜をＳｉＯ_２とした場合）
として、電源電圧ＶＤＤ=１．８Ｖでは、３段目から２
５ｎｍのものを使う必要がある。

【００１３】一方、直列方式では、すべてに薄い絶縁膜
を使用可能にすることができる。この方式は、前述した
ように昇圧容量ＣＢ１〜ＣＢｎ−１に電源電圧ＶＤＤを
チャージした後、ｎ−１個すべての昇圧容量を直列に接
続するので、昇圧容量の耐圧は電源電圧ＶＤＤでよい。

【００１４】たとえば、電源電圧の許容値を１．８Ｖ±
０．２Ｖ、絶縁膜の最大許容電界を５ＭＶ／ｃｍとして
絶縁膜を４ｎｍまで薄膜化することができる。このた
め、小面積化が可能である。

【００１５】しかしながら、直列方式には、以下に述べ
るような問題がある。

【００１６】チャージポンプ回路では、入力電流と出力
電流の比をできるだけ小さくすることが重要である。理
想的なn倍圧のチャージポンプ回路では、入力電流ＩＰ
Ｐと出力電流ＩＯＵＴとの間には下記の式が成り立つ。 ＩＤＤ＝ｎＩＯＵＴ （式１） しかし、実際には昇圧容量を形成するＭＯＳ容量の拡散
層やウェルの対基板容量やドライブ回路の寄生容量のた
めに余分な電流が流れる。特に、直列方式では、昇圧容
量につく寄生容量Ｃｐに電源電圧ＶＤＤのｎ倍の電圧が
印加されるため、これらによって充放電される無駄電流
が並列方式より大きくなってしまい、入出力電流比が理
想値ｎよりかなり大きくなってしまうという問題があ
る。

【００１７】本発明の目的は、高電圧を生成する電圧発
生部が、効率よく高電圧を生成するとともに、半導体チ
ップのレイアウト面積を低減することのできる不揮発性
半導体記憶装置および情報処理装置を提供することにあ
る。

【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２０】本発明は、不揮発性半導体記憶装置におけ
る高電圧の発生技術を提供するものであり、複数の不揮
発性メモリセルを有するメモリアレイ部と、制御部と、
不揮発性メモリセルに供給する所定の電圧を供給する電
圧生成部とを有し、該電圧生成部は、各動作においてメ
モリセルに印加する所定の電圧を制御部からの制御に応
じて生成する動作信号生成部と複数の電圧発生部とを有
し、動作信号生成部は、複数の電圧発生部に供給する各
種の動作信号を生成し、電圧発生部は、直列方式から構
成され、第１の動作信号に基づいて昇圧電圧を生成する
第１のチャージポンプ回路と、直列方式から構成され、
第２の動作信号に基づいて昇圧電圧を生成する第２のチ
ャージポンプ回路と、それら第１、または前記第２のチ
ャージポンプ回路が生成した昇圧電圧が出力された際
に、第１、第２のチャージポンプ回路の昇圧容量に寄生
する寄生容量がフローティング期間中に、第３の動作信
号に基づいて第１、および第２のチャージポンプ回路の
対応する寄生容量をそれぞれ短絡するイコライズ部とを
有するものである。

【００２１】また、本願のその他の発明の概要を簡単に
示す。 １．不揮発性半導体記憶装置：複数の不揮発性メモリセ
ルを有するメモリアレイ部と、制御部と、前記不揮発性
メモリセルに供給する所定の電圧を供給する電圧生成部
とを有し、該電圧生成部は、各動作においてメモリセル
に印加する所定の電圧を前記制御部からの制御に応じて
生成する動作信号生成部と複数の電圧発生部とを有し、
動作信号生成部は、複数の電圧発生部に供給する各種の
動作信号を生成し、電圧発生部は、前段に並列方式から
構成された１つのポンプ回路が設けられ、後段に直列方
式から構成され複数のポンプ回路が接続され、第１の動
作信号に基づいて昇圧電圧を生成する第３のチャージポ
ンプ回路と、前段に並列方式から構成された１つのポン
プ回路が設けられ、後段に直列方式から構成され複数の
ポンプ回路が接続され、第２の動作信号に基づいて昇圧
電圧を生成する第４のチャージポンプ回路と、第３、第
４のチャージポンプ回路が生成した昇圧電圧が出力され
た際に、前記第１、および第２のチャージポンプ回路の
昇圧容量に寄生する寄生容量のフローティング期間中
に、第３の動作信号に基づいて、前記第１、および第２
のチャージポンプ回路の対応する寄生容量をそれぞれ短
絡するイコライズ部とを有する。 ２．情報処理装置：不揮発性記憶部と、中央処理装置と
を有し、該中央処理装置は、所定の処理を実行し、前記
不揮発性記憶部に動作指示を行うことが可能であり、該
不揮発性記憶部は、情報を格納する複数の不揮発性メモ
リセルと、電圧生成部とを有し、該電圧生成部は、動作
信号生成部と、複数の電圧発生部とを有し、該電圧発生
部は、前段に並列方式から構成された１つのポンプ回路
が設けられ、後段に直列方式から構成され複数のポンプ
回路が接続され、第１の動作信号に基づいて昇圧電圧を
生成する第３のチャージポンプ回路と、前段に並列方式
から構成された１つのポンプ回路が設けられ、後段に直
列方式から構成され複数のポンプ回路が接続され、第２
の動作信号に基づいて昇圧電圧を生成する第４のチャー
ジポンプ回路と、それら第３、または前記第４のチャー
ジポンプ回路が生成した昇圧電圧が出力された際に、第
１、および第２のチャージポンプ回路の昇圧容量に寄生
する寄生容量がフローティング状態の期間中に、第３の
動作信号に基づいて、第１、および第２のチャージポン
プ回路の対応する寄生容量をそれぞれ短絡するイコライ
ズ部とを有する。

【００２２】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００２３】図１は、本発明の一実施の形態によるＩＣ
カードの説明図、図２は、図１のＩＣカードに設けられ
た半導体集積回路装置のブロック図、図３は、図２の半
導体集積回路装置に設けられたフラッシュメモリの概略
ブロック図、図４は、本発明の一実施の形態による電荷
再利用直列方式チャージポンプ回路の概略回路図、図
５、図６は、本発明の一実施の形態によるチャージポン
プ回路に用いられるコンデンサの断面図、図７は、図
５、および図６のコンデンサの等価回路図、図８は、本
発明の一実施の形態による電荷再利用直並列方式チャー
ジポンプ回路の概略回路図、図９は、本発明の一実施の
形態による直並列方式チャージポンプ回路の概略回路
図、図１０は、各種チャージポンプ回路の入力電流／出
力電流−昇圧率の特性を示す説明図、図１１は、図３の
フラッシュメモリの中電圧チャージポンプ回路に用いら
れる電荷再利用直列方式チャージポンプ回路の回路図、
図１２は、図１１の電荷再利用直列方式チャージポンプ
回路に入力するプリチャージ信号を発生するプリチャー
ジ信号発生回路の回路図、図１３は、図１１の電荷再利
用直列方式チャージポンプ回路に入力する最終段転送ト
ランジスタゲート信号を発生する最終段転送トランジス
タゲート信号発生回路の回路図、図１４は、図１１の電
荷再利用直列方式チャージポンプ回路に入力するイコラ
イズ信号を発生するイコライズ信号発生回路の回路図、
図１５，図１６は、図１１の荷再利用直列方式チャージ
ポンプ回路における各部信号のタイミングチャート、図
１７は、図３のフラッシュメモリの中電圧チャージポン
プ回路に用いられる電荷再利用直並列方式チャージポン
プ回路の回路図、図１８は、図１７の電荷再利用直列方
式チャージポンプ回路に入力するプリチャージ信号を発
生するプリチャージ信号発生回路の回路図、図１９は、
図１７の電荷再利用直列方式チャージポンプ回路に入力
する最終段転送トランジスタゲート信号を発生する最終
段転送トランジスタゲート信号発生回路の回路図、図２
０は、図１７の電荷再利用直列方式チャージポンプ回路
に入力するイコライズ信号を発生するイコライズ信号発
生回路の回路図、図２１は、図１７の電荷再利用直列方
式チャージポンプ回路に用いられる昇圧容量プリチャー
ジ電源電圧を発生するプリチャージ電圧発生回路の回路
図、図２２、図２３は、図１７の荷再利用直並列方式チ
ャージポンプ回路における各部信号のタイミングチャー
ト、図２４は、図３のにフラッシュメモリに用いられる
各種ＭＯＳデバイスの断面構造の一例を示す説明図、図
２５は、図１１の電荷再利用直列方式チャージポンプ回
路に用いられる単位セルのレイアウト例を示す説明図、
図２６は、本発明者の検討による電荷再利用並列方式チ
ャージポンプ回路の概略を示す回路図である。

【００２４】本実施の形態において、ＩＣカード（情報
処理装置）１は、カード方式の外形、サイズを有し、情
報の記憶、ならびに計算を行う。ＩＣカード１は、図１
に示すように、クレジットカード形状からなるプラスチ
ック製のカード２に、不揮発性メモリ混載プロセッサな
どの半導体集積回路装置３が埋め込まれている。

【００２５】半導体集積回路装置３には、ガラスエポキ
シなどからなるテープ基板５が設けられており、このテ
ープ基板５の一方の面には、複数の端子電極４が形成さ
れている。半導体集積回路装置３には、端子電極４を介
して各種データ、割り込み信号、電源電圧、リセット信
号ならびにクロック信号などが入出力される。

【００２６】テープ基板５のチップ搭載面（他方の面）
には、半導体チップ６が接着材などを介して搭載されて
いる。半導体チップ６の周辺部近傍には、ボンディング
パッドが設けられており、これらボンディングパッドと
端子電極４の裏面とが、ボンディングワイヤ７を介して
接続される。

【００２７】そして、半導体チップ６、ボンディングワ
イヤ７、ならびにその周辺部が、モールド樹脂などに封
止されて封止部８が形成されている。

【００２８】また、ＩＣカード１に設けられた半導体集
積回路装置３は、図２に示すように、ＣＰＵ（中央処理
装置）９、ＲＯＭ１０、ＲＡＭ（揮発性記憶部）１１、
不揮発性メモリ（不揮発性記憶部）１２、Ｉ／Ｏポート
１３、ならびにクロック生成回路１４などから構成され
ており、これらを１つの半導体基板上に形成したもので
ある。

【００２９】ＩＣカード１に用いる場合のプロセッサチ
ップの配置は、図１に示すものに限られず、また、図１
に示すような端子がＩＣカードの外部に露出している接
触方式や端子がＩＣカードに露出していない非接触方
式、接触／非接触両方の機能を有する両用方式など、外
観形状に限定されない。

【００３０】また、半導体集積回路装置３は、図２のＲ
ＯＭ１０、ＲＡＭ１１を有するとは限らず、ＲＯＭ、ま
たはＲＡＭのいずれか一方しか有しないものやいずれも
有しないものも含まれる。少なくともＣＰＵに代表され
る論理回路部と少なくとも１回以上の電気的に情報の書
き込みが可能な不揮発性メモリを有すればよい。

【００３１】ＣＰＵ９は、外部からの所定の信号などに
よって不揮発性メモリ１２に格納されたプログラムやデ
ータなどを読み出し、所定の処理を行う。ＣＰＵ９が処
理を行うことによって生じたデータであって、半導体集
積回路装置３に供給される電源が一時的に停止した後に
おいても、記憶しておくことが必要なデータは不揮発性
メモリ１２に書き込みがされる。

【００３２】ＣＰＵ９は、不揮発性メモリ１２に対し
て、データの書き込み動作指示を行い、書き込み動作指
示に応じて不揮発性メモリ１２内の電圧生成部１５はメ
モリセルへの書き込みに必要な高電圧を発生させ、デー
タの書き込みが行われる。このようなデータとしては、
ＩＣカード１における個人情報（使用者名や暗証番号な
ど）が上げられる。

【００３３】また、データによっては、先に書き込まれ
ているデータを消去した後、新たにデータを書き込む必
要のあるデータも存在する。この場合、ＣＰＵ９は不揮
発性メモリ１２に書き込まれているデータの消去に必要
な高電圧を発生させ、書き込まれているデータの消去を
行った後に、新たなデータの書き込みに必要な高電圧が
発生されデータの書き込みが行われる。このようなデー
タとしては、ＩＣカード１における金融情報（預金残高
など）が上げられる。

【００３４】ＩＣカード１における情報の読み出しや書
き込みなどの制御を司るプロセッサであり、該ＣＰＵ９
には、アドレスバスラインＡＤ、およびデータバスライ
ンＤＢを介してＲＯＭ１０、ＲＡＭ１１、不揮発性メモ
リ１２、Ｉ／Ｏポート１３、クロック生成回路１４など
が接続されている。

【００３５】ＲＯＭ１０は、ＣＰＵ９を動作させる制御
プログラムなどが格納されており、読み出し専用メモリ
などからなる。ＲＡＭ１１は、随時読み出し／書き込み
が可能なメモリであり、入出力データや演算データなど
を一時的に格納する。

【００３６】不揮発性メモリ１２は、ＣＰＵ９からの書
き込み動作指示や消去動作指示に応じて書き込みや消去
の対象となる不揮発性メモリセルを選択し、選択された
不揮発性メモリセルのゲート電極やウェル電極に電圧生
成部１５で発生させた高電圧を印加し、電荷蓄積層に電
荷を蓄積する。

【００３７】Ｉ／Ｏポート１３は、ＩＣカード１におけ
るデータが入出力されるポートであり、クロック生成回
路１４は、外部クロック信号からクロック信号を生成
し、それぞれのモジュールに供給する。

【００３８】また、不揮発性メモリ１２に設けられてい
る電圧生成部１５は、前述したようにデータ書き換えや
消去に用いられる高電圧の昇圧電圧などの様々な電圧を
生成する。不揮発性メモリ１２では、メモリアレイにＥ
ＥＰＲＯＭやフラッシュメモリを用い、ＥＥＰＲＯＭや
フラッシュメモリのメモリセルに対する書き込みや消去
動作において、電圧生成部１５に設けられた昇圧回路を
用いて必要とされる電圧を発生させる。

【００３９】ＥＥＰＲＯＭやフラッシュメモリは、電荷
を蓄積するための窒化膜やフローティングゲートを有し
（以下、電荷蓄積層という）、電荷蓄積層に蓄積する電
荷の量を制御することによって情報の記憶が行われる。

【００４０】このフラッシュメモリについて、図３を用
いて説明する。

【００４１】フラッシュメモリの場合、メモリセルの接
続関係やメモリセルの構造に応じて、ＮＡＮＤ方式、Ａ
ＮＤ方式、ＮＯＲ方式、ＳＳＴ方式、スプリットゲート
方式等といった分類がなされる。

【００４２】メモリセルへの書き込み動作としては、メ
モリセルのゲート電極に正の高電圧を印加し、ソース電
極−ドレイン電極間のチャネル領域に電流が流れること
により発生するホットエレクトロンをフローティングゲ
ートに注入するホットエレクトロン方式や、チャネル領
域にはほとんど電流を流さずチャネル−ゲート間に高電
圧を印加し、ＦＮトンネル現象によりフローティングゲ
ートに電子（電荷）を注入するＦＮトンネル書き込み方
式がある。

【００４３】フラッシュメモリでは、フローティングゲ
ートに注入した電荷の量によりメモリセルのしきい値電
圧が変化し、しきい値電圧分布を２個、またはそれ以上
形成することによって、２値データや多値データの保持
が可能となる。

【００４４】インタフェース部は、外部に接続されるメ
モリコントローラやプロセッサに接続され、書き込み／
読み出し／消去といった動作を指示するコマンドを受
け、これらの動作に必要なデータの入出力を行う。

【００４５】制御部は、前述のコマンドを解析し、電圧
生成部１５に制御信号を供給し、それぞれの動作に必要
とされる電圧を発生させる。また、上述のコマンドとと
もに外部から供給されるアドレス情報を基にメモリアレ
イ部２８にアクセスを行い、供給されるデータのメモリ
セルへの書き込み、メモリセルからデータの読み出し、
メモリセルに書き込まれているデータの消去などの動作
を制御する。

【００４６】メモリセルへのデータの書き込み動作で
は、電圧生成部１５で生成した正の高電圧をメモリセル
のゲートに接続されるワード線に供給し、ホットエレク
トロン書き込み方式やＦＮトンネル書き込み方式により
データの書き込みが行われ、データに応じた所定のしき
い値に変化され、ベリファイ動作が行われる。

【００４７】メモリセルのデータ消去動作では、消去単
位（ワード線単位、ブロック単位、メモリアレイ全面）
毎にウェル層が分割され、消去対象のウェル層に電圧生
成部１５で生成した正の高電圧が印加される。

【００４８】これにより、消去単位に属するメモリセル
のフローティングゲートに蓄積された電荷がチャネル層
のＦＮトンネル現象により引き抜かれ、メモリセルのし
きい値電圧が消去レベルの電圧分布に変化される。

【００４９】また、電圧生成部１５は、負電圧チャージ
ポンプ回路（電圧発生部）１６、高電圧チャージポンプ
回路（電圧発生部）１７、および中電圧チャージポンプ
回路（電圧発生部）１８などから構成されている。

【００５０】負電圧チャージポンプ回路１６は、約−１
６Ｖ程度の負電圧である電源ＶＥＷを生成し、デコーダ
１９を介して入力された行アドレスをデコードするワー
ドデコーダ２０に供給する。

【００５１】高電圧チャージポンプ回路１７は、約１５
Ｖ程度の電圧の電源ＶＷＷを生成し、同じくワードデコ
ーダ２０に供給する。中電圧チャージポンプ回路１８
は、約７Ｖ程度の電源ＶＣＰ、ならびに約５Ｖ程度の電
源ＶＷＤをそれぞれ生成する。

【００５２】電源ＶＣＰはワードデコーダ２０に出力さ
れ、電源ＶＷＤは、メモリアレイ２１のメモリセルＳか
ら出力されたデータを増幅して出力するセンスアンプ／
ラッチ回路２２に供給する。センスアンプ／ラッチ回路
２２によって増幅されたデータは、メインアンプ２３を
介してデータ出力端子ＤＯから出力される。

【００５３】ここで、電源ＶＣＰなどを生成するチャー
ジポンプ回路の回路構成例の概略について説明する。

【００５４】チャージポンプ回路は、２つの直列方式の
チャージポンプ回路が並列接続された電荷再利用直列方
式チャージポンプ回路、直列方式のチャージポンプ回路
と並列方式のチャージポンプ回路とを組み合わせて構成
した直並列チャージポンプ回路が２つ並列接続された電
荷再利用直並列方式チャージポンプ回路、および直列方
式のチャージポンプ回路と並列方式のチャージポンプ回
路とを組み合わせて構成した直並列方式チャージポンプ
回路などがある。

【００５５】電荷再利用直列方式チャージポンプ回路
は、図４に示すように、スイッチング素子Ｓ１〜Ｓ３
０、および昇圧容量であるコンデンサＣ１〜Ｃ８などか
ら構成されている。スイッチング素子Ｓ１〜Ｓ３０はト
ランジスタなどからなる。

【００５６】スイッチング素子Ｓ５〜Ｓ９，Ｓ１４〜Ｓ
１７，Ｓ２３〜Ｓ２６の制御端子（ゲート）には駆動信
号（第１の動作信号）φがそれぞれ入力されており、ス
イッチング素子Ｓ１〜Ｓ４，Ｓ１０〜Ｓ１３，Ｓ１８〜
Ｓ２２の制御端子には、駆動信号φの反転信号である駆
動信号（第２の動作信号）／φがそれぞれ入力されてい
る。

【００５７】また、スイッチング素子Ｓ２７〜Ｓ３０の
制御端子には、イコライズ信号（第３の動作信号）φｓ
がそれぞれ入力されている。スイッチング素子Ｓ１〜Ｓ
３０は、駆動信号φ，／φ、およびイコライズ信号φｓ
によって、図４の右側に示すような信号タイミングによ
ってそれぞれ動作制御されている。

【００５８】ここで、コンデンサＣ１〜Ｃ８は、図５、
図６に示すように、デプレション形ＭＯＳ（Ｍｅｔａｌ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジ
スタからなり、これらコンデンサＣ１〜Ｃ８には、図７
の等価回路に示すように、寄生容量Ｃｐが含まれる。

【００５９】スイッチング素子Ｓ１〜Ｓ４，Ｓ９，Ｓ１
４〜Ｓ１７，Ｓ２２の一方の接続部には、電源電圧ＶＤ
Ｄが接続されており、スイッチング素子Ｓ１０〜Ｓ１
３，Ｓ２３〜Ｓ２６の他方の接続部には、基準電位ＶＳ
Ｓが接続されている。

【００６０】そして、これらスイッチング素子Ｓ１〜Ｓ
１３、およびコンデンサＣ１〜Ｃ４により、第１のチャ
ージポンプ回路が構成され、スイッチング素子Ｓ１４〜
Ｓ２１、ならびにコンデンサＣ５〜Ｃ８により第２のチ
ャージポンプ回路が構成されている。また、スイッチン
グ素子Ｓ２７〜Ｓ３０によって、イコライズ部が構成さ
れている。

【００６１】スイッチング素子Ｓ１の他方の接続部に
は、コンデンサＣ１の一方の接続部、スイッチング素子
Ｓ５の一方の接続部がそれぞれ接続されている。コンデ
ンサＣ１の他方の接続部には、スイッチング素子Ｓ９の
他方の接続部、スイッチング素子Ｓ１０の一方の接続
部、およびスイッチング素子Ｓ２７の一方の接続部がそ
れぞれ接続されている。

【００６２】スイッチング素子Ｓ５の他方の接続部に
は、スイッチング素子Ｓ１１，Ｓ２８の一方の接続部、
およびコンデンサＣ２の他方の接続部が接続されてい
る。スイッチング素子Ｓ２の一方の接続部には、コンデ
ンサＣ２の一方の接続部、ならびにスイッチング素子Ｓ
６の一方の接続部がそれぞれ接続されている。

【００６３】スイッチング素子Ｓ３の他方の接続部に
は、コンデンサＣ３の一方の接続部、スイッチング素子
Ｓ７の一方の接続部がそれぞれ接続されている。コンデ
ンサＣ３の他方の接続部には、スイッチング素子Ｓ６の
他方の接続部、スイッチング素子Ｓ１２，Ｓ２９の一方
の接続部がそれぞれ接続されている。

【００６４】スイッチング素子Ｓ４の他方の接続部に
は、コンデンサＣ４の一方の接続部、スイッチング素子
Ｓ８の一方の接続部がそれぞれ接続されている。コンデ
ンサＣ４の他方の接続部には、スイッチング素子Ｓ７の
他方の接続部、スイッチング素子Ｓ１３，Ｓ３０の一方
の接続部がそれぞれ接続されている。

【００６５】また、スイッチング素子Ｓ１４の他方の接
続部には、コンデンサＣ５の一方の接続部、スイッチン
グ素子Ｓ１８の一方の接続部がそれぞれ接続されてい
る。コンデンサＣ５の他方の接続部には、スイッチング
素子Ｓ２２，Ｓ２７の他方の接続部、スイッチング素子
Ｓ２３の一方の接続部がそれぞれ接続されている。

【００６６】スイッチング素子Ｓ１５の他方の接続部に
は、コンデンサＣ６の一方の接続部、スイッチング素子
Ｓ１９の一方の接続部がそれぞれ接続されており、コン
デンサＣ６の他方の接続部には、スイッチング素子Ｓ１
８，Ｓ２８の他方の接続部、スイッチング素子Ｓ２４の
一方の接続部がそれぞれ接続されている。

【００６７】スイッチング素子Ｓ１６の他方の接続部に
は、コンデンサＣ７の一方の接続部、スイッチング素子
Ｓ２０の一方の接続部がそれぞれ接続されており、該コ
ンデンサＣ７の他方の接続部には、スイッチング素子Ｓ
１９，Ｓ２９の他方の接続部、スイッチング素子Ｓ２５
の一方の接続部がそれぞれ接続されている。

【００６８】スイッチング素子Ｓ１７の他方の接続部に
は、コンデンサＣ８の一方の接続部、スイッチング素子
Ｓ２１の一方の接続部がそれぞれ接続されている。この
コンデンサＣ８の他方の接続部には、スイッチング素子
Ｓ２０，Ｓ３０の他方の接続部、スイッチング素子Ｓ２
６の一方の接続部がそれぞれ接続されている。

【００６９】そして、スイッチング素子Ｓ８の他方の接
続部とスイッチング素子Ｓ２１の他方の接続部とがそれ
ぞれ接続されており、この接続部から昇圧された出力電
圧Ｖｏｕｔが出力される。

【００７０】このように、電荷再利用直列方式チャージ
ポンプ回路においては、スイッチング素子Ｓ１〜Ｓ１
３、およびコンデンサＣ１〜Ｃ４で構成した直列方式の
チャージポンプ回路の出力部と、スイッチング素子Ｓ１
４〜Ｓ２６、ならびにコンデンサＣ５〜Ｃ８で構成した
直列方式のチャージポンプ回路の出力部とが並列接続さ
れた構成となっている。

【００７１】これら２つの直列方式のチャージポンプ回
路は、駆動信号φ，／φによって逆相のパルスによって
それぞれ駆動されており、各々の寄生容量Ｃｐのある一
方の接続部が、すべて一時的にフローティングになる期
間がつくられる。

【００７２】そして、その期間にスイッチング素子Ｓ２
７〜Ｓ３０によって対応する相互の寄生容量Ｃｐをショ
ートした後、それらのノードを充放電する。これによっ
て、基準電位ＶＳＳに放電される電荷を次サイクルで充
電に用いることができ、電荷の再利用が可能となる。

【００７３】また、電荷再利用直並列方式チャージポン
プ回路は、図８に示すように、スイッチング素子Ｓ３１
〜Ｓ４０、およびコンデンサＣ９〜Ｃ１１から第３のチ
ャージポンプ回路が構成され、スイッチング素子Ｓ４１
〜Ｓ５０、ならびにコンデンサＣ１２〜Ｃ１４によって
第４のチャージポンプ回路が構成されている。さらに、
スイッチング素子Ｓ５１〜Ｓ５３により、イコライズ部
が構成されている。

【００７４】スイッチング素子Ｓ３１，Ｓ３３，Ｓ２
４，Ｓ３７，Ｓ４０，Ｓ４１，Ｓ４５〜Ｓ４９の制御端
子（ゲート）には、駆動信号φがそれぞれ入力されてお
り、スイッチング素子Ｓ３２，Ｓ３５，Ｓ３６，Ｓ３
８，Ｓ３９，Ｓ４２〜Ｓ４４，Ｓ５０の制御端子には、
駆動信号φの反転信号である駆動信号／φがそれぞれ入
力されている。スイッチング素子の制御端子には、イコ
ライズ信号φｓがそれぞれ入力されている。

【００７５】これらスイッチング素子Ｓ３１〜ＳＳ５３
は、駆動信号φ，／φ、およびイコライズ信号φｓによ
って、図８の左側に示すような信号タイミングによって
それぞれ動作制御されている。

【００７６】スイッチング素子Ｓ３１，Ｓ３２，Ｓ３
４，Ｓ４１，Ｓ４３，Ｓ４４の一方の接続部には、電源
電圧ＶＤＤが接続されており、スイッチング素子Ｓ３
３，Ｓ３６，Ｓ３９，Ｓ４２，Ｓ４６，Ｓ４９には、基
準電位ＶＳＳが接続されている。

【００７７】スイッチング素子Ｓ３２の他方の接続部に
は、スイッチング素子Ｓ３３の一方の接続部、コンデン
サＣ９の他方の接続部、およびスイッチング素子Ｓ５１
の一方の接続部がそれぞれ接続されている。

【００７８】スイッチング素子Ｓ３１の他方の接続部に
は、コンデンサＣ９の一方の接続部、スイッチング素子
Ｓ３５，Ｓ３８の一方の接続部がそれぞれ接続されてい
る。スイッチング素子Ｓ３４の他方の接続部には、コン
デンサＣ１０の他方の接続部、スイッチング素子Ｓ３６
の一方の接続部、ならびにスイッチング素子Ｓ５２の一
方の接続部が接続されている。

【００７９】スイッチング素子Ｓ３５の他方の接続部に
は、コンデンサＣ１０の一方の接続部、スイッチング素
子Ｓ３７の一方の接続部が接続されており、該スイッチ
ング素子３７の他方の接続部には、コンデンサＣ１１の
他方の接続部、スイッチング素子Ｓ３９の一方の接続
部、およびスイッチング素子Ｓ５３の一方の接続部が接
続されている。

【００８０】スイッチング素子Ｓ３８の他方の接続部に
は、コンデンサＣ１１の一方の接続部、ならびにスイッ
チング素子Ｓ４０の一方の接続部が接続されている。

【００８１】さらに、スイッチング素子Ｓ４０の他方の
接続部には、スイッチング素子Ｓ４２の一方の接続部、
コンデンサＣ１２の他方の接続部、およびスイッチング
素子Ｓ５１の他方の接続部がそれぞれ接続されている。

【００８２】スイッチング素子Ｓ４３の他方の接続部に
は、コンデンサＣ１２の一方の接続部、およびスイッチ
ング素子Ｓ４５，４８の一方の接続部がそれぞれ接続さ
れている。スイッチング素子Ｓ４４の他方の接続部に
は、コンデンサＣ１３の他方の接続部スイッチング素子
Ｓ４６の一方の接続部、ならびにスイッチング素子Ｓ５
２の他方の接続部が接続されている。

【００８３】スイッチング素子Ｓ４５の他方の接続部に
は、コンデンサＣ１３の一方の接続部、およびスイッチ
ング素子Ｓ４７の一方の接続部が接続されており、該ス
イッチング素子４７の他方の接続部には、スイッチング
素子Ｓ４９の一方の接続部、スイッチング素子Ｓ５３の
一方の接続部、およびコンデンサＣ１４の他方の接続部
が接続されている。

【００８４】スイッチング素子Ｓ４８の他方の接続部に
は、コンデンサＣ１４の一方の接続部、およびスイッチ
ング素子Ｓ５０の一方の接続部が接続されている。そし
て、スイッチング素子Ｓ４０の他方の接続部とスイッチ
ング素子Ｓ５０の他方の接続部とが接続されており、こ
の接続部から昇圧された出力電圧Ｖｏｕｔが出力され
る。

【００８５】この場合においても、直列方式のチャージ
ポンプ回路と並列方式のチャージポンプ回路とが、駆動
信号φ，／φの逆相パルスによってそれぞれ駆動されて
おり、各々の寄生容量Ｃｐのある一方の接続部が、すべ
て一時的にフローティングになる期間をつくる。

【００８６】そして、その期間にスイッチング素子Ｓ５
１〜Ｓ５３によって対応する相互の寄生容量Ｃｐをショ
ートした後、それらのノードを充放電する。これによっ
て、基準電位ＶＳＳに放電される電荷を次サイクルで充
電に用いることができ、電荷の再利用が可能となる。

【００８７】また、直並列方式チャージポンプ回路は、
図９に示すように、スイッチング素子ＳＷ１、コンデン
サＣＢ１からなる並列方式ポンプと、スイッチング素子
ＳＷ２〜ＳＷ５、コンデンサＣＢ２（〜ＣＢｋ＋１）か
らなるｋ段の直列方式ポンプ回路とを直列に接続した構
成からなる。

【００８８】並列方式チャージポンプにおいて、スイッ
チング素子ＳＷ１の一方の接続部には、電源電圧ＶＤＤ
が接続されており、該スイッチング素子ＳＷ１の他方の
接続部には、コンデンサＣＢ１の一方の接続部が接続さ
れている。

【００８９】そして、スイッチング素子ＳＷ１の制御端
子（ゲート）には、駆動信号φが入力され、コンデンサ
ＣＢ１の他方の接続部には、駆動信号／φが入力される
ようにそれぞれ接続されている。

【００９０】さらに、並列方式チャージポンプにおいて
は、スイッチング素子ＳＷ２の一方の接続部には、電源
電圧ＶＤＤが接続されており、該スイッチング素子ＳＷ
２の制御端子には、駆動信号φが入力されるように接続
されている。

【００９１】スイッチング素子ＳＷ２の他方の接続部に
は、スイッチング素子ＳＷ４の一方の接続部、およびコ
ンデンサＣＢ２の他方の接続部がそれぞれ接続されてい
る。コンデンサＣＢ２の一方の接続部には、スイッチン
グ素子ＳＷ３の他方の接続部、スイッチング素子ＳＷ５
の一方の接続部がそれぞれ接続されている。

【００９２】スイッチング素子ＳＷ３，ＳＷ４の制御端
子には、駆動信号／φが入力され、スイッチング素子Ｓ
Ｗ２，ＳＷ５の制御端子には、駆動信号φが入力される
ようにそれぞれ接続されている。スイッチング素子ＳＷ
３の一方の接続部には、スイッチング素子ＳＷ１の他方
の接続部が接続されている。

【００９３】以下、直列方式チャージポンプは、スイッ
チング素子ＳＷ３〜ＳＷ５、およびコンデンサＣＢ３
（〜ＣＢｋ＋１）によって同様の回路が構成されてい
る。

【００９４】この方式では、コンデンサＣＢ１と駆動信
号／φによって、コンデンサＣＢ２〜ＣＢｋ＋１を２Ｖ
ＤＤにチャージした後、ｋ個の昇圧容量をすべて直列接
続にする。これにより、負荷電流ゼロの条件で（２ｋ＋
１）ＶＤＤの電圧が得られる。

【００９５】したがって、ＶＤＤＭＡＸ＝２Ｖとした場
合、２ＶＤＤ＝４Ｖであるから、絶縁膜の最大許容電界
を５ＭＶ／ｃｍとしてゲート酸化膜を８ｎｍまで薄膜化
でき、小面積化が可能となる。

【００９６】また、上記した図４の電荷再利用直列方
式、図８の電荷再利用直並列方式、図９の直並列方式、
および従来技術に記載した図３３の並列方式、図３４の
直列方式にそれぞれ示すようなスイッチング素子、コン
デンサ、寄生容量のみからなる回路モデルを用いて、解
析式を導出し計算した結果を図１０に示す。

【００９７】図１０において、グラフ曲線の左側から右
側にかけて、直列方式、電荷再利用直列方式、直並列方
式、電荷再利用直並列方式、並列方式、および電荷再利
用並列方式の電気的特性をそれぞれ示している。

【００９８】ここで、昇圧率Ｖｏｕｔ／ＶＤＤは７倍、
寄生容量と昇圧容量の比Ｃｐ／ＣＢは０．１（ｔｏｘ＝
２５ｎｍのＭＯＳキャパシタに相当）とする。

【００９９】図１０から、入出力電流比は、直列方式が
もっとも大きく、以下、直並列方式、並列方式の順にな
っていることがわかる。これは、昇圧容量に付く寄生容
量Ｃｐによって充放電される無駄電流が上記の順に小さ
くなるためである。

【０１００】すなわち、直列方式や直並列方式では寄生
容量Ｃｐに２ＶＤＤ〜（ｎ−１）ＶＤＤまでの電圧がか
かるのに対して、並列方式ではＶＤＤしかかからないた
めである。直列方式と直並列方式で後者の方が入出力電
流比が小さいのは、直列接続される容量の数が少ないた
め寄生容量も少なくなるためである。

【０１０１】ただし、直列方式の場合、昇圧容量の酸化
膜厚は直並列方式の半分程度に薄くできるので、単位面
積当たりの寄生容量も半減し、直並列方式と同程度の入
出力電流比にすることが可能である。

【０１０２】また、電荷再利用並列方式は、既に論文
（Christl Lauterbach, "Charge Sharing Concept and
New Clocking Scheme for Power Efficiency and Elect
romagnetic Emission Improvement of Boosted Charge
Pumps," IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.
35, NO. 5, MAY 2000 pp.719-723）などで提案されて
いる。

【０１０３】この回路の概略を図２６に示す。この方式
では、１個のチャージポンプ回路で昇圧容量を駆動する
逆相関係にある２本の駆動線を一時的にフローティング
状態にし、それらに付属する寄生容量同士をショートす
るものである。しかし、並列方式は、もともと入出力電
流比が小さいので、電荷再利用の効果も小さい。

【０１０４】以上から、最も入出力電流比の小さい並列
方式は、占有面積が大きいという問題があり、最も面積
が小さい直列方式は、入出力電流比が大きいという問題
があり、これら占有面積と入出力電流比とのトレードオ
フを考慮すると、電荷再利用並列方式、電荷再利用直並
列方式、ならびに直並列方式のチャージポンプ回路が実
用性に優れていることが分かる。

【０１０５】次に、上記した電荷再利用直列方式チャー
ジポンプ回路によって、不揮発性メモリ１２の電圧生成
部１５に設けられた中電圧チャージポンプ回路１８を構
成した場合の回路構成、および動作について詳しく説明
する。

【０１０６】ここで、中電圧チャージポンプ回路１８に
おける無負荷時の理論的昇圧率は７倍程度である。

【０１０７】中電圧チャージポンプ回路１８は、図１１
に示すように、トランジスタＱ１１〜Ｑ１９，Ｑ１Ａ〜
Ｑ１Ｆ，コンデンサＣ１１〜Ｃ１６，ＣＧ１１からなる
第１のチャージポンプ回路、トランジスタＱ２１〜Ｑ２
９，Ｑ１Ａ〜Ｑ１Ｆ，Ｑ２Ａ〜Ｑ２Ｌ，ＱＳ１〜ＱＳ
６、コンデンサＣ２１〜Ｃ２６，ＣＧ２１から構成され
る第２のチャージポンプ回路、ならびにトランジスタＱ
Ｓ１〜ＱＳ６からなるイコライズ部から構成されてい
る。

【０１０８】また、トランジスタＱ１１，Ｑ１３，Ｑ１
５，Ｑ１７，Ｑ１Ｂ，Ｑ１Ｄ〜Ｑ１Ｆ，Ｑ２１，Ｑ２
３，Ｑ２５，Ｑ２７，Ｑ２９，Ｑ２Ｂ，Ｑ２Ｄ〜Ｑ２Ｆ
はＰチャネルＭＯＳから構成されており、その他のトラ
ンジスタＱ１２，Ｑ１４，Ｑ１６，Ｑ１８，Ｑ１Ａ，Ｑ
１Ｃ，Ｑ１Ｇ〜Ｑ１Ｌ，Ｑ２２，Ｑ２４，Ｑ２６，Ｑ２
８，Ｑ２Ａ，Ｑ２Ｃ，Ｑ２Ｇ〜Ｑ２ＬはＮチャネルＭＯ
Ｓから構成されている。

【０１０９】さらに、コンデンサＣ１１〜Ｃ１６，Ｃ２
１〜Ｃ２６，ＣＧ１１，ＣＧ２１は、図６に示したｎＷ
ＥＬＬ内に形成されたｎＭＯＳ容量が用いられている。

【０１１０】トランジスタＱ１１とトランジスタＱ１２
とは、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列接
続されている。トランジスタＱ１１，Ｑ１３のゲートに
は、駆動信号Ｆ４が入力されるように接続されており、
トランジスタＱ１２，Ｑ１４，Ｑ１６，Ｑ１８，Ｑ１
Ａ，Ｑ１Ｃ１のゲートには、駆動信号Ｆ４がそれぞれ入
力されるように接続されている。

【０１１１】トランジスタＱ１１の他方の接続部には、
コンデンサＣ１１の他方の接続部、ならびにトランジス
タＱＳ１の一方の接続部がそれぞれ接続されている。コ
ンデンサＣ１１の一方の接続部には、トランジスタＱ１
Ｇの他方の接続部、およびＱ１３の一方の接続部が接続
されている。また、コンデンサＣ１１の一方の接続部に
は、トランジスタＱ１３の基板も接続されており、基板
効果の削減を目的として基板電圧として印加されてい
る。

【０１１２】トランジスタＱ１Ｇの一方の接続部には、
電源電圧ＶＤＤが接続されており、トランジスタＱ１３
の他方の接続部には、トランジスタＱ１４，ＱＳ２の一
方の接続部、およびコンデンサＣ１２の他方の接続部が
それぞれ接続されている。

【０１１３】トランジスタＱ１Ｈ，Ｑ１５，Ｑ１６は、
電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列接続され
ており、トランジスタＱ１５のゲートには、電源電圧Ｖ
ＤＤが接続されている。

【０１１４】さらに、トランジスタＱ１Ｈの他方の接続
部が接続されたトランジスタＱ１５の一方の接続部に
は、コンデンサＣ１２の一方の接続部、および該トラン
ジスタＱ１５の基板が接続されている。

【０１１５】トランジスタＱ１５の他方の接続部が接続
されたトランジスタＱ１６の一方の接続部には、コンデ
ンサＣ１３の他方の接続部、ならびにトランジスタＱＳ
３の一方の接続部がそれぞれ接続されている。

【０１１６】また、トランジスタＱ１Ｉ，Ｑ１７，Ｑ１
８においても、電源電圧ＶＤＤと基準電位ＶＳＳとの間
に直列接続されている。トランジスタＱ１７のゲートに
は、電源電圧ＶＤＤが接続されている。

【０１１７】トランジスタＱ１Ｉの他方の接続部が接続
されたトランジスタＱ１７の一方の接続部には、コンデ
ンサＣ１３の一方の接続部、および該トランジスタＱ１
７の基板が接続されている。

【０１１８】トランジスタＱ１７の他方の接続部が接続
されたトランジスタＱ１８の一方の接続部には、コンデ
ンサＣ１４の他方の接続部、ならびにトランジスタＱＳ
４の一方の接続部がそれぞれ接続されている。

【０１１９】さらに、トランジスタＱ１Ｊ，Ｑ１９，Ｑ
１Ａも、電源電圧ＶＤＤと基準電位ＶＳＳとの間に直列
接続されており、トランジスタＱ１９のゲートには、電
源電圧ＶＤＤが接続されている。

【０１２０】トランジスタＱ１Ｊの他方の接続部が接続
されたトランジスタＱ１９の一方の接続部には、コンデ
ンサＣ１４の一方の接続部、および該トランジスタＱ１
９の基板が接続されている。

【０１２１】トランジスタＱ１９の他方の接続部が接続
されたトランジスタＱ１Ａの一方の接続部には、コンデ
ンサＣ１５の他方の接続部、ならびにトランジスタＱＳ
５の一方の接続部がそれぞれ接続されている。

【０１２２】また、トランジスタＱ１Ｋ，Ｑ１Ｂ，Ｑ１
Ｃにおいても、電源電圧ＶＤＤと基準電位ＶＳＳとの間
に直列接続されており、トランジスタＱ１Ｂのゲートに
は、電源電圧ＶＤＤが接続されている。

【０１２３】さらに、トランジスタＱ１１，Ｑ１３のゲ
ートに信号Ｆ４を入力し、トランジスタＱ１５，Ｑ１
７，Ｑ１９，Ｑ１Ｂのゲート電位を電源電圧ＶＤＤに固
定することにより、昇圧電圧が低い２段目のトランジス
タＱ１３までのオン抵抗を下げることができるととも
に、ゲート容量による充放電電荷が減り消費電流を減ら
すことができる。

【０１２４】トランジスタＱ１Ｋの他方の接続部が接続
されたトランジスタＱ１Ｂの一方の接続部には、コンデ
ンサＣ１５の一方の接続部、および該トランジスタＱ１
Ｂの基板が接続されている。

【０１２５】トランジスタＱ１Ｂの他方の接続部が接続
されたトランジスタＱ１Ｃの一方の接続部には、コンデ
ンサＣ１６の他方の接続部、ならびにトランジスタＱＳ
６の一方の接続部がそれぞれ接続されている。

【０１２６】さらに、トランジスタＱ１Ｌの一方の接続
部には、電源電圧ＶＤＤが接続されており、該Ｑ１Ｌの
他方の接続部には、コンデンサＣ１６の一方の接続部、
トランジスタＱ１Ｄ，Ｑ１Ｆの一方の接続部、ならびに
トランジスタＱ１Ｅのゲートがそれぞれ接続されてい
る。トランジスタＱ１Ｄは、最終段の電荷転送用ＭＯＳ
として用いられている。

【０１２７】トランジスタＱ１Ｆのゲートには、トラン
ジスタＱ１Ｄのゲート、コンデンサＣＧ１１の一方の接
続部トランジスタＱ１Ｅの一方の接続部が、それぞれ接
続されている。トランジスタＱ１Ｆは、トランジスタＱ
１Ｄの基板電圧を最も高い電位に維持するスイッチとし
て設けられている。

【０１２８】トランジスタＱ１Ｄのゲートに接続された
コンデンサＣＧ１１によって、該トランジスタＱ１Ｄの
オン時にはコンデンサＣＧ１１の一端に入力された最終
段転送トランジスタゲート信号ＦＧＴを２ＶＤＤだけ下
げることにより、Ｖｏｕｔ−２ＶＤＤになるように制御
し、電源にＶｏｕｔを必要とするゲート制御用のレベル
変換回路が不要になるので消費電流を大幅に低減するこ
とができる。

【０１２９】トランジスタＱ１Ｆの他方の接続部には、
該トランジスタＱ１Ｆの基板、およびトランジスタＱ１
Ｅの他方の接続部と基板とがそれぞれ接続されている。
コンデンサＣＧ１１の他方の接続部には、最終段転送ト
ランジスタゲート信号ＦＧＴが入力されるように接続さ
れている。

【０１３０】また、トランジスタＱ１Ｇ〜Ｑ１Ｌのゲー
トには、プリチャージ信号ＦＰＴがそれぞれ入力される
ように接続されており、トランジスタＱＳ１〜ＱＳ６の
ゲートには、イコライズ信号ＦＳがそれぞれ入力される
ように接続されている。

【０１３１】さらに、トランジスタＱ２２，Ｑ２１は、
基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列接続され
ており、トランジスタＱ２２の他方の接続部が接続され
たトランジスタＱ２１の一方の接続部には、コンデンサ
Ｃ２１の一方の接続部、およびトランジスタＱＳ１の他
方の接続部が、それぞれ接続されている。

【０１３２】トランジスタＱ２４，Ｑ２３，Ｑ２Ｇは、
基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列接続され
ており、トランジスタＱ２３の他方の接続部が接続され
たトランジスタＱ２Ｇの一方の接続部には、コンデンサ
Ｃ２１の他方の接続部、およびトランジスタＱ２３の基
板が接続されている。トランジスタＱ２１，Ｑ２３のゲ
ートには、駆動信号Ｆ１２が入力されるように接続され
ている。

【０１３３】トランジスタＱ２４の他方の接続部が接続
されたトランジスタＱ２４の一方の接続部には、コンデ
ンサＣ２２の一方の接続部、およびトランジスタＱＳ２
の他方の接続部がそれぞれ接続されている。

【０１３４】また、トランジスタＱ２６，Ｑ２５，Ｑ２
Ｈは、基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列接
続されており、トランジスタＱ２５の他方の接続部に
は、コンデンサＣ２２の他方の接続部、ならびに該トラ
ンジスタＱ２５の基板が接続されている。

【０１３５】トランジスタＱ２６の他方の接続部には、
トランジスタＱＳ３の他方の接続部、コンデンサＣ２３
の一方の接続部がそれぞれ接続されている。トランジス
タＱ２５のゲートには、電源電圧ＶＤＤが接続されてい
る。

【０１３６】さらに、トランジスタＱ２８，Ｑ２７，Ｑ
２Ｉにおいても、基準電位ＶＳＳと電源電圧ＶＤＤとの
間に直列接続されており、トランジスタＱ２７の他方の
接続部には、コンデンサＣ２３の他方の接続部、ならび
に該トランジスタＱ２７の基板が接続されている。

【０１３７】トランジスタＱ２８の他方の接続部には、
トランジスタＱＳ４の他方の接続部、コンデンサＣ２４
の一方の接続部がそれぞれ接続されており、トランジス
タＱ２７のゲートには、電源電圧ＶＤＤが接続されてい
る。

【０１３８】トランジスタＱ２Ａ，Ｑ２９，Ｑ２Ｊは、
基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列接続され
ており、トランジスタＱ２９の他方の接続部には、コン
デンサＣ２４の他方の接続部、ならびに該トランジスタ
Ｑ２９の基板が接続されている。

【０１３９】トランジスタＱ２Ａの他方の接続部には、
トランジスタＱＳ５の他方の接続部、コンデンサＣ２５
の一方の接続部がそれぞれ接続されており、トランジス
タＱ２９のゲートには、電源電圧ＶＤＤが接続されてい
る。

【０１４０】トランジスタＱ２Ｃ，Ｑ２Ｂ，Ｑ２Ｋは、
基準電位ＶＳＳと電源電圧ＶＤＤとの間に直列接続され
ており、トランジスタＱ２Ｂの他方の接続部には、コン
デンサＣ２５の他方の接続部、ならびに該トランジスタ
Ｑ２Ｂの基板が接続されている。

【０１４１】さらに、トランジスタＱ２１，Ｑ２３のゲ
ートに信号Ｆ１２を入力し、トランジスタＱ２５，Ｑ２
７，Ｑ２９，Ｑ２Ｂのゲート電位を電源電圧ＶＤＤに固
定することにより、昇圧電圧が低い２段目のトランジス
タＱ２３までのオン抵抗を下げることができるととも
に、ゲート容量による充放電電荷が減り消費電流を減ら
すことができる。

【０１４２】トランジスタＱ２Ｃの他方の接続部には、
トランジスタＱＳ６の他方の接続部、コンデンサＣ２６
の一方の接続部がそれぞれ接続されており、トランジス
タＱ２Ｂのゲートには、電源電圧ＶＤＤが接続されてい
る。

【０１４３】コンデンサＣ２６の他方の接続部には、ト
ランジスタＱ２Ｄ，Ｑ２Ｆ，Ｑ２Ｌの一方の接続部、な
らびにトランジスタＱ２Ｅのゲートがそれぞれ接続され
ており、トランジスタＱ２Ｌの他方の接続部には、電源
電圧ＶＤＤが接続されている。トランジスタＱ２Ｄも、
トランジスタＱ１Ｄと同様に最終段の電荷転送用ＭＯＳ
として用いられている。

【０１４４】コンデンサＣＧ２１の一方の接続部には、
最終段転送トランジスタゲート信号ＦＧＢが入力される
ように接続されている。このコンデンサＣＧ２１の一方
の接続部には、トランジスタＱ２Ｄ，Ｑ２Ｆのゲート、
トランジスタＱ２Ｅの一方の接続部がそれぞれ接続され
ている。

【０１４５】トランジスタＱ２Ｆの他方の接続部には、
該トランジスタＱ２Ｆの一方の接続部、基板およびトラ
ンジスタＱ２Ｄの基板がそれぞれ接続されている。トラ
ンジスタＱ２Ｄの他方の接続部には、トランジスタＱ２
Ｅの他方の接続部、ならびに基板がそれぞれ接続されて
いる。

【０１４６】そして、トランジスタＱ２Ｄの他方の接続
部には、トランジスタＱ１Ｄの他方の接続部が接続され
ており、この接続部から昇圧電圧ＶＰＰが出力される。

【０１４７】また、トランジスタＱ２２，Ｑ２４，Ｑ２
６，Ｑ２８，Ｑ２Ａ，Ｑ２Ｃのゲートには、駆動信号Ｆ
１３が入力されるようにそれぞれ接続されており、トラ
ンジスタＱ２Ｇ，Ｑ２Ｈ，Ｑ２Ｉ，Ｑ２Ｊ，Ｑ２Ｋ，Ｑ
２Ｌのゲートには、プリチャージ信号ＦＰＢが入力され
るようにそれぞれ接続されている。

【０１４８】ここで、図１１における駆動信号Ｆ１〜Ｆ
１７は、たとえば、遅延回路や論理回路などによって１
つのパルスから発生することができるものである。

【０１４９】さらに、プリチャージ信号ＦＰＴ（，ＦＰ
Ｂ）を生成するプリチャージ信号発生回路の回路構成に
ついて説明する。

【０１５０】プリチャージ信号発生回路は、図１２に示
すように、トランジスタＱ１〜Ｑ１０，ＱＡ，ＱＢ、コ
ンデンサＣ１〜Ｃ４から構成されている。トランジスタ
Ｑ１〜Ｑ５，Ｑ９，ＱＡ，ＱＢの一方の接続部には、電
源電圧ＶＤＤが接続されている。トランジスタＱ１，Ｑ
２，ＱＢのゲートにも電源電圧ＶＤＤが接続されてい
る。

【０１５１】トランジスタＱ３の他方の接続部には、コ
ンデンサＣ１の一方の接続部、トランジスタＱ２の他方
の接続部、およびトランジスタＱ４のゲートがそれぞれ
接続されている。

【０１５２】また、トランジスタＱ４の他方の接続部に
は、コンデンサＣ２の一方の接続部、トランジスタＱ１
の他方の接続部、およびトランジスタＱ３，Ｑ９，ＱＡ
のゲートがそれぞれ接続されている。

【０１５３】コンデンサＣ１の他方の接続部には、駆動
信号Ｆ２が入力されるように接続されており、コンデン
サＣ２の他方の接続部には、駆動信号Ｆ１が入力される
ように接続されている。

【０１５４】トランジスタＱ５の他方の接続部には、ト
ランジスタＱ６の一方の接続部。およびコンデンサＣ３
の他方の接続部が接続されており、該コンデンサＣ３の
一方の接続部には、トランジスタＱ９の他方の接続部、
およびトランジスタＱ７の一方の接続部、基板がそれぞ
れ接続されている。

【０１５５】コンデンサＱ７の他方の接続部には、トラ
ンジスタＱ８の一方の接続部コンデンサＣ４の他方の接
続部がそれぞれ接続されている。トランジスタＱ６，Ｑ
８の他方の接続部には、基準電位ＶＳＳが接続されてい
る。トランジスタＱＡ，ＱＢの他方の接続部には、コン
デンサＣ４の一方の接続部が接続されている。

【０１５６】トランジスタＱ５〜Ｑ８のゲートには、駆
動信号Ｆ３が入力されるように接続されている。そし
て、トランジスタＱＡの他方の接続部がプリチャージ信
号ＦＰＴの出力部となる。

【０１５７】ここでは、プリチャージ信号ＦＰＴを生成
するプリチャージ信号発生回路について記載したが、プ
リチャージ信号ＦＰＢを生成するプリチャージ信号発生
回路の回路構成も同一であるので説明を省略する。ま
た、プリチャージ信号ＦＰＢを生成する場合には、駆動
信号Ｆ２，Ｆ１，Ｆ３の代わりに、それぞれ駆動信号Ｆ
１０，Ｆ９，Ｆ１１が入力される。

【０１５８】さらに、最終段転送トランジスタゲート信
号ＦＧＴを生成する最終段転送トランジスタゲート信号
発生回路の回路構成について説明する。

【０１５９】最終段転送トランジスタゲート信号発生回
路は、図１３に示すように、トランジスタＱ１ａ〜Ｑ８
ａ、およびコンデンサＣ１ａ〜Ｃ３ａから構成されてい
る。これらトランジスタＱ１ａ〜Ｑ８ａ、ならびにコン
デンサＣ１ａ〜Ｃ３ａは、前述したプリチャージ信号発
生回路のトランジスタトランジスタＱ１〜Ｑ８、および
コンデンサＣ１〜Ｃ３と同じ回路構成からなり、コンデ
ンサＣ１ａには駆動信号Ｆ７、コンデンサＣ２ａには駆
動信号Ｆ６、トランジスタＱ５ａ〜Ｑ８ａのゲートには
駆動信号Ｆ８が入力され、トランジスタＱ７ａの他方の
接続部から最終段転送トランジスタゲート信号ＦＧＴが
出力される点が異なっている。

【０１６０】また、最終段転送トランジスタゲート信号
ＦＧＢを生成する最終段転送トランジスタゲート信号発
生回路は、最終段転送トランジスタゲート信号ＦＧＴを
生成する最終段転送トランジスタゲート信号発生回路と
同一の回路構成であるので説明は省略する。この場合、
最終段転送トランジスタゲート信号ＦＧＢを生成する場
合には、駆動信号Ｆ７，Ｆ６，Ｆ８の代わりに駆動信号
Ｆ１５，Ｆ１４，Ｆ１６がそれぞれ入力されることにな
る。

【０１６１】さらに、イコライズ信号ＦＳを生成するイ
コライズ信号発生回路の回路構成について説明する。

【０１６２】イコライズ信号発生回路は、図１４に示す
ように、トランジスタＱ１ｂ〜Ｑ６ｂから構成されてい
る。トランジスタＱ２ｂ，Ｑ４ｂの一方の接続部には、
昇圧電圧ＶＰＰが接続されており、該トランジスタＱ４
ｂの他方の接続部には、トランジスタＱ３ｂの一方の接
続部、およびトランジスタＱ２ｂのゲートがそれぞれ接
続されている。

【０１６３】トランジスタＱ３ｂのゲートには、電源電
圧ＶＤＤが接続されている。トランジスタＱ３ｂの他方
の接続部、トランジスタＱ１ｂのゲートには、駆動信号
Ｆ１７が入力されるように接続されている。トランジス
タＱ１ｂの他方の接続部には、基準電位ＶＳＳが接続さ
れている。

【０１６４】トランジスタＱ４ｂのゲートには、トラン
ジスタＱ２ｂの他方の接続部、トランジスタＱ１ｂの一
方の接続部、ならびにトランジスタＱ５ｂ，Ｑ６ｂのゲ
ートがそれぞれ接続されている。

【０１６５】トランジスタＱ６ｂ，Ｑ５ｂは、昇圧電圧
ＶＰＰと基準電位ＶＳＳとの間に直列接続されたＣＭＯ
Ｓ構成となっており、トランジスタＱ６ｂの他方の接続
部からイコライズ信号ＦＳが出力される。この方式の利
点は、高電圧はポンプ回路出力である昇圧電圧ＶＰＰか
ら得るので、回路構成が簡単になり、面積が小さくでき
ることである。

【０１６６】イコライズ信号ＦＳは、また、図１１に示
す回路の上半分、または下半分と同じ構成の直列方式チ
ャージポンプ回路（最終段転送トランジスタ部を除く）
を用いて作ることもできる。

【０１６７】たとえば、上半分と同じ回路を用いた場
合、駆動信号Ｆ４，Ｆ５の代わりに駆動信号Ｆ１７と逆
相の関係にある信号を入力し、ノードＮ１４、あるいは
ノードＮ１５をイコライズ信号ＦＳの出力とすればよ
い。この方式の利点は、ポンプ回路出力である昇圧電圧
ＶＰＰから電流を取り出さないので、電力効率が高いこ
とである。

【０１６８】また、電荷再利用直列方式チャージポンプ
回路によって構成された中電圧チャージポンプ回路１８
の動作について、図１１〜図１４、および図１５、図１
６のタイミングチャートを用いて説明する。

【０１６９】ここで、図１５においては、上方から下方
にかけて、駆動信号Ｆ１〜Ｆ１７、プリチャージ信号Ｆ
ＰＴ，ＦＰＢ、最終段転送トランジスタゲート信号ＦＧ
Ｔ，ＦＧＢ、およびイコライズ信号ＦＳの信号タイミン
グをそれぞれ示している。

【０１７０】また、図１６においては、上方から下方に
かけて、駆動信号Ｆ４，Ｆ５，Ｆ１２，Ｆ１３、プリチ
ャージ信号ＦＰＴ，ＦＰＢ、最終段転送トランジスタゲ
ート信号ＦＧＴ，ＦＧＢ、イコライズ信号ＦＳ、図１１
におけるノードＮ１ｉ，Ｎ２ｉ（ここで、ｉ＝１〜
６）、ならびに同じく図１１におけるノードＰ１１，Ｐ
２１，Ｐ１２，Ｐ２２，Ｐ１３，Ｐ２３の信号タイミン
グをそれぞれ示している。

【０１７１】さらに、中電圧チャージポンプ回路１８に
おける無負荷時の論理的昇圧率は７倍とする。

【０１７２】まず、チャージポンプ回路の上半分は、駆
動信号Ｆ１，Ｆ３（図１２参照）がＨｉレベルの期間に
コンデンサＣ３，Ｃ４を充電する。このとき、駆動信号
Ｆ４，Ｆ５、およびプリチャージ信号ＦＰＴはＬｏレベ
ルであり、トランジスタＱ１１，Ｑ１３，Ｑ１５，Ｑ１
７，Ｑ１９，Ｑ１Ｂは導通状態になっており、コンデン
サＣ１１〜Ｃ１６は直列接続状態となっている。すなわ
ち昇圧モードにある。

【０１７３】このとき、駆動信号Ｆ６，Ｆ８は、Ｈｉレ
ベルの状態にあり、電荷転送ＭＯＳであるトランジスタ
Ｑ１Ｄのゲート電圧は、コンデンサＣＧ１１との結合に
より、出力電圧Ｖｏｕｔから引き下げられ、Ｖｏｕｔ−
２ＶＤＤになっている。すなわち、トランジスタＱ１Ｄ
はオン状態になって電荷を出力側へと転送する。

【０１７４】また、このとき、駆動信号Ｆ２（図１
２），Ｆ７（図１３）はＬｏレベルになっている。チャ
ージポンプ回路の下半分は上半分と逆になっており、駆
動信号Ｆ９，Ｆ１１がＬｏレベルの際にコンデンサＣ
３，Ｃ４は直列接続され、プリチャージ用のトランジス
タＱ２Ｇ，Ｑ２Ｈ〜Ｑ２Ｌのゲートは、３ＶＤＤにまで
昇圧されオンする。このとき、駆動信号Ｆ１２，Ｆ１３
はＨｉレベルとなっているので、トランジスタＱ２２，
Ｑ２４，Ｑ２６，Ｑ２８，Ｑ２Ａ，Ｑ２Ｃもオンし、電
源電圧ＶＤＤからコンデンサＣ２１〜Ｃ２６に電荷が注
入される。

【０１７５】また、駆動信号Ｆ１４，Ｆ１６はＬｏレベ
ルの状態にあり、図１３から最終段転送トランジスタゲ
ート信号ＦＧＢがＨｉレベル（２ＶＤＤ）となるから、
電荷転送ＭＯＳであるトランジスタＱ２Ｄのゲート電圧
は、コンデンサＣＧ２１との結合によって、出力電圧Ｖ
ｏｕｔ−２ＶＤＤからＶｏｕｔに引き上げられる。

【０１７６】トランジスタＱ２Ｅのゲート電位は、Ｖｏ
ｕｔよりも低いＶＤＤであるからトランジスタＱ２Ｅは
オンしてコンデンサＣＧ２１の電位を確実にＶｏｕｔま
で引き上げる。これにより、トランジスタＱ２Ｄはオフ
状態になって電荷が出力側から昇圧容量側へ逆流するの
を防ぐ。このとき、駆動信号Ｆ１０，Ｆ１５は、Ｈｉレ
ベルになっている。

【０１７７】次に、寄生容量Ｃｐのイコライズを行う。
このとき、上半分のチャージポンプ回路では、駆動信号
Ｆ６，Ｆ８をＬｏレベル、駆動信号Ｆ７をＨｉレベルに
した後、駆動信号Ｆ４をＨｉレベルにし、他はそのまま
の状態にしておく。

【０１７８】また、下半分のチャージポンプ回路では、
駆動信号Ｆ１０をＬｏレベル、駆動信号Ｆ１１をＨｉレ
ベルにした後、駆動信号Ｆ１３をＬｏレベルにする。他
はそのままの状態にしておく。

【０１７９】これにより、ノードＮ１１〜Ｎ１６とノー
ドＮ２１〜Ｎ２６とは、寄生容量Ｃｐのみで電位が保た
れたフローティング状態となる。そして、ここで、イコ
ライズパルスである駆動信号Ｆ１７をＨｉレベルにする
ことにより、イコライズ信号ＦＳをＨｉレベルにし、ノ
ードＮ１１−Ｎ２１，Ｎ１２−Ｎ２２，Ｎ１３−Ｎ２
３，Ｎ１４−Ｎ２４，Ｎ１５−Ｎ２５，Ｎ１６−Ｎ２６
の電位をそれぞれ均等化する。

【０１８０】次のサイクルでは、上半分のチャージポン
プ回路は、駆動信号Ｆ１，Ｆ３をＬｏレベルにして、図
１２のコンデンサＣ３，Ｃ４を直列接続し、プリチャー
ジ用のトランジスタＱ１Ｇ，Ｑ１Ｈ〜Ｑ１Ｌのゲートを
３ＶＤＤにまで昇圧しオンする。

【０１８１】このとき、駆動信号Ｆ４はＨｉレベルのま
ま、駆動信号Ｆ５はＨｉレベルとし、トランジスタＱ１
２，Ｑ１４，Ｑ１６，Ｑ１８，Ｑ１Ａ，Ｑ１Ｃもオンす
る。これにより、電源電圧ＶＤＤからコンデンサＣ１１
〜Ｃ１６に電荷がそれぞれ注入される。

【０１８２】また、このとき、駆動信号Ｆ６，Ｆ８がＬ
ｏレベルの状態にあり、図１３から最終段転送トランジ
スタゲート信号ＦＧＴがＨｉレベル（２ＶＤＤ）となる
から、電荷転送ＭＯＳであるトランジスタＱ１Ｄのゲー
ト電圧は、コンデンサＣＧ１１との結合によりＶｏｕｔ
−２ＶＤＤからＶｏｕｔに引き上げられる。

【０１８３】また、トランジスタＱ１Ｅのゲート電位は
ＶＤＤとＶｏｕｔより低くなっているから、トランジス
タＱ１ＥはオンしてコンデンサＣＧ１１の電位を確実に
Ｖｏｕｔまで引き上げる。これにより、トランジスタＱ
１Ｄはオフ状態になって電荷が出力側から昇圧容量側へ
逆流するのを防ぐことができる。このとき、駆動信号Ｆ
２，Ｆ７はＨｉレベルになっている。

【０１８４】一方、下半分のチャージポンプ回路は、駆
動信号Ｆ９，Ｆ１１をＨｉレベルとしコンデンサＣ３，
Ｃ４を充電する。このとき、駆動信号Ｆ１２，Ｆ１３を
Ｌｏレベルとするので、トランジスタＱ２１，Ｑ２３，
Ｑ２５，Ｑ２７，Ｑ２９，Ｑ２Ｂはそれぞれ導通状態に
なって、コンデンサＣ２１〜Ｃ２６はすべて直列接続さ
れ、昇圧モードになる。

【０１８５】さらに、図１３の駆動信号Ｆ１４，Ｆ１６
をＨｉレベルとし、最終段転送トランジスタゲート信号
ＦＧＴをＬｏレベル（基準電位ＶＳＳ）とし、電荷転送
ＭＯＳであるトランジスタＱ２Ｄのゲート電圧を、コン
デンサＣＧ２１との結合によりＶｏｕｔからＶｏｕｔ−
２ＶＤＤに引き下げる。これにより、トランジスタＱ２
Ｄはオン状態になって電荷を昇圧容量から出力側へと転
送する。このとき、駆動信号Ｆ１０，Ｆ１５はＬｏレベ
ルになっている。

【０１８６】その後、寄生容量Ｃｐのイコライズを行
う。このとき、上半分のチャージポンプ回路では、駆動
信号Ｆ２，Ｆ５をＬｏレベル、駆動信号Ｆ３をＨｉレベ
ル"にし、他はそのままにしておく。

【０１８７】一方、下半分のチャージポンプ回路では、
駆動信号Ｆ１４をＬｏレベル、駆動信号Ｆ１５をＨｉレ
ベルにした後、駆動信号Ｆ１６．Ｆ１２をそれぞれＬｏ
レベルにして、他はそのままにしておく。

【０１８８】これにより、ノードＮ１１−Ｎ１６とノー
ドＮ２１−Ｎ２６とは、寄生容量Ｃｐのみで電位が保た
れたフローティング状態となる。ここで、イコライズパ
ルスである駆動信号Ｆ１７をＨｉレベルにすることによ
り、イコライズ信号ＦＳを出力し、ノードＮ１１−Ｎ２
１，Ｎ１２−Ｎ２２，Ｎ１３−Ｎ２３，Ｎ１４−Ｎ２
４，Ｎ１５−Ｎ２５，Ｎ１６−Ｎ２６の電位をそれぞれ
均等化する。以下、上記動作を繰り返すことによって昇
圧された出力電圧Ｖｏｕｔを生成する。

【０１８９】次に、電荷再利用直並列方式チャージポン
プ回路によって、中電圧チャージポンプ回路１８を構成
した場合の回路構成、および動作について詳しく説明す
る。

【０１９０】この場合、中電圧チャージポンプ回路１８
は、図１７に示すように、トランジスタＱ１１ａ〜Ｑ１
９ａ，Ｑ１Ａａ〜Ｑ１Ｃａ，コンデンサＣ１１ａ〜Ｃ１
３ａ，ＣＧ１１ａからなる第３のチャージポンプ回路、
トランジスタＱ２１ａ〜Ｑ２９ａ，Ｑ２Ａａ〜Ｑ２Ｃ
ａ、コンデンサＣ２１ａ〜Ｃ２３ａ，ＣＧ２１ａから構
成される第４のチャージポンプ回路、ならびにトランジ
スタＱＳ１ａ〜ｑｓ３ａからなるイコライズ部から構成
されている。

【０１９１】トランジスタＱ１１ａ，Ｑ１２ａは、電源
電圧ＶＤＤと基準電位ＶＳＳとの間に直列接続されてい
る。トランジスタＱ１１ａ，Ｑ１２ａの接続部には、コ
ンデンサＣ１１ａの他方の接続部、およびトランジスタ
ＱＳ１ａの一方の接続部が接続されている。

【０１９２】トランジスタＱ１７ａ〜Ｑ１９ａの一方の
接続部、およびトランジスタＱ１３ａのゲートには、昇
圧容量プリチャージ電源電圧ＶＰ２Ｔが接続されてい
る。トランジスタＱ１７ａ〜Ｑ１９ａのゲートには、プ
リチャージ信号ＦＰ２Ｔが入力されるように接続されて
いる。

【０１９３】トランジスタＱ１７ａの他方の接続部に
は、トランジスタＱ１３ａの一方の接続部、基板、コン
デンサＣ１１ａの一方の接続部がそれぞれ接続されてい
る。コンデンサＱ１３ａの他方の接続部には、コンデン
サＱ１４ａの一方の接続部、コンデンサＣ１２ａの他方
の接続部、ならびにトランジスタＱＳ２ａの一方の接続
部がそれぞれ接続されている。

【０１９４】また、トランジスタＱ１８ａの他方の接続
部には、トランジスタＱ１５ａの一方の接続部、基板、
コンデンサＣ１２ａの一方の接続部がそれぞれ接続され
ており、該トランジスタＱ１５の他方の接続部には、ト
ランジスタＱ１６ａの一方の接続部、コンデンサＣ１３
ａの他方の接続部、およびトランジスタＱＳ３ａの一方
の接続部がそれぞれ接続されている。トランジスタＱ１
６ａの他方の接続部には、基準電位ＶＳＳが接続されて
いる。

【０１９５】トランジスタＱ１９ａの他方の接続部に
は、コンデンサＣ１３ａの一方の接続部、トランジスタ
Ｑ１Ａａ，Ｑ１Ｃａの一方の接続部、トランジスタＱ１
Ｂａのゲートがそれぞれ接続されている。

【０１９６】トランジスタＱ１Ｃａの他方の接続部に
は、該トランジスタＱ１Ｃａの基板、トランジスタＱ１
Ａａの基板がそれぞれ接続されている。トランジスタＱ
１Ｃのゲートには、トランジスタＱ１Ａａのゲート、ト
ランジスタＱ１Ｂの一方の接続部、およびコンデンサＣ
Ｇ１１ａの一方の接続部が接続されている。

【０１９７】トランジスタＱ１Ａａの他方の接続部に
は、トランジスタＱ１Ｂａの他方の接続部、基板がそれ
ぞれ接続されている。コンデンサＣＧ１１ａの他方の接
続部には、最終段転送トランジスタゲート信号ＦＧ２Ｔ
が入力されるように接続されている。

【０１９８】トランジスタＱ１１ａには駆動信号Ｆ５が
入力されるように接続されており、トランジスタＱ１２
ａ，Ｑ１４ａ，Ｑ１６ａには、駆動信号Ｆ６が入力され
るように接続されている。トランジスタＱＳ１ａ〜ｑｓ
３ａのゲートには、イコライズ信号ＦＳが入力されるよ
うに接続されている。

【０１９９】さらに、トランジスタＱ２１ａ〜Ｑ２９
ａ，Ｑ２Ａａ〜Ｑ２Ｃａ、コンデンサＣ２１ａ〜Ｃ２３
ａ，ＣＧ２１ａにおいては、上記したトランジスタＱ１
１ａ〜Ｑ１９ａ，Ｑ１Ａａ〜Ｑ１Ｃａ、コンデンサＣ１
１ａ〜Ｃ１３ａ，ＣＧ１１ａの回路構成と同一であるの
で異なる箇所のみを説明する。

【０２００】トランジスタＱ２２ａ，Ｑ２４ａ，Ｑ２６
ａのゲートには、駆動信号Ｆ１５が入トランジスタＱ２
１ａのゲートには、駆動信号Ｆ１４が入力されるように
接続されている。

【０２０１】トランジスタＱ２３ａ，Ｑ２５ａのゲー
ト、トランジスタＱ２７ａ〜Ｑ２９ａの他方の接続部に
は、昇圧容量プリチャージ電源電圧ＶＰ２Ｂが接続され
ており、トランジスタＱ２７ａ〜Ｑ２９ａのゲートに
は、プリチャージ信号ＦＰ２Ｂが入力されるように接続
されている。コンデンサＣＧ２１ａの他方の接続部に
は、最終段転送トランジスタゲート信号ＦＧ２Ｂが入力
されるように接続されている。

【０２０２】そして、トランジスタＱ１Ａａの他方の接
続部とトランジスタＱ２Ａａの他方の接続部とが接続さ
れ、この接続部から昇圧電圧ＶＰＰが出力される。

【０２０３】ここで、図１７における駆動信号Ｆ１〜Ｆ
１９は、たとえば、遅延回路や論理回路などによって１
つのパルスから発生することができるものである。

【０２０４】さらに、図１８に、プリチャージ信号ＦＰ
２Ｔ，ＦＰ２Ｂを生成するプリチャージ信号発生回路を
示し、図１９には、最終段転送トランジスタゲート信号
ＦＧ２Ｔ，ＦＧ２Ｂを生成する最終段転送トランジスタ
ゲート信号発生回路を示し、図２０においては、イコラ
イズ信号ＦＳを生成するイコライズ発生回路を示す。こ
こで、イコライズ信号発生回路は、電荷再利用直列方式
チャージポンプ回路と同様に、図１１に示す回路の上半
分、または下半分と同じ構成の直列方式チャージポンプ
回路（最終段転送トランジスタ部を除く）を用いて作る
こともできる。

【０２０５】これら図１８〜図２０においては、図１２
〜図１４と回路構成が同じであるので説明は省略する。

【０２０６】さらに、昇圧容量プリチャージ電源電圧Ｖ
Ｐ２Ｔ，ＶＰ２Ｂを生成するプリチャージ電圧発生回路
の回路構成について説明する。

【０２０７】駆動信号Ｆ１〜Ｆ４が入力されるプリチャ
ージ電圧発生回路は、昇圧容量プリチャージ電源電圧Ｖ
Ｐ２Ｔを生成し、駆動信号Ｆ１０〜Ｆ１３が入力される
プリチャージ電圧発生回路は、昇圧容量プリチャージ電
源電圧ＶＰ２Ｂを生成するものとする。

【０２０８】プリチャージ電圧発生回路は、図２１に示
すように、トランジスタＱ１ｂ〜Ｑ８ｂ、およびコンデ
ンサＣ１ｂ〜Ｃ３ｂから構成されている。トランジスタ
Ｑ１ｂ〜Ｑ６ｂ、ならびにコンデンサＣ１ｂ，Ｃ２ｂ
は、図１９の最終段転送トランジスタゲート信号発生回
路と同じ回路構成であるので、接続構成の異なるトラン
ジスタＱ７ｂ，Ｑ８ｂ、およびコンデンサＣ３ｂについ
て説明する。

【０２０９】トランジスタＱ７ｂの一方の接続部、およ
びトランジスタＱ８ｂの一方の接続部、ゲートには、電
源電圧ＶＤＤがそれぞれ接続されている。

【０２１０】トランジスタＱ７ｂのゲートには、トラン
ジスタＱ４ｂの他方の接続部が接続されている。このト
ランジスタＱ７ｂの他方の接続部には、コンデンサＣ３
ｂの一方の接続部、ならびにトランジスタＱ８ｂの他方
の接続部が接続されており、この接続部から昇圧容量プ
リチャージ電源電圧ＶＰ２Ｔ（，ＶＰ２Ｂ）が出力され
る。

【０２１１】次に、荷再利用直並列方式チャージポンプ
回路によって構成された中電圧チャージポンプ回路１８
の動作について、図１７〜図２１、および図２２、図２
３のタイミングチャートを用いて説明する。

【０２１２】ここで、図２２においては、上方から下方
にかけて、駆動信号Ｆ１〜Ｆ１９、プリチャージ信号Ｆ
Ｐ２Ｔ，ＦＰ２Ｂ、最終段転送トランジスタゲート信号
ＦＧ２Ｔ，ＦＧ２Ｂ、イコライズ信号ＦＳ、および昇圧
容量プリチャージ電源電圧ＶＰ２Ｔ，ＶＰ２Ｂの信号タ
イミングをそれぞれ示している。

【０２１３】また、図２３においては、上方から下方に
かけて、駆動信号Ｆ５，Ｆ６，Ｆ１４，Ｆ１５、プリチ
ャージ信号ＦＰ２Ｔ，ＦＰ２Ｂ、最終段転送トランジス
タゲート信号ＦＧ２Ｔ，ＦＧ２Ｂ、イコライズ信号Ｆ
Ｓ、昇圧容量プリチャージ電源電圧ＶＰ２Ｔ，ＶＰ２
Ｂ、図１７におけるノードＮ３ｉ，Ｎ４ｉ（ここで、ｉ
＝１〜３）、同じく１６（１４）におけるノードＰ３
１，Ｐ４１，Ｐ３２，Ｐ４２，Ｐ３３，Ｐ４３の信号タ
イミングをそれぞれ示している。

【０２１４】まず、上半分のチャージポンプ回路におい
て、駆動信号Ｆ１、Ｆ３，Ｆ４，Ｆ７，Ｆ８をそれぞれ
Ｈｉレベル、駆動信号Ｆ２，Ｆ５，Ｆ６，Ｆ９をそれぞ
れＬｏレベルとすることにより、コンデンサＣ３をプリ
チャージする。

【０２１５】このとき、最終段転送トランジスタゲート
信号ＦＧ２Ｔは、電源電圧ＶＤＤレベルとなるので、ト
ランジスタＱ１７ａ〜Ｑ１９ａはオフし、トランジスタ
Ｑ１１ａ，Ｑ１３ａ，Ｑ１５ａはオンするのでコンデン
サＣ１１ａ〜Ｃ１３ａは直列接続状態すなわち、昇圧モ
ードになる。

【０２１６】さらに、電荷転送ＭＯＳであるトランジス
タＱ１Ａａのゲート電位は、直列方式と同様にＶｏｕｔ
からＶｏｕｔ−２ＶＤＤに引き下げられるので、トラン
ジスタＱ１Ａａがオンし、昇圧された電位を出力側に伝
達する。

【０２１７】このとき下半分のチャージポンプ回路は、
駆動信号Ｆ１０，Ｆ１２，Ｆ１３，Ｆ１６，Ｆ１７をＬ
ｏレベル、駆動信号Ｆ１１，Ｆ１４，Ｆ１５，Ｆ１８を
Ｈｉレベルとなる。これにより、図２１のトランジスタ
Ｑ５ｂがオンするのでコンデンサＣ３ｂにより、昇圧容
量プリチャージ電源電圧ＶＰ２Ｔは、電源電圧ＶＤＤか
ら２ＶＤＤまで昇圧される。

【０２１８】一方、図１８のプリチャージ信号ＦＰ２Ｂ
は、電源電圧ＶＤＤから４ＶＤＤまで昇圧される。これ
によって、昇圧容量プリチャージ電源電圧ＶＰ２Ｔから
の電荷が、トランジスタＱ２７ａ〜Ｑ２９ａを介してコ
ンデンサＣ２１ａ〜Ｃ２３ａにそれぞれ充電される。

【０２１９】このとき、電荷転送ＭＯＳであるトランジ
スタＱ２Ａａのゲート電位は、直列方式と同様にＶｏｕ
ｔ−２ＶＤＤからＶｏｕｔに引き上げられるので、トラ
ンジスタＱ２Ａａはオフし、出力側からコンデンサＣ２
３ａ側への電荷の逆流を防ぐことができる。

【０２２０】その後、寄生容量Ｃｐのイコライズを行
う。このとき、上半分のチャージポンプ回路では、駆動
信号Ｆ８，Ｆ７，Ｆ４をそれぞれＬｏレベル、駆動信号
Ｆ９，Ｆ５をそれぞれＨｉレベルにし、他はそのままに
しておく。

【０２２１】一方、下半分のチャージポンプ回路では、
駆動信号Ｆ１１，Ｆ１５をＬｏレベル、駆動信号Ｆ１２
をＨｉレベルにして、他はそのままにしておく。

【０２２２】これにより、ノードＮ３１〜Ｎ３，Ｎ４１
〜Ｎ４３は、寄生容量Ｃｐのみで電位が保たれたフロー
ティング状態となる。

【０２２３】そして、イコライズパルスである駆動信号
Ｆ１９をＨｉレベルにすることにより、イコライズ信号
ＦＳを出力し、ノードＮ３１−Ｎ４１，Ｎ３２−Ｎ４
２，Ｎ３３−Ｎ４３の電位をそれぞれ均等化する。

【０２２４】次のサイクルでは、駆動信号Ｆ１〜Ｆ１８
までの入力パルスのＨｉレベル、Ｌｏレベルを逆にし
て、上半分チャージポンプ回路と下半分チャージポンプ
回路との状態を逆にする。すなわち、上半分のチャージ
ポンプ回路では、コンデンサＣ１１ａ，Ｃ１２ａ，Ｃ１
３ａをプリチャージ状態、昇圧容量プリチャージ電源電
圧ＶＰ２Ｔを２ＶＤＤに、下半分のチャージポンプ回路
では、コンデンサＣ２１ａ，Ｃ２２ａ，Ｃ２３ａを昇圧
状態、昇圧容量プリチャージ電源電圧ＶＰ２ＴをＶＤＤ
にする。このとき、トランジスタＱ１Ａａはオフ、トラ
ンジスタＱ２Ａａはオンし、それぞれ、逆流防止と電荷
転送の機能を果たす。

【０２２５】次に、寄生容量Ｃｐのイコライズを行う。
このとき、上半分のチャージポンプ回路では、駆動信号
Ｆ２，Ｆ３，Ｆ６をＬｏレベルにし、他はそのままにし
ておく。

【０２２６】また、下半分のチャージポンプ回路では、
駆動信号Ｆ１３，Ｆ１６，Ｆ１７をそれぞれＬｏレベ
ル、駆動信号Ｆ１４，Ｆ１８をそれぞれＨｉレベルに
し、他はそのままにしておく。

【０２２７】これによって、ノードＮ３１〜Ｎ３３，Ｎ
４１〜Ｎ４３は、寄生容量Ｃｐのみで電位が保たれたフ
ローティング状態となる。ここで、イコライズパルスで
ある駆動信号Ｆ１９をＨｉレベルにすることにより、イ
コライズ信号ＦＳを出力し、ノードＮ３１−Ｎ４１，Ｎ
３２−Ｎ４２，Ｎ３３−Ｎ４３の電位をそれぞれ均等化
する。以下この動作を繰り返す。

【０２２８】ここで、図２１のプリチャージ電圧発生回
路におけるノードＮ３４（，Ｎ４４）の間にショート用
のＭＯＳトランジスタを接続し、該トランジスタのゲー
トに図２０のイコライズ信号発生回路が生成したイコラ
イズ信号ＦＳを入力することにより、これらのノード間
でも電荷再利用が生ずるので、より消費電力を低減する
ことができる。

【０２２９】また、図２４にフラッシュメモリに用いら
れる各種ＭＯＳデバイスの断面構造を示す。

【０２３０】この場合、最低１．８Ｖから最大１６Ｖの
電圧が印加されるので、ゲート絶縁膜は、たとえば２５
ｎｍ程度の厚膜と９ｎｍ程度の薄膜の２種が用いられ
る。これにより、厚膜のＰＭＯＳ、ＮＭＯＳと、薄膜の
ＰＭＯＳ、ＮＭＯＳの4種類ができる。

【０２３１】これらは、回路の電圧により使い分けられ
る。また、Ｐ基板で３重ウェル構造を用いることによ
り、基板からアイソレートされたＮＭＯＳとバイポーラ
トランジスタもできる。

【０２３２】前者は、その基板電圧を個々に変えられる
ので、負電圧チャージポンプ回路の電荷転送トランジス
タや昇圧容量のプリチャージトランジスタとして用いら
れており、しきい電圧による電荷の損失が少ない回路が
実現できる。

【０２３３】一方、後者は、バンドギャップ方式基準電
圧発生回路のバンドギャップ電圧発生源に用いることが
でき、チャージポンプ回路の出力電圧を高精度化するこ
とができる。

【０２３４】さらに、図２５に、電荷再利用直列方式チ
ャージポンプ回路に用いられる単位セルのレイアウト例
を示す。図２５（ａ）は単位セルの等価回路、図２５
（ｂ）は単位セルのレイアウト例、図２５（ｃ）は単位
セルの配置例をそれぞれ示している。

【０２３５】ここで、寄生容量ノードの短絡用トランジ
スタＱＳは１セルに半分だけレイアウトする。これはセ
ルをＸ軸に対して対称になるように配置すれば１個のト
ランジスタになる。

【０２３６】この方式では、昇圧容量であるコンデンサ
にはすべて同じ電圧が印加されるので一つの単位セルを
作って並べるだけでよい。それによって、レイアウト設
計の期間が短縮できるという利点がある。また、同じ単
位セルを用いるので隙間なく配置することができ、面積
利用効率が高くなるという利点もある。

【０２３７】電荷再利用並列方式の場合は、コンデンサ
はこの３倍近くになり、面積を低減するため初段と後段
で異なる膜厚を用いるとセルの配置の際に隙間ができて
面積の利用効率が低下する。

【０２３８】それにより、本実施の形態よれば、昇圧容
量として用いられるコンデンサに薄い絶縁膜を使うこと
ができ、かつ入出力電流比を実用範囲内にすることがで
きるので、中電圧チャージポンプ回路１８の消費電流を
実用範囲内に抑えながらレイアウト面積を大幅に低減す
ることができる。

【０２３９】また、イコライズ部によって、放電される
寄生容量Ｃｐの電荷を次のサイクルで昇圧するノードの
充電に用いることができるので、昇圧電圧を効率よく生
成することができる。

【０２４０】さらに、本実施の形態では、正の昇圧電圧
を生成するチャージポンプ回路について記載したが、負
電圧を発生するチャージポンプ回路においても、直列方
式チャージポンプ回路または直並列方式チャージポンプ
回路で実現することができる。

【０２４１】この場合も、これまで説明してきたよう
に、同じ構成の回路を２個用いそれぞれ逆相で駆動し、
昇圧容量がすべてフローティングになる期間を作り、そ
の間に昇圧容量の寄生容量を含むノード同士をショート
すれば、それらの寄生容量による電荷損失を低減するこ
とができる。

【０２４２】図２７に、負電圧ＶＮＮを生成する電荷再
利用直列方式チャージポンプ回路の一例を示す。電荷再
利用直列方式チャージポンプ回路は、トランジスタＱ５
１〜Ｑ５９，Ｑ５Ａ〜Ｑ５Ｉ，Ｑ６１〜Ｑ６９，Ｑ６Ａ
〜Ｑ６Ｉ、およびコンデンサＣ５１〜Ｃ５５，ＣＧ５
１，Ｃ６１〜Ｃ６５，ＣＧ６１から構成されている。

【０２４３】この電荷再利用直列方式チャージポンプ回
路の場合、図１１のチャージポンプ回路におけるのＮチ
ャネルＭＯＳトランジスタの箇所がＰチャネルＭＯＳト
ランジスタになり、反対にＰチャネルＭＯＳトランジス
タの箇所がＰチャネルＭＯＳトランジスタになっている
点のみが異なっており、その他の接続構成については同
じであるので説明を省略する。

【０２４４】また、図２８にプリチャージ信号発生回路
の回路図、図２９に最終段転送トランジスタゲート信号
発生回路の回路図、および図３０にイコライズ信号発生
回路の回路図を示す。

【０２４５】図２８のプリチャージ信号発生回路は、ト
ランジスタＱ１〜Ｑ４、およびコンデンサＣ１，Ｃ２か
らなり、図１２の前段回路と同じ回路構成からなり、ト
ランジスタＱ１〜Ｑ４の一方の接続部が基準電位ＶＳＳ
に接続されている点が異なっている。

【０２４６】図２９の最終段転送トランジスタゲート信
号発生回路は、図１３と同一の回路構成かなるので説明
を省略する。図３０のイコライズ信号発生回路は、図１
３の回路と同様にトランジスタＱ１ｂ〜Ｑ６ｂからな
り、図１４の回路におけるのＮチャネルＭＯＳトランジ
スタの箇所がＰチャネルＭＯＳトランジスタになり、反
対にＰチャネルＭＯＳトランジスタの箇所がＰチャネル
ＭＯＳトランジスタになっている点、電源電圧ＶＤＤの
代わりに基準電位ＶＳＳ、基準電位ＶＳＳの代わりに電
源電圧ＶＤＤ、昇圧電圧ＶＰＰの代わりに負電圧ＶＮＮ
が接続されている点がそれぞれ異なっている。

【０２４７】さらに、図３１、図３２に信号のタイミン
グチャートをそれぞれ示す。

【０２４８】図３１においては、上方から下方にかけ
て、駆動信号Ｆ２〜Ｆ８、Ｆ１０〜Ｆ１７、プリチャー
ジ信号ＦＰＴ、ＦＰＢ、最終段転送トランジスタゲート
信号ＦＧＴ、ＦＧＢ、およびイコライズ信号ＦＳの信号
タイミングをそれぞれ示している。

【０２４９】図３２においては、上方から下方にかけ
て、駆動信号Ｆ４，Ｆ５，Ｆ１２，１３、プリチャージ
信号ＦＰＴ、ＦＰＢ、最終段転送トランジスタゲート信
号ＦＧＴ、ＦＧＢ、イコライズ信号ＦＳ、図２７のノー
ド５ｉ（ｉ＝１〜５）、ノード６ｉ（ｉ＝１〜５）、ノ
ードＰ５１、ノードＰ６１、ノードＰ５３、およびノー
ドＰ６３の信号タイミングについてそれぞれ示してい
る。

【０２５０】図２７の電荷再利用直列方式チャージポン
プ回路において、最初に、駆動信号Ｆ４（Ｆ１２）を基
準電位ＶＳＳ、プリチャージ信号ＦＰＴ（ＦＰＢ）を−
ＶＤＤにすることにより、トランジスタＱ５１，Ｑ５
３，Ｑ５６，Ｑ５９，Ｑ５Ｃ（Ｑ６１，Ｑ６３，Ｑ６
６，Ｑ６９，Ｑ６Ｃ）とトランジスタＱ５５，Ｑ５８，
Ｑ５Ｂ，Ｑ５Ｅ，Ｑ５Ｆ（Ｑ６５，Ｑ６８，Ｑ６Ｂ，Ｑ
６Ｅ，Ｑ６Ｆ）をオンさせ、コンデンサＣ５１からコン
デンサＣ５５（Ｃ６１〜Ｃ６５）を電源電圧ＶＤＤの電
位で充電し、次に、コンデンサＣ５１（Ｃ６１）の一端
をトランジスタＱ５２（Ｑ６２）で接地するというサイ
クルを繰り返す。

【０２５１】コンデンサＣ５１（Ｃ６１）の一端をトラ
ンジスタＱ５２（Ｑ６２）で接地したとき、トランジス
タＱ５４，Ｑ５７，Ｑ５Ａ、Ｑ５Ｄ（Ｑ６４，Ｑ６７，
Ｑ６Ａ，Ｑ６Ｄ）のゲート電位は、基準電位ＶＳＳ、ソ
ース電位は無負荷時、それぞれ−ＶＤＤ、−２ＶＤＤ、
−３ＶＤＤ、−４ＶＤＤなので、いずれもゲート／ソー
ス間電圧はしきい値を越えてオンする。

【０２５２】このため、コンデンサＣ５１からコンデン
サＣ５５（Ｃ６１からＣ６５）が直列接続されることに
なり、最大で−５ＶＤＤの電圧が得られることになる。
ここで、電荷転送トランジスタＱ５Ｈ（Ｑ６Ｈ）のゲー
ト電位は、トランジスタＱ５Ｇ，Ｑ５Ｉ（Ｑ６Ｇ，Ｑ６
Ｉ）と振幅２ＶＤＤの最終段転送トランジスタゲート信
号ＦＧＴ（ＦＧＢ）により、出力電圧ＶＮＮとＶＮＮ＋
２ＶＤＤとの間で振幅させている。

【０２５３】コンデンサＣ５１からＣ５５（Ｃ６１から
Ｃ６５）を直列接続した時の電位はＶＮＮ＋２ＶＤＤ、
充電時の電位はＶＮＮである。段数を増やせばさらに大
きな負電圧が得られる。チャージリサイクル動作は先に
述べた正電圧チャージポンプ回路の場合と同じである。
ただし、イコライズ用のトランジスタＱＳ１〜ＱＳ５は
ＰＭＯＳで構成し、そのゲート信号はＶＳＳとＶＮＮと
の間で振幅させる。

【０２５４】さらに、負電圧を発生する直並列方式チャ
ージポンプ回路は、図２７の電源電圧ＶＤＤが印加され
る端子に、図２０に示す電源電圧ＶＤＤと２ＶＤＤとの
間で振幅する信号ＶＰ２Ｔ，ＶＰ２Ｂを接続し、さらに
駆動信号Ｆ４の振幅をＶＳＳと２ＶＤＤとの間で振幅す
るように変更すれば実現できる。

【０２５５】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【０２５６】たとえば、前記実施の形態によれば、昇圧
容量であるコンデンサはＭＯＳ容量を使用することを前
提で説明してきたが、これらコンデンサをＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄｉｚａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）などのシリコン基板上に形成された厚い酸化
膜上で金属―絶縁膜―金属、またはポリシリコン−絶縁
膜―ポリシリコンで構成することも可能である。

【０２５７】この場合、対基板容量が大幅に減少するの
で、これと本発明を組み合わせれば、さらに電荷損失を
低減することができる。

【０２５８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【０２５９】（１）昇圧容量として用いられるコンデン
サに薄い絶縁膜を使うことができ、かつ入出力電流比を
実用範囲内にすることができるので、昇圧電圧を生成す
る電圧発生部の消費電流を抑えながらレイアウト面積を
大幅に低減することができる。

【０２６０】（２）また、イコライズ部により、チャー
ジポンプ回路に寄生する寄生容量の電荷を次のサイクル
で昇圧するノードの充電に用いることができるので、昇
圧電圧を効率よく生成することができる。

【０２６１】（３）上記（１）、（２）により、フラッ
シュメモリなどの半導体集積回路装置および情報処理装
置の小型化、低コスト化、ならびに高性能化を実現する
ことができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるＩＣカードの説明
図である。

【図２】図１のＩＣカードに設けられた半導体集積回路
装置のブロック図である。

【図３】図２の半導体集積回路装置に設けられたフラッ
シュメモリの概略ブロック図である。

【図４】本発明の一実施の形態による電荷再利用直列方
式チャージポンプ回路の概略回路図である。

【図５】本発明の一実施の形態によるチャージポンプ回
路に用いられるコンデンサの一例を示す断面図である。

【図６】本発明の一実施の形態によるチャージポンプ回
路に用いられるコンデンサの他の例を示す断面図であ
る。

【図７】図５、および図６のコンデンサにおける等価回
路図である。

【図８】本発明の一実施の形態による電荷再利用直並列
方式チャージポンプ回路の概略回路図である。

【図９】本発明の一実施の形態による直並列方式チャー
ジポンプ回路の概略回路図である。

【図１０】各種チャージポンプ回路の入力電流／出力電
流−昇圧率の特性を示す説明図である。

【図１１】図３のフラッシュメモリの中電圧チャージポ
ンプ回路に用いられる電荷再利用直列方式チャージポン
プ回路の回路図である。

【図１２】図１１の電荷再利用直列方式チャージポンプ
回路に入力するプリチャージ信号を発生するプリチャー
ジ信号発生回路の回路図である。

【図１３】図１１の電荷再利用直列方式チャージポンプ
回路に入力する最終段転送トランジスタゲート信号を発
生する最終段転送トランジスタゲート信号発生回路の回
路図である。

【図１４】図１１の電荷再利用直列方式チャージポンプ
回路に入力するイコライズ信号を発生するイコライズ信
号発生回路の回路図である。

【図１５】図１１の荷再利用直列方式チャージポンプ回
路における各部信号のタイミングチャートである。

【図１６】図１１の荷再利用直列方式チャージポンプ回
路における他の各部信号のタイミングチャートである。

【図１７】図３のフラッシュメモリの中電圧チャージポ
ンプ回路に用いられる電荷再利用直並列方式チャージポ
ンプ回路の回路図である。

【図１８】図１７の電荷再利用直列方式チャージポンプ
回路に入力するプリチャージ信号を発生するプリチャー
ジ信号発生回路の回路図である。

【図１９】図１７の電荷再利用直列方式チャージポンプ
回路に入力する最終段転送トランジスタゲート信号を発
生する最終段転送トランジスタゲート信号発生回路の回
路図である。

【図２０】図１７の電荷再利用直列方式チャージポンプ
回路に入力するイコライズ信号を発生するイコライズ信
号発生回路の回路図である。

【図２１】図１７の電荷再利用直列方式チャージポンプ
回路に用いられる昇圧容量プリチャージ電源電圧を発生
するプリチャージ電圧発生回路の回路図である。

【図２２】図１７の荷再利用直並列方式チャージポンプ
回路における各部信号のタイミングチャートである。

【図２３】図１７の荷再利用直並列方式チャージポンプ
回路における他の各部信号のタイミングチャートであ
る。

【図２４】図３のにフラッシュメモリに用いられる各種
ＭＯＳデバイスの断面構造の一例を示す説明図である。

【図２５】図１１の電荷再利用直列方式チャージポンプ
回路に用いられる単位セルのレイアウト例を示す説明図
である。

【図２６】本発明者の検討による電荷再利用並列方式チ
ャージポンプ回路の概略を示す回路図である。

【図２７】本発明の他の実施の形態による負電圧を生成
する電荷再利用直列方式チャージポンプ回路の一例を示
す回路図である。

【図２８】図２７の電荷再利用直列方式チャージポンプ
回路に出力するプリチャージ信号を生成するプリチャー
ジ信号発生回路の回路図である。

【図２９】図２７の電荷再利用直列方式チャージポンプ
回路に出力する最終段転送トランジスタゲート信号を生
成する最終段転送トランジスタゲート信号発生回路の回
路図である。

【図３０】図２７の電荷再利用直列方式チャージポンプ
回路に出力するイコライズ信号を生成するイコライズ信
号発生回路の回路図である。

【図３１】図２７の電荷再利用直列方式チャージポンプ
回路における各部信号のタイミングチャートである。

【図３２】図２７の電荷再利用直列方式チャージポンプ
回路における他の各部信号のタイミングチャートであ
る。

【図３３】本発明者が検討した並列方式のチャージポン
プ回路の一例を示す回路図である。

【図３４】本発明者が検討した直列方式のチャージポン
プ回路の一例を示す回路図である。

【符号の説明】

１ ＩＣカード（情報処理装置） ２ カード ３ 半導体集積回路装置 ４ 端子電極 ５ テープ基板 ６ 半導体チップ ７ ボンディングワイヤ ８ 封止部 ９ ＣＰＵ（中央処理装置） １０ ＲＯＭ １１ ＲＡＭ（揮発性記憶部） １２ 不揮発性メモリ（不揮発性記憶部） １３ Ｉ／Ｏポート １４ クロック生成回路 １５ 電圧生成部 １６ 負電圧チャージポンプ回路（電圧発生部） １７ 高電圧チャージポンプ回路（電圧発生部） １８ 中電圧チャージポンプ回路（電圧発生部） １９ デコーダ ２０ ワードデコーダ ２１ メモリアレイ ２２ センスアンプ／ラッチ回路 ２３ メインアンプ Ｓ１〜Ｓ３０ スイッチング素子 Ｓ３１〜Ｓ４０ スイッチング素子 ＳＷ１〜ＳＷ５ スイッチング素子 Ｑ１１〜Ｑ１９，Ｑ１Ａ〜Ｑ１Ｆ トランジスタ Ｑ２１〜Ｑ２９，Ｑ１Ａ〜Ｑ１Ｆ トランジスタ Ｑ２Ａ〜Ｑ２Ｌ，ＱＳ１〜ＱＳ６ トランジスタ ＱＳ１〜ＱＳ６，Ｑ１〜Ｑ１０ トランジスタ ＱＡ，ＱＢ トランジスタ Ｑ１ａ〜Ｑ８ａ，Ｑ１ｂ〜Ｑ６ｂ トランジスタ Ｑ１１ａ〜Ｑ１９ａ，Ｑ１Ａａ〜Ｑ１Ｃａ トランジス
タ Ｑ２１ａ〜Ｑ２９ａ，Ｑ２Ａａ〜Ｑ２Ｃａ トランジス
タ ＱＳ１ａ〜ｑｓ３ａ，Ｑ１ｂ〜Ｑ８ｂ トランジスタ Ｑ５１〜Ｑ５９，Ｑ５Ａ〜Ｑ５Ｉ トランジスタ Ｑ６１〜Ｑ６９，Ｑ６Ａ〜Ｑ６Ｉ トランジスタ Ｃ１〜Ｃ１１ コンデンサ ＣＢ１，ＣＢ２〜ＣＢｋ＋１ コンデンサ Ｃ１１〜Ｃ１６，ＣＧ１１ コンデンサ Ｃ２１〜Ｃ２６，ＣＧ２１ コンデンサ Ｃ１〜Ｃ４，Ｃ１ａ〜Ｃ３ａ コンデンサ Ｃ１１ａ〜Ｃ１３ａ，ＣＧ１１ａ コンデンサ Ｃ２１ａ〜Ｃ２３ａ，ＣＧ２１ａ コンデンサ Ｃ１ｂ〜Ｃ３ｂ，Ｃ５１〜Ｃ５５ コンデンサ ＣＧ５１，Ｃ６１〜Ｃ６５，ＣＧ６１ コンデンサ φ 駆動信号（第１の動作信号） ／φ 駆動信号（第２の動作信号） φｓ イコライズ信号（第３の動作信号）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｈ０１Ｌ 27/04 Ｇ ５Ｆ１０１ 27/092 Ｃ 27/10 ４６１ 27/08 ３２１Ｋ ４８１ ３２１Ｌ 27/115 ３２１Ｂ 29/788 ３２１Ｄ 29/792 Ｇ０６Ｋ 19/00 Ｎ (72)発明者 田中 均 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 礒田 正典 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 河原 尊之 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5B025 AD04 AD08 AD10 AE00 AE06 5B035 AA01 BB09 CA12 5F038 AC03 AC08 AC12 AC15 AC17 AV06 AV08 BG05 BG08 CD04 EZ20 5F048 AA01 AB01 AB10 AC03 AC10 BA01 BA12 BB16 BE02 BE03 5F083 EP02 EP23 ER22 LA09 PR42 PR46 PR52 ZA07 ZA08 ZA09 ZA13 ZA21 5F101 BA01 BB05 BD02 BD27 BD36 BE07 BE14 BF05 BH21

Claims (8)

【特許請求の範囲】
1. 【請求項１】 複数の不揮発性メモリセルを有するメモ
   リアレイ部と、制御部と、前記不揮発性メモリセルに供
   給する所定の電圧を供給する電圧生成部とを有し、 前記メモリアレイ部は、それぞれの不揮発性メモリセル
   に所定の情報を格納可能であり、 前記制御部は、前記不揮発性メモリセルに情報を格納す
   る書き込み動作、前記不揮発性メモリセルに格納した情
   報を読み出す読み出し動作、前記不揮発性メモリセルに
   格納した情報を消去する消去動作の各動作を制御し、 前記電圧生成部は、前記各動作においてメモリセルに印
   加する所定の電圧を前記制御部からの制御に応じて生成
   する動作信号生成部と複数の電圧発生部とを有し、 動作信号生成部は、前記複数の電圧発生部に供給する各
   種の動作信号を生成し、 前記電圧発生部は、 直列方式から構成され、第１の動作信号に基づいて昇圧
   電圧を生成する第１のチャージポンプ回路と、 直列方式から構成され、第２の動作信号に基づいて昇圧
   電圧を生成する第２のチャージポンプ回路と、 前記第１、または前記第２のチャージポンプ回路が生成
   した昇圧電圧が出力された際に、前記第１、および第２
   のチャージポンプ回路の昇圧容量に寄生する寄生容量が
   フローティング状態の期間中に、第３の動作信号に基づ
   いて前記第１、および第２のチャージポンプ回路の対応
   する寄生容量をそれぞれ短絡するイコライズ部とを有す
   ることを特徴とする不揮発性半導体記憶装置。
2. 【請求項２】 複数の不揮発性メモリセルを有するメモ
   リアレイ部と、制御部と、前記不揮発性メモリセルに供
   給する所定の電圧を供給する電圧生成部とを有し、 前記メモリアレイ部は、それぞれの不揮発性メモリセル
   に所定の情報を格納可能であり、 前記制御部は、前記不揮発性メモリセルに情報を格納す
   る書き込み動作、前記不揮発性メモリセルに格納した情
   報を読み出す読み出し動作、前記不揮発性メモリセルに
   格納した情報を消去する消去動作の各動作を制御し、 前記電圧生成部は、前記各動作においてメモリセルに印
   加する所定の電圧を前記制御部からの制御に応じて生成
   する動作信号生成部と複数の電圧発生部とを有し、 動作信号生成部は、前記複数の電圧発生部に供給する各
   種の動作信号を生成し、 前記電圧発生部は、 前段に並列方式から構成された１つのポンプ回路が設け
   られ、後段に直列方式から構成され複数のポンプ回路が
   接続され、第１の動作信号に基づいて昇圧電圧を生成す
   る第３のチャージポンプ回路と、 前段に並列方式から構成された１つのポンプ回路が設け
   られ、後段に直列方式から構成され複数のポンプ回路が
   接続され、第２の動作信号に基づいて昇圧電圧を生成す
   る第４のチャージポンプ回路と、 前記第３、または前記第４のチャージポンプ回路が生成
   した昇圧電圧が出力された際に、前記第１、および第２
   のチャージポンプ回路の昇圧容量に寄生する寄生容量が
   フローティング状態の期間中に、第３の動作信号に基づ
   いて、前記第３、および第４のチャージポンプ回路の対
   応する寄生容量をそれぞれ短絡するイコライズ部とを有
   することを特徴とする不揮発性半導体記憶装置。
3. 【請求項３】 請求項１または２記載の不揮発性半導体
   記憶装置において、前記イコライズ部が、ＭＯＳトラン
   ジスタからなることを特徴とする不揮発性半導体記憶装
   置。
4. 【請求項４】 複数の不揮発性メモリセルを有するメモ
   リアレイ部と、制御部と、前記不揮発性メモリセルに供
   給する所定の電圧を供給する電圧生成部とを有し、 前記メモリアレイ部は、それぞれの不揮発性メモリセル
   に所定の情報を格納可能であり、 前記制御部は、前記不揮発性メモリセルに情報を格納す
   る書き込み動作、前記不揮発性メモリセルに格納した情
   報を読み出す読み出し動作、前記不揮発性メモリセルに
   格納した情報を消去する消去動作の各動作を制御し、 前記電圧生成部は、前記各動作においてメモリセルに印
   加する所定の電圧を前記制御部からの制御に応じて生成
   する動作信号生成部と複数の電圧発生部とを有し、 動作信号生成部は、前記複数の電圧発生部に供給する各
   種の動作信号を生成し、 前記電圧発生部は、 前段に設けられた並列方式から構成され、第１、および
   第２の動作信号に基づいて昇圧電圧を生成する１つのポ
   ンプ回路と、 前記ポンプ回路の後段に接続され、直列方式から構成さ
   れ、第１、および第２の動作信号に基づいて昇圧電圧を
   生成する複数のポンプ回路とからなる第５のチャージポ
   ンプ回路を有することを特徴とする不揮発性半導体記憶
   装置。
5. 【請求項５】 不揮発性記憶部と、中央処理装置とを有
   し、外部より動作電圧が供給され、前記中央処理装置
   は、所定の処理を実行し、前記不揮発性記憶部に動作指
   示を行うことが可能であり、 前記不揮発性記憶部は、情報を格納する複数の不揮発性
   メモリセルと、電圧生成部とを有し、前記中央処理装置
   からの動作指示に応じて前記複数の不揮発性メモリセル
   にアクセスを行い、情報の格納、または情報の読み出し
   を行い、前記不揮発性記憶部は、前記中央処理装置から
   の情報を格納動作指示に応じて、前記電圧生成部に所定
   の電圧の発生を指示し、 前記電圧生成部は、動作信号生成部と、複数の電圧発生
   部とを有し、 前記動作信号生成部は、前記複数の電圧発生部に供給す
   る動作信号を生成し、 前記電圧発生部は、 直列方式から構成され、第１の動作信号に基づいて昇圧
   電圧を生成する第１のチャージポンプ回路と、 直列方式から構成され、第２の動作信号に基づいて昇圧
   電圧を生成する第２のチャージポンプ回路と、 前記第１、または前記第２のチャージポンプ回路が生成
   した昇圧電圧が出力された際に、前記第１、および第２
   のチャージポンプ回路の昇圧容量に寄生する寄生容量が
   フローティング状態の期間中に、第３の動作信号に基づ
   いて前記第１、および第２のチャージポンプ回路の対応
   する寄生容量をそれぞれ短絡するイコライズ部とを有す
   ることを特徴とする情報処理装置。
6. 【請求項６】 不揮発性記憶部と、中央処理装置とを有
   し、外部より動作電圧が供給され、前記中央処理装置
   は、所定の処理を実行し、前記不揮発性記憶部に動作指
   示を行うことが可能であり、 前記不揮発性記憶部は、情報を格納する複数の不揮発性
   メモリセルと、電圧生成部とを有し、前記中央処理装置
   からの動作指示に応じて前記複数の不揮発性メモリセル
   にアクセスを行い、情報の格納、または情報の読み出し
   を行い、前記不揮発性記憶部は、前記中央処理装置から
   の情報を格納動作指示に応じて、前記電圧生成部に所定
   の電圧の発生を指示し、 前記電圧生成部は、動作信号生成部と、複数の電圧発生
   部とを有し、 前記動作信号生成部は、前記複数の電圧発生部に供給す
   る動作信号を生成し、 前記電圧発生部は、 前段に並列方式から構成された１つのポンプ回路が設け
   られ、後段に直列方式から構成され複数のポンプ回路が
   接続され、第１の動作信号に基づいて昇圧電圧を生成す
   る第３のチャージポンプ回路と、 前段に直列方式から構成された１つのポンプ回路が設け
   られ、後段に並列方式から構成され複数のポンプ回路が
   接続され、第２の動作信号に基づいて昇圧電圧を生成す
   る第４のチャージポンプ回路と、 前記第３、または前記第４のチャージポンプ回路が生成
   した昇圧電圧が出力された際に、前記第１、および第２
   のチャージポンプ回路の昇圧容量に寄生する寄生容量が
   フローティング状態の期間中に、第３の動作信号に基づ
   いて、前記第３、および第４のチャージポンプ回路の対
   応する寄生容量をそれぞれ短絡するイコライズ部とを有
   することを特徴とする情報処理装置。
7. 【請求項７】 請求項６または７記載の情報処理装置に
   おいて、前記イコライズ部が、ＭＯＳトランジスタから
   なることを特徴とする情報処理装置。
8. 【請求項８】 不揮発性記憶部と、中央処理装置とを有
   し、外部より動作電圧が供給され、前記中央処理装置
   は、所定の処理を実行し、前記不揮発性記憶部に動作指
   示を行うことが可能であり、 前記不揮発性記憶部は、情報を格納する複数の不揮発性
   メモリセルと、電圧生成部とを有し、前記中央処理装置
   からの動作指示に応じて前記複数の不揮発性メモリセル
   にアクセスを行い、情報の格納、または情報の読み出し
   を行い、前記不揮発性記憶部は、前記中央処理装置から
   の情報を格納動作指示に応じて、前記電圧生成部に所定
   の電圧の発生を指示し、 前記電圧生成部は、動作信号生成部と、複数の電圧発生
   部とを有し、 前記動作信号生成部は、前記複数の電圧発生部に供給す
   る動作信号を生成し、 前記電圧発生部は、 前段に設けられた並列方式から構成され、第１、および
   第２の動作信号に基づいて昇圧電圧を生成する１つのポ
   ンプ回路と、 前記ポンプ回路の後段に接続され、直列方式から構成さ
   れ、第１、および第２の動作信号に基づいて昇圧電圧を
   生成する複数のポンプ回路とからなる第５のチャージポ
   ンプ回路を有することを特徴とする情報処理装置。