KR20100002832A - 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의제조 방법 - Google Patents

비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의제조 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 소자에 관한 것으로, 제1 도전형을 갖는 복수의 웰들을 포함하는 제2 도전형의 기판, 복수의 웰들 중 하나에 형성되는 복수의 메모리 셀들, 및 기판 상에 형성되며 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터와 복수의 웰들 중 다른 하나에 형성되며 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 포함함으로써, 제1 트랜지스터를 형성하기 위한 제2 도전형의 웰을 형성하는 공정을 제거하여 공정을 단순화하고 비용을 감소시킬 수 있다.

Description

비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법{Non volatile memory device and method of fabricating the same}
본 발명은 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 프로그램 전압이 높은 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
데이터를 저장하는 반도체 메모리 소자들은 크게 휘발성 메모리 소자(volatile memory device)와 비휘발성 메모리 소자(non-volatile memory device)로 분류될 수 있다. 휘발성 메모리 소자는 전원 공급이 차단되는 경우에 저장된 데이터를 잃어버리는 반면, 비휘발성 메모리 소자는 전원 공급이 차단되더라도 저장된 데이터를 유지한다. 비휘발성 메모리 소자의 한 종류인 플래쉬(flash) 메모리에는 NOR 플래쉬 메모리와 NAND 플래쉬 메모리가 있다.
비휘발성 메모리 소자의 프로그램 전압이 고전압인 경우, 종래에는 고전압을 견디기 위하여 비저항이 높고, 농도가 낮은 기판을 이용하였다. 예를 들어, 종래의 비휘발성 메모리 소자는 27 내지 30 V 정도의 고전압을 견디기 위하여, 18Ω·cm 정도의 비저항을 갖는 기판을 이용하였다.
그러나, 최근에는 디자인 룰(design rule)이 소형화됨에 따라, 비휘발성 메모리 소자의 메모리 셀들 간의 거리가 짧아지고 있다. 이에 따라, 메모리 셀들 간의 즉, 워드 라인(word line) 간의 누설(leakage) 등의 문제가 생길 수 있는바, 메모리 셀들에 인가되는 프로그램 전압을 줄이는 것이 요구된다.
본 발명이 해결하고자 하는 과제는, 고농도의 기판을 이용하여 공정을 단순화시킬 수 있는 비휘발성 메모리 소자 및 상기 비휘발성 메모리 소자의 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명에 따른 비휘발성 메모리 소자는 제1 도전형을 갖는 복수의 웰들을 포함하는 제2 도전형의 기판; 상기 복수의 웰들 중 하나에 형성되는 복수의 메모리 셀들; 및 상기 기판 상에 형성되며 상기 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터와, 상기 복수의 웰들 중 다른 하나에 형성되며 상기 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 포함한다.
상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 가질 수 있다. 이 경우, 상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm일 수 있다.
상기 복수의 메모리 셀들은 상기 복수의 웰들 중 하나에 형성되는 상기 제2 도전형을 갖는 웰에 형성될 수 있다. 상기 복수의 메모리 셀들 각각은 상기 제2 도전형을 갖는 웰에 형성되는 소스/드레인 영역들; 상기 소스/드레인 영역들 사이의 채널 영역 상에 형성되는 터널링 절연층; 상기 터널링 절연층 상에 형성되는 전하 저장층; 상기 전하 저장층 상에 형성되는 블로킹 절연층; 및 상기 블로킹 절연 층 상에 형성되는 게이트 전극을 포함할 수 있다. 상기 제1 도전형은 N 형이고, 상기 제2 도전형을 P 형일 수 있다.
상기 제1 트랜지스터는 복수개이고, 상기 복수개의 제1 트랜지스터들 각각의 구조는 서로 동일할 수 있다. 상기 복수의 메모리 셀들은 직렬 연결될 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 비휘발성 메모리 소자는 메모리 셀 영역 및 주변 회로 영역을 포함하는 제1 도전형의 기판; 상기 메모리 셀 영역에 형성되는 제2 도전형의 제1 웰; 상기 제1 웰에 형성되는 복수개의 메모리 셀들; 상기 주변 회로 영역에 형성되는 상기 제2 도전형의 제2 웰; 상기 제2 웰에 형성되는 상기 제1 도전형을 갖는 제1 트랜지스터; 및 상기 주변 회로 영역에 상기 제2 웰과 이격되게 형성되는 상기 제2 도전형을 갖는 제2 트랜지스터를 포함한다.
상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 가질 수 있다. 상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm일 수 있다. 상기 제1 웰에 형성되는 상기 제1 도전형의 제3 웰을 더 포함하고, 상기 복수개의 메모리 셀들은 상기 제3 웰에 형성될 수 있다. 상기 제1 도전형은 P 형이고, 상기 제2 도전형을 N 형일 수 있다. 상기 제2 트랜지스터는 복수개이고, 상기 복수개의 제2 트랜지스터들 각각의 구조는 서로 동일할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명에 따른 비휘발성 메모리 소자의 제조 방법은 제1 도전형의 기판 상에 제2 도전형을 갖는 복수의 웰들을 형성하는 단계; 상기 복수의 웰들 중 하나에 복수의 메모리 셀들을 형성하는 단계; 상기 기 판 상에 상기 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터를 형성하는 단계; 및 상기 복수의 웰들 중 다른 하나에 상기 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 형성하는 단계를 포함한다.
상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 가질 수 있다. 상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm일 수 있다. 상기 제1 도전형은 P 형이고, 상기 제2 도전형을 N 형일 수 있다.
상기 제조 방법은 상기 복수의 웰들 중 하나에 상기 제1 도전형을 갖는 웰을 형성하는 단계를 더 포함하고, 상기 복수의 메모리 셀들은 상기 제1 도전형을 갖는 웰에 형성될 수 있다. 상기 제조 방법은 상기 제1 도전형을 갖는 웰에 소스/드레인 영역들을 형성하는 단계; 상기 소스/드레인 영역들 사이에 채널 영역 상에 터널링 절연층을 형성하는 단계; 상기 터널링 절연층 상에 전하 저장층을 형성하는 단계; 상기 전자 저장층 상에 블로킹 절연층을 형성하는 단계; 및 상기 블로킹 절연층 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 제1 도전형을 갖는 복수의 웰들을 포함하는 제2 도전형의 기판, 복수의 웰들 중 하나에 형성되는 복수의 메모리 셀들, 및 기판 상에 형성되며 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터와 복수의 웰들 중 다른 하나에 형성되며 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 포함함으로써, 제1 트랜지스터를 형성하기 위한 제2 도전형의 웰을 형성하는 공정을 제거할 수 있 다. 이로써, 제2 도전형의 웰을 형성하기 위한 마스크를 이용할 필요가 없고, 전반적으로 공정을 단순화하고 비용을 감소시킬 수 있다.
또한, 불순물 농도가 높고 비저항이 낮은 기판을 이용함으로써 상기 기판을 제1 트랜지스터의 바디로 이용할 수 있다. 또한, 복수의 메모리 셀들을 형성하기 위한 포켓 웰을 상기 복수의 메모리 셀들의 문턱 전압을 조절하는 단계에서 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.
명세서 전체에 걸쳐서 막, 영역, 또는 기판등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", " 직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들 은 이에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
도 1 내지 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 1을 참조하면, 메모리 셀 영역(A)과 주변 회로 영역을 포함하는 기판(100) 상에 산화막(110)을 형성한다.
여기서, 기판(100)은 반도체 기판일 수 있으며, 예를 들어, 실리콘(silicon), 실리콘-온-절연체(silicon-on-insulator), 실리콘-온-사파이어(silicon-on-sapphire), 게르마늄(germanium), 실리콘-게르마늄(silicon-germanium), 및 갈륨-비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다. 또한, 기판(100)은 붕소(B)와 같은 P형 불순물이 일부 영역에 주입된 P형 기판이거나, 비소(As)와 같은 N형 불순물이 일부 영역에 주입된 N형 기판일 있다. 이하에서는, 설명의 편의상, 기판(100)은 P형 기판이라고 한다. 그러나, 이는 본 발명을 한정하는 것이 아니고, 본 발명의 다른 실시예에서 기판(100)은 N형 기판일 수 있 다.
또한, 산화막(110)은 열산화 공정으로 형성된 실리콘 산화막을 포함할 수 있다. 이러한 산화막(110)은 채널링(channeling)을 감소시키는 역할을 한다. 또한, 주변 회로 영역은 복수개의 엔모스(NMOS) 트랜지스터 영역들 및 복수개의 피모스(PMOS) 트랜지스터 영역들을 포함한다. 본 발명의 일 실시예에서, 복수개의 엔모스 트랜지스터 영역들은 각각 저전압 엔모스 트랜지스터 영역(B), 증가형 고전압 엔모스 트랜지스터 영역(D) 및 공핍형 고전압 엔모스 트랜지스터 영역(E)을 포함하고, 복수개의 피모스 트랜지스터 영역들은 각각 저전압 피모스 트랜지스터 영역(C) 및 고전압 피모스 트랜지스터 영역(F)을 포함한다.
종래에 비하여 메모리 셀들에 인가되는 프로그램 전압이 하강함에 따라, 메모리 셀들의 브레이크다운(breakdown) 전압의 한계가 완화될 수 있는바, 기판(100)의 비저항을 높게 유지시킬 필요가 없다. 따라서, 본 발명의 일 실시예에서, 비휘발성 반도체 소자는 종래에 비해 비저항이 낮은 기판(100)을 이용한다. 이와 같이, 비저항이 낮아짐에 따라, 기판(100)의 불순물 농도는 높아질 수 있다. 이에 대해, 이하에서 상술하기로 한다.
도 6은 웨이퍼의 불순물 농도와 비저항 사이의 관계를 나타내는 그래프이다.
도 6을 참조하면, 그래프의 가로축은 웨이퍼의 불순물 농도를 cm-3의 단위로 나타낸 것이고, 세로축은 비저항을 Ω·cm 단위로 나타낸 것이다. P형 기판의 경우 불순물로 붕소(B)를 주입한 웨이퍼를 이용하고, N형 기판의 경우 불순물로 인(P)을 주입한 웨이퍼를 이용할 수 있다.
상술한 바와 같이, 종래의 비휘발성 메모리 소자의 기판에 이용되는 웨이퍼의 비저항은 18Ω·cm 정도이다. 이 경우, P형 기판의 경우, 붕소(B)의 농도는 1014cm-3 정도이다. 본 발명의 일 실시예에서, 기판(100)의 비저항을 10Ω·cm 정도로 낮추면, P형 기판의 경우, 붕소의 농도는 1015cm-3 이상일 수 있다. 이와 같이, 기판(100)은 종래에 비하여 낮은 비저항과, 높은 불순물 농도를 가질 수 있다.
다시 도 2를 참조하면, 산화막(110) 상에 메모리 셀 영역(A), 저전압 피모스 트랜지스터 영역(C) 및 고전압 피모스 트랜지스터 영역(F)을 노출하는 포토 레지스터 패턴(120)을 형성한다. 그 다음, 기판(100)의 메모리 셀 영역(A), 저농도 피모스 트랜지스터 영역(C) 및 고농도 피모스 트랜지스터 영역(F)에 N-웰(130a, 130b, 130c)을 형성한다. 여기서, 상기 N-웰(130a, 130b, 130c)은 상기 기판(100)과 서로 다른 도전형을 가진다. 따라서, 본 발명의 다른 실시예에서, 상기 기판(100)의 도전형이 N형인 경우, 상기 웰(130a, 130b, 130c)은 P형일 수 있다. 이로써, N-웰(130b, 130c) 상에 피모스 트랜지스터를 형성할 수 있다. 본 발명의 일 실시예에서, 마스크로 인(P) 이온을 주입하여, N-웰(130a, 130b, 130c)을 형성할 수 있다.
본 발명의 다른 실시예에서, 먼저 산화막(110) 상에 셀 영역(A) 및 고전압 피모스 트랜지스터 영역(F)을 노출시키는 포토 레지스터 패턴(미도시)을 형성하여 딥(deep) 웰(130a, 130c)을 형성할 수 있다. 이때, 마스크로 인 이온을 주입하여 N형의 딥 웰(130a, 130c)을 형성할 수 있다. 그 다음, 딥 웰(130a, 130c)이 형성 된 산화막(110)에 저전압 피모스 트랜지스터 영역(C)을 노출시키는 포토 레지스터 패턴(미도시)을 형성하여 웰(130b)를 형성할 수 있다. 이때, 마스크로 인 이온을 주입하여 N형의 웰(130b)을 형성할 수 있다.
이와 같이, 기판(100)의 주변 회로 영역 중에서 피모스 트랜지스터가 형성되는 저전압 피모스 트랜지스터 영역(C) 및 고전압 피모스 트랜지스터 영역(F)에는 N-웰(130b, 130c)을 형성한다. 그러나, 본 발명의 일 실시예에서, 기판(100)의 메모리 셀 영역(A)과 주변 회로 영역 중에서 엔모스 트랜지스터가 형성되는 저전압 엔모스 트랜지스터 영역(B), 증가형 고전압 엔모스 트랜지스터 영역(D) 및 공핍형 고전압 엔모스 트랜지스터 영역(E)에는 별도의 P-웰을 형성하지 않는다. 왜냐하면, 기판(100)은 고농도의 P형 기판이므로, 엔모스 트랜지스터를 형성하기 위한 별도의 P-웰을 형성하지 않고, 기판(100)을 바로 엔모스 트랜지스터의 바디(body)로 이용할 수 있다.
이로써, 비휘발성 메모리 소자의 형성 과정에서 P-웰 형성 공정이 빠짐에 따라 공정이 단순해지고, 비용을 크게 줄일 수 있다. 구체적으로, P-웰을 형성하기 위하여 저전압 엔모스 트랜지스터 영역(B), 증가형 고전압 엔모스 트랜지스터 영역(D) 및 공핍형 고전압 엔모스 트랜지스터 영역(E)를 노출시키는 포토 레지스트 패턴을 형성하고, 마스크를 이용해야 하는 과정을 생략할 수 있는바 비용을 크게 줄일 수 있다.
또한, 본 발명의 다른 실시예에서, 기판의 도전형이 N 형인 경우에는, 피모스 트랜지스터를 형성하기 위한 N-웰 형성 공정을 생략하고, 기판을 바로 피모스 트랜지스터의 바디로 이용할 수 있다.
도 3을 참조하면, 산화막(110) 상에 포토 레지스터 패턴(미도시)을 형성하고, 기판(100)의 주변 회로 영역에 각 트랜지스터의 문턱 전압을 조절하기 위한 불순물 영역(140a, 140b, 140c, 140d, 140e)을 형성한다. 보다 상세하게는, 산화막(110) 상에 저농도 엔모스 트랜지스터 영역(B) 및 저농도 피모스 트랜지스터 영역(C)을 노출시키는 포토 레지스터 패턴(미도시)을 형성하고, 저농도 엔모스 트랜지스터 영역(B) 및 저농도 피모스 트랜지스터 영역(C)에 마스크로 BF2를 주입하여 불순물 영역(140a, 140b)을 형성할 수 있다. 또한, 산화막(110) 상에 증가형 고전압 엔모스 트랜지스터 영역(D)을 노출시키는 포토 레지스터 패턴(미도시)을 형성하고, 증가형 고전압 엔모스 트랜지스터 영역(D)에 마스크로 붕소(B)를 주입하여 불순물 영역(140c)을 형성할 수 있다. 또한, 산화막(110) 상에 공핍형 고전압 엔모스 트랜지스터 영역(E)을 노출시키는 포토 레지스터 패턴(미도시)을 형성하고, 공핍형 고전압 엔모스 트랜지스터 영역(E)에 마스크로 비소(As)를 주입하여 불순물 영역(140d)을 형성할 수 있다. 또한, 산화막(110) 상에 고전압 피모스 트랜지스터 영역(F)을 노출시키는 포토 레지스터 패턴(미도시)을 형성하고, 고전압 피모스 트랜지스터 영역(F)에 마스크로 인(P)을 주입하여 불순물 영역(140e)을 형성할 수 있다.
이와 같이, 순차적으로 기판(100)의 주변 회로 영역에 BF2, 인, 비소, 붕소 등과 같은 불순물을 각각 주입하여 불순물 영역(140a, 140b, 140c, 140d, 140e)을 형성한다. 여기서, 불순물의 종류는 예시에 불과하다. 또한, 도 3에는 도시되지 않았으나, 메모리 셀 영역(A)에도 불순물 영역을 형성할 수 있다.
도 4를 참조하면, 메모리 셀 영역(A), 저전압 엔모스 트랜지스터 영역(B), 저전압 피모스 트랜지스터 영역(C), 증가형 고전압 엔모스 트랜지스터 영역(D), 공핍형 고전압 엔모스 트랜지스터 영역(E) 및 고전압 피모스 트랜지스터 영역(F)에 복수의 층을 포함하는 게이트 적층 구조를 형성한다. 이러한 게이트 적층 구조에는 터널링 절연층(151), 전하 저장층(152), 블로킹 절연층(153), 및 컨트롤 게이트(154)이 순서대로 적층된다. 또한, 적층 구조는 컨트롤 게이트(154) 상에 하드 마스크막(155)이 더 적층될 수 있다.
보다 상세하게는, 기판(100) 상에 터널링 산화막(151)을 형성한다. 터널링 산화막은 예를 들어, 실리콘 산화막으로 이루어질 수 있으며, 약 20 내지 70ㅕ의 두께로 형성될 수 있다.
그 다음, 터널링 산화막(151) 상에 전하 저장층(152)을 형성한다. 여기서, 전하 저장층(152)은 실리콘 질화막 또는 이보다 더 높은 유전 상수를 가지는 고유전막으로 이루어질 수 있다. 예를 들면, 전하 저장층(152)은 Si3N4막, 금속 산화막, 금속 질화막, 또는 이들의 조합으로 이루어질 수 있고, 전하 저장층(152)은 약 40 내지 120ㅕ의 두께로 형성될 수 있다. 여기서, 전하 저장층(152)은 터널링 산화막(151)을 통과하는 전하를 저장하는 트랩 사이트(trap site)를 포함한다.
그 다음, 전하 저장층(152) 상에 블로킹 산화막(153)을 형성한다. 여기서, 블로킹 산화막(153)은 전자들이 전하 저장층(152)의 트랩 사이트에 트랩되는 과정에서 컨트롤 게이트(154)로 빠져나가는 것을 차단하고 컨트롤 게이트(154)의 전하 가 전하 저장층(152)으로 주입되는 것을 차단하는 역할을 한다.
그 다음, 블로킹 산화막(153) 상에 컨트롤 게이트(154)를 형성한다. 여기서, 컨트롤 게이트(154)는 TaN, TiN, W, WN, HfN 및 텅스텐 실리사이드로 이루어지는 군에서 선택되는 적어도 하나의 물질로 이루어질 수 있다. 상기 컨트롤 게이트(154), 블로킹 산화막(153), 전하 저장층(152) 및 터널링 산화막(151)을 차례로 패터닝하여 게이트 적층 구조를 형성한다.
여기서, 주변 회로 영역에 형성된 게이트 적층 구조에서 블로킹 산화막(153)은 전하 저장층(152)과 컨트롤 게이트(154)를 연결하는 버팅 콘택(butting contact)을 가질 수 있다.
도 5를 참조하면, 형성된 게이트 적층 구조의 양측에 노출되어 있는 기판(100)의 표면에 불순물을 주입하고 열처리하여 소스/드레인 영역을 형성한다. 또한, 형성된 게이트 적층 구조의 측벽들 상에 스페이서(161)가 배치될 수 있고, 스페이서(161)는 다중층으로 구성될 수 있다.
보다 상세하게는, 저전압 엔모스 트랜지스터 영역(B), 증가형 고전압 엔모스 트랜지스터 영역(D) 및 공핍형 고전압 엔모스 트랜지스터 영역(E)에 각각 형성된 게이트 적층 구조의 양측에 노출되어 있는 기판(100)의 표면에 N+ 이온을 주입하여 소스/드레인 영역(170a, 170c, 170d)을 형성한다. 또한, 저전압 피모스 트랜지스터 영역(C) 및 고전압 피모스 트랜지스터 영역(F)에 형성된 각각 게이트 적층 구조의 양측에 노출되어 있는 N-웰(130b, 130c)의 표면에 P+ 이온을 주입하여 소스/드레인 영역(170b, 170e)을 형성한다. 도 5에는 도시하지 않았지만, 메모리 셀 영 역(A)에 형성된 게이트 적층 구조의 양층에 노출되어 있는 N-웰(130a)의 표면에 소정의 이온을 주입하여 소스/드레인 영역을 형성할 수 있다.
이상에서 도 1 내지 도 5를 참조하여 비휘발성 메모리 소자의 제조 방법을 설명하였으나, 도 1 내지 도 5의 순서에 한정되지 않고, 제조 공정의 순서는 변경 가능함을 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자는 이해할 수 있다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 7을 참조하면, 비휘발성 메모리 소자는 메모리 셀 영역(A) 및 주변 회로 영역을 포함하는 기판(100), 상기 메모리 셀 영역(A)에 형성되는 복수개의 메모리 셀들 및 상기 주변 회로 영역에 형성되는 복수개의 엔모스 트랜지스터들과 복수개의 피모스 트랜지스터들을 포함한다.
상기 기판(100)은 비저항이 낮고, 불순물 농도가 높은 반도체 기판이다. 예를 들어, 기판(100)의 비저항은 10Ω·cm 이하 이고, 불순물 농도는 1015cm- 3이상일 수 있다. 또한, 기판(100)은 불순물의 종류에 따라 P형 또는 N형일 수 있으나, 이하에서는 설명의 편의상 기판(100)은 P형 기판인 것으로 한다.
상기 메모리 셀 영역(A)의 딥 N-웰(130a) 상에 복수개의 메모리 셀들이 형성된다. 상기 딥 N-웰(130a)의 양 측면에는 소자 분리막(180a, 180b)이 형성될 수 있다. 또한, 상기 딥 N-웰(130a)에 포켓 P-웰(190)이 형성될 수 있는데, 포켓 P- 웰(190)은 상기 메모리 셀 영역(A)과 주변 회로 영역을 전기적으로 절연시킨다.
종래에는 주변 회로 영역에 P-웰을 형성할 때 메모리 셀 영역에도 P-웰을 형성하였다. 그러나, 본 발명의 일 실시예에서, 비휘발성 메모리 소자의 주변 회로 영역에는 별도의 P-웰을 형성하지 않는다. 따라서, 메모리 셀 영역(A)만을 노출시키는 포토 레지스터 패턴(미도시)을 형성하고, 마스크를 이용하여 붕소 이온을 주입하여 포켓-P웰(190)을 형성하고, 마스크를 이용하여 BF2를 주입하여 불순물 영역(미도시)을 형성한다. 이와 같이, 본 발명의 일 실시예에서, 포켓 P-웰(190)은 메모리 셀들의 문턱 전압을 조절하는 단계에서 형성될 수 있다.
또한, 상기 메모리 셀 영역(A)의 상기 포켓 P-웰(190) 상에 터널링 절연층(151), 전하 저장층(152), 블로킹 절연층(153), 컨트롤 게이트(154) 및 하드 마스크막(155)이 순서대로 적층된 복수개의 적층 게이트 구조들을 포함한다. 도 7에서는, 설명의 편의상 2개의 적층 게이트 구조들만을 도시하였으나, 이는 예시에 불과하다. 또한, 적층 게이트 구조들의 양측벽에는 스페이서(161)가 형성되고, 적층 게이트 구조들 간에는 층간 절연막(미도시)이 형성될 수 있다.
주변 회로 영역은 저전압 엔모스 트랜지스터 영역(B), 저전압 피모스 트랜지스터 영역(C), 증가형 고전압 엔모스 트랜지스터 영역(D), 공핍형 고전압 엔모스 트랜지스터 영역(E) 및 고전압 피모스 트랜지스터 영역(F)을 포함한다. 저전압 피모스 트랜지스터 영역(C)과 고전압 피모스 트랜지스터 영역(F)에는 피모스 트랜지스터를 형성하기 위한 N-웰(130b, 130c)이 각각 형성된다. 그러나, 저전압 엔모스 트랜지스터 영역(B), 증가형 고전압 엔모스 트랜지스터 영역(D) 및 공핍형 고전압 엔모스 트랜지스터 영역(E)에는 별도의 P-웰이 형성되지 않고, 고농도의 불순물을 포함하는 기판(100)이 바디로 이용한다.
또한, 주변 회로 영역에는 각 트랜지스터의 문턱 전압을 조절하기 위한 불순물 영역(140a, 140b, 140c, 140d, 140e)이 형성된다. 또한, 저전압 엔모스 트랜지스터 영역(B), 증가형 고전압 엔모스 트랜지스터 영역(D) 및 공핍형 고전압 엔모스 트랜지스터 영역(E)에는 N+ 이온이 주입된 소스/드레인 영역(170a, 170c, 170d)이 형성되고, 저전압 피모스 트랜지스터 영역(C)과 고전압 피모스 트랜지스터 영역(F)에는 P+ 이온이 주입된 소스/드레인 영역(170b, 170e)이 형성된다.
또한, 주변 회로 영역에는 적층 게이트 구조가 형성되고, 각각의 적층 게이트 구조의 양 측벽에는 스페이서가 형성되며, 적층 게이트 구조들 간에는 층간 절연막(미도시)이 형성될 수 있다.
또한, 상술한 바와 같이, 본 발명의 다른 실시예에서, 기판의 도전형이 N 형인 경우에는, 피모스 트랜지스터를 형성하기 위한 N-웰 형성 공정을 생략하고, 기판을 바로 피모스 트랜지스터의 바디로 이용할 수 있다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 흐름도이다.
도 8을 참조하면, 81 단계에서, 제1 도전형의 기판 상에 제2 도전형을 갖는 복수의 웰들을 형성한다. 여기서, 상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 가지며, 상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm일 수 있다.
82 단계에서, 상기 복수의 웰들 중 하나에 복수의 메모리 셀들을 형성한다.
83 단계에서, 상기 기판 상에 상기 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터를 형성한다.
84 단계에서, 상기 복수의 웰들 중 다른 하나에 상기 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 형성한다. 이 경우, 83 단계와 84 단계는 순서가 변경될 수도 있고, 동시에 수행될 수도 있다.
본 발명의 일 실시예에서, 상기 복수의 웰들 중 하나에 상기 제1 도전형을 갖는 웰을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 복수의 메모리 셀들은 상기 제1 도전형을 갖는 웰에 형성된다.
또한, 본 발명의 일 실시예에서, 상기 제1 도전형을 갖는 웰에 소스/드레인 영역들을 형성하는 단계, 상기 소스/드레인 영역들 사이에 채널 영역 상에 터널링 절연층을 형성하는 단계, 상기 터널링 절연층 상에 전하 저장층을 형성하는 단계, 상기 전자 저장층 상에 블로킹 절연층을 형성하는 단계, 및 상기 블로킹 절연층 상에 게이트 전극을 형성하는 단계를 더 포함할 수 있다.
여기서, 상기 제1 도전형은 P 형이고, 상기 제2 도전형을 N 형일 수 있다.
본 발명의 일 실시예에서, 상기 비휘발성 메모리 소자는 NAND 플래쉬 메모리일 수 있다. NAND 플래쉬 메모리는 다른 비휘발성 메모리에 비하여 프로그램 전압이 높기 때문에, 저농도의 기판을 이용한다. 그러나, 본 발명의 일 실시예에 따르면, NAND 플래쉬 메모리의 경우 고농도의 기판을 적용하여, 상기 기판을 상기 기판 과 도전형이 다른 트랜지스터의 바디로 바로 이용할 수 있으므로 효율적이다. 이와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법은 NAND 플래쉬 메모리의 경우 효과가 크지만 이에 한정되는 것은 아니고, 프로그램 전압이 높은 다른 비휘발성 메모리 소자에도 적용될 수 있다.
도 9는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 9를 참조하면, 카드(90)는 제어기(91)와 메모리(92)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(91)에서 명령을 내리면, 메모리(92)는 데이터를 전송할 수 있다. 메모리(92)는 도 7의 비휘발성 메모리 장치를 포함할 수 있다. 이러한 카드(90)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card; SM), 씨큐어 디지털 카드(secure digital; SD), 미니 씨큐어 디지털 카드(mini secure digital card; mini SD), 또는 멀티 미디어 카드(multi media card; MMC)와 같은 메모리 장치에 이용될 수 있다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.
도 10을 참조하면, 시스템(100)에 포함된 프로세서(101), 입/출력 장치(102) 및 메모리(103)는 버스(bus, 104)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(101)는 프로그램을 실행하고, 시스템(100)을 제어하는 역할을 할 수 있다. 입/출력 장치(102)는 시스템(100)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(100)은 입/출력 장치(102)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모 리(103)는 도 7의 비휘발성 메모리 장치를 포함할 수 있다. 예를 들어, 메모리(103)는 프로세서(101)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들어, 이러한 시스템(100)은 모바일 폰(mobile phone), MP3 플레이어, 네비게이션(navigation), 휴대용 멀티미디어 재생기(portable multimedia player, PMP), 고상 디스크(solid state disk; SSD) 또는 가전 제품(household appliances)에 이용될 수 있다.
상기한 본 발명은 또한 컴퓨터에서 판독 가능한 저장 매체에 컴퓨터가 읽을 수 있는 코드로서 구현하는 것이 가능하다. 컴퓨터에서 판독 가능한 저장 매체는 컴퓨터 시스템에 의하여 판독 가능한 데이터가 저장되는 모든 종류의 저장장치를 포함한다. 컴퓨터에서 판독 가능한 저장 매체의 예로는 ROM, RAM, CD-ROM, DVD, 자기 테이프, 플로피디스크, 광데이터 저장장치, 플래시 메모리 등이 있으며, 또한 캐리어 웨이브(예를 들어 인터넷을 통한 전송)의 형태로 구현되는 것도 포함한다. 또한 컴퓨터에서 판독 가능한 저장 매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어, 분산방식으로 컴퓨터에서 판독 가능한 코드가 저장되고 실행될 수 있다. 여기서, 저장 매체에 저장되는 프로그램 또는 코드라 함은 특정한 결과를 얻기 위하여 컴퓨터 등이 정보처리능력을 갖는 장치 내에서 직접적 또는 간접적으로 사용되는 일련의 지시 명령으로 표현된 것을 의미한다. 따라서, 컴퓨터라는 용어도 실제 사용되는 명칭에 여하를 불구하고 메모리, 입출력장치, 연산장치를 구비하여 프로그램에 의하여 특정의 기능을 수행하기 위한 정보처리능력을 가진 모든 장치를 총괄하는 의미로 사용된다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1 내지 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 단면도이다.
도 6은 웨이퍼의 불순물 농도와 비저항 사이의 관계를 나타내는 그래프이다.
도 7은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 나타내는 단면도이다.
도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조 방법을 나타내는 흐름도이다.
도 9는 본 발명의 일 실시예에 따른 카드를 보여주는 개략도이다.
도 10은 본 발명의 일 실시예에 따른 시스템을 보여주는 개략도이다.

Claims (20)

  1. 제1 도전형을 갖는 복수의 웰들을 포함하는 제2 도전형의 기판;
    상기 복수의 웰들 중 하나에 형성되는 복수의 메모리 셀들; 및
    상기 기판 상에 형성되며 상기 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터와, 상기 복수의 웰들 중 다른 하나에 형성되며 상기 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 포함하는 주변 회로를 포함하는 비휘발성 메모리 소자.
  2. 제1항에 있어서,
    상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제2항에 있어서,
    상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm인 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서,
    상기 복수의 메모리 셀들은 상기 복수의 웰들 중 하나에 형성되는 상기 제2 도전형을 갖는 웰에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서,
    상기 복수의 메모리 셀들 각각은
    상기 제2 도전형을 갖는 웰에 형성되는 소스/드레인 영역들;
    상기 소스/드레인 영역들 사이의 채널 영역 상에 형성되는 터널링 절연층;
    상기 터널링 절연층 상에 형성되는 전하 저장층;
    상기 전하 저장층 상에 형성되는 블로킹 절연층; 및
    상기 블로킹 절연층 상에 형성되는 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제5항에 있어서,
    상기 제1 도전형은 N 형이고, 상기 제2 도전형을 P 형인 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1항에 있어서,
    상기 제1 트랜지스터는 복수개이고, 상기 복수개의 제1 트랜지스터들 각각의 구조는 서로 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제1항에 있어서,
    상기 복수의 메모리 셀들은 직렬 연결된 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 메모리 셀 영역 및 주변 회로 영역을 포함하는 제1 도전형의 기판;
    상기 메모리 셀 영역에 형성되는 제2 도전형의 제1 웰;
    상기 제1 웰에 형성되는 복수개의 메모리 셀들;
    상기 주변 회로 영역에 형성되는 상기 제2 도전형의 제2 웰;
    상기 제2 웰에 형성되는 상기 제1 도전형을 갖는 제1 트랜지스터; 및
    상기 주변 회로 영역에 상기 제2 웰과 이격되게 형성되는 상기 제2 도전형을 갖는 제2 트랜지스터를 포함하는 비휘발성 메모리 소자.
  10. 제9항에 있어서,
    상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  11. 제10항에 있어서,
    상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm인 것을 특징으로 하는 비휘발성 메모리 소자.
  12. 제9항에 있어서,
    상기 제1 웰에 형성되는 상기 제1 도전형의 제3 웰을 더 포함하고,
    상기 복수개의 메모리 셀들은 상기 제3 웰에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자.
  13. 제12항에 있어서,
    상기 제1 도전형은 P 형이고, 상기 제2 도전형을 N 형인 것을 특징으로 하는 비휘발성 메모리 소자.
  14. 제9항에 있어서,
    상기 제2 트랜지스터는 복수개이고, 상기 복수개의 제2 트랜지스터들 각각의 구조는 서로 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제1 도전형의 기판 상에 제2 도전형을 갖는 복수의 웰들을 형성하는 단계;
    상기 복수의 웰들 중 하나에 복수의 메모리 셀들을 형성하는 단계;
    상기 기판 상에 상기 제1 도전형을 갖는 적어도 하나의 제1 트랜지스터를 형성하는 단계; 및
    상기 복수의 웰들 중 다른 하나에 상기 제2 도전형을 갖는 적어도 하나의 제2 트랜지스터를 형성하는 단계를 포함하는 비휘발성 메모리 소자의 제조 방법.
  16. 제15항에 있어서,
    상기 기판은 제1 문턱 값 이상의 농도를 갖고, 제2 문턱 값 이하의 비저항을 갖는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  17. 제16항에 있어서,
    상기 제1 문턱 값은 1015cm-3이고, 상기 제2 문턱 값은 10Ω·cm인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  18. 제15항에 있어서,
    상기 복수의 웰들 중 하나에 상기 제1 도전형을 갖는 웰을 형성하는 단계를 더 포함하고,
    상기 복수의 메모리 셀들은 상기 제1 도전형을 갖는 웰에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  19. 제18항에 있어서,
    상기 제1 도전형을 갖는 웰에 소스/드레인 영역들을 형성하는 단계;
    상기 소스/드레인 영역들 사이에 채널 영역 상에 터널링 절연층을 형성하는 단계;
    상기 터널링 절연층 상에 전하 저장층을 형성하는 단계;
    상기 전자 저장층 상에 블로킹 절연층을 형성하는 단계; 및
    상기 블로킹 절연층 상에 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  20. 제19항에 있어서,
    상기 제1 도전형은 P 형이고, 상기 제2 도전형을 N 형인 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR100851552B1 (ko) * 2007-03-28 2008-08-11 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
US8766227B1 (en) * 2010-11-10 2014-07-01 Contour Semiconductor, Inc. Pinched center resistive change memory cell

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4994688A (en) * 1988-05-25 1991-02-19 Hitachi Ltd. Semiconductor device having a reference voltage generating circuit
US5014098A (en) * 1990-02-26 1991-05-07 Delco Electronic Corporation CMOS integrated circuit with EEPROM and method of manufacture
US5317179A (en) * 1991-09-23 1994-05-31 Integrated Silicon Solution, Inc. Non-volatile semiconductor memory cell
KR960012303B1 (ko) * 1992-08-18 1996-09-18 삼성전자 주식회사 불휘발성 반도체메모리장치 및 그 제조방법
JP3529549B2 (ja) * 1996-05-23 2004-05-24 東芝マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3796034B2 (ja) * 1997-12-26 2006-07-12 株式会社ルネサステクノロジ レベル変換回路および半導体集積回路装置
KR100277873B1 (ko) * 1998-12-01 2001-01-15 김영환 반도체 소자의 제조 방법
US6268250B1 (en) * 1999-05-14 2001-07-31 Micron Technology, Inc. Efficient fabrication process for dual well type structures
EP1156524B1 (en) * 2000-05-15 2014-10-22 Micron Technology, Inc. Manufacturing process of an integrated circuit including high-density and logic components portion
US6703670B1 (en) * 2001-04-03 2004-03-09 National Semiconductor Corporation Depletion-mode transistor that eliminates the need to separately set the threshold voltage of the depletion-mode transistor
JP2003187586A (ja) * 2001-12-14 2003-07-04 Hitachi Ltd 不揮発性半導体記憶装置および情報処理装置
JP2006310602A (ja) * 2005-04-28 2006-11-09 Toshiba Corp 半導体装置およびその製造方法

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