JP3529549B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Description
【０００１】
【発明の属する技術分野】本発明は、に関するものであ
る。
る。
【０００２】
【従来の技術】例えば、不揮発性メモリのように、デー
タの書き込み、消去動作時に、正、負両極の電位をメモ
リセルのワード線に印加するタイプのデバイスでは、メ
モリセルを取り巻く周辺回路の一部には、２つの異なる
導電型のＭＯＳＦＥＴを有し、それぞれのＭＯＳＦＥＴ
を形成する下地基板を電気的に分離する回路構成を有す
る必要がある。（ISSCC 92 "A 5V-Only 0.6um Flash EE
PROM with Row DecoderScheme in Triple-Well Structu
re"）半導体基板と同導電型のウエルとを分離する手段
として図２６〜図３０に示す方法が挙げられる。
タの書き込み、消去動作時に、正、負両極の電位をメモ
リセルのワード線に印加するタイプのデバイスでは、メ
モリセルを取り巻く周辺回路の一部には、２つの異なる
導電型のＭＯＳＦＥＴを有し、それぞれのＭＯＳＦＥＴ
を形成する下地基板を電気的に分離する回路構成を有す
る必要がある。（ISSCC 92 "A 5V-Only 0.6um Flash EE
PROM with Row DecoderScheme in Triple-Well Structu
re"）半導体基板と同導電型のウエルとを分離する手段
として図２６〜図３０に示す方法が挙げられる。
【０００３】まず、Ｐ型シリコン基板７０１上にシリコ
ン酸化膜７０２を形成し、前記Ｐ型シリコン基板７０１
と電気的に分離が必要なＰ−Ｗｅｌｌ形成領域および前
記Ｐ−Ｗｅｌｌと取り囲むように配置されるＮ−Ｗｅｌ
ｌ形成予定領域を開口したレジストパターン７０３を形
成する。このＰ−Ｗｅｌｌ上にはＮＭＯＳＦＥＴがＮ−
Ｗｅｌｌ上にはＰＭＯＳＦＥＴが形成され、Ｐ−Ｗｅｌ
ｌ上に形成されるＮＭＯＳＦＥＴは半導体基板上に形成
されるＮＭＯＳＦＥＴと電気的に分離可能となる。続い
て、前記レジストパターン７０３をマスクとしてＰ（リ
ン）イオン７２０を前記半導体基板７０１に注入する。
（図２６） 次に、前記レジストパターン７０３を剥離後、前記半導
体７０１表面に素子分離用のシリコン酸化膜７０４を形
成する。さらに、前記半導体基板７０１に注入したＰイ
オン７２０を活性化することによりＮ−Ｗｅｌｌ７０５
を形成した後、前記半導体基板７０１上に前記Ｐ−Ｗｅ
ｌｌ形成予定領域を開口したレジストパターン７０６を
形成する。続いて、前記レジストパターン７０６をマス
クとしてＢ（ボロン）イオン７２１を前記半導体基板７
０１に注入する。（図２７）次に、レジストパターン７
０６を剥離後、前記半導体基板７０１に注入したＢイオ
ン７２１を活性化してＰ−Ｗｅｌｌ７０７を形成した
後、前記Ｎ−Ｗｅｌｌ７０５中のＰＭＯＳＦＥＴ形成領
域を開口したレジストパターン７０８を形成する。続い
て、前記レジストパターン７０８をマスクとして例えば
Ｐイオン７２２を注入する。（図２８） 次に、前記レジストパターンを剥離後、ゲート酸化膜７
０９、およびゲート電極配線パターン７１０を形成し、
続いて、ソース、ドレイン用のＮ型拡散層７１１および
Ｐ型拡散層７１２を形成する。（図２９） この手法で形成されたデバイスは、Ｐ−Ｗｅｌｌ７０７
がＮ−Ｗｅｌｌ７０５に取り囲まれているため、Ｐ−Ｗ
ｅｌｌ７０６とＰ型半導体基板７０１とは電気的に分離
される。
ン酸化膜７０２を形成し、前記Ｐ型シリコン基板７０１
と電気的に分離が必要なＰ−Ｗｅｌｌ形成領域および前
記Ｐ−Ｗｅｌｌと取り囲むように配置されるＮ−Ｗｅｌ
ｌ形成予定領域を開口したレジストパターン７０３を形
成する。このＰ−Ｗｅｌｌ上にはＮＭＯＳＦＥＴがＮ−
Ｗｅｌｌ上にはＰＭＯＳＦＥＴが形成され、Ｐ−Ｗｅｌ
ｌ上に形成されるＮＭＯＳＦＥＴは半導体基板上に形成
されるＮＭＯＳＦＥＴと電気的に分離可能となる。続い
て、前記レジストパターン７０３をマスクとしてＰ（リ
ン）イオン７２０を前記半導体基板７０１に注入する。
（図２６） 次に、前記レジストパターン７０３を剥離後、前記半導
体７０１表面に素子分離用のシリコン酸化膜７０４を形
成する。さらに、前記半導体基板７０１に注入したＰイ
オン７２０を活性化することによりＮ−Ｗｅｌｌ７０５
を形成した後、前記半導体基板７０１上に前記Ｐ−Ｗｅ
ｌｌ形成予定領域を開口したレジストパターン７０６を
形成する。続いて、前記レジストパターン７０６をマス
クとしてＢ（ボロン）イオン７２１を前記半導体基板７
０１に注入する。（図２７）次に、レジストパターン７
０６を剥離後、前記半導体基板７０１に注入したＢイオ
ン７２１を活性化してＰ−Ｗｅｌｌ７０７を形成した
後、前記Ｎ−Ｗｅｌｌ７０５中のＰＭＯＳＦＥＴ形成領
域を開口したレジストパターン７０８を形成する。続い
て、前記レジストパターン７０８をマスクとして例えば
Ｐイオン７２２を注入する。（図２８） 次に、前記レジストパターンを剥離後、ゲート酸化膜７
０９、およびゲート電極配線パターン７１０を形成し、
続いて、ソース、ドレイン用のＮ型拡散層７１１および
Ｐ型拡散層７１２を形成する。（図２９） この手法で形成されたデバイスは、Ｐ−Ｗｅｌｌ７０７
がＮ−Ｗｅｌｌ７０５に取り囲まれているため、Ｐ−Ｗ
ｅｌｌ７０６とＰ型半導体基板７０１とは電気的に分離
される。
【０００４】しかしながら、上述した製造方法による半
導体デバイスにおいては以下のような問題点が生じる。
Ｎ−Ｗｅｌｌ７０５を形成する際に注入したＰイオン７
２０は半導体基板７０１表面に多数存在する。このた
め、Ｐ−Ｗｅｌｌ７０７を形成するには前記Ｐイオン７
２０を打ち消すだけのＢイオン７２１を注入しなければ
ならない。このようにして形成されたＰ−Ｗｅｌｌ７０
７の表面には、Ｐイオン７２０および前記Ｐイオンの量
を越えるＢイオン７２１が存在することになる。従って
Ｐ−Ｗｅｌｌ内に形成されたＭＯＳＦＥＴのチャネルを
形成する領域に多量の不純物を有することになる。この
ため、不純物散乱効果によりキャリア異動度が低下し、
ＭＯＳＦＥＴを高速にスイッチングすることができなく
なるのは周知の事実である。図３０にＰ−Ｗｅｌｌ７０
７、Ｎ−Ｗｅｌｌ７０５、Ｐ型シリコン基板７０１の三
層構造のプロファイル構成を示す。
導体デバイスにおいては以下のような問題点が生じる。
Ｎ−Ｗｅｌｌ７０５を形成する際に注入したＰイオン７
２０は半導体基板７０１表面に多数存在する。このた
め、Ｐ−Ｗｅｌｌ７０７を形成するには前記Ｐイオン７
２０を打ち消すだけのＢイオン７２１を注入しなければ
ならない。このようにして形成されたＰ−Ｗｅｌｌ７０
７の表面には、Ｐイオン７２０および前記Ｐイオンの量
を越えるＢイオン７２１が存在することになる。従って
Ｐ−Ｗｅｌｌ内に形成されたＭＯＳＦＥＴのチャネルを
形成する領域に多量の不純物を有することになる。この
ため、不純物散乱効果によりキャリア異動度が低下し、
ＭＯＳＦＥＴを高速にスイッチングすることができなく
なるのは周知の事実である。図３０にＰ−Ｗｅｌｌ７０
７、Ｎ−Ｗｅｌｌ７０５、Ｐ型シリコン基板７０１の三
層構造のプロファイル構成を示す。
【０００５】これを補うために、Ｎ−Ｗｅｌｌ７０５を
形成するために用いるＰイオンの濃度を比較的低い値に
抑える方法がある。当然、Ｐ−Ｗｅｌｌ７０５とＰ型半
導体基板７０１との分離能力は低下し、Ｐ−Ｗｅｌｌ７
０５とＰ型半導体基板間との電位差を充分確保できなく
なる。さらに、Ｎ−Ｗｅｌｌ７０５は半導体基板７０１
表面に、ＰＭＯＳＦＥＴ形成領域をあわせ持つが、その
下地基板の不純物濃度が低い場合、形成されるＰＭＯＳ
ＦＥＴの微細化が不可能であることはスケーリング則か
らも明らかである。このため、前記Ｎ−Ｗｅｌｌ７０５
のＰＭＯＳＦＥＴ形成領域の不純物濃度を高めるため、
レジストパターン７０８を用いて前記Ｎ−Ｗｅｌｌ７０
８上のＰＭＯＳＦＥＴ形成領域に高濃度のＰイオンを注
入する工程（図２８参照）が必ず必要となる。これは、
工程数の増加によるコストアップの要因となっている。
形成するために用いるＰイオンの濃度を比較的低い値に
抑える方法がある。当然、Ｐ−Ｗｅｌｌ７０５とＰ型半
導体基板７０１との分離能力は低下し、Ｐ−Ｗｅｌｌ７
０５とＰ型半導体基板間との電位差を充分確保できなく
なる。さらに、Ｎ−Ｗｅｌｌ７０５は半導体基板７０１
表面に、ＰＭＯＳＦＥＴ形成領域をあわせ持つが、その
下地基板の不純物濃度が低い場合、形成されるＰＭＯＳ
ＦＥＴの微細化が不可能であることはスケーリング則か
らも明らかである。このため、前記Ｎ−Ｗｅｌｌ７０５
のＰＭＯＳＦＥＴ形成領域の不純物濃度を高めるため、
レジストパターン７０８を用いて前記Ｎ−Ｗｅｌｌ７０
８上のＰＭＯＳＦＥＴ形成領域に高濃度のＰイオンを注
入する工程（図２８参照）が必ず必要となる。これは、
工程数の増加によるコストアップの要因となっている。
【０００６】これに加えて、Ｐ−Ｗｅｌｌ７０７表面に
形成されるＮＭＯＳＦＥＴのチャネル部のプロファイル
は、Ｎ−Ｗｅｌｌ７０５形成用のＰイオンとＰ−Ｗｅｌ
ｌ形成用およびチャネル制御用のＢイオンが混在した複
雑なプロファイルとなる。このため、ＮＭＯＳＦＥＴの
Ｖthバラツキを誘発する原因となり、回路マージンを小
さくするばかりか、歩留まりを低下させる要因となって
いる。
形成されるＮＭＯＳＦＥＴのチャネル部のプロファイル
は、Ｎ−Ｗｅｌｌ７０５形成用のＰイオンとＰ−Ｗｅｌ
ｌ形成用およびチャネル制御用のＢイオンが混在した複
雑なプロファイルとなる。このため、ＮＭＯＳＦＥＴの
Ｖthバラツキを誘発する原因となり、回路マージンを小
さくするばかりか、歩留まりを低下させる要因となって
いる。
【０００７】
【発明が解決しようとする課題】以上説明したように、
従来の半導体基板と同導電型のＷｅｌｌとの間を電気的
に分離することが必要な素子を有する半導体装置は、半
導体基板表面に２つの異なる不純物が多数混在する。こ
のため、半導体基板と前記半導体基板と同導電型Ｗｅｌ
ｌとの分離と、前記Ｗｅｌｌ内に形成されるＭＯＳＦＥ
Ｔの高性能化との両立が不可能となる。さらに、前記Ｍ
ＯＳＦＥＴの高性能化のためにはマスクステップの増加
が必須となり、その場合においても半導体基板と逆導電
型Ｗｅｌｌ内に形成されるＭＯＳＦＥＴの特性バラツキ
は回避できない。本発明は半導体装置のプロファイル構
造を制御し、高性能な半導体装置と、前記半導体装置の
製造方法低コストで提供するものである。
従来の半導体基板と同導電型のＷｅｌｌとの間を電気的
に分離することが必要な素子を有する半導体装置は、半
導体基板表面に２つの異なる不純物が多数混在する。こ
のため、半導体基板と前記半導体基板と同導電型Ｗｅｌ
ｌとの分離と、前記Ｗｅｌｌ内に形成されるＭＯＳＦＥ
Ｔの高性能化との両立が不可能となる。さらに、前記Ｍ
ＯＳＦＥＴの高性能化のためにはマスクステップの増加
が必須となり、その場合においても半導体基板と逆導電
型Ｗｅｌｌ内に形成されるＭＯＳＦＥＴの特性バラツキ
は回避できない。本発明は半導体装置のプロファイル構
造を制御し、高性能な半導体装置と、前記半導体装置の
製造方法低コストで提供するものである。
【０００８】
【０００９】
【００１０】また、製造方法においては、少なくとも、
前記第１のウエル形成予定領域に第１導電型不純物を第
１の加速エネルギでイオン注入し、第２導電型不純物を
この第１の加速エネルギよりも大きい第２の加速エネル
ギでイオン注入を行う第１のイオン注入工程と、前記第
１ウエル形成予定領域を取り囲む領域に第２導電型不純
物のイオン注入を行う第２のイオン注入工程と、前記第
１導電型不純物および第２導電型不純物を活性化させて
第１および第２のウエルを形成する工程とを具備する。
前記第１のウエル形成予定領域に第１導電型不純物を第
１の加速エネルギでイオン注入し、第２導電型不純物を
この第１の加速エネルギよりも大きい第２の加速エネル
ギでイオン注入を行う第１のイオン注入工程と、前記第
１ウエル形成予定領域を取り囲む領域に第２導電型不純
物のイオン注入を行う第２のイオン注入工程と、前記第
１導電型不純物および第２導電型不純物を活性化させて
第１および第２のウエルを形成する工程とを具備する。
【００１１】
【発明の実施の形態】以下、図面を参照して本発明の第
１の実施例の半導体装置とその製造方法について、書き
込み、消去時に正、負の電源を用いるタイプのフラッシ
ュＥＥＰＲＯＭを例に説明する。
１の実施例の半導体装置とその製造方法について、書き
込み、消去時に正、負の電源を用いるタイプのフラッシ
ュＥＥＰＲＯＭを例に説明する。
【００１２】まず、Ｐ型シリコン基板１０１上に周知の
ＬＯＣＯＳ法により素子分離酸化膜１０２を約６００ｎ
ｍ形成し、前記シリコン基板表面に熱酸化により、シリ
コン酸化膜１０３を約２０ｎｍ形成した後、前記Ｐ型シ
リコン基板１０１と電気的に分離が必要なＰ−Ｗｅｌｌ
形成予定領域を開口したレジストパターン１０４を周知
のリソグラフィ技術を用いて形成する。続いて、前記レ
ジストパターン１０４をマスクとしてＢイオン１２０を
加速エネルギ８０ｋｅＶ、ドーズ量２．５Ｅ１３／ｃｍ
2 で注入し、さらにＰイオン１２１を加速エネルギ３Ｍ
ｅＶ、ドーズ量２Ｅ１３／ｃｍ2 でイオン注入する。こ
のとき、イオン注入の加速エネルギを制御することによ
り、図１に示すようにＢイオン１２０は基板表面に注入
され、Ｐイオン１２１は前記Ｂイオンより深い部分に注
入される。
ＬＯＣＯＳ法により素子分離酸化膜１０２を約６００ｎ
ｍ形成し、前記シリコン基板表面に熱酸化により、シリ
コン酸化膜１０３を約２０ｎｍ形成した後、前記Ｐ型シ
リコン基板１０１と電気的に分離が必要なＰ−Ｗｅｌｌ
形成予定領域を開口したレジストパターン１０４を周知
のリソグラフィ技術を用いて形成する。続いて、前記レ
ジストパターン１０４をマスクとしてＢイオン１２０を
加速エネルギ８０ｋｅＶ、ドーズ量２．５Ｅ１３／ｃｍ
2 で注入し、さらにＰイオン１２１を加速エネルギ３Ｍ
ｅＶ、ドーズ量２Ｅ１３／ｃｍ2 でイオン注入する。こ
のとき、イオン注入の加速エネルギを制御することによ
り、図１に示すようにＢイオン１２０は基板表面に注入
され、Ｐイオン１２１は前記Ｂイオンより深い部分に注
入される。
【００１３】次に前記レジストパターン１０４を剥離
後、前記Ｐ−Ｗｅｌｌ形成予定領域を取り囲み、かつ、
ＰＭＯＳＦＥＴ形成予定領域を開口したレジストパター
ン１０５を形成する。続いて、前記レジストパターン１
０５をマスクとしてＰイオン１２２を以下の条件で３回
に分けて注入する。第１に加速エネルギ３ＭｅＶ、ドー
ズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅ
Ｖ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８
０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件である。
このとき、イオン注入の加速エネルギを制御することに
より、図２に示すようにＰイオン１２２は前記Ｂイオン
１２０を取り囲むように注入される。
後、前記Ｐ−Ｗｅｌｌ形成予定領域を取り囲み、かつ、
ＰＭＯＳＦＥＴ形成予定領域を開口したレジストパター
ン１０５を形成する。続いて、前記レジストパターン１
０５をマスクとしてＰイオン１２２を以下の条件で３回
に分けて注入する。第１に加速エネルギ３ＭｅＶ、ドー
ズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅ
Ｖ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８
０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件である。
このとき、イオン注入の加速エネルギを制御することに
より、図２に示すようにＰイオン１２２は前記Ｂイオン
１２０を取り囲むように注入される。
【００１４】次に前記レジストパターン１０５を剥離
後、シリコン酸化膜１０３を剥離して８５０℃のドライ
酸化でゲート酸化膜１０６を２０ｎｍ形成する。このと
き、Ｐ型シリコン基板１０１に注入された不純物イオン
を活性化させることにより、Ｐ−Ｗｅｌｌ１０７、Ｎ−
Ｗｅｌｌ１０８をそれぞれ形成する。（３図） 次に、周知のＬＰＣＶＤ法によりゲート電極材料ポリシ
リコンを堆積した後エッチング加工し、ゲート電極配線
パターン１０９を形成する。以下、詳しく図示しない
が、ソース／ドレインとなる高濃度Ｎ型拡散層１１０お
よび高濃度Ｐ型拡散層１１１を形成する。以上の工程
で、書き込み、消去時に正、負の電源を使用するタイプ
のフラッシュＥＥＰＲＯＭの周辺回路を形成する。（図
４） 図１６にＰ−Ｗｅｌｌ１０７、Ｎ−Ｗｅｌｌ１０８、Ｐ
型シリコン基板１０１の三層構造のプロファイル構成を
示す。本発明によれば、Ｎ−Ｗｅｌｌ１０８形成のため
のＰイオン１２１、１２２はＰ−Ｗｅｌｌ１０７表面に
は存在しない。言い換えれば、Ｐ−Ｗｅｌｌ１０７表面
に形成するＮＭＯＳＦＥＴのチャネル形成部には、不要
なＰイオンが存在しないということである。従って、従
来の技術の項で示した半導体装置に比べ、不純物散乱が
抑制されることから、キャリアの移動度がアップし、ト
ランジスタの駆動能力が約１０％向上する。また、Ｐ−
Ｗｅｌｌ１０７表面に不要なＰイオンが存在しないこと
から、素子設計を行う際Ｐ−Ｗｅｌｌ１０７表面のプロ
ファイルはＢイオンのみを考慮にいれて行えばよく素子
設計が容易になるとともに、Ｖthバラツキも抑制でき回
路マージンも向上し歩留まりの改善となる。
後、シリコン酸化膜１０３を剥離して８５０℃のドライ
酸化でゲート酸化膜１０６を２０ｎｍ形成する。このと
き、Ｐ型シリコン基板１０１に注入された不純物イオン
を活性化させることにより、Ｐ−Ｗｅｌｌ１０７、Ｎ−
Ｗｅｌｌ１０８をそれぞれ形成する。（３図） 次に、周知のＬＰＣＶＤ法によりゲート電極材料ポリシ
リコンを堆積した後エッチング加工し、ゲート電極配線
パターン１０９を形成する。以下、詳しく図示しない
が、ソース／ドレインとなる高濃度Ｎ型拡散層１１０お
よび高濃度Ｐ型拡散層１１１を形成する。以上の工程
で、書き込み、消去時に正、負の電源を使用するタイプ
のフラッシュＥＥＰＲＯＭの周辺回路を形成する。（図
４） 図１６にＰ−Ｗｅｌｌ１０７、Ｎ−Ｗｅｌｌ１０８、Ｐ
型シリコン基板１０１の三層構造のプロファイル構成を
示す。本発明によれば、Ｎ−Ｗｅｌｌ１０８形成のため
のＰイオン１２１、１２２はＰ−Ｗｅｌｌ１０７表面に
は存在しない。言い換えれば、Ｐ−Ｗｅｌｌ１０７表面
に形成するＮＭＯＳＦＥＴのチャネル形成部には、不要
なＰイオンが存在しないということである。従って、従
来の技術の項で示した半導体装置に比べ、不純物散乱が
抑制されることから、キャリアの移動度がアップし、ト
ランジスタの駆動能力が約１０％向上する。また、Ｐ−
Ｗｅｌｌ１０７表面に不要なＰイオンが存在しないこと
から、素子設計を行う際Ｐ−Ｗｅｌｌ１０７表面のプロ
ファイルはＢイオンのみを考慮にいれて行えばよく素子
設計が容易になるとともに、Ｖthバラツキも抑制でき回
路マージンも向上し歩留まりの改善となる。
【００１５】またＮ−Ｗｅｌｌ１０８は、不純物Ｐの濃
度をＰ−Ｗｅｌｌの形成工程に制限されることなく設定
することができ、加速度エネルギ、ドーズ量を調整して
Ｐイオンを注入し、複雑なＮ−Ｗｅｌｌのプロファイル
制御ができる。このため、ＰＭＯＳＦＥＴの高密度化、
高性能化が可能となる。従来の半導体装置の製造方法で
は、ＰＭＯＳＦＥＴ形成予定領域のみを開口したマスク
７０８を用意し、不純物濃度の調整を行ったが、本発明
では、マスクステップが少ないにもかかわらず、Ｎ−Ｗ
ｅｌｌ上に形成されるＰＭＯＳＦＥＴの高密度化、高性
能化ができ、製造コストの削減になる。
度をＰ−Ｗｅｌｌの形成工程に制限されることなく設定
することができ、加速度エネルギ、ドーズ量を調整して
Ｐイオンを注入し、複雑なＮ−Ｗｅｌｌのプロファイル
制御ができる。このため、ＰＭＯＳＦＥＴの高密度化、
高性能化が可能となる。従来の半導体装置の製造方法で
は、ＰＭＯＳＦＥＴ形成予定領域のみを開口したマスク
７０８を用意し、不純物濃度の調整を行ったが、本発明
では、マスクステップが少ないにもかかわらず、Ｎ−Ｗ
ｅｌｌ上に形成されるＰＭＯＳＦＥＴの高密度化、高性
能化ができ、製造コストの削減になる。
【００１６】次に本発明の第２の実施例の半導体装置と
その製造方法について、書き込み、消去時に正、負の電
源を用いるタイプのフラッシュＥＥＰＲＯＭを例に説明
する。
その製造方法について、書き込み、消去時に正、負の電
源を用いるタイプのフラッシュＥＥＰＲＯＭを例に説明
する。
【００１７】まず、第１の実施例と同様に、Ｐ型シリコ
ン基板２０１上に素子分離酸化膜２０２及び、シリコン
酸化膜２０３を形成した後、前記Ｐ型シリコン基板２０
１と電気的に分離が必要なＰ−Ｗｅｌｌ形成予定領域を
開口したレジストパターン２０４をマスクとしてＢイオ
ン２２０を加速エネルギ８０ｋｅＶ、ドーズ量２．５Ｅ
１３／ｃｍ2 で注入し、さらにＰイオン２２１を加速エ
ネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 でイオン注
入する。（図５） 次に前記レジストパターン２０４を剥離後、前記Ｐ−Ｗ
ｅｌｌ形成予定領域を取り囲む部分を開口したレジスト
パターン２０５を形成する。続いて、前記レジストパタ
ーン２０５をマスクとしてＰイオン２２２を以下の条件
で３回に分けて注入する。第１に加速エネルギ３Ｍｅ
Ｖ、ドーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１
６０ｋｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エ
ネルギ８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件
である。（図６） 前記レジストパターン２０５を剥離後、ＰＭＯＳＦＥＴ
形成予定領域を開口したレジストパターン２０６を形成
し、前記レジストパターン２０６をマスクとしてＰイオ
ン２２３を注入する。（図７） 次に前記レジストパターン２０６を剥離後、シリコン酸
化膜２０３を剥離してゲート酸化膜２１０を形成する。
このとき、Ｐ型シリコン基板２０１に注入された不純物
イオンを活性化させることにより、Ｐ−Ｗｅｌｌ２０
７、第１のＮ−Ｗｅｌｌ２０８、第２のＮ−Ｗｅｌｌ２
０９をそれぞれ形成する。その後、詳しく図示しない
が、ゲート電極配線パターン２１１、ソース／ドレイン
となる高濃度Ｎ型拡散層２１２および高濃度Ｐ型拡散層
２１３を形成する。（図８） 前記Ｐ−Ｗｅｌｌ２０７およびＮ−Ｗｅｌｌ２０８、２
０９にフラッシュＥＥＰＲＯＭとその周辺回路を形成す
る場合、前述のように、書き込み・消去動作時の使用電
源が高いことから、当然、個々に高い接合耐圧要求され
る。接合耐圧は、一般にＰＮ濃度勾配により決定され、
より急峻なＰＮ接合であれば、接合耐圧が低下すること
は周知の事実である。例えば、Ｐ−Ｗｅｌｌ２０７と第
１のＮ−Ｗｅｌｌ２０８との接合耐圧も、３０Ｖ程度の
高耐圧が要求される。反面、ＭＯＳＦＥＴの微細化のた
めには、周知のスケーリング則（Dennard,1974）からも
分かるようにＷｅｌｌ濃度を高めることが必須であるこ
とも周知の事実である。つまり、接合耐圧を高めるため
にＷｅｌｌの低濃度化が要求される一方で、素子微細化
のためにＷｅｌｌの高濃度化が要求されるといった矛盾
が生じる。
ン基板２０１上に素子分離酸化膜２０２及び、シリコン
酸化膜２０３を形成した後、前記Ｐ型シリコン基板２０
１と電気的に分離が必要なＰ−Ｗｅｌｌ形成予定領域を
開口したレジストパターン２０４をマスクとしてＢイオ
ン２２０を加速エネルギ８０ｋｅＶ、ドーズ量２．５Ｅ
１３／ｃｍ2 で注入し、さらにＰイオン２２１を加速エ
ネルギ３ＭｅＶ、ドーズ量２Ｅ１３／ｃｍ2 でイオン注
入する。（図５） 次に前記レジストパターン２０４を剥離後、前記Ｐ−Ｗ
ｅｌｌ形成予定領域を取り囲む部分を開口したレジスト
パターン２０５を形成する。続いて、前記レジストパタ
ーン２０５をマスクとしてＰイオン２２２を以下の条件
で３回に分けて注入する。第１に加速エネルギ３Ｍｅ
Ｖ、ドーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１
６０ｋｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エ
ネルギ８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件
である。（図６） 前記レジストパターン２０５を剥離後、ＰＭＯＳＦＥＴ
形成予定領域を開口したレジストパターン２０６を形成
し、前記レジストパターン２０６をマスクとしてＰイオ
ン２２３を注入する。（図７） 次に前記レジストパターン２０６を剥離後、シリコン酸
化膜２０３を剥離してゲート酸化膜２１０を形成する。
このとき、Ｐ型シリコン基板２０１に注入された不純物
イオンを活性化させることにより、Ｐ−Ｗｅｌｌ２０
７、第１のＮ−Ｗｅｌｌ２０８、第２のＮ−Ｗｅｌｌ２
０９をそれぞれ形成する。その後、詳しく図示しない
が、ゲート電極配線パターン２１１、ソース／ドレイン
となる高濃度Ｎ型拡散層２１２および高濃度Ｐ型拡散層
２１３を形成する。（図８） 前記Ｐ−Ｗｅｌｌ２０７およびＮ−Ｗｅｌｌ２０８、２
０９にフラッシュＥＥＰＲＯＭとその周辺回路を形成す
る場合、前述のように、書き込み・消去動作時の使用電
源が高いことから、当然、個々に高い接合耐圧要求され
る。接合耐圧は、一般にＰＮ濃度勾配により決定され、
より急峻なＰＮ接合であれば、接合耐圧が低下すること
は周知の事実である。例えば、Ｐ−Ｗｅｌｌ２０７と第
１のＮ−Ｗｅｌｌ２０８との接合耐圧も、３０Ｖ程度の
高耐圧が要求される。反面、ＭＯＳＦＥＴの微細化のた
めには、周知のスケーリング則（Dennard,1974）からも
分かるようにＷｅｌｌ濃度を高めることが必須であるこ
とも周知の事実である。つまり、接合耐圧を高めるため
にＷｅｌｌの低濃度化が要求される一方で、素子微細化
のためにＷｅｌｌの高濃度化が要求されるといった矛盾
が生じる。
【００１８】第２の実施例によればＰ−Ｗｅｌｌ２０７
とＰ型シリコン基板２０１の分離用の第１のＮ−Ｗｅｌ
ｌ２０８と、ＰＭＯＳＦＥＴ形成の為の第２のＮ−Ｗｅ
ｌｌ２０９を全く異なる濃度に制御することが可能にな
る。本発明の第２の実施例で示した半導体装置とその製
造方法においては、微細なＰＭＯＳＦＥＴを形成する下
地となるＮｗｅｌｌを第２のＮ−Ｗｅｌｌ２０９に限
り、第１のＮ−Ｗｅｌｌ濃度を前記第２のＮ−Ｗｅｌｌ
濃度よりも低濃度（６Ｅ１６／ｃｍ3 程度）に制御する
ことで、Ｐ−Ｗｅｌｌ２０７とこれを取り囲む第１のＮ
−Ｗｅｌｌ２０８とのＰＮ接合の勾配をなだらかなもの
に制御することができる。したがって、微細なＭＯＳＦ
ＥＴ形成を可能とする比較的高濃度（１Ｅ１７／ｃｍ3
程度）のＷｅｌｌ（Ｐ−Ｗｅｌｌ２０７および第２のＮ
−Ｗｅｌｌ２０９）を有しながら、Ｐ−Ｗｅｌｌ２０７
および第２のＮ−Ｗｅｌｌ２０９間に比較的低濃度の第
１のＮ−Ｗｅｌｌ２０８を挟み込むことで、高耐圧を可
能とする。
とＰ型シリコン基板２０１の分離用の第１のＮ−Ｗｅｌ
ｌ２０８と、ＰＭＯＳＦＥＴ形成の為の第２のＮ−Ｗｅ
ｌｌ２０９を全く異なる濃度に制御することが可能にな
る。本発明の第２の実施例で示した半導体装置とその製
造方法においては、微細なＰＭＯＳＦＥＴを形成する下
地となるＮｗｅｌｌを第２のＮ−Ｗｅｌｌ２０９に限
り、第１のＮ−Ｗｅｌｌ濃度を前記第２のＮ−Ｗｅｌｌ
濃度よりも低濃度（６Ｅ１６／ｃｍ3 程度）に制御する
ことで、Ｐ−Ｗｅｌｌ２０７とこれを取り囲む第１のＮ
−Ｗｅｌｌ２０８とのＰＮ接合の勾配をなだらかなもの
に制御することができる。したがって、微細なＭＯＳＦ
ＥＴ形成を可能とする比較的高濃度（１Ｅ１７／ｃｍ3
程度）のＷｅｌｌ（Ｐ−Ｗｅｌｌ２０７および第２のＮ
−Ｗｅｌｌ２０９）を有しながら、Ｐ−Ｗｅｌｌ２０７
および第２のＮ−Ｗｅｌｌ２０９間に比較的低濃度の第
１のＮ−Ｗｅｌｌ２０８を挟み込むことで、高耐圧を可
能とする。
【００１９】フラッシュＥＥＰＲＯＭを搭載する混載ロ
ッジックデバイスにおいて、ロジック部のＭＯＳＦＥＴ
設計とフラッシュＥＥＰＲＯＭを構成するＭＯＳＦＥＴ
設計が一致することはまれである。これに対して、前記
第１の実施例と第２の実施例とを組み合わせた半導体装
置とその製造方法を第３の実施例として図９乃至１４に
示す。
ッジックデバイスにおいて、ロジック部のＭＯＳＦＥＴ
設計とフラッシュＥＥＰＲＯＭを構成するＭＯＳＦＥＴ
設計が一致することはまれである。これに対して、前記
第１の実施例と第２の実施例とを組み合わせた半導体装
置とその製造方法を第３の実施例として図９乃至１４に
示す。
【００２０】まず、Ｐ型シリコン基板３０１に素子分離
酸化膜３０２、シリコン酸化膜３０３を形成した後、Ｅ
ＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ形成
予定領域を開口し、ロジック部においては全面を覆った
レジストパターン３０４をマスクとして、Ｂイオン３２
０、Ｐイオン１２１をイオン注入する。（図９） 次に、前記レジストパターン３０４を剥離後、ＥＥＰＲ
ＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を
取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、ロ
ッジク部においては全面を覆ったレジストパターン３０
５をマスクとして、Ｐイオン３２２をイオン注入する。
（図１０）イオン注入工程は第１および第２の実施例で
示したもの同様、加速エネルギを制御することにより制
御されるものである。
酸化膜３０２、シリコン酸化膜３０３を形成した後、Ｅ
ＥＰＲＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ形成
予定領域を開口し、ロジック部においては全面を覆った
レジストパターン３０４をマスクとして、Ｂイオン３２
０、Ｐイオン１２１をイオン注入する。（図９） 次に、前記レジストパターン３０４を剥離後、ＥＥＰＲ
ＯＭ形成予定部においては前記Ｐ−Ｗｅｌｌ予定領域を
取り囲みかつＰＭＯＳＦＥＴ形成予定領域を開口し、ロ
ッジク部においては全面を覆ったレジストパターン３０
５をマスクとして、Ｐイオン３２２をイオン注入する。
（図１０）イオン注入工程は第１および第２の実施例で
示したもの同様、加速エネルギを制御することにより制
御されるものである。
【００２１】次に、前記レジストパターン３０５を剥離
後、ＥＥＰＲＯＭ形成予定部においては全面を覆い、ロ
ッジック部においてはＮ−Ｗｅｌｌ形成予定領域を開口
したレジストパターン３０６をマスクとして、Ｐイオン
３２３をイオン注入する。（図１１） 次に、前記レジストパターン３０６を剥離後、ＥＥＰＲ
ＯＭ形成予定部においては全面を覆い、ロッジック部に
おいてはＰ−Ｗｅｌｌ形成予定領域を開口したレジスト
パターン３０７をマスクとして、Ｂイオン３２４をイオ
ン注入する。（図１２） 次に、前記レジストパターン３０７を剥離後、シリコン
酸化膜３０３を剥離して８５０℃のドライ酸化でゲート
酸化膜３０８を形成する。このとき、Ｐシリコン基板３
０１に注入された不純物イオンを活性化させることによ
り、Ｐ−Ｗｅｌ1 、Ｎ−Ｎｅｌｌ1 およびＰ−Ｗｅｌ2
、Ｎ−Ｎｅｌｌ２をそれぞれ形成する。（図１３）そ
の後、詳しく図示しないが、ゲート電極配線パターン３
１７、３１８、ソース／ドレインとなる高濃度Ｎ型拡散
層３１３、３１６、および高濃度Ｐ型拡散層３１４、３
１５を形成する。（図１４） 以上のように、本発明の第１の実施例で示した半導体装
置の製造方法でＰＭＯＳＦＥＴとその周辺回路部を形成
するための工程と、第２の実施例で示した半導体装置の
製造方法の第２のＮ−Ｗｅｌｌを形成するための工程と
を組み合わせることにより、それぞれ所望のプロファイ
ル構造を持つＥＥＰＲＯＭ部とロジック部を形成するこ
とができる。このため、フラッシュＥＥＰＲＯＭの設計
とロジック設計を平行して別個に行うことができる。こ
れは、フラッシュＥＥＰＲＯＭを搭載する混載ロッジッ
クデバイスの開発期間とその開発費を大幅に削減するこ
とができ、大きな効果を奏する。
後、ＥＥＰＲＯＭ形成予定部においては全面を覆い、ロ
ッジック部においてはＮ−Ｗｅｌｌ形成予定領域を開口
したレジストパターン３０６をマスクとして、Ｐイオン
３２３をイオン注入する。（図１１） 次に、前記レジストパターン３０６を剥離後、ＥＥＰＲ
ＯＭ形成予定部においては全面を覆い、ロッジック部に
おいてはＰ−Ｗｅｌｌ形成予定領域を開口したレジスト
パターン３０７をマスクとして、Ｂイオン３２４をイオ
ン注入する。（図１２） 次に、前記レジストパターン３０７を剥離後、シリコン
酸化膜３０３を剥離して８５０℃のドライ酸化でゲート
酸化膜３０８を形成する。このとき、Ｐシリコン基板３
０１に注入された不純物イオンを活性化させることによ
り、Ｐ−Ｗｅｌ1 、Ｎ−Ｎｅｌｌ1 およびＰ−Ｗｅｌ2
、Ｎ−Ｎｅｌｌ２をそれぞれ形成する。（図１３）そ
の後、詳しく図示しないが、ゲート電極配線パターン３
１７、３１８、ソース／ドレインとなる高濃度Ｎ型拡散
層３１３、３１６、および高濃度Ｐ型拡散層３１４、３
１５を形成する。（図１４） 以上のように、本発明の第１の実施例で示した半導体装
置の製造方法でＰＭＯＳＦＥＴとその周辺回路部を形成
するための工程と、第２の実施例で示した半導体装置の
製造方法の第２のＮ−Ｗｅｌｌを形成するための工程と
を組み合わせることにより、それぞれ所望のプロファイ
ル構造を持つＥＥＰＲＯＭ部とロジック部を形成するこ
とができる。このため、フラッシュＥＥＰＲＯＭの設計
とロジック設計を平行して別個に行うことができる。こ
れは、フラッシュＥＥＰＲＯＭを搭載する混載ロッジッ
クデバイスの開発期間とその開発費を大幅に削減するこ
とができ、大きな効果を奏する。
【００２２】次に本発明の第４の実施例の半導体装置と
その製造方法について、書き込み、消去時に正、負の電
源を用いるタイプのフラッシュＥＥＰＲＯＭを例に説明
する。
その製造方法について、書き込み、消去時に正、負の電
源を用いるタイプのフラッシュＥＥＰＲＯＭを例に説明
する。
【００２３】まず、第１および第２の実施例と同様に、
Ｐ型シリコン基板４０１上に素子分離酸化膜４０２及
び、シリコン酸化膜４０３を形成した後、ＮＭＯＳＦＥ
Ｔ形成予定領域を開口したレジストパターン４０４をマ
スクとしてＢイオン４２０を加速エネルギ８０ｋｅＶ、
ドーズ量２．５Ｅ１３／ｃｍ2 でイオン注入し、さらに
Ｐイオン４２１を加速エネルギ３ＭｅＶ、ドーズ量２Ｅ
１３／ｃｍ2 でイオン注入する。（図１５） 次に前記レジストパターン４０４を剥離後、前記Ｐ型シ
リコン基板４０１と電気的に分離が必要なＰ−Ｗｅｌｌ
形成予定領域を取り囲む部分を開口したレジストパター
ン４０５を形成する。続いて、前記レジストパターン４
０５をマスクとしてＰイオン４２３を以下の条件で３回
に分けて注入する。第１に加速エネルギ３ＭｅＶ、ドー
ズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅ
Ｖ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８
０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件である。
（図１６） 前記レジストパターン４０５を剥離後、Ｐ型シリコン基
板４０１に注入された不純物イオンを活性化させること
により、第１及び第２のＰ−Ｗｅｌｌ４０６、４０７、
第１及び第２のＮ−Ｗｅｌｌ４０８、４０９をそれぞれ
形成する。（図１７）その後、シリコン酸化膜４０３を
剥離、ゲート酸化膜４１０を形成した後、詳しく図示し
ないが、ゲート電極配線パターン４１１、ソース／ドレ
インとなる高濃度Ｎ型拡散層４１２および高濃度Ｐ型拡
散層４１３を形成する。（図１８） 回路構成上、半導体４０１と電気的に分離が必要なＰ−
Ｗｅｌｌと特に分離を必要としないＰ−Ｗｅｌｌが存在
することがあるが、分離を必要としないＰ−Ｗｅｌｌは
その周囲をＮ−Ｗｅｌｌで取り囲む必要がない。第４の
実施例によれば、Ｐ型シリコン基板４０１と電気的に分
離されるＰ−Ｗｅｌｌ４０６と、分離されないＰ−Ｗｅ
ｌｌ４０７を形成することができるので、前記Ｐ−Ｗｅ
ｌｌ４０７を取り囲む余分なＮ−Ｗｅｌｌを省略するこ
とができ、高密度化が可能となる。
Ｐ型シリコン基板４０１上に素子分離酸化膜４０２及
び、シリコン酸化膜４０３を形成した後、ＮＭＯＳＦＥ
Ｔ形成予定領域を開口したレジストパターン４０４をマ
スクとしてＢイオン４２０を加速エネルギ８０ｋｅＶ、
ドーズ量２．５Ｅ１３／ｃｍ2 でイオン注入し、さらに
Ｐイオン４２１を加速エネルギ３ＭｅＶ、ドーズ量２Ｅ
１３／ｃｍ2 でイオン注入する。（図１５） 次に前記レジストパターン４０４を剥離後、前記Ｐ型シ
リコン基板４０１と電気的に分離が必要なＰ−Ｗｅｌｌ
形成予定領域を取り囲む部分を開口したレジストパター
ン４０５を形成する。続いて、前記レジストパターン４
０５をマスクとしてＰイオン４２３を以下の条件で３回
に分けて注入する。第１に加速エネルギ３ＭｅＶ、ドー
ズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋｅ
Ｖ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ８
０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件である。
（図１６） 前記レジストパターン４０５を剥離後、Ｐ型シリコン基
板４０１に注入された不純物イオンを活性化させること
により、第１及び第２のＰ−Ｗｅｌｌ４０６、４０７、
第１及び第２のＮ−Ｗｅｌｌ４０８、４０９をそれぞれ
形成する。（図１７）その後、シリコン酸化膜４０３を
剥離、ゲート酸化膜４１０を形成した後、詳しく図示し
ないが、ゲート電極配線パターン４１１、ソース／ドレ
インとなる高濃度Ｎ型拡散層４１２および高濃度Ｐ型拡
散層４１３を形成する。（図１８） 回路構成上、半導体４０１と電気的に分離が必要なＰ−
Ｗｅｌｌと特に分離を必要としないＰ−Ｗｅｌｌが存在
することがあるが、分離を必要としないＰ−Ｗｅｌｌは
その周囲をＮ−Ｗｅｌｌで取り囲む必要がない。第４の
実施例によれば、Ｐ型シリコン基板４０１と電気的に分
離されるＰ−Ｗｅｌｌ４０６と、分離されないＰ−Ｗｅ
ｌｌ４０７を形成することができるので、前記Ｐ−Ｗｅ
ｌｌ４０７を取り囲む余分なＮ−Ｗｅｌｌを省略するこ
とができ、高密度化が可能となる。
【００２４】また、当然ながら第２の実施例と第３の実
施例を組み合わせて用いることも可能である。次に本発
明の第５の実施例の半導体装置とその製造方法につい
て、書き込み、消去時に正、負の電源を用いるタイプの
フラッシュＥＥＰＲＯＭを例に説明する。
施例を組み合わせて用いることも可能である。次に本発
明の第５の実施例の半導体装置とその製造方法につい
て、書き込み、消去時に正、負の電源を用いるタイプの
フラッシュＥＥＰＲＯＭを例に説明する。
【００２５】まず、第１〜３の実施例と同様に、Ｐ型シ
リコン基板５０１上に素子分離酸化膜５０２及び、シリ
コン酸化膜５０３を形成した後、前記Ｐ型シリコン基板
５０１と電気的に分離が必要なＮＭＯＳＦＥＴ形成予定
領域を開口したレジストパターン５０４をマスクとして
Ｐイオン５２１を加速エネルギ３ＭｅＶ、ドーズ量２Ｅ
１３／ｃｍ2 でイオン注入する。（図１９） 次に前記レジストパターン５０４を剥離後、前記Ｐ型シ
リコン基板５０１と電気的に分離が必要なＮＭＯＳＦＥ
Ｔ形成予定領域を取り囲む部分を開口したレジストパタ
ーン５０５を形成する。続いて、前記レジストパターン
５０５をマスクとしてＰイオン５２２を以下の条件で３
回に分けて注入する。第１に加速エネルギ３ＭｅＶ、ド
ーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋ
ｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ
８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件であ
る。（図２０） 前記レジストパターン５０５を剥離後、Ｐ型シリコン基
板５０１に注入された不純物イオンを活性化させること
により、Ｎ−Ｗｅｌｌ５０６、Ｐ型シリコン基板５０１
と電気的に分離可能なＰ型シリコン基板５０７を形成す
る。その後、シリコン酸化膜５０３を剥離、ゲート酸化
膜５０８を形成した後、詳しく図示しないが、ゲート電
極配線パターン５０９、ソース／ドレインとなる高濃度
Ｎ型拡散層５１０および高濃度Ｐ型拡散層５１１を形成
する。（図２１） 第５の実施例によれば、Ｐ型シリコン基板をそのままＮ
ＭＯＳＦＥＴ形成領域として使用することができるた
め、Ｐ−Ｗｅｌｌ形成のためのＢイオン注入工程を省く
ことができ、コストの削減が可能である。
リコン基板５０１上に素子分離酸化膜５０２及び、シリ
コン酸化膜５０３を形成した後、前記Ｐ型シリコン基板
５０１と電気的に分離が必要なＮＭＯＳＦＥＴ形成予定
領域を開口したレジストパターン５０４をマスクとして
Ｐイオン５２１を加速エネルギ３ＭｅＶ、ドーズ量２Ｅ
１３／ｃｍ2 でイオン注入する。（図１９） 次に前記レジストパターン５０４を剥離後、前記Ｐ型シ
リコン基板５０１と電気的に分離が必要なＮＭＯＳＦＥ
Ｔ形成予定領域を取り囲む部分を開口したレジストパタ
ーン５０５を形成する。続いて、前記レジストパターン
５０５をマスクとしてＰイオン５２２を以下の条件で３
回に分けて注入する。第１に加速エネルギ３ＭｅＶ、ド
ーズ量２Ｅ１３／ｃｍ2 、第２に加速エネルギ１６０ｋ
ｅＶ、ドーズ量２Ｅ１３／ｃｍ2 、第３に加速エネルギ
８０ｋｅＶ、ドーズ量１Ｅ１３／ｃｍ2 の３条件であ
る。（図２０） 前記レジストパターン５０５を剥離後、Ｐ型シリコン基
板５０１に注入された不純物イオンを活性化させること
により、Ｎ−Ｗｅｌｌ５０６、Ｐ型シリコン基板５０１
と電気的に分離可能なＰ型シリコン基板５０７を形成す
る。その後、シリコン酸化膜５０３を剥離、ゲート酸化
膜５０８を形成した後、詳しく図示しないが、ゲート電
極配線パターン５０９、ソース／ドレインとなる高濃度
Ｎ型拡散層５１０および高濃度Ｐ型拡散層５１１を形成
する。（図２１） 第５の実施例によれば、Ｐ型シリコン基板をそのままＮ
ＭＯＳＦＥＴ形成領域として使用することができるた
め、Ｐ−Ｗｅｌｌ形成のためのＢイオン注入工程を省く
ことができ、コストの削減が可能である。
【００２６】上記第１〜第５の実施例に示した半導体装
置のＷｅｌｌ部分のプロファイル構造は、図１６からも
明らかなように、Ｐイオンの濃度のピークが、基板の奥
深くに形成される。また、Ｂイオンの濃度のピークは基
板の表面近くに形成される。これらの不純物領域を活性
化することで高濃度のＷｅｌｌを形成することができる
ため、これらの不純物イオンは過度の熱工程を用いるこ
となしに、活性化することが可能である。従って、第１
〜第５の実施例に示すように素子分離酸化膜を形成した
後に不純物イオンを注入した場合でも、不純物イオンの
活性化は例えばゲート酸化膜形成時の熱工程により行わ
れ、Ｗｅｌｌが形成される。このとき形成されるＷｅｌ
ｌは過度の熱工程を用いないため、比較的小さくするこ
とができ、素子の微細化にとって有効的である。
置のＷｅｌｌ部分のプロファイル構造は、図１６からも
明らかなように、Ｐイオンの濃度のピークが、基板の奥
深くに形成される。また、Ｂイオンの濃度のピークは基
板の表面近くに形成される。これらの不純物領域を活性
化することで高濃度のＷｅｌｌを形成することができる
ため、これらの不純物イオンは過度の熱工程を用いるこ
となしに、活性化することが可能である。従って、第１
〜第５の実施例に示すように素子分離酸化膜を形成した
後に不純物イオンを注入した場合でも、不純物イオンの
活性化は例えばゲート酸化膜形成時の熱工程により行わ
れ、Ｗｅｌｌが形成される。このとき形成されるＷｅｌ
ｌは過度の熱工程を用いないため、比較的小さくするこ
とができ、素子の微細化にとって有効的である。
【００２７】また、図示していないが、本発明の半導体
装置の製造方法において、前記不純物イオンの注入を行
った後で素子分離酸化膜を形成する工程を用いることも
可能である。この場合、Ｗｅｌｌには過度の熱工程が加
えられるため、不純物プロファイルはなだらかになり、
各Ｗｅｌｌと基板間、ＷｅｌｌとＷｅｌｌ間のＰＮ接合
はより緩和され、接合耐圧が高められる。また、前述し
たように熱工程により不純物イオンの活性化は促進され
るので、深いＷｅｌｌを形成することが可能となる。
装置の製造方法において、前記不純物イオンの注入を行
った後で素子分離酸化膜を形成する工程を用いることも
可能である。この場合、Ｗｅｌｌには過度の熱工程が加
えられるため、不純物プロファイルはなだらかになり、
各Ｗｅｌｌと基板間、ＷｅｌｌとＷｅｌｌ間のＰＮ接合
はより緩和され、接合耐圧が高められる。また、前述し
たように熱工程により不純物イオンの活性化は促進され
るので、深いＷｅｌｌを形成することが可能となる。
【００２８】また、第１の実施例で示した半導体装置を
図１７〜１９に示す工程で製造することもできる。ま
ず、Ｐ型シリコン基板６０１上にシリコン酸化膜６０２
を形成し、前記Ｐ型シリコン基板６０１と電気的に分離
が必要なＰ−Ｗｅｌｌ形成予定領域を取り囲み、かつ、
ＰＭＯＳＦＥＴ形成予定領域を開口したレジストパター
ン６０３をマスクとしてＰイオン６２０を注入する。
（図１７）次に、素子分離酸化膜を形成する。このと
き、素子分離酸化膜形成時の熱工程によって、Ｐイオン
６２０は活性化されＮ−Ｗｅｌｌが形成される。次に、
前記Ｐ−Ｗｅｌｌ形成予定領域を開口したレジストパタ
ーン６０４をマスクとしてＢイオン６２１、Ｐイオン６
２２をイオン注入する。（図１８）その後、シリコン酸
化膜６０２を剥離し、ゲート酸化膜６０７を形成する。
このとき、ゲート酸化膜形成時の、熱工程によって、Ｂ
イオン６２２は活性化されＰ−ｗｅｌｌ６０８を形成す
る。また、Ｐイオン６２２も活性化され前記素子分離酸
化膜形成時に形成されたＮ−Ｗｅｌｌ６０６とともに、
前記Ｐ−Ｗｅｌｌを基板より電気的に分離するＮ−Ｗｅ
ｌｌ６０９となる。このとき形成されるＮ−Ｗｅｌｌは
ＰＮ接合がなだらかになるため、この領域に形成される
Ｐ型ＭＯＳＦＥＴのドレインおよびソース拡散層のＰ+
領域と下地のＮ−Ｗｅｌｌとの接合耐圧が高められる。
図１７〜１９に示す工程で製造することもできる。ま
ず、Ｐ型シリコン基板６０１上にシリコン酸化膜６０２
を形成し、前記Ｐ型シリコン基板６０１と電気的に分離
が必要なＰ−Ｗｅｌｌ形成予定領域を取り囲み、かつ、
ＰＭＯＳＦＥＴ形成予定領域を開口したレジストパター
ン６０３をマスクとしてＰイオン６２０を注入する。
（図１７）次に、素子分離酸化膜を形成する。このと
き、素子分離酸化膜形成時の熱工程によって、Ｐイオン
６２０は活性化されＮ−Ｗｅｌｌが形成される。次に、
前記Ｐ−Ｗｅｌｌ形成予定領域を開口したレジストパタ
ーン６０４をマスクとしてＢイオン６２１、Ｐイオン６
２２をイオン注入する。（図１８）その後、シリコン酸
化膜６０２を剥離し、ゲート酸化膜６０７を形成する。
このとき、ゲート酸化膜形成時の、熱工程によって、Ｂ
イオン６２２は活性化されＰ−ｗｅｌｌ６０８を形成す
る。また、Ｐイオン６２２も活性化され前記素子分離酸
化膜形成時に形成されたＮ−Ｗｅｌｌ６０６とともに、
前記Ｐ−Ｗｅｌｌを基板より電気的に分離するＮ−Ｗｅ
ｌｌ６０９となる。このとき形成されるＮ−Ｗｅｌｌは
ＰＮ接合がなだらかになるため、この領域に形成される
Ｐ型ＭＯＳＦＥＴのドレインおよびソース拡散層のＰ+
領域と下地のＮ−Ｗｅｌｌとの接合耐圧が高められる。
【００２９】また、第１〜５の実施例において、Ｐ型シ
リコン基板と電気的に分離されたＰ−Ｗｅｌｌの形成の
ための不純物イオン注入工程において、ＮＭＯＳＦＥＴ
のチャネル制御用として、加速エネルギーを変えながら
Ｂ、Ａｓ、Ｐ等の不純物を導入してもよい。この工程を
加えることにより、ＮＭＯＳＦＥＴのチャネル領域を所
望の不純物プロファイルにコントロールすることができ
る。例えば、約４０ｋｅＶ加速エネルギでＡｓとＢを注
入することで、ＮＭＯＳＦＥＴのソース、ドレイン間の
リーク電流の制御に有効である。同様に、ＰＭＯＳＦＥ
Ｔ形成予定領域形成の為の不純物イオン注入工程におい
て、ＰＭＯＳＦＥＴのチャネル制御用として加速エネル
ギーを変えながらＢ、Ａｓ、Ｐ等の不純物を導入し、Ｐ
ＭＯＳＦＥＴのチャネル領域を所望の不純物プロファイ
ルにコントロールすることができる。
リコン基板と電気的に分離されたＰ−Ｗｅｌｌの形成の
ための不純物イオン注入工程において、ＮＭＯＳＦＥＴ
のチャネル制御用として、加速エネルギーを変えながら
Ｂ、Ａｓ、Ｐ等の不純物を導入してもよい。この工程を
加えることにより、ＮＭＯＳＦＥＴのチャネル領域を所
望の不純物プロファイルにコントロールすることができ
る。例えば、約４０ｋｅＶ加速エネルギでＡｓとＢを注
入することで、ＮＭＯＳＦＥＴのソース、ドレイン間の
リーク電流の制御に有効である。同様に、ＰＭＯＳＦＥ
Ｔ形成予定領域形成の為の不純物イオン注入工程におい
て、ＰＭＯＳＦＥＴのチャネル制御用として加速エネル
ギーを変えながらＢ、Ａｓ、Ｐ等の不純物を導入し、Ｐ
ＭＯＳＦＥＴのチャネル領域を所望の不純物プロファイ
ルにコントロールすることができる。
【００３０】以上第１〜５の実施例は、何れもＰ型シリ
コン基板とＰ−Ｗｅｌｌを電気的に分離することを例に
説明してきたが、それぞれシリコン基板およびＷｅｌｌ
を逆導電型にした回路構成の場合でも同様の効果を得る
ことはいうまでもない。
コン基板とＰ−Ｗｅｌｌを電気的に分離することを例に
説明してきたが、それぞれシリコン基板およびＷｅｌｌ
を逆導電型にした回路構成の場合でも同様の効果を得る
ことはいうまでもない。
【００３１】
【発明の効果】以上述べてきたように、本発明の半導体
装置はＷｅｌｌ形成の為の不純物イオンを半導体基板に
注入する際、その注入条件を制御することで基板の所定
の深さに前記不純物イオンを注入させることにより、製
造されるものである。したがって、半導体基板と電気的
に分離可能な第１のＷｅｌｌ内に存在するＭＯＳＦＥＴ
のチャネル部の不純物総量が低下するため、高速動作が
可能となる。また、半導体基板と前記Ｗｅｌｌとを分離
するための第２Ｗｅｌｌの不純物濃度を前記第１のＷｅ
ｌｌの不純物濃度に左右されることなく設定できるの
で、前記第２の不純物濃度を高めることで、素子の微細
化が可能となる。またＭＯＳＦＥＴ形成予定領域のプロ
ファイル構造を単純化したため、ＭＯＳＦＥＴの設計が
容易になる。
装置はＷｅｌｌ形成の為の不純物イオンを半導体基板に
注入する際、その注入条件を制御することで基板の所定
の深さに前記不純物イオンを注入させることにより、製
造されるものである。したがって、半導体基板と電気的
に分離可能な第１のＷｅｌｌ内に存在するＭＯＳＦＥＴ
のチャネル部の不純物総量が低下するため、高速動作が
可能となる。また、半導体基板と前記Ｗｅｌｌとを分離
するための第２Ｗｅｌｌの不純物濃度を前記第１のＷｅ
ｌｌの不純物濃度に左右されることなく設定できるの
で、前記第２の不純物濃度を高めることで、素子の微細
化が可能となる。またＭＯＳＦＥＴ形成予定領域のプロ
ファイル構造を単純化したため、ＭＯＳＦＥＴの設計が
容易になる。
【００３２】また、本発明の半導体装置の製造方法にお
いては、不純物イオンを効率良く注入し、さらにＭＯＳ
ＦＥＴ形成予定領域の不純物濃度の調整工程が必要でな
くなるのでコストを低く抑えることができる。
いては、不純物イオンを効率良く注入し、さらにＭＯＳ
ＦＥＴ形成予定領域の不純物濃度の調整工程が必要でな
くなるのでコストを低く抑えることができる。
【００３３】また、半導体装置の設計の過程において
も、例えばフラッシュＥＥＰＲＯＭとロッジク混載のシ
ステム設計の場合、フラッシュＥＥＰＲＯＭ周辺回路部
とロッジク回路部の設計を別々に行い、その後統合する
ことが可能なので開発期間／開発費の大幅な削減にもな
る。
も、例えばフラッシュＥＥＰＲＯＭとロッジク混載のシ
ステム設計の場合、フラッシュＥＥＰＲＯＭ周辺回路部
とロッジク回路部の設計を別々に行い、その後統合する
ことが可能なので開発期間／開発費の大幅な削減にもな
る。
【図１】本発明の第１の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図２】本発明の第１の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図３】本発明の第１の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図４】本発明の第１の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図５】本発明の第２の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図６】本発明の第２の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図７】本発明の第２の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図８】本発明の第２の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図９】本発明の第３の実施例に係る半導体装置の製造
工程を示す図である。
工程を示す図である。
【図１０】本発明の第３の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１１】本発明の第３の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１２】本発明の第３の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１３】本発明の第３の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１４】本発明の第３の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１５】本発明の第４の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１６】本発明の第４の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１７】本発明の第４の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１８】本発明の第４の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図１９】本発明の第５の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図２０】本発明の第５の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図２１】本発明の第５の実施例に係る半導体装置の製
造工程を示す図である。
造工程を示す図である。
【図２２】本発明の半導体装置の二重Ｗｅｌｌを形成す
る部分のプロファイル構成を示した図である。
る部分のプロファイル構成を示した図である。
【図２３】本発明の第１の実施例に係る半導体装置の第
２の製造工程を示す図である。
２の製造工程を示す図である。
【図２４】本発明の第１の実施例に係る半導体装置の第
２の製造工程を示す図である。
２の製造工程を示す図である。
【図２５】本発明の第１の実施例に係る半導体装置の第
２の製造工程を示す図である。
２の製造工程を示す図である。
【図２６】従来の半導体装置の製造工程を示す図であ
る。
る。
【図２７】従来の半導体装置の製造工程を示す図であ
る。
る。
【図２８】従来の半導体装置の製造工程を示す図であ
る。
る。
【図２９】従来の半導体装置の製造工程を示す図であ
る。
る。
【図３０】従来の半導体装置の二重Ｗｅｌｌを形成する
部分のプロファイル構成を示した図である。
部分のプロファイル構成を示した図である。
１２０ Ｂイオン
１２１ Ｐイオン
１２２ Ｐイオン
１０７ Ｐ−Ｗｅｌｌ
１０８ Ｎ−Ｗｅｌｌ
２２０ Ｂイオン
２２１ Ｐイオン
２２２ Ｐイオン
２２３ Ｐイオン
２０７ Ｐ−Ｗｅｌｌ
２０８ 第１のＮ−Ｗｅｌｌ
２０９ 第２のＮ−Ｗｅｌｌ
３２０ Ｂイオン
３２１ Ｐイオン
３２２ Ｐイオン
３０９ 第１のＰ−Ｗｅｌｌ
３１０ 第１のＮ−Ｗｅｌｌ
３１１ 第２のＮ−Ｗｅｌｌ
３１２ 第２のＰ−Ｗｅｌｌ
４２０ Ｂイオン
４２１ Ｐイオン
４２２ Ｐイオン
４０１ Ｐ型半導体基板
４０６ Ｐ型半導体基板と電気的に
分離が必要なＰ−Ｗｅｌｌ ４０７ Ｐ型半導体基板と電気的に
分離が必要でないＰ−Ｗｅｌｌ ４０８ Ｎ−Ｗｅｌｌ ５２１ Ｐイオン ５２２ Ｐイオン ５０６ Ｎ−Ｗｅｌｌ ５０７ Ｐ型半導体基板と電気的に
分離可能なＰ−Ｗｅｌｌ ５２０ Ｐイオン ５２１ Ｂイオン ６０５ Ｎ−Ｗｅｌｌ ６０７ Ｐ−Ｗｅｌｌ
分離が必要なＰ−Ｗｅｌｌ ４０７ Ｐ型半導体基板と電気的に
分離が必要でないＰ−Ｗｅｌｌ ４０８ Ｎ−Ｗｅｌｌ ５２１ Ｐイオン ５２２ Ｐイオン ５０６ Ｎ−Ｗｅｌｌ ５０７ Ｐ型半導体基板と電気的に
分離可能なＰ−Ｗｅｌｌ ５２０ Ｐイオン ５２１ Ｂイオン ６０５ Ｎ−Ｗｅｌｌ ６０７ Ｐ−Ｗｅｌｌ
フロントページの続き
(56)参考文献 特開 平６−260607（ＪＰ，Ａ)
特開 平４−92466（ＪＰ，Ａ)
特開 昭61−242064（ＪＰ，Ａ)
特開 昭61−125071（ＪＰ，Ａ)
特開 昭61−79250（ＪＰ，Ａ)
特開 平４−199706（ＪＰ，Ａ)
特開 平５−267606（ＪＰ，Ａ)
特開 平５−198666（ＪＰ，Ａ)
特開 平６−334032（ＪＰ，Ａ)
特開 平４−61269（ＪＰ，Ａ)
特開 平３−246967（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/088
H01L 21/8234
H01L 21/76
H01L 21/265
H01L 27/092
H01L 21/8239
Claims (8)
- 【請求項１】第１導電型の半導体基板上に、第１導電型
の第１のウエルと、前記第１のウエルの側面および底面
を取り囲む第２導電型の第２のウエルを有する半導体装
置の製造方法において、 少なくとも、前記第１のウエル形成予定領域に第１導電
型不純物を第１の加速エネルギでイオン注入し、第２導
電型不純物をこの第１の加速エネルギよりも大きい第２
の加速エネルギでイオン注入を行う第１のイオン注入工
程と、 前記第１ウエル形成予定領域を取り囲む領域に第２導電
型不純物のイオン注入を行う第２のイオン注入工程と、 前記第１導電型不純物および第２導電型不純物を活性化
させて第１および第２のウエルを形成する工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項２】第１導電型の半導体基板上に、第１導電型
の第１のウエルと、前記第１のウエルの側面および底面
を取り囲む第２導電型の第２のウエルを有する半導体装
置の製造方法において、 少なくとも、第１導電型不純物が前記半導体基板表面よ
り深さＨ１に達するように前記第１のウエル形成予定領
域に第１導電型不純物のイオン注入を行い、第２導電型
不純物が前記半導体基板表面よりＨ２＞Ｈ１なる深さＨ
２に達するように第２導電型不純物のイオン注入を行う
第１のイオン注入工程と、 前記第１ウエル形成予定領域を取り囲む領域に第２導電
型不純物のイオン注入を行う第２のイオン注入工程と、 前記第１導電型不純物および第２導電型不純物を活性化
させて第１および第２のウエルを形成する工程とを具備
することを特徴とする半導体装置の製造方法。 - 【請求項３】前記第２のイオン注入工程の際、第２導電
型不純物が深さＨ２からＨ１にかけて均一に達するよう
に制御されることを特徴とする請求項２記載の半導体装
置の製造方法。 - 【請求項４】素子分離酸化膜を形成する工程を有し、前
記素子分離酸化膜形成工程の後、前記第１および第２の
イオン注入工程を行うことを特徴とする請求項１乃至３
記載の半導体装置の製造方法。 - 【請求項５】素子分離酸化膜を形成する工程を有し、前
記第１および第２のイオン注入工程を行った後、前記素
子分離酸化膜形成工程行うことを特徴とする請求項１乃
至３記載の半導体装置の製造方法。 - 【請求項６】素子分離酸化膜を形成する工程と、ゲート
酸化膜を形成する工程とを有し、前記第２のイオン注入
工程を行った後、前記素子分離酸化膜形成工程を行い、
その後前記第１のイオン注入工程を行うことを特徴とす
る請求項１乃至３記載の半導体装置の製造方法。 - 【請求項７】請求項４乃至６記載の半導体装置の製造方
法において、さらに前記不純物イオンの拡散のためのア
ニール工程を有することを特徴とする半導体装置の製造
方法。 - 【請求項８】前記第１のイオン注入工程は同一のマスク
を用いて行うことを特徴とする請求項１乃至７記載の半
導体装置の製造方法。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805996A JP3529549B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置の製造方法 |
| KR1019970020017A KR100254078B1 (ko) | 1996-05-23 | 1997-05-22 | 반도체 장치 및 그 제조 방법 |
| US08/863,014 US6342719B1 (en) | 1996-05-23 | 1997-05-23 | Semiconductor device having a double-well structure and method for manufacturing the same |
| US10/011,777 US6927116B2 (en) | 1996-05-23 | 2001-12-11 | Semiconductor device having a double-well structure and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12805996A JP3529549B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH09312348A JPH09312348A (ja) | 1997-12-02 |
| JP3529549B2 true JP3529549B2 (ja) | 2004-05-24 |
Family
ID=14975469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12805996A Expired - Lifetime JP3529549B2 (ja) | 1996-05-23 | 1996-05-23 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
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| KR (1) | KR100254078B1 (ja) |
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|---|---|---|---|---|
| JP3529549B2 (ja) * | 1996-05-23 | 2004-05-24 | 東芝マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US6750527B1 (en) * | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| JP2978467B2 (ja) | 1998-03-16 | 1999-11-15 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
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