JPS61125071A - 相補型半導体装置 - Google Patents

相補型半導体装置

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JPS61125071A
JPS61125071A JP59246510A JP24651084A JPS61125071A JP S61125071 A JPS61125071 A JP S61125071A JP 59246510 A JP59246510 A JP 59246510A JP 24651084 A JP24651084 A JP 24651084A JP S61125071 A JPS61125071 A JP S61125071A
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JP
Japan
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well
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single crystal
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Application number
JP59246510A
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English (en)
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Hiroshi Nozawa
野沢 博
Masaaki Kinugawa
衣川 正明
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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    • H01L21/8232Field-effect technology
    • H01L21/8234MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238Complementary field-effect transistors, e.g. CMOS
    • HELECTRICITY
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    • H01L27/085Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は相補型半導体装置に関し、特に半導体基板等の
不純物濃度分布に改良を加えた相補型(C)MOSトラ
ンジスタに係わる。
〔発明の技術分野〕
従来、基板抵抗の低減化を図ったCMOSトランジスタ
として、例えば第2図に示すものが知られている。図中
の1は、N+型の半導体基板である。この基板1上には
N型のエピタキシャル層2が成長され、このエピタキシ
ャル層2表面にP型のウェル3が形成されている。なお
、図中の4.5は夫々N+の半導体層を、6.7は夫々
P+型の半導体層を示す。
(背景技術の問題点) しかしながら、基板抵抗の低抵抗のためにエピタキシャ
ル層2を用いた第1図のCMOSトランジスタは、次に
示す問題を有する。
■、エピタキシャル層2を形成するときの温度がi o
oo〜1050℃と高いため、ウェハの大口径化に対応
しに(い。
■、エピタキシャル層2と基板1とのミスフィツトによ
る欠陥発生のため、基板濃度を10LT、/ ci前後
より高(できない。
■、エピタキシャル!2の形成時にオートドーピングが
起こるため、急峻な不純物分布が得られず、エピタキシ
ャル層2を薄くすることが困難である。
■、ラッチアップを避けるため表面近くの基板抵抗を下
げたいという要求に対応できない。
〔発明の目的〕
本発明は上記事情に鑑みてなされたもので、大口径の半
導体基板(ウェハ)に急峻な不純物プロファイルを形成
し、基板抵抗の低減化をなしえる等積々の効果を有した
相補型半導体装置を提供することを目的とする。
〔発明の概要〕
本発明は、半導体基板上の単結晶半導体層に高濃度不純
物領域を、該領域の不純物のピークがウェルとの接合位
置より下となるように設けることを特徴とするもので、
これにより主に基板抵抗の低減化を図ったものである。
(発明の実施例〕 以下、本発明の一実施例に係るCMOSトランジスタを
、製造工程順に第1図(a)〜(C)を参照して説明す
る。
(1)、まず、5〜8″φ径で比抵抗的0.01Ω・α
のN型の(100)シリコン基板(ウェハ)11上に、
厚さ12μmで比抵抗5Ω・傭の単結晶シリコン層12
を成長させた。つづいて、この単結晶シリコン唐12上
に厚さ1μmの熱酸化膜とCVDSi 02膜との合成
膜(図示せず)を形成した。次いで、この合成膜上にリ
ソグラフィー技術を用いてウェル形成形成予定部に対応
する部分が開孔された厚さ2μmのレジスト11113
を形成した。しかる後、このレジスト膜13をマスクと
して前記合成膜をNH4F溶液に浸すことにより選択的
に除去し、合成膜パターン14を形成した。更に、レジ
スト膜13をマスクとして単結晶シリコン層12の深さ
1.5μmの位置に、ボロンを加速電圧1MeV、ドー
ズ量5X1013/dの条件でイオン注入し、ウェルと
なるべきP型の不純物層15を形成した。  (第1図
(a)図示)。
(2)6次に、前記レジスト[113を除去した後、9
00℃でウェット酸化を行ない、ウェル形成形成予定部
の単結晶シリコン層12上に厚さ約0゜15μmの薄い
酸化膜(図示せず)を形成した。
つづいて、この酸化膜と前記合成膜パターン14を希H
F溶液により全面除去した。次いで、前記不純物!!1
5の形成と同様にして単結晶シリコン層12にN型の不
純物層16を形成した。しかる後、単結晶シリコンIM
12の表面を露出した上から、リンを加速電圧3MeV
、ドーズ吊 1×10” /ciの条件で深さ3.3μ
乳の単結晶シリコン層12にイオン注入し、N+型の不
純物層17を形成したく第1図(b)図示)a以下、周
知の0MO3VLSI技術を用い、単結晶シリコン層1
20表面にPウェル18、Nウェル19を形成するとと
もに、これらウェル18.19の下部を含む単結晶シリ
コン層12全面に高濃度不純物領域としてのN+型の不
純物領域20を形成した。ここで、例えば前記P型のウ
ェル18、不純物領域20及びシリコン塞板11のX−
Y線方向の不純物濃度の特性は、第3図に示す通りであ
り、不純物層hi20の不純物濃度のピ一りはP型のウ
ェル18との接合位置により近くなっている。つぎに、
素子分離領域21で囲まれたP型のウェル18にN+型
のソース、ドレイン領1ii!22.23をかつP型の
ウェル上にゲート酸化膜24を介してゲート電極25を
形成するとともに、N型のウェル19にも同様にしてP
+型のソース、ドレイン領域26.27をかっN型のウ
ェル19上にゲート酸化W!28を介してゲート電極2
つを形成した。ひきつづき、全面に層間絶縁膜30を形
成した後、内部配11!31、パッシベーション膜32
を形成してCMOSトランジスタを製造した(第1図(
c)図示)。
本発明に係るCMOSトランジスタタは、第1図(C)
に示すごとく、N型のシリコン基板11上にN−型の単
結晶シリコン唐12を設け、かっこの単結晶シリコンW
!J12の表面にP型、N型のウェル18.19を設け
、更に同シリコン層12の所定の深さに不純物濃度のピ
ークが前記ウェル18.1つとの接合位置に近いN“の
不純物領域20を設けた構造となっている。
しかして、本発明に係るC〜10S1−ランジスタによ
れば、N−型の単結晶シリコン層12中に、P型、N型
のウェル18.19との接合位置に近い位置に不純物濃
度のピークを有するN1型の不純物領域20を設けるこ
とにより、基板11の低抵抗化が可能である。また、P
型のウェル18(N型のウェル19も同様)、不純物層
R20中の所定の深さに夫々10”cIR−’以上の高
濃度の領域が存在するため、ラッチアップ、ソフトエラ
ーによる不良を阻止できる。更に、不純物領域20をイ
オン注入で形成できるため、ウェハのコスト低廉化、ウ
ェハプロセスの低温化、急峻な不純物プロファイル、欠
陥密度の減少による高性能化等が達成できる。
なお、上記実施例では、N+型の不純物領域の不純物の
ピークがウェルとの接合位置に近い位置にある場合につ
いて述べたが、これに限らず、そのピークがウェルと9
接合位置より下に位置する場合すべてに上記実施例と略
同様な効果を期待できる。
また、上記実施例では、N型、P型のウェルを設けたC
MOSトランジスタの場合について述べたが、これに限
らず、N型、P型のウェルのいずれか一方を設けたCM
OSトランジスタの場合についても同様な効果が期待で
きる。
(発明の効果〕 以上詳述した如く本発明によれば、大口径の半導体基板
(ウェハ)に急峻な不純物プロファイルを形成して基板
抵抗の低減化をなし得るとともに、ラッチアップ、ソフ
トエラーを防止して素子特性を向上する等積々の効果を
有した相補型半導体装置を提供できる。
【図面の簡単な説明】
第1図(a)〜(C)は本発明の一実施例に係るCMO
Sトランジスタを製造工程順に示す断面図、第2図は従
来のCMOSトランジスタの断面図、第3図は第1図(
C)のトランジスタのX−Y線に沿う不純物濃度を示す
特性図である。 11・・・N型のシリコン基板、12・・・N−型の単
結晶シリコン層、15・・・P型の不純物層、16・・
・N型の不純物層、17・・・N+型の不純物領域(高
濃度不純物領域)、18・・・P型のウェル、19・・
・N型のウェル、21・・・素子分離領域、22.26
・・・ソース領域、23.27・・・ドレイン領域、2
5.29・・・ゲートM極、30・・・層間絶縁膜、3
1・・・内部配線、32・・・パッシベーション膜。 出願人代理人 弁理士 鈴江武彦 第1WJ

Claims (2)

    【特許請求の範囲】
  1. (1)、第1導電型の半導体基板と、この基板上に設け
    られた第1導電型の低濃度の単結晶半導体層と、この単
    結晶半導体層の表面に設けられたウェルと、同単結晶半
    導体層に設けられ、不純物濃度のピークが前記ウェルと
    の接合位置より下となる第1導電型の高濃度不純物領域
    とを具備することを特徴とする相補型半導体装置。
  2. (2)、第1導電型の高濃度不純物領域がイオン注入に
    より形成されることを特徴とする特許請求の範囲第1項
    記載の相補型半導体装置。
JP59246510A 1984-11-21 1984-11-21 相補型半導体装置 Pending JPS61125071A (ja)

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