JPS6179250A - 相補型半導体装置 - Google Patents
相補型半導体装置Info
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- JPS6179250A JPS6179250A JP59201258A JP20125884A JPS6179250A JP S6179250 A JPS6179250 A JP S6179250A JP 59201258 A JP59201258 A JP 59201258A JP 20125884 A JP20125884 A JP 20125884A JP S6179250 A JPS6179250 A JP S6179250A
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型半導体装置に関し、特１：半導体基板内
の不純物濃度分布に改良を加えた相補型（Ｃ）ＭＯＳ）
ランジスタに係わる。
の不純物濃度分布に改良を加えた相補型（Ｃ）ＭＯＳ）
ランジスタに係わる。
従来、基板抵抗の低減化を図った０ＭＯ８）ランジスタ
として１例えば第２図に示すものが知られている。図中
の１は、Ｎ 型の半導体基板である。この抵抗の基板１
上にはＮ型のエピタキシャル層２が成長され、この工２
タキシャル層２表面にＰ型のウェル３が形成されている
。
として１例えば第２図に示すものが知られている。図中
の１は、Ｎ 型の半導体基板である。この抵抗の基板１
上にはＮ型のエピタキシャル層２が成長され、この工２
タキシャル層２表面にＰ型のウェル３が形成されている
。
なお、図中の４．５は夫々Ｎ 型の半導体層を、６．１
は夫々Ｐ 型の半導体層を示す。
は夫々Ｐ 型の半導体層を示す。
しかしながら、基板抵抗の低抵抗のため（ニエビタキシ
ャル層２を用いた第１図の０ＭＯ８）ランジスタは、次
に示す問題を有する。
ャル層２を用いた第１図の０ＭＯ８）ランジスタは、次
に示す問題を有する。
■ エピタキシャル層２を形成するときの温度が１００
０〜１０５０℃と高いため、ウニノ１の大口径化に対応
しにくい。
０〜１０５０℃と高いため、ウニノ１の大口径化に対応
しにくい。
■ エピタキシャル層２と基板１とのミスフィツトによ
る欠陥発生のため、基板濃度を１０ ／ｄ前後より高く
できない。
る欠陥発生のため、基板濃度を１０ ／ｄ前後より高く
できない。
■ 二−タキシャル層２の形成時にオートド−ピングが
起こるため、急峻な不純物分布が得られず、エピタキシ
ャル層２を薄くすることが困難である。
起こるため、急峻な不純物分布が得られず、エピタキシ
ャル層２を薄くすることが困難である。
■ ラッチアップを避けるため表面近くの基板抵抗を下
げたいという要求に対応できない。
げたいという要求に対応できない。
本発明は上記事情に鑑みてなされたもので、大口径の半
導体基板（ウェハ）に急峻な不純物プロファイルを形成
し、基板抵抗の低減化をなし得る等種々の効果を有した
相補型半導体装置を提供することを目的とする。
導体基板（ウェハ）に急峻な不純物プロファイルを形成
し、基板抵抗の低減化をなし得る等種々の効果を有した
相補型半導体装置を提供することを目的とする。
本発明は、ウェルの不純物濃度を表面より下部で高濃度
とし、かつ高濃度の不純物層の不純物濃度をウェルとの
接合深さより深い位置で最大となるようにしたことを特
徴とし、主に基板抵抗の低減化を図ったことを骨子とす
る。
とし、かつ高濃度の不純物層の不純物濃度をウェルとの
接合深さより深い位置で最大となるようにしたことを特
徴とし、主に基板抵抗の低減化を図ったことを骨子とす
る。
以下、本発明の一実施例に係る０ＭＯ８）ランジスタを
、製造工程順に第１図（ａ）〜（Ｃ１を参照して説明す
る。
、製造工程順に第１図（ａ）〜（Ｃ１を参照して説明す
る。
〔１〕 まず、５〜８＃φ径で比抵抗２〜３Ω・儂の
Ｎ型の（１００）シリコン基板（ウェハ）１１上に、厚
さ１μｍの熱酸化膜とＣＶＤＳｉＯｘ膜との合成膜（図
示せず）を形成した。つづいて、この合成膜上にウェル
形成予定部に対応する部分が開孔された厚さ２μｍのレ
ジスト膜１２を形成した。次いで、このレジスト膜１２
をマスクとして前記合成膜をＮ Ｈａ Ｆ溶液に浸すこ
とにより選択的に除去し、合成膜ノ々ターン１３を形成
した。しかる後、レジスト膜１２をマスクとして基板１
１の深さ１．５μｍの位置に、ゾロンを加速電圧１Ｍ６
Ｖ、ドーズ量５×１０１８／ｃｒＩの条件でイオン注入
し、ウェルとなるべきＰ型の不純物層１４を形成した（
第１図（ａＪ図示）。
Ｎ型の（１００）シリコン基板（ウェハ）１１上に、厚
さ１μｍの熱酸化膜とＣＶＤＳｉＯｘ膜との合成膜（図
示せず）を形成した。つづいて、この合成膜上にウェル
形成予定部に対応する部分が開孔された厚さ２μｍのレ
ジスト膜１２を形成した。次いで、このレジスト膜１２
をマスクとして前記合成膜をＮ Ｈａ Ｆ溶液に浸すこ
とにより選択的に除去し、合成膜ノ々ターン１３を形成
した。しかる後、レジスト膜１２をマスクとして基板１
１の深さ１．５μｍの位置に、ゾロンを加速電圧１Ｍ６
Ｖ、ドーズ量５×１０１８／ｃｒＩの条件でイオン注入
し、ウェルとなるべきＰ型の不純物層１４を形成した（
第１図（ａＪ図示）。
〔２〕 次に、前記レジスト膜１２を除去した後、９
００℃でウェット酸化を行ない、ウェル形成予定部の基
板１１上に厚さ約０．１５μｍの薄い酸化膜（図示せず
）を形成した。つづいて、この酸化膜と前記合成膜・母
ターン１３を希ＨＦ溶液により全面除去した。次いで、
基板１１の深さ３．３μｍの位置にリンを加速電圧３Ｍ
ｅＶ。
００℃でウェット酸化を行ない、ウェル形成予定部の基
板１１上に厚さ約０．１５μｍの薄い酸化膜（図示せず
）を形成した。つづいて、この酸化膜と前記合成膜・母
ターン１３を希ＨＦ溶液により全面除去した。次いで、
基板１１の深さ３．３μｍの位置にリンを加速電圧３Ｍ
ｅＶ。
ドーズ量１×１０ ／ｃＩＩの条件でイオン注入し、一
定巾で基板全面（＝わたるＮ型の不純物層１５を形成し
た（第１図（ｂＪ図示）。
定巾で基板全面（＝わたるＮ型の不純物層１５を形成し
た（第１図（ｂＪ図示）。
以下、周知の０ＭＯ８ＶＬＳＩ技術により、素子分離領
域１６で°囲まれた基板１１表面にＰ＋型のソース、ド
レイン領域１７．１８をかつ基板１ノ上にｆｆ−）酸化
膜１９を介してダート電極２０を形成するとともに、熱
処理工程で形成されるＰ型のウェル２１にもＮ 型のソ
ース、ドレイン領域２２，２３、’ｒ”−）酸化膜２４
を介したｆｆ−）電極２５を形成する。ひきつづき、全
面に層間絶縁膜２６を形成した後、内部配線２７、ｉＪ
？ｙシペーシ璽ン膜２８ヲ形成シテＣＭＯＳトランジス
タを製造した（第１図（６）図示）。
域１６で°囲まれた基板１１表面にＰ＋型のソース、ド
レイン領域１７．１８をかつ基板１ノ上にｆｆ−）酸化
膜１９を介してダート電極２０を形成するとともに、熱
処理工程で形成されるＰ型のウェル２１にもＮ 型のソ
ース、ドレイン領域２２，２３、’ｒ”−）酸化膜２４
を介したｆｆ−）電極２５を形成する。ひきつづき、全
面に層間絶縁膜２６を形成した後、内部配線２７、ｉＪ
？ｙシペーシ璽ン膜２８ヲ形成シテＣＭＯＳトランジス
タを製造した（第１図（６）図示）。
なお、同図（Ｃ）中の２９は、熱処理工程でウェルと同
時に形成されたＮ 型の不純物領域である。
時に形成されたＮ 型の不純物領域である。
また、前記ウェル２１のシート抵抗は６００Ω／口であ
り、不純物領域２９のそれは１３０Ω／口ヤある。更に
、Ｘ−Ｙ断面の不純物濃度の分布図は第３図に示す通り
である。
り、不純物領域２９のそれは１３０Ω／口ヤある。更に
、Ｘ−Ｙ断面の不純物濃度の分布図は第３図に示す通り
である。
本発明に係る０ＭＯ８）ランジスタは、第１図（ａＪに
示す如＜、Ｎ型のシリコン基板１１の表面にＰ型のウェ
ル２１を設け、かつ同基板１１内の一定温さに前記ウェ
ル２１と接するように一定の巾をもったＮ 型の不純物
領域２９を設け、しかも前記ウェル２１、不純物領域２
９の不純物濃度が第３図に示す如く所定の深さで１０１
７ｃＩｒＬ″８以上の高濃度である構造となっている。
示す如＜、Ｎ型のシリコン基板１１の表面にＰ型のウェ
ル２１を設け、かつ同基板１１内の一定温さに前記ウェ
ル２１と接するように一定の巾をもったＮ 型の不純物
領域２９を設け、しかも前記ウェル２１、不純物領域２
９の不純物濃度が第３図に示す如く所定の深さで１０１
７ｃＩｒＬ″８以上の高濃度である構造となっている。
しかして、本発明に係る０ＭＯ８）ランジスタによれば
、基板１１に設けられたＮ型の不純物領域２９の存在に
より、基板１１の低抵抗化が可能である。また、ウェル
２１、不純物領域２９中の所定の深さに夫々１０ 傭
以上の高濃度の領域が存在するため、ラッチアップソフ
トエ２−による不良を阻止できる。更に、不純物領域２
９をイオン注入で形成できるため、ウニノ・のコスト低
廉化、ウェハプロセスの低温化、急峻な不純物プロファ
イル、欠陥密度の減少による高性能化等が達成できる。
、基板１１に設けられたＮ型の不純物領域２９の存在に
より、基板１１の低抵抗化が可能である。また、ウェル
２１、不純物領域２９中の所定の深さに夫々１０ 傭
以上の高濃度の領域が存在するため、ラッチアップソフ
トエ２−による不良を阻止できる。更に、不純物領域２
９をイオン注入で形成できるため、ウニノ・のコスト低
廉化、ウェハプロセスの低温化、急峻な不純物プロファ
イル、欠陥密度の減少による高性能化等が達成できる。
なお、上記実施例では、Ｐ型のウェルな設けた０ＭＯ８
）ランノスタの場合について述べたが、これに限らない
。例えば、Ｐ型のシリコン基板にＮ型のウェルを設けた
０ＭＯ８）ランジスタでもよい。この際、Ｎ型のウェル
形成用としてはリンを加速電圧１．．３ＭｅＶ、）’−
ス量５ Ｘ １０”何 の条件で基板にイオン注入する
。また、基板の低抵抗化のための不純物領域形成用とし
てはポロンを加速電圧２ＭｅＶ、ドース量Ｉ Ｘ １０
’／ｄの条件で基板にイオン注入する。これにより、第
３図に示したのと等価なプロファイルを得ることができ
る。
）ランノスタの場合について述べたが、これに限らない
。例えば、Ｐ型のシリコン基板にＮ型のウェルを設けた
０ＭＯ８）ランジスタでもよい。この際、Ｎ型のウェル
形成用としてはリンを加速電圧１．．３ＭｅＶ、）’−
ス量５ Ｘ １０”何 の条件で基板にイオン注入する
。また、基板の低抵抗化のための不純物領域形成用とし
てはポロンを加速電圧２ＭｅＶ、ドース量Ｉ Ｘ １０
’／ｄの条件で基板にイオン注入する。これにより、第
３図に示したのと等価なプロファイルを得ることができ
る。
また１本発明は第４図（８１，（ｂｌに示す如＜ｔｗｉ
ｎｔｕｂ方式の、ウェルを設けたものにも適用できる。
ｎｔｕｂ方式の、ウェルを設けたものにも適用できる。
この場合、本実施例Ｃ二おいて、まず、Ｐ型の不純物層
１４を形成後、Ｎ型の不純物層１５を形成する前にレジ
スト膜でＰ型のウェル形成予定部を覆い、これをマスク
としてｎ型不純物を不純物層１４の形成深さよりも深く
、即ち表面に近くイオン注入してＮ型の不純物層３１を
形成する（第４因（ａ１図示）。
１４を形成後、Ｎ型の不純物層１５を形成する前にレジ
スト膜でＰ型のウェル形成予定部を覆い、これをマスク
としてｎ型不純物を不純物層１４の形成深さよりも深く
、即ち表面に近くイオン注入してＮ型の不純物層３１を
形成する（第４因（ａ１図示）。
以下、上記実施例と同様にして第４図に示す０ＭＯ８）
ランジスタを製造する。なお、図中の３２はＮ型のウェ
ルである。
ランジスタを製造する。なお、図中の３２はＮ型のウェ
ルである。
以上詳述した如く本発明によれば、大口径の半導体基板
（ウェハ）に急峻な不純物プロファイルを形成して基板
抵抗の低減化をなし得るとともに、ラッチアップ、ソフ
トエラーを防止して素子特性を向上する等種々の効果を
有した相補型半導体装置を提供することを目的とする。
（ウェハ）に急峻な不純物プロファイルを形成して基板
抵抗の低減化をなし得るとともに、ラッチアップ、ソフ
トエラーを防止して素子特性を向上する等種々の効果を
有した相補型半導体装置を提供することを目的とする。
第１図（ａｌ〜（Ｃ１は本発明の一実施例に係るＣＩＶ
Ｉ）Ｓトランジスタを製造工程順に示す断面図、第２図
は従来の０ＭＯ８）ランジスタの断面図、第３図は第１
図（Ｃ１のトランジスタのＸ−Ｙ線に沿う不純物濃度を
示す特性図、第４図（ａ＋ ｐ Ｃｂ＋は本発明の他の
実施例に係る０ＭＯ８）ランジスタを製造工程順に示す
断面図である。 １１・・・Ｎ型のシリコン基板、１４，１５．３１・・
・不純物層、１６・・・素子分離領域、１７．２２・・
・ソースＩＪＭ、 ７ ｇ 、 ２．９・・・ドレイ
ン領域、１９゜２４・・・ダート酸化膜、２０．２５・
・・ｅ−）電極、２１．３２・・・ウェル、２９・・・
Ｎ 型の不純物領域。 出願人代理人 弁理士 鈴 江 武 彦丘
寸 富 派 − 琺 舵冒宏 ＆ 元 ＝
Ｉ）Ｓトランジスタを製造工程順に示す断面図、第２図
は従来の０ＭＯ８）ランジスタの断面図、第３図は第１
図（Ｃ１のトランジスタのＸ−Ｙ線に沿う不純物濃度を
示す特性図、第４図（ａ＋ ｐ Ｃｂ＋は本発明の他の
実施例に係る０ＭＯ８）ランジスタを製造工程順に示す
断面図である。 １１・・・Ｎ型のシリコン基板、１４，１５．３１・・
・不純物層、１６・・・素子分離領域、１７．２２・・
・ソースＩＪＭ、 ７ ｇ 、 ２．９・・・ドレイ
ン領域、１９゜２４・・・ダート酸化膜、２０．２５・
・・ｅ−）電極、２１．３２・・・ウェル、２９・・・
Ｎ 型の不純物領域。 出願人代理人 弁理士 鈴 江 武 彦丘
寸 富 派 − 琺 舵冒宏 ＆ 元 ＝
Claims (2)
- （１）第１導電型の半導体基板と、この基板表面に設け
られた第２導電型のウェルと、同基板内の一定の深さに
前記ウェルと接して設けられた第１導電型の高濃度の不
純物領域とを具備し、ウェルの不純物濃度が表面より下
部で高濃度であり、かつ前記不純物層の不純物濃度がウ
ェルとの接合深さより深い位置で最大となることを特徴
とする相補型半導体装置。 - （２）第１導電型の高濃度の不純物領域がイオン注入に
より形成されることを特徴とする特許請求の範囲第１項
記載の相補型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201258A JPS6179250A (ja) | 1984-09-26 | 1984-09-26 | 相補型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59201258A JPS6179250A (ja) | 1984-09-26 | 1984-09-26 | 相補型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6179250A true JPS6179250A (ja) | 1986-04-22 |
Family
ID=16437956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59201258A Pending JPS6179250A (ja) | 1984-09-26 | 1984-09-26 | 相補型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6179250A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5304833A (en) * | 1989-09-12 | 1994-04-19 | Mitsubishi Electric Corporation | Complementary MOS semiconductor device |
| JPH09312348A (ja) * | 1996-05-23 | 1997-12-02 | Toshiba Microelectron Corp | 半導体装置及びその製造方法 |
| JP2014120609A (ja) * | 2012-12-17 | 2014-06-30 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
-
1984
- 1984-09-26 JP JP59201258A patent/JPS6179250A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55153367A (en) * | 1979-05-18 | 1980-11-29 | Toshiba Corp | Semiconductor device |
| JPS587855A (ja) * | 1981-07-06 | 1983-01-17 | Nippon Telegr & Teleph Corp <Ntt> | 相補型ｍｉｓ回路装置 |
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| US6927116B2 (en) | 1996-05-23 | 2005-08-09 | Kabushiki Kaisha Toshiba | Semiconductor device having a double-well structure and method for manufacturing the same |
| JP2014120609A (ja) * | 2012-12-17 | 2014-06-30 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
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