JP2774407B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体装置の製造方
法に関し、特にフィールド素子分離酸化膜下にｎ⁺高濃
度導電層を有する半導体装置の製造方法に関する。

【０００２】

【従来の技術】従来、半導体装置の製造プロセスにおい
ては、選択酸化法(ＬＯＣＯＳ)によって形成されるフィ
ールド素子分離酸化膜(以下、ＬＯＣＯＳ酸化膜と略称
する)を図４に示すようにして形成している。先ず、図
４(a)に示すように、シリコン基板１に不純物イオンを
注入してｐ型領域２およびｎ型領域３を形成した後、熱
酸化によって表面に酸化膜４を形成する。

【０００３】さらに、選択酸化の際のマスクとなるＳi
Ｎ膜を堆積してホトレジスト６によってパターンニング
した後に、ドライエッチングを施してＳiＮ膜マスク５
を得る。こうして得られたＳiＮ膜マスク５をエッチン
グマスクとして選択酸化を実施するのであるが、そのま
ま選択酸化した場合には、ｐ型領域２の不純物であるボ
ロン原子(Ｂ)がＳiＯ₂(ＬＯＣＯＳ酸化膜)/Ｓi(シリコ
ン基板)系の偏析係数が小さいためにＬＯＣＯＳ酸化膜
側に移動して、ＬＯＣＯＳ酸化膜下におけるシリコン基
板１の不純物濃度が低下してしまう。

【０００４】そこで、上述のようなシリコン基板１の不
純物濃度の低下を防止するために、図４(b)に示すよう
に、ホトレジスト７によってｐ型領域をパターンニング
窓開けしてＢ⁺イオンによるイオン注入を行った後、上
記ホトレジスト７を除去して選択酸化を実施するのであ
る。こうして、図４(c)に示すようなＬＯＣＯＳ酸化膜
９が形成される。この場合には、予めｐ型領域２におけ
る素子分離領域にＢ⁺イオンが補充されているので、Ｌ
ＯＣＯＳ酸化膜９形成時における選択酸化によるシリコ
ン基板１の不純物濃度低下が防止されるのである。

【０００５】現在、上記ＬＯＣＯＳ酸化膜の他の形成方
法として、オフセット−ＬＯＣＯＳ法(以下、ＯＳＥＬ
Ｏと略称する)やフィールド部のシリコンをエッチング
して選択酸化を行う埋込ＬＯＣＯＳ法が報告されている
が、いずれも基本的には図４に示す工程の改良法であ
る。

【０００６】

【発明が解決しようとする課題】しかしながら、上記Ｌ
ＯＣＯＳ酸化膜の形成方法には、ＬＯＣＯＳ酸化膜下に
配線として使用するためのｎ型不純物の高濃度層を部分
的に作る場合には次のような問題点がある。すなわち、
上記ＬＯＣＯＳ酸化膜の形成方法として上記ＯＳＥＬＯ
を用いる場合や、上述した通常のＬＯＣＯＳ法の欠点で
あるバーズビークの伸びを低減させるために選択酸化マ
スクであるＳiＮ膜５のサイドウォールに同じＳiＮを用
いる場合や、シリコン基板１をエッチングしてＬＯＣＯ
Ｓ酸化膜を形成する埋込ＬＯＣＯＳ法を用いる場合にお
いては、シリコン基板１の表面に形成されるＳiＮ膜５
の下地としての酸化膜４を図５(a)に示すようにエッチ
ングする必要がある。

【０００７】こうして、上記酸化膜４をエッチングした
後に、図５(b)に示すように、ホトレジスト７によって
配線領域をパターンニング窓開けした後にＡs⁺イオンに
よるイオン注入を行ってＡsの高濃度埋込配線層１１を
形成する。その後、図５(c)に示すように、ホトレジス
ト１３によってｐ型領域２をパターンニング窓開けし
て、Ｂ⁺イオンによるイオン注入を行う。そして、上記
ホトレジスト１３を除去して選択酸化を実施し、図５
(d)に示すようなＬＯＣＯＳ酸化膜９が形成されるので
ある。

【０００８】その場合における選択酸化の際に、上記Ａ
s高濃度埋込配線層１１からＡs原子がアウトディフュー
ズしてｐ型領域２にオートドープされて、ｐ型領域２に
Ａsオートドープ層１２が形成される。その結果、ＬＯ
ＣＯＳ酸化膜９下のｐ型領域２は１０¹⁷cm^-3のＡs濃度
を有するｎ型層に反転してしまうのである。したがっ
て、上述のように基板上の酸化膜をエッチングするよう
なＬＯＣＯＳ酸化膜形成とｎ型不純物高濃度配線層形成
とを組み合わせたプロセスによって形成された半導体装
置においては、ｐ型領域２内に形成されたｎ型の接合層
は隣接するｎ型領域３との接合耐圧が無く、ｐ型領域２
とｎ型領域３との分離が確実に行えないという問題があ
る。

【０００９】一方、例えば、相補型金属酸化膜半導体
(以下、ＣＭＯＳと略称する)トランジスタにおけるｎ型
領域において、ソース領域あるいはドレイン領域である
ｐ⁺領域とｎ型領域との接合におけるジャンクションリ
ーク電流（以下、単にｐ⁺領域におけるジャンクション
リーク電流と言う)を低減させるためにＬＯＣＯＳ酸化
膜下の不純物濃度を上げる場合には、ホトレジストパタ
ーンニング工程とｎ型イオン注入工程との２工程を経な
ければならず、半導体装置の製造工程が複雑になるとい
う問題がある。

【００１０】そこで、この発明の目的は、フィールド素
子分離酸化膜下にｎ⁺高濃度導電層を形成するに際し
て、ｐ型領域とｎ型領域との接合におけるジャンクショ
ンリーク電流が低く、且つｎ型領域に後の工程において
形成されるｐ⁺領域におけるジャンクションリーク電流
の低減を図ることができる半導体装置の製造方法を提供
することにある。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、この発明の半導体装置の製造方法は、フィールド素
子分離酸化膜下にｎ⁺高濃度導電層を有する半導体装置
の製造方法であって、基板におけるｐ型領域およびｎ型
領域上にＳiＮ膜によってフィールド素子分離領域をパ
ターンニング窓開けする工程と、上記ｎ型領域に第１の
ホトレジストによって導電領域をパターンニング窓開け
した後にｎ⁺を注入して上記ｎ⁺高濃度導電層を形成する
工程と、上記第１のホトレジストを除去し、第２のホト
レジストによって上記ｐ型領域をパターンニング窓開け
した後にｐ⁺を注入してｐ⁺高濃度層を形成する工程と、
全面にスピン・オン・ガラス法によって保護膜を形成した
後にエッチバックを施してｐ型領域における基板表面上
に上記保護膜のマスクを形成し、その後上記第２のホト
レジストを除去する工程と、選択酸化法によって上記基
板上におけるフィールド素子分離領域に上記フィールド
素子分離酸化膜を形成する工程を備えたことを特徴とし
ている。

【００１２】

【実施例】以下、この発明を図示の実施例により詳細に
説明する。上述のようなＡs高濃度埋込配線層はイオン
注入によって基板の結晶性が破壊されているために、ア
ニール無しで酸化を行えば比較的Ａs原子のアウトディ
フューズを防止できると考えられる。ところが、イオン
注入直後の酸化は、Ａsがクラスタを形成してリーク電
流の発生源となることや、結晶欠陥に誘発された異常酸
化が生じて、極めて問題が多い。したがって、注入後に
はＮ₂雰囲気下でのアニールが必要になるのである。

【００１３】そこで、本実施例においては、寧ろ上記ア
ニール時におけるＡs原子のアウトディフューズとオー
トドープとを積極的に利用して、ｎ型領域におけるＬＯ
ＣＯＳ酸化膜下の不純物濃度を上げるのである。こうし
て、後にＣＭＯＳ等を形成する際にｎ型領域に形成され
るｐ⁺領域におけるジャンクションリーク電流の低減化
を図るのである。

【００１４】その際に、ｐ型領域へのＡs原子のオート
ドープが問題となる。そこで、本実施例においては、以
下のようなプロセスによって、ｎ型領域のみのＬＯＣＯ
Ｓ酸化膜下にＡs原子をオートドープするのである。

【００１５】図１および図２は、本実施例に係る半導体
装置の製造過程における断面図である。以下、図１およ
び図２に従って本実施例における半導体装置の製造方法
について詳細に説明する。先ず、通常の方法によって、
シリコン基板２１に不純物イオンを注入してｐウェル２
２およびｎウェル２３から成るツインウェルを形成す
る。

【００１６】こうして、ツインウェルが形成されたシリ
コン基板２１上に熱酸化によって２０nmの厚さでＳiＯ₂
酸化膜２４を形成し、さらに膜厚２００nmのＳiＮ膜２
５および膜厚１００nmのノンドープド・シリケート・ガラ
ス膜(以下、ＮＳＧ膜と略称する)２６を順次化学蒸着法
(ＣＶＤ法)によって堆積する。そうした後、膜厚１.１
μmのホトレジスト２７によって素子分離領域をパター
ンニング窓開けした後、図１(a)に示すように、ドライ
エッチャーでＮＳＧ膜２６/ＳiＮ膜２５/ＳiＯ₂酸化膜
２４の３層膜のエッチングを実施する。

【００１７】続いて、上記ホトレジスト２７を除去した
後、図１(b)に示すように、Ａsの埋込配線層を形成する
ために、膜厚１.１μmのホトレジスト２８によって配線
領域をパターンニング窓開けする。そして、８０keＶ，
１×１０¹⁵cm^-2でＡs⁺イオンをイオン注入して高濃度Ａ
s注入層２９を形成する。

【００１８】次に、上記ホトレジスト２８を除去した
後、図１(c)に示すように、再び膜厚１.１μmのホトレ
ジスト３０によってｐウェル２２のみを窓開けパターン
ニングし、選択酸化時におけるｐ型フィールド部の反転
防止のために、５０keＶ，４.５×１０¹³cm^-2でＢ⁺イオ
ンをイオン注入してＢ⁺注入層３１を形成する。次に、
上記ホトレジスト３０の上からスピン・オン・ガラス法に
よって形成される保護膜(以下、ＳＯＧ膜と略称する)の
原液を塗布し、１２０℃〜１３０℃でベーキングして１
〜２μm程度のＳＯＧ膜３２を形成する。この場合、ベ
ーキング温度は高い方がＳＯＧ原液中のシラノールＳi
(ＯＨ)₄からＳiＯ₂への反応が促進されるが、ホトレジ
スト３０の耐熱性から温度の上限は１３０℃が適当であ
る。

【００１９】そして、ドライエッチャーによってＳＯＧ
膜３２をエッチバックし、図２(e)に示すように、ｐウ
ェル２２上におけるシリコン基板２１表面に厚み２０〜
５０nmのＳＯＧマスク３２を残す。この場合、上記ＳＯ
Ｇ膜３２は全面に均一に分散して塗布されるが、段差の
大きい谷間を有するｐウェル２２ではホトレジスト３０
上よりもＳＯＧ膜厚が厚くなっている。したがって、一
様にＳＯＧ膜３２をエッチバックしても、ｐウェル２２
上にＳＯＧマスク３２が残るのである。

【００２０】また、ｐウェル２２におけるＳiＮ選択酸
化マスクとｎウェル２３上のホトレジスト３０との間の
距離が大きいようなパターン形状の場合には、ｐウェル
２２上のＳＯＧ膜厚はｎウェル２３におけるホトレジス
ト３０上のＳＯＧ膜厚に比較してそれ程厚くはならな
い。その場合には、ＳＯＧ膜塗布/ＳＯＧ膜エッチバッ
ク/ＳＯＧ膜塗布(すなわち、ＳＯＧ膜２度塗布)によっ
て、ｐウェル２２上のＳＯＧ膜厚をホトレジスト３０上
のＳＯＧ膜厚よりも厚くすればよい。

【００２１】こうして塗布されたＳＯＧ膜３２を上述の
ようにエッチバックする際には、２０nm〜５０nm程度の
残膜になるようにオーバーエッチングを行う必要があ
る。その理由は、上記ｐウェル２２に残ったＳＯＧマス
ク３２の膜厚が必要以上に厚い場合には、後の選択酸化
時においてＳＯＧ膜３２中の酸素の拡散長が長くなっ
て、ｐウェル２２におけるＬＯＣＯＳ酸化膜の膜厚がｎ
ウェル２３におけるＬＯＣＯＳ酸化膜の膜厚よりも薄く
なってしまうためである。

【００２２】次に、図２(f)に示すように、Ｏ₂プラズマ
によってホトレジスト３０をアッシングする。そして、
Ｎ₂雰囲気中での８００℃,３０分アニール→９５０℃,
３０分アニール→Ｈ₂/Ｏ₂系ガス雰囲気中での１０５０
℃パイロジェニック酸化の一連の工程によって一挙に熱
処理を実施して、図２(g）に示すように膜厚が６００nm
のＬＯＣＯＳ酸化膜３３を形成する。

【００２３】その際の上記アニール時において、高濃度
Ａs⁺注入層２９の注入欠陥がウェハ内部から表面に向か
ってエピタキシャル成長して結晶欠陥が回復する際に、
かなりの量のＡs原子がウェハ外部にアウトディフュー
ズする。そして、このアウトディフューズしたＡs原子
のうちの一部は、剥き出しになっているｎウェル２３に
おける活性なＳi表面に吸着する。そして、この吸着し
たＡs原子が熱によってＳi内部に拡散してオートドープ
が起こるのである。

【００２４】そうした後、上記パイロジェニック酸化時
に至り、高濃度Ａs⁺注入層２９からのアウトデヒューズ
は停止する。そして、シリコン基板２１におけるｎウェ
ル２３のＳiが酸化されてＳiＯ₂(ＬＯＣＯＳ酸化膜）/
Ｓi(シリコン基板）系が生ずる。この場合、Ａs原子は
ＳiＯ₂/Ｓi系での偏析係数が大きいために、Ｓi系にお
ける表面Ａs濃度は成長するＬＯＣＯＳ酸化膜厚に比例
して大きくなる。このように、選択酸化時における高濃
度Ａs⁺注入層２９からのＡs原子のアウトディフューズ/
オートドープによって、ｎウェル２３におけるＬＯＣＯ
Ｓ酸化膜３３下のＡs濃度が大きくなるのである。

【００２５】上述のように、選択酸化時におけるＡs原
子のアウトディフューズ/オートドープによってｎウェ
ル２３におけるＬＯＣＯＳ酸化膜３３下にＡsオートド
ープ３４を形成するのであるが、その際にｐウェル２２
においてはＳＯＧ膜３２が表面をマスキングしているの
で、Ａs原子のオートドープは防止されることになる。

【００２６】最後に、図２(h)に示すように、ＨＦ系の
ウエットエッチャントでＮＳＧ膜２６およびＳＯＧマス
ク３２を除去する。こうして、上記ＬＯＣＯＳ酸化膜３
３下におけるｐウェル２２にはｐ型の不純物濃度の高い
素子分離膜が形成される一方、ｎウェル２３にはｎ型の
不純物濃度の高い素子分離膜が形成されるのである。以
後、通常のプロセスによってＣＭＯＳトランジスタ等の
半導体装置が形成される。その結果得られる半導体装置
は、上記ｐウェル２２とｎウェル２３との接合における
ジャンクションリーク電流が低く、ｐウェル２２とｎウ
ェル２３とは確実に分離されているのである。

【００２７】上述の、ＨＦ系ウエットエッチャントによ
るＮＳＧ膜２６およびＳＯＧマスク３２の除去に際して
は、ＮＳＧ膜２６およびＳＯＧ膜３２のエッチレートが
ＬＯＣＯＳ酸化膜３３に比べて大きいため、実際にはＬ
ＯＣＯＳ酸化膜３３におけるｐ型領域/ｎ型領域境界に
生ずる段差は、その後のデバイス特性に影響を与えるこ
とはないのである。

【００２８】図３は、本実施例によって形成された図２
(h)に示すような半導体基板に対して通常のＣＭＯＳ製
造による熱処理プロセスを経過させた後に、ｎウェル２
３にオートドープされているＡs原子の濃度を測定した
結果である。図３から、ｎウェル２３にオートドープさ
れたＡs原子の濃度はｎ型不純物としては充分な濃度を
有していることが立証される。したがって、本実施例に
よれば、ｎウェル２３におけるＬＯＣＯＳ酸化膜３３下
のｎ⁺濃度を高めて、後におけるＣＭＯＳ形成時等にお
いてｎウェル２３に形成されるｐ⁺におけるジャンクシ
ョンリーク電流の低下を図ることができる。

【００２９】この場合、上記後におけるＣＭＯＳ形成時
等においてｎウェル２３に形成されるｐ⁺領域における
接合耐圧は逆に低下するが、デバイスの集積度向上に伴
って電源電圧が低下しているためにそれ程問題にはなら
ないのである。

【００３０】このように、本実施例においては、ｎウェ
ル２３におけるＬＯＣＯＳ酸化膜３３下に高濃度Ａs⁺注
入層２９によって埋込配線を形成するに際して、シリコ
ン基板２１にｐウェル２２およびｎウェル２３を形成し
た後、ＳiＯ₂酸化膜２４,ＳiＮ膜２５およびＮＳＧ膜２
６からなる選択酸化マスクを形成する。次に、上記ホト
レジスト２８によって配線領域をパターンニング窓開け
した後にＡs⁺イオンをイオン注入して高濃度Ａs⁺注入層
２９を形成し、ホトレジスト３０によってｐ型領域をパ
ターンニング窓開けしてＢ⁺イオンをイオン注入する。

【００３１】そうした後、上記ＳＯＧ膜３２を形成して
エッチバックし、ｐウェル２２上におけるシリコン基板
２１表面にＳＯＧマスク３２を残す。そして、選択酸化
によってＬＯＣＯＳ酸化膜３３を形成するのである。そ
うすると、上記選択酸化時において、高濃度Ａs⁺注入層
２９からＡs原子がアウトディフューズしてｎウェル２
３のＬＯＣＯＳ酸化膜３３下にオートドープし、ｎウェ
ル２３におけるＬＯＣＯＳ酸化膜３３下にはｎ型の不純
物濃度の高い素子分離膜が形成される。一方、ｐウェル
２２においてはＳＯＧマスク３２が表面をマスキングし
て、Ａs原子のオートドープは防止される。その結果、
ｐウェル２２におけるＬＯＣＯＳ酸化膜３３下にはｐ型
不純物濃度の高い素子分離膜が形成されるのである。

【００３２】したがって、本実施例によれば、上記ＬＯ
ＣＯＳ酸化膜３３下に高濃度Ａs⁺注入層２９を有する半
導体装置を形成する際に、高濃度Ａs⁺注入層２９からｐ
ウェル２２へのオートドープが防止されてｐウェル２２
とｎウェル２３との接合におけるジャンクションリーク
電流を低減でき、ｐウェル２２とｎウェル２３とが確実
に分離される。

【００３３】また、本実施例によれば、予めｎウェル２
３下に、例えば埋込配線等としての高濃度Ａs⁺注入層２
９を形成しておけば、選択酸化によるＬＯＣＯＳ酸化膜
３３形成時に自動的にｎウェル２３におけるＬＯＣＯＳ
酸化膜３３下のｎ⁺濃度を高めることができる。したが
って、後にＣＭＯＳ等を形成する際にｎウェル２３に形
成されるｐ⁺領域におけるジャンクションリーク電流を
低減できるのである。すなわち、従来、ｎウェル２３に
おけるＬＯＣＯＳ酸化膜３３下の不純物濃度を上げる際
に必要としたホトレジストパターンニング工程とイオン
注入工程とを一挙に省略してプロセスの短縮化を図るこ
とができる。

【００３４】上記実施例においては、上記ＬＯＣＯＳ酸
化膜３３下に形成するｎ⁺高濃度導電層をＡs⁺イオン注
入によって形成しているが、Ａs⁺イオンに限らずＰ⁺イ
オン注入やＳb⁺イオン注入によって形成してもよい。ま
た、上記実施例においては、ＬＯＣＯＳによってフィー
ルド素子分離を行っているがＯＳＥＬＯ等の他の素子分
離法によってフィールド素子分離を行っても何等差し支
えない。

【００３５】また、上記実施例は、高濃度ｎ型不純物導
電層形成工程以後にＳＯＧ膜を形成してエッチバックす
る工程を挿入するだけでよいので、ＬＯＣＯＳ酸化膜下
に高濃度ｎ型不純物導電層を形成する全てのプロセスに
容易に適応できる。

【００３６】通常、複数のデバイスを基板上に形成する
際に、全てのデバイスに係る製造プロセスが同様に進行
するとは限らない。したがって、同一基板上において、
高濃度ｎ型不純物導電層を有するようなあるデバイスに
対してＬＯＣＯＳ酸化膜形成の選択酸化を実施する際
に、他のデバイスに関しては既にゲート電極が形成され
ているような場合が生ずる。このような場合には、当該
デバイスにおける高濃度ｎ型不純物導電層からアウトデ
ィフューズしたｎ型不純物が上記他のデバイスのゲート
電極にオートドープする懸念がある。ところが、シリサ
イドゲート電極が主流になっている今日においては、ゲ
ート電極へのｎ型不純物のオートドープの影響は余り問
題とはならないのである。

【００３７】

【発明の効果】以上より明らかなように、この発明の半
導体装置の製造方法は、フィールド素子分離酸化膜下に
ｎ⁺高濃度導電層を有する半導体装置を製造するに際し
て、ｎ型領域に第１のホトレジストによって導電領域を
パターンニング窓開けしてｎ⁺注入によって上記ｎ⁺高濃
度導電層を形成し、上記第１のホトレジストを除去した
後、第２のホトレジストによってｐ型領域をパターンニ
ング窓開けしてｐ⁺注入によってｐ⁺高濃度層を形成し、
全面にＳＯＧ膜を形成してエッチバックを施すことによ
って上記ｐ型領域における基板表面にＳＯＧマスクを形
成した後に選択酸化法によって上記フィールド素子分離
酸化膜を形成するようにしたので、選択酸化の際におけ
る上記ｎ⁺高濃度導電層のｎ⁺の上記ｎ型領域へのオート
ドープによって、上記ｎ型領域におけるフィールド素子
分離酸化膜下のｎ⁺濃度を高めることができる。したが
って、後の工程でのＣＭＯＳ形成時等において、上記ｎ
型領域に形成されるｐ⁺領域におけるジャンクションリ
ーク電流の低下を図ることができる。

【００３８】また、この発明によれば、上記選択酸化の
際における上記ｎ⁺高濃度導電層のｎ⁺の上記ｐ型領域へ
のオートドープを上記ＳＯＧマスクによって防止するこ
とができる。その結果、上記フィールド素子分離酸化膜
下における上記ｐ型領域にはｐ型の不純物濃度の高い素
子分離膜が形成されることになり、上記フィールド素子
分離酸化膜下にｎ型の不純物濃度の高い素子分離膜が形
成されている上記ｎ型領域との接合におけるジャンクシ
ョンリーク電流を低減できる。したがって、上記ｐ型領
域とｎ型領域とを確実に分離でき、消費電力の少ない半
導体装置の製造方法を提供できる。

【図面の簡単な説明】

【図１】この発明の半導体装置の製造方法に係る各製造
過程における断面図である。

【図２】図１に続く製造過程における断面図である。

【図３】図１および図２に示す製造方法によって形成さ
れた半導体基板のｎウェルにおけるＡs濃度を示す図で
ある。

【図４】通常のＬＯＣＯＳ酸化膜の形成方法に係る各製
造過程における断面図である。

【図５】従来のＬＯＣＯＳ酸化膜の形成方法によってＬ
ＯＣＯＳ酸化膜下に高濃度不純物配線層を形成する場合
における各製造工程における断面図である。

【符号の説明】

２１…シリコン基板、 ２２…ｐウェ
ル、２３…ｎウェル、 ２４…ＳiＯ₂酸化膜、２５…
ＳiＮ膜、 ２６…ＮＳＧ膜、２９
…高濃度Ａs⁺注入層、 ３１…Ｂ⁺注入層、
３２…ＳＯＧ膜(ＳＯＧマスク)、 ３３…ＬＯＣ
ＯＳ酸化膜、３４…Ａsオートドープ層。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 フィールド素子分離酸化膜下にｎ⁺高濃
   度導電層を有する半導体装置の製造方法であって、 基板におけるｐ型領域およびｎ型領域上にＳiＮ膜によ
   ってフィールド素子分離領域をパターンニング窓開けす
   る工程と、 上記ｎ型領域に第１のホトレジストによって導電領域を
   パターンニング窓開けした後、ｎ⁺を注入して上記ｎ⁺高
   濃度導電層を形成する工程と、 上記第１のホトレジストを除去し、第２のホトレジスト
   によって上記ｐ型領域をパターンニング窓開けした後に
   ｐ⁺を注入してｐ⁺高濃度層を形成する工程と、 全面にスピン・オン・ガラス法によって保護膜を形成した
   後にエッチバックを施してｐ型領域における基板表面上
   に上記保護膜のマスクを形成し、その後上記第２のホト
   レジストを除去する工程と、 選択酸化法によって上記基板上におけるフィールド素子
   分離領域に上記フィールド素子分離酸化膜を形成する工
   程を備えたことを特徴とする半導体装置の製造方法。