JP2003257883A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 複数のイオン注入工程ならびに熱処理工程を
含む３重ウェルの製造において工程数を低減することが
できる、半導体装置の製造方法を提供する。 【解決手段】半導体装置の製造方法は、（ａ）半導体基
板１０の上に、第１開口部１４を有する第１マスク層１
２を形成する工程と、（ｂ）第１開口部における半導体
基板１０の露出面の上に、第１絶縁層１６を形成する工
程と、（ｃ）第１絶縁層１６を介して第２導電型の第１
不純物を半導体基板内に導入して不純物層を形成する工
程と、（ｄ）熱処理を行い第１ウェル２４を形成すると
ともに、第１開口部における半導体基板の露出面の上
に、第２絶縁層２２を形成する工程と、（ｅ）第１マス
ク層の上に、第２開口部２８を有する第２マスク層２６
を形成する工程と、（ｆ）第２絶縁層を介して第１導電
型の第２不純物３２を半導体基板内に導入し、第１ウェ
ル２４内に第２ウェルを形成する工程と、を有する。
含む３重ウェルの製造において工程数を低減することが
できる、半導体装置の製造方法を提供する。 【解決手段】半導体装置の製造方法は、（ａ）半導体基
板１０の上に、第１開口部１４を有する第１マスク層１
２を形成する工程と、（ｂ）第１開口部における半導体
基板１０の露出面の上に、第１絶縁層１６を形成する工
程と、（ｃ）第１絶縁層１６を介して第２導電型の第１
不純物を半導体基板内に導入して不純物層を形成する工
程と、（ｄ）熱処理を行い第１ウェル２４を形成すると
ともに、第１開口部における半導体基板の露出面の上
に、第２絶縁層２２を形成する工程と、（ｅ）第１マス
ク層の上に、第２開口部２８を有する第２マスク層２６
を形成する工程と、（ｆ）第２絶縁層を介して第１導電
型の第２不純物３２を半導体基板内に導入し、第１ウェ
ル２４内に第２ウェルを形成する工程と、を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、３重ウェルを有す
る半導体装置の製造方法に関する。
る半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】３重ウ
ェルを有する半導体装置は、例えば、ｐ型ウェルおよび
ｎ型ウェルのバイアス状態の最適化によりバックゲート
電圧の低減、寄生容量の低減が行えることから、高速化
を達成することができる。このような３重ウェル構造の
形成においては、通常複数のイオン注入工程および熱処
理工程を含み、工程数が多いことから、その工程数の減
少が望まれている。
ェルを有する半導体装置は、例えば、ｐ型ウェルおよび
ｎ型ウェルのバイアス状態の最適化によりバックゲート
電圧の低減、寄生容量の低減が行えることから、高速化
を達成することができる。このような３重ウェル構造の
形成においては、通常複数のイオン注入工程および熱処
理工程を含み、工程数が多いことから、その工程数の減
少が望まれている。
【０００３】本発明の目的は、複数のイオン注入工程な
らびに熱処理工程を含む３重ウェルの製造において工程
数を低減することができる、半導体装置の製造方法に関
する。
らびに熱処理工程を含む３重ウェルの製造において工程
数を低減することができる、半導体装置の製造方法に関
する。
【０００４】
【課題を解決するための手段】本発明にかかる半導体装
置の製造方法は、（ａ） 第１導電型の半導体基板の上
に、第１開口部を有する第１マスク層を形成する工程
と、（ｂ） 前記第１開口部における前記半導体基板の
露出面の上に、所定の膜厚を有する第１絶縁層を形成す
る工程と、（ｃ） 前記第１マスク層をマスクとして、
前記第１絶縁層を介して第２導電型の第１不純物を前記
半導体基板内にイオン注入によって導入して不純物層を
形成する工程と、（ｄ） 熱処理を行い、前記不純物層
の第１不純物を再分布させて第１ウェルを形成するとと
もに、前記第１開口部における前記半導体基板の露出面
の上に、所定の膜厚を有する第２絶縁層を形成する工程
と、（ｅ） 前記第１マスク層の上に、前記第１開口部
内の所定位置に第２開口部を有する第２マスク層を形成
する工程と、（ｆ） 前記第２マスク層をマスクとし
て、前記第２絶縁層を介して第１導電型の第２不純物を
前記半導体基板内にイオン注入によって導入し、前記第
１ウェル内に第２ウェルを形成する工程と、を含む。
置の製造方法は、（ａ） 第１導電型の半導体基板の上
に、第１開口部を有する第１マスク層を形成する工程
と、（ｂ） 前記第１開口部における前記半導体基板の
露出面の上に、所定の膜厚を有する第１絶縁層を形成す
る工程と、（ｃ） 前記第１マスク層をマスクとして、
前記第１絶縁層を介して第２導電型の第１不純物を前記
半導体基板内にイオン注入によって導入して不純物層を
形成する工程と、（ｄ） 熱処理を行い、前記不純物層
の第１不純物を再分布させて第１ウェルを形成するとと
もに、前記第１開口部における前記半導体基板の露出面
の上に、所定の膜厚を有する第２絶縁層を形成する工程
と、（ｅ） 前記第１マスク層の上に、前記第１開口部
内の所定位置に第２開口部を有する第２マスク層を形成
する工程と、（ｆ） 前記第２マスク層をマスクとし
て、前記第２絶縁層を介して第１導電型の第２不純物を
前記半導体基板内にイオン注入によって導入し、前記第
１ウェル内に第２ウェルを形成する工程と、を含む。
【０００５】本発明において、前記第１絶縁層および前
記第２絶縁層は、イオン注入工程で、イオンによって前
記半導体基板の表面がダメージを受けないように保護膜
として機能する。したがって、第１，第２絶縁層は、イ
オン注入によって半導体基板の表面にダメージが発生す
ることを防止でき、かつ、イオンの注入効率を十分に確
保できるような膜厚に設定されることが望ましい。
記第２絶縁層は、イオン注入工程で、イオンによって前
記半導体基板の表面がダメージを受けないように保護膜
として機能する。したがって、第１，第２絶縁層は、イ
オン注入によって半導体基板の表面にダメージが発生す
ることを防止でき、かつ、イオンの注入効率を十分に確
保できるような膜厚に設定されることが望ましい。
【０００６】本発明によれば、第１ウェルの形成プロセ
スで形成される第２絶縁層を、そのまま第２ウェルの形
成プロセスでイオン注入時の保護膜として用いることが
できる。したがって、例えば、第１ウェルの形成時に半
導体基板の表面に形成される絶縁層を除去したのち、新
たに、第２ウェルのイオン注入において必要な保護絶縁
層を形成する場合に比べて、三重ウェルの形成工程を少
なくできる。
スで形成される第２絶縁層を、そのまま第２ウェルの形
成プロセスでイオン注入時の保護膜として用いることが
できる。したがって、例えば、第１ウェルの形成時に半
導体基板の表面に形成される絶縁層を除去したのち、新
たに、第２ウェルのイオン注入において必要な保護絶縁
層を形成する場合に比べて、三重ウェルの形成工程を少
なくできる。
【０００７】本発明の製造方法は、以下の各種態様をと
りうる。
りうる。
【０００８】Ａ．前記第１絶縁層は、前記半導体基板の
熱酸化によって形成され、前記第２絶縁層は、前記第１
絶縁層が存在する状態で前記半導体基板をさらに熱酸化
することによって形成できる。熱酸化は、例えば窒素ガ
スに酸素ガスを共存させた状態で、半導体基板を熱処理
することで達成できる。
熱酸化によって形成され、前記第２絶縁層は、前記第１
絶縁層が存在する状態で前記半導体基板をさらに熱酸化
することによって形成できる。熱酸化は、例えば窒素ガ
スに酸素ガスを共存させた状態で、半導体基板を熱処理
することで達成できる。
【０００９】Ｂ．前記第２絶縁層の膜厚は、前記工程
（ｄ）の熱処理における酸素の分圧によって制御するこ
とができる。すなわち、酸素の分圧が少なければ第２絶
縁層の膜厚は第１絶縁層の膜厚とあまり変わらず、酸素
の分圧が大きくなるにつれて第２絶縁層の膜厚が大きく
なる。
（ｄ）の熱処理における酸素の分圧によって制御するこ
とができる。すなわち、酸素の分圧が少なければ第２絶
縁層の膜厚は第１絶縁層の膜厚とあまり変わらず、酸素
の分圧が大きくなるにつれて第２絶縁層の膜厚が大きく
なる。
【００１０】前記工程（ｄ）の熱処理で、雰囲気に酸素
が存在しない場合には、半導体基板の熱酸化が行われな
いので、前記第２絶縁層は前記第１絶縁層と実質的に同
一である。
が存在しない場合には、半導体基板の熱酸化が行われな
いので、前記第２絶縁層は前記第１絶縁層と実質的に同
一である。
【００１１】Ｃ．前記第１マスク層は、酸化シリコン層
からなり、前記第２マスク層はレジスト層からなること
ができる。第１マスク層を酸化シリコンで構成すること
で、第１，第２絶縁層を制御よく形成できる。
からなり、前記第２マスク層はレジスト層からなること
ができる。第１マスク層を酸化シリコンで構成すること
で、第１，第２絶縁層を制御よく形成できる。
【００１２】Ｄ．前記工程（ｆ）において、さらに、熱
処理を行い、前記第２不純物を再分布させる工程を含む
ことができる。第２ウェルは、イオン注入だけで形成す
ることもでき、さらにイオン注入と熱処理による不純物
の再分布とによって形成することもできる。このような
熱処理を行う場合、該熱処理の前に第２マスク層を除去
する工程を含むことができる。この工程は、第２マスク
層がレジスト層のように有機物質を含む場合に、該第２
マスク層を除去することで熱処理による汚染物質の発生
を防止できる。
処理を行い、前記第２不純物を再分布させる工程を含む
ことができる。第２ウェルは、イオン注入だけで形成す
ることもでき、さらにイオン注入と熱処理による不純物
の再分布とによって形成することもできる。このような
熱処理を行う場合、該熱処理の前に第２マスク層を除去
する工程を含むことができる。この工程は、第２マスク
層がレジスト層のように有機物質を含む場合に、該第２
マスク層を除去することで熱処理による汚染物質の発生
を防止できる。
【００１３】Ｅ．前記工程（ｄ）において、前記第２絶
縁層の形成によって、前記半導体基板の表面に凹部が形
成されることがある。このような凹部は、熱酸化によっ
て半導体基板の表面の物質が消費されることで形成され
る。この凹部は、例えば、後の素子分離層を形成する工
程において、マスクの位置合わせの指標となることがで
きる。
縁層の形成によって、前記半導体基板の表面に凹部が形
成されることがある。このような凹部は、熱酸化によっ
て半導体基板の表面の物質が消費されることで形成され
る。この凹部は、例えば、後の素子分離層を形成する工
程において、マスクの位置合わせの指標となることがで
きる。
【００１４】
【発明の実施の形態】以下、本発明にかかる実施の形態
の一例について、図面を参照しながら説明する。
の一例について、図面を参照しながら説明する。
【００１５】図１〜図６は、本実施の形態に係る製造方
法を工程順に説明した断面図である。各図は、模式的に
記載され、例えば、第１，第２絶縁層の膜厚は、他の層
に比べて実際より厚く示されている。
法を工程順に説明した断面図である。各図は、模式的に
記載され、例えば、第１，第２絶縁層の膜厚は、他の層
に比べて実際より厚く示されている。
【００１６】（ａ）図１に示すように、第１導電型の半
導体基板（この例ではシリコン基板）１０の上に、第１
開口部１４を有する第１マスク層１２を形成する。この
例においては、第１導電型をｐ型、第２導電型をｎ型と
する。第１マスク層１２は、例えば、酸化シリコン層か
ら形成されている。このように第１マスク層１２を酸化
シリコン層で構成することにより、後に形成される第
１，第２絶縁層を制御性よく形成することができる。ま
た、第１開口部１４は、三重ウェルを構成する深い第１
ウェルの領域に対応している。
導体基板（この例ではシリコン基板）１０の上に、第１
開口部１４を有する第１マスク層１２を形成する。この
例においては、第１導電型をｐ型、第２導電型をｎ型と
する。第１マスク層１２は、例えば、酸化シリコン層か
ら形成されている。このように第１マスク層１２を酸化
シリコン層で構成することにより、後に形成される第
１，第２絶縁層を制御性よく形成することができる。ま
た、第１開口部１４は、三重ウェルを構成する深い第１
ウェルの領域に対応している。
【００１７】（ｂ）図２に示すように、第１マスク層１
２の第１開口部１４における半導体基板１０の露出面
に、第１絶縁層１６を形成する。第１絶縁層１６は、酸
素を含む窒素雰囲気において半導体基板１０を加熱する
によって形成される。すなわち、第１絶縁層１６は、半
導体基板１０を構成する物質（この例ではシリコン）が
熱酸化によって酸化されることにより生成される。
２の第１開口部１４における半導体基板１０の露出面
に、第１絶縁層１６を形成する。第１絶縁層１６は、酸
素を含む窒素雰囲気において半導体基板１０を加熱する
によって形成される。すなわち、第１絶縁層１６は、半
導体基板１０を構成する物質（この例ではシリコン）が
熱酸化によって酸化されることにより生成される。
【００１８】第１絶縁層１６は、つぎのイオン注入工程
における半導体基板１０の保護膜として機能する。した
がって、第１絶縁層１６は、イオン注入における注入効
率を適正に維持しながら、かつ半導体基板１０の表面が
注入されるイオンによってダメージを受けない程度の膜
厚に設定される。第１絶縁層１６の膜厚は、イオン注入
時のイオン種、打ち込みエネルギー、第１ウェルの深さ
などによって適宜設定される。
における半導体基板１０の保護膜として機能する。した
がって、第１絶縁層１６は、イオン注入における注入効
率を適正に維持しながら、かつ半導体基板１０の表面が
注入されるイオンによってダメージを受けない程度の膜
厚に設定される。第１絶縁層１６の膜厚は、イオン注入
時のイオン種、打ち込みエネルギー、第１ウェルの深さ
などによって適宜設定される。
【００１９】（ｃ）図２に示すように、第１マスク層１
２をマスクとして、第１絶縁層１４を介して第２導電型
（ｎ型）の第１不純物１８をイオン注入によって半導体
基板１０内に導入し、不純物層２０を形成する。ｎ型の
不純物としては、リンあるいはヒ素などを用いることが
できる。
２をマスクとして、第１絶縁層１４を介して第２導電型
（ｎ型）の第１不純物１８をイオン注入によって半導体
基板１０内に導入し、不純物層２０を形成する。ｎ型の
不純物としては、リンあるいはヒ素などを用いることが
できる。
【００２０】この熱処理工程で用いられる酸素は、上述
したように第１絶縁層１６の熱酸化の酸素源に用いられ
る。また、第１絶縁層１６を構成する熱酸化膜の膜厚を
モニタすることで、熱処理工程における加熱の管理を行
うことができる。したがって、この工程での酸素の分圧
は、半導体基板（シリコン基板）１０の熱酸化と、熱処
理工程における加熱管理とを考慮して設定される。
したように第１絶縁層１６の熱酸化の酸素源に用いられ
る。また、第１絶縁層１６を構成する熱酸化膜の膜厚を
モニタすることで、熱処理工程における加熱の管理を行
うことができる。したがって、この工程での酸素の分圧
は、半導体基板（シリコン基板）１０の熱酸化と、熱処
理工程における加熱管理とを考慮して設定される。
【００２１】（ｄ）図３に示すように、酸素を含む窒素
雰囲気で熱処理を行い、不純物層２０（図２参照）の不
純物を再分布させて第１ウェル２４を形成する。このと
き、酸素を含む窒素雰囲気で熱処理が行われるために、
図２に示す第１絶縁層１６が存在する状態で半導体基板
（シリコン基板）１０の表面の熱酸化が進み、第１絶縁
層１６より膜厚が大きい第２絶縁層２２が形成される。
この熱処理工程で用いられる酸素は、主として、熱酸化
膜の膜厚をモニタすることで、熱処理工程における加熱
の管理を行うために用いられる。したがって、熱処理工
程における加熱の管理を他の手段で行うことができる場
合には、酸素は必ずしも必要ではない。この熱処理工程
で用いられる酸素の分圧は、第２絶縁層２２の膜厚を所
定値に制御するために、前記工程（ｂ）における酸素の
分圧より小さいことが望ましい。例えば、工程（ｂ）
で、温度１０００℃、２時間の熱処理によって膜厚８０
ｎｍの酸化シリコン層を形成する場合、酸素の分圧を１
００％とすると、この工程（ｄ）では、温度１２００
℃、８時間の熱処理によって膜厚８００ｎｍの酸化シリ
コン層を形成する場合、酸素の分圧を２％とすることが
できる。
雰囲気で熱処理を行い、不純物層２０（図２参照）の不
純物を再分布させて第１ウェル２４を形成する。このと
き、酸素を含む窒素雰囲気で熱処理が行われるために、
図２に示す第１絶縁層１６が存在する状態で半導体基板
（シリコン基板）１０の表面の熱酸化が進み、第１絶縁
層１６より膜厚が大きい第２絶縁層２２が形成される。
この熱処理工程で用いられる酸素は、主として、熱酸化
膜の膜厚をモニタすることで、熱処理工程における加熱
の管理を行うために用いられる。したがって、熱処理工
程における加熱の管理を他の手段で行うことができる場
合には、酸素は必ずしも必要ではない。この熱処理工程
で用いられる酸素の分圧は、第２絶縁層２２の膜厚を所
定値に制御するために、前記工程（ｂ）における酸素の
分圧より小さいことが望ましい。例えば、工程（ｂ）
で、温度１０００℃、２時間の熱処理によって膜厚８０
ｎｍの酸化シリコン層を形成する場合、酸素の分圧を１
００％とすると、この工程（ｄ）では、温度１２００
℃、８時間の熱処理によって膜厚８００ｎｍの酸化シリ
コン層を形成する場合、酸素の分圧を２％とすることが
できる。
【００２２】第２絶縁層２２は、図２に示した第１絶縁
層１６と同様に、後のイオン注入における保護膜として
機能する。したがって、第２絶縁層２２は、イオン注入
における注入効率を適正に維持しながら、かつ半導体基
板１０の表面が注入されるイオンによってダメージを受
けない程度の膜厚に設定される。
層１６と同様に、後のイオン注入における保護膜として
機能する。したがって、第２絶縁層２２は、イオン注入
における注入効率を適正に維持しながら、かつ半導体基
板１０の表面が注入されるイオンによってダメージを受
けない程度の膜厚に設定される。
【００２３】この熱処理工程では、第２絶縁層２２が形
成される際に、半導体基板１０の表面のシリコンが消費
されることにより、半導体基板１０の表面に凹部２３が
形成されることがある。この場合には、凹部２３は、光
学的に認識することができるので、後のマスク、例えば
素子分離層を形成する際のマスクの位置合わせにおいて
標識として用いることができる。
成される際に、半導体基板１０の表面のシリコンが消費
されることにより、半導体基板１０の表面に凹部２３が
形成されることがある。この場合には、凹部２３は、光
学的に認識することができるので、後のマスク、例えば
素子分離層を形成する際のマスクの位置合わせにおいて
標識として用いることができる。
【００２４】（ｅ）図４に示すように、第１マスク層１
２の上に、第１開口部１４内の所定位置に第２開口部２
８を有する第２マスク層２６を形成する。第２マスク層
２６は、例えばレジスト層によって構成される。また、
第２開口部２８は、三重ウェルの浅いウェルとなる第２
ウェルの形成領域に対応している。
２の上に、第１開口部１４内の所定位置に第２開口部２
８を有する第２マスク層２６を形成する。第２マスク層
２６は、例えばレジスト層によって構成される。また、
第２開口部２８は、三重ウェルの浅いウェルとなる第２
ウェルの形成領域に対応している。
【００２５】（ｆ）図４に示すように、第２マスク層２
６をマスクとして、第２絶縁層２２を介して第１導電型
（ｐ型）の第２不純物３０を半導体基板１０内にイオン
注入によって導入し、不純物層３２を形成する。ｐ型の
不純物としては、ホウ素などを用いることができる。
６をマスクとして、第２絶縁層２２を介して第１導電型
（ｐ型）の第２不純物３０を半導体基板１０内にイオン
注入によって導入し、不純物層３２を形成する。ｐ型の
不純物としては、ホウ素などを用いることができる。
【００２６】（ｇ）図５に示すように、第２マスク層２
６（図４参照）を除去した後、熱処理を行って、不純物
層３２（図４参照）の不純物を再分布させて第２ウェル
３４を形成する。この工程の熱処理は、不純物の再分布
のために行われる場合に限定されず、イオン注入による
半導体基板１０における結晶のダメージを回復させるた
めに行われてもよい。この工程で、第２マスク層２６が
レジスト層のように有機物質を含む場合に、該第２マス
ク層を除去することで、熱処理による汚染物質の発生を
防止できる。
６（図４参照）を除去した後、熱処理を行って、不純物
層３２（図４参照）の不純物を再分布させて第２ウェル
３４を形成する。この工程の熱処理は、不純物の再分布
のために行われる場合に限定されず、イオン注入による
半導体基板１０における結晶のダメージを回復させるた
めに行われてもよい。この工程で、第２マスク層２６が
レジスト層のように有機物質を含む場合に、該第２マス
ク層を除去することで、熱処理による汚染物質の発生を
防止できる。
【００２７】（ｈ）図６に示すように、第１マスク層１
２および第１絶縁層２２を例えばウエットエッチングに
よって除去する。このようにして、ｐ型半導体基板１０
内にｎ型の第１ウェル２４が形成され、さらに第１ウェ
ル２４内にｐ型の第２ウェル３４が形成された３重ウェ
ルを形成することができる。
２および第１絶縁層２２を例えばウエットエッチングに
よって除去する。このようにして、ｐ型半導体基板１０
内にｎ型の第１ウェル２４が形成され、さらに第１ウェ
ル２４内にｐ型の第２ウェル３４が形成された３重ウェ
ルを形成することができる。
【００２８】ついで、図示しない公知の方法によって、
素子分離層、ゲート絶縁層、ゲート電極、ソース／ドレ
イン領域などを形成し、ｐ型の第２ウェル３４内にｎ型
ＭＯＳトランジスタを、ｎ型の第１ウェル２４内にｐ型
のＭＯＳトランジスタを形成することができる。
素子分離層、ゲート絶縁層、ゲート電極、ソース／ドレ
イン領域などを形成し、ｐ型の第２ウェル３４内にｎ型
ＭＯＳトランジスタを、ｎ型の第１ウェル２４内にｐ型
のＭＯＳトランジスタを形成することができる。
【００２９】本実施の形態によれば、第１ウェル２４の
形成プロセスで形成される第２絶縁層２２を、そのまま
第２ウェル３４の形成プロセスでイオン注入時の保護膜
として用いることができる。したがって、例えば、第１
ウェルの形成時に半導体基板の表面に形成される絶縁層
を除去したのち、新たに、第２ウェルのイオン注入にお
いて必要な保護絶縁層を形成する場合に比べて、三重ウ
ェルの形成工程を少なくできる。
形成プロセスで形成される第２絶縁層２２を、そのまま
第２ウェル３４の形成プロセスでイオン注入時の保護膜
として用いることができる。したがって、例えば、第１
ウェルの形成時に半導体基板の表面に形成される絶縁層
を除去したのち、新たに、第２ウェルのイオン注入にお
いて必要な保護絶縁層を形成する場合に比べて、三重ウ
ェルの形成工程を少なくできる。
【００３０】上述した例においては、第１導電型をｐ
型、第２導電型をｎ型としたが、導電型の極性はこの逆
であってもよい。
型、第２導電型をｎ型としたが、導電型の極性はこの逆
であってもよい。
【００３１】以上、本発明の一実施の形態について述べ
たが、本発明がこれに限定されず、本発明の要旨の範囲
内で各種の態様をとりうる。
たが、本発明がこれに限定されず、本発明の要旨の範囲
内で各種の態様をとりうる。
【図１】本発明の実施の形態を示す断面図であり、半導
体基板上に第１マスク層を形成した状態を示している。
体基板上に第１マスク層を形成した状態を示している。
【図２】本発明の実施の形態を示す断面図であり、半導
体基板内にイオン注入によって不純物層を形成する状態
を示している。
体基板内にイオン注入によって不純物層を形成する状態
を示している。
【図３】本発明の実施の形態を示す断面図であり、半導
体基板内に第１ウェルを形成する状態を示している。
体基板内に第１ウェルを形成する状態を示している。
【図４】本発明の実施の形態を示す断面図であり、第２
マスク層を形成し、イオン注入によって第１ウェル内に
不純物層を形成する状態を示している。
マスク層を形成し、イオン注入によって第１ウェル内に
不純物層を形成する状態を示している。
【図５】本発明の実施の形態を示す断面図であり、半導
体基板内の第１ウェル内に第２ウェルを形成する状態を
示している。
体基板内の第１ウェル内に第２ウェルを形成する状態を
示している。
【図６】本発明の実施の形態に係る製造方法により形成
された３重ウェルを示す断面図である。
された３重ウェルを示す断面図である。
１０ 半導体基板
１２ 第１マスク層
１４ 第１開口部
１６ 第１絶縁層
１８ 第１不純物
２０ 不純物層
２２ 第２絶縁層
２４ 第１ウェル
２６ 第２マスク層
２８ 第２開口部
３０ 第２不純物
３２ 不純物層
３４ 第２ウェル
Claims (7)
- 【請求項１】 （ａ） 第１導電型の半導体基板の上
に、第１開口部を有する第１マスク層を形成する工程
と、 （ｂ） 前記第１開口部における前記半導体基板の露出
面の上に、所定の膜厚を有する第１絶縁層を形成する工
程と、 （ｃ） 前記第１マスク層をマスクとして、前記第１絶
縁層を介して第２導電型の第１不純物を前記半導体基板
内にイオン注入によって導入して不純物層を形成する工
程と、 （ｄ） 熱処理を行い、前記不純物層の第１不純物を再
分布させて第１ウェルを形成するとともに、前記第１開
口部における前記半導体基板の露出面の上に、所定の膜
厚を有する第２絶縁層を形成する工程と、 （ｅ） 前記第１マスク層の上に、前記第１開口部内の
所定位置に第２開口部を有する第２マスク層を形成する
工程と、 （ｆ） 前記第２マスク層をマスクとして、前記第２絶
縁層を介して第１導電型の第２不純物を前記半導体基板
内にイオン注入によって導入し、前記第１ウェル内に第
２ウェルを形成する工程と、 を含む、半導体装置の製造方法。 - 【請求項２】 請求項１において、 前記第１絶縁層は、前記半導体基板の熱酸化によって形
成され、前記第２絶縁層は、前記第１絶縁層が存在する
状態で前記半導体基板をさらに熱酸化することによって
形成される、半導体装置の製造方法。 - 【請求項３】 請求項１または２において、 前記第２絶縁層の膜厚は、前記工程（ｄ）の熱処理にお
ける酸素の分圧によって制御される、半導体装置の製造
方法。 - 【請求項４】 請求項１ないし３のいずれかにおいて、 前記第１マスク層は、酸化シリコン層からなり、前記第
２マスク層はレジスト層からなる、半導体装置の製造方
法。 - 【請求項５】 請求項１ないし４のいずれかにおいて、 前記工程（ｆ）において、さらに、熱処理を行い、前記
第２不純物を再分布させる工程を含む、半導体装置の製
造方法。 - 【請求項６】 請求項５において、 前記熱処理の前に、前記第２マスク層を除去する工程を
含む、半導体装置の製造方法。 - 【請求項７】 請求項１ないし６のいずれかにおいて、 前記工程（ｄ）において、前記第２絶縁層の形成によっ
て、前記半導体基板の表面に凹部が形成される、半導体
装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060489A JP2003257883A (ja) | 2002-03-06 | 2002-03-06 | 半導体装置の製造方法 |
| CNB031062059A CN1282222C (zh) | 2002-03-06 | 2003-02-21 | 半导体装置的制造方法 |
| US10/382,357 US7005340B2 (en) | 2002-03-06 | 2003-03-05 | Method for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002060489A JP2003257883A (ja) | 2002-03-06 | 2002-03-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003257883A true JP2003257883A (ja) | 2003-09-12 |
Family
ID=27800164
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002060489A Withdrawn JP2003257883A (ja) | 2002-03-06 | 2002-03-06 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7005340B2 (ja) |
| JP (1) | JP2003257883A (ja) |
| CN (1) | CN1282222C (ja) |
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| DE102007011311A1 (de) * | 2006-12-22 | 2008-06-26 | Mtu Cfc Solutions Gmbh | Vanadium-Redox-Batterie und Verfahren zu ihrem Betrieb |
| JP2008166704A (ja) * | 2006-12-26 | 2008-07-17 | Dongbu Hitek Co Ltd | 高電圧シーモス素子及びその製造方法 |
| JP2014007385A (ja) * | 2012-05-28 | 2014-01-16 | Canon Inc | 半導体装置の製造方法 |
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| US4584027A (en) * | 1984-11-07 | 1986-04-22 | Ncr Corporation | Twin well single mask CMOS process |
| JPH0770717B2 (ja) | 1988-04-20 | 1995-07-31 | 三菱電機株式会社 | 半導体装置 |
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| US5698458A (en) * | 1994-09-30 | 1997-12-16 | United Microelectronics Corporation | Multiple well device and process of manufacture |
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| JP2001291786A (ja) | 2000-04-06 | 2001-10-19 | Seiko Epson Corp | 半導体装置及びその製造方法 |
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-
2002
- 2002-03-06 JP JP2002060489A patent/JP2003257883A/ja not_active Withdrawn
-
2003
- 2003-02-21 CN CNB031062059A patent/CN1282222C/zh not_active Expired - Fee Related
- 2003-03-05 US US10/382,357 patent/US7005340B2/en not_active Expired - Fee Related
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