JPH039558A - Ｃｍｏｓ型半導体装置の製造方法 - Google Patents
Ｃｍｏｓ型半導体装置の製造方法Info
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- JPH039558A JPH039558A JP1144703A JP14470389A JPH039558A JP H039558 A JPH039558 A JP H039558A JP 1144703 A JP1144703 A JP 1144703A JP 14470389 A JP14470389 A JP 14470389A JP H039558 A JPH039558 A JP H039558A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ＣＭＯＳ型半導体装置、特に両ウェル構造の
ＣＭＯＳ型半導体装置の製造方法に関する。
ＣＭＯＳ型半導体装置の製造方法に関する。
従来の技（１Ｃ？
近年、半導体装置は、低消費電力の要求からＣＭＯＳ型
半導体装置の開発が活発に行なわれている。このＣＭ
ＯＳ型半導体装置にはＰウェル方式、Ｎウェル方式およ
び両ウェル方式の３通りがある。そしてトランジスタの
微細化を行うためにはＮヂャンネル、Ｐヂャンネルそれ
ぞれを独立に最適化できる両ウェル方式が最も有力とさ
れている。
半導体装置の開発が活発に行なわれている。このＣＭ
ＯＳ型半導体装置にはＰウェル方式、Ｎウェル方式およ
び両ウェル方式の３通りがある。そしてトランジスタの
微細化を行うためにはＮヂャンネル、Ｐヂャンネルそれ
ぞれを独立に最適化できる両ウェル方式が最も有力とさ
れている。
両ウェル構造の形成方法としてはパリ口（Ｌ。
Ｃ，Ｐａｒｒｉｌｌｏ ；アイ、イー、デイーエム゛８
０テクニカルダイジョストレポート７５２頁）らによっ
て提案されたマスク工程は１回で、セルファラインで両
ウェルを形成する方法がある。この方法による製造工程
を第２図（ａ）〜（ｃ）に示す。
０テクニカルダイジョストレポート７５２頁）らによっ
て提案されたマスク工程は１回で、セルファラインで両
ウェルを形成する方法がある。この方法による製造工程
を第２図（ａ）〜（ｃ）に示す。
まず第２図（ａ）に示すように、Ｎ型シリコン基板１の
表面上に熱酸化ＩＪＩ ２を成長させ、次に窒化シリコ
ン膜３を成長させ、フォトレジストマスク４を用いて窒
化シリコン膜３を選択除去する。その後リンイオンの注
入を行い、Ｎ型拡散層５を形成する。次に第２図（ｂ）
に示すように、フォトレジストマスク４を除去し、窒化
シリコン１１！Ｉ３をマスクとして選択酸化を行い、Ｎ
型拡散層５の上に厚い酸化膜６を成長させる。次に、窒
化シリコン膜３を除去し、厚い酸化膜６をマスクとして
、ボロンイオンの注入を行い、Ｐ型拡散層７を形成する
。
表面上に熱酸化ＩＪＩ ２を成長させ、次に窒化シリコ
ン膜３を成長させ、フォトレジストマスク４を用いて窒
化シリコン膜３を選択除去する。その後リンイオンの注
入を行い、Ｎ型拡散層５を形成する。次に第２図（ｂ）
に示すように、フォトレジストマスク４を除去し、窒化
シリコン１１！Ｉ３をマスクとして選択酸化を行い、Ｎ
型拡散層５の上に厚い酸化膜６を成長させる。次に、窒
化シリコン膜３を除去し、厚い酸化膜６をマスクとして
、ボロンイオンの注入を行い、Ｐ型拡散層７を形成する
。
その後第２図（Ｃ）に示すように、ドライブイン工程を
経て、Ｎウェル８およびＰウェル９の形成が行なわれる
。
経て、Ｎウェル８およびＰウェル９の形成が行なわれる
。
発明が解決しようとする課題
しかし、上述の従来例は、熱酸化工程や窒化シフコン膜
成長工程、窒化シリコン膜選択除去工程など、工程数が
多いという問題点を有している。
成長工程、窒化シリコン膜選択除去工程など、工程数が
多いという問題点を有している。
本発明は、製造工程数を少なくしつつ、両ウェル構造を
有するＣＭＯ３型半導体装置の製造方法を提供するもの
である。
有するＣＭＯ３型半導体装置の製造方法を提供するもの
である。
課題を解決するための手段
本発明の方法は、一導電型の半導体基板の全面に一導電
型付与不純物イオンを注入した後、フォトレジストマス
ク又は酸化膜マスクを用いて、前記一導電型付与不純物
層を選択除去し、次いで、反対導電型付与不純物イオン
を注入し、フォトレジストマスク又は酸化膜マスクを除
去した後、ドライブイン工程を行うことによって一導電
ウェルと反対導電型ウェルとを同時に形成しようとする
ものである。
型付与不純物イオンを注入した後、フォトレジストマス
ク又は酸化膜マスクを用いて、前記一導電型付与不純物
層を選択除去し、次いで、反対導電型付与不純物イオン
を注入し、フォトレジストマスク又は酸化膜マスクを除
去した後、ドライブイン工程を行うことによって一導電
ウェルと反対導電型ウェルとを同時に形成しようとする
ものである。
作用
本発明の方法によれば、半導体基板全面に注入された一
導電型付与不純物層をフォトレジストマスクを用いて選
択除去し、この一導電型付与不純物層の選択除去された
領域に、同一フォトレジスト膜をマスクとして、反対導
電型付与不鈍物層を形成することができる。即ち、従来
例のような窒化シリコン膜成長や窒化シリコン膜選択除
去工程、さらには熱酸化工程等を必要とせず、簡単なプ
ロセスで両ウェル構造を有するＣＭＯ８型半導体装置が
得られる。
導電型付与不純物層をフォトレジストマスクを用いて選
択除去し、この一導電型付与不純物層の選択除去された
領域に、同一フォトレジスト膜をマスクとして、反対導
電型付与不鈍物層を形成することができる。即ち、従来
例のような窒化シリコン膜成長や窒化シリコン膜選択除
去工程、さらには熱酸化工程等を必要とせず、簡単なプ
ロセスで両ウェル構造を有するＣＭＯ８型半導体装置が
得られる。
実施例
次に本発明によるＣＭＯ８型半導体装置の製造方法を第
１図（ａ）〜（ｄ）の図面を用いて説明する。ここでは
実施例として、Ｎ型基板を用いた場合について述べるが
、Ｐ型基板、エビ基板等も全く同様である。
１図（ａ）〜（ｄ）の図面を用いて説明する。ここでは
実施例として、Ｎ型基板を用いた場合について述べるが
、Ｐ型基板、エビ基板等も全く同様である。
まず第１図（ａ）のように、Ｎ型基板１の全面にＮ型不
純物のリンイオンを１００ｋｅＶ、］、Ｘ１０”ｃｍ−
２注入し、Ｎ型付与不純物層５を形成する。次いで、第
１図（ｂ）のように例えばフォトレジスト１０をマスク
としてＮ型基板１をエツチングし、Ｎ型付与不純物層５
を選択除去する。このＮ型基板１のエツチングは、約０
．１５〜０．２μｍ程度実施するだけでＮ型付与不純物
層５を選択除去可能である。次いで、第１図（Ｃ）のよ
うに、フォトレジスト膜１０をマスクとしてＰ型付与不
純物のボロンイオンを５０ｋｅＶで５ Ｘ １０１２ｃ
ｎ＋−２注入し、Ｐ型付与不純物層７を形成する。次い
でフォトレジスト膜１０を除去し、１２００℃で５時間
窒素雰囲気中で熱処理を行うことによって、第１図（ｄ
）のように、Ｎ型ウェル８およびＰ型ウェル９が形成さ
れる。
純物のリンイオンを１００ｋｅＶ、］、Ｘ１０”ｃｍ−
２注入し、Ｎ型付与不純物層５を形成する。次いで、第
１図（ｂ）のように例えばフォトレジスト１０をマスク
としてＮ型基板１をエツチングし、Ｎ型付与不純物層５
を選択除去する。このＮ型基板１のエツチングは、約０
．１５〜０．２μｍ程度実施するだけでＮ型付与不純物
層５を選択除去可能である。次いで、第１図（Ｃ）のよ
うに、フォトレジスト膜１０をマスクとしてＰ型付与不
純物のボロンイオンを５０ｋｅＶで５ Ｘ １０１２ｃ
ｎ＋−２注入し、Ｐ型付与不純物層７を形成する。次い
でフォトレジスト膜１０を除去し、１２００℃で５時間
窒素雰囲気中で熱処理を行うことによって、第１図（ｄ
）のように、Ｎ型ウェル８およびＰ型ウェル９が形成さ
れる。
以降は通常の技術によって、Ｎ型ウェル８内にはＰチャ
ンネルトランジスタ、Ｐ型ウェル９内にはＮチャンネル
トランジスタを形成し、ＣＭＯ８型半導体装置が得られ
る。
ンネルトランジスタ、Ｐ型ウェル９内にはＮチャンネル
トランジスタを形成し、ＣＭＯ８型半導体装置が得られ
る。
なお、本実施例では一導電型不純物としてリンイオン、
反対導電型不純物としてボロンイオンとしたが、この逆
でもよいことは明白である。
反対導電型不純物としてボロンイオンとしたが、この逆
でもよいことは明白である。
またエツチングマスクとしてフォトレジストを用いたが
、酸化膜等の他のマスク材でもよい。
、酸化膜等の他のマスク材でもよい。
発明の効果
上述した本発明の方法によれば、簡単なプロセスで両ウ
ェル構造を有するＣＭＯ３型半導体装置が得られる。さ
らに、従来例に比べて熱処理の回数が減り、ウェル橘造
羅定までの熱処理は１２００℃のドライブイン工程のみ
とすることが可能であるため、ウェルの不純物プロファ
イルの制御が容易で、信頼性の高いＣＭＯ８型半導体装
置が得られる。
ェル構造を有するＣＭＯ３型半導体装置が得られる。さ
らに、従来例に比べて熱処理の回数が減り、ウェル橘造
羅定までの熱処理は１２００℃のドライブイン工程のみ
とすることが可能であるため、ウェルの不純物プロファ
イルの制御が容易で、信頼性の高いＣＭＯ８型半導体装
置が得られる。
第１図（ａ）〜（ｄ）は本発明の製造方法を説明するた
めの工程断面図、第２図（ａ）〜（Ｃ）は従来の製造方
法を説明するための工程断面図である。 １・・・・・・シリコン基板、２・・・・・・熱酸化膜
、３・・・・・・窒化シリコン膜、４・・・・・・フォ
トレジストＩＩＱ、５・・・・・・Ｎ型拡散層、６・・
・・・・厚い酸化膜、７・・・・・・Ｐ型拡散層、８・
・・・・・Ｎ型ウェル、９・・・・・・Ｐ型つェル、１
０・・・・・・フォトレジスト膜。
めの工程断面図、第２図（ａ）〜（Ｃ）は従来の製造方
法を説明するための工程断面図である。 １・・・・・・シリコン基板、２・・・・・・熱酸化膜
、３・・・・・・窒化シリコン膜、４・・・・・・フォ
トレジストＩＩＱ、５・・・・・・Ｎ型拡散層、６・・
・・・・厚い酸化膜、７・・・・・・Ｐ型拡散層、８・
・・・・・Ｎ型ウェル、９・・・・・・Ｐ型つェル、１
０・・・・・・フォトレジスト膜。
Claims (1)
- 一導電型半導体基板の全面に一導電型付与不純物イオン
を注入してその不純物層を形成する工程と、前記一導電
型不純物層をマスクエッチングによって選択除去する工
程と、前記マスクを用いて、反対導電型付与不純物イオ
ンを選択注入してその不純物層を形成する工程と、前記
マスクを除去した後、熱処理により前記一導電型不純物
層と前記反対導電型不純物層とを前記半導体基板中に熱
拡散して自己整合的にそれぞれ一導電型ウェルおよび反
対導電型ウェルを形成する工程とをそなえたＣＭＯＳ型
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144703A JPH039558A (ja) | 1989-06-07 | 1989-06-07 | Ｃｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144703A JPH039558A (ja) | 1989-06-07 | 1989-06-07 | Ｃｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH039558A true JPH039558A (ja) | 1991-01-17 |
Family
ID=15368321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144703A Pending JPH039558A (ja) | 1989-06-07 | 1989-06-07 | Ｃｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH039558A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5413944A (en) * | 1994-05-06 | 1995-05-09 | United Microelectronics Corporation | Twin tub CMOS process |
| JPH08316168A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
| US5766970A (en) * | 1992-02-25 | 1998-06-16 | Samsung Electronics Co., Ltd. | Method of manufacturing a twin well semiconductor device with improved planarity |
-
1989
- 1989-06-07 JP JP1144703A patent/JPH039558A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5766970A (en) * | 1992-02-25 | 1998-06-16 | Samsung Electronics Co., Ltd. | Method of manufacturing a twin well semiconductor device with improved planarity |
| US5413944A (en) * | 1994-05-06 | 1995-05-09 | United Microelectronics Corporation | Twin tub CMOS process |
| JPH08316168A (ja) * | 1995-05-24 | 1996-11-29 | Nec Corp | 半導体装置の製造方法 |
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