JPH0897378A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0897378A JPH0897378A JP6228403A JP22840394A JPH0897378A JP H0897378 A JPH0897378 A JP H0897378A JP 6228403 A JP6228403 A JP 6228403A JP 22840394 A JP22840394 A JP 22840394A JP H0897378 A JPH0897378 A JP H0897378A
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- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Abstract
(57)【要約】
【目的】 ウェルの横方向拡散が小さく、ウェル内にあ
るウェルに形成したトランジスタのソース／ドレイン拡
散層と外のウェルとのパンチスルーが防止でき、しかも
製造工程数が増加しない半導体装置及びその製造方法を
提供する。 【構成】 第１の導電型の半導体基板１０と、半導体基
板１０の主表面の第１の領域に形成された、第２の導電
型の第１のウェル２０ａ、２０ｂと、半導体基板１０の
主表面の、第１の領域とは異なる第２の領域に形成され
た、第１の導電型の第２のウェル２２ａと、第１のウェ
ル内に形成された、第１の導電型の第３のウェル２２ｂ
と、第３のウェル領域に形成され、且つ素子領域の半導
体基板表面から離間した半導体基板内部に形成された、
第１の導電型の高濃度不純物層２６とを有する。
るウェルに形成したトランジスタのソース／ドレイン拡
散層と外のウェルとのパンチスルーが防止でき、しかも
製造工程数が増加しない半導体装置及びその製造方法を
提供する。 【構成】 第１の導電型の半導体基板１０と、半導体基
板１０の主表面の第１の領域に形成された、第２の導電
型の第１のウェル２０ａ、２０ｂと、半導体基板１０の
主表面の、第１の領域とは異なる第２の領域に形成され
た、第１の導電型の第２のウェル２２ａと、第１のウェ
ル内に形成された、第１の導電型の第３のウェル２２ｂ
と、第３のウェル領域に形成され、且つ素子領域の半導
体基板表面から離間した半導体基板内部に形成された、
第１の導電型の高濃度不純物層２６とを有する。
Description
【０００１】
【産業上の利用分野】本発明は、トリプルウェルを有す
る半導体装置及びその製造方法に関する。
る半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】最近の半導体デバイスでは、異なる電位
をもつ複数のウェルを形成するために、ＣＭＯＳを構成
するＮウェルとＰウェルの他に、Ｐウェル又はＮウェル
の中に導電型の異なるウェルを形成して第三のウェルと
する、いわゆるトリプルウェル技術が一部で用いられて
いる。
をもつ複数のウェルを形成するために、ＣＭＯＳを構成
するＮウェルとＰウェルの他に、Ｐウェル又はＮウェル
の中に導電型の異なるウェルを形成して第三のウェルと
する、いわゆるトリプルウェル技術が一部で用いられて
いる。
【０００３】例えば、従来のＤＲＡＭでは、メモリセル
に印加するＶBBがそのまま入力回路にも印加される構造
となっていたため、アンダーシュート波形をもつ入力が
印加されるとウェルに電流が流れてＶBBの電位が変動
し、メモリセルの電荷維持に支障をきたす恐れがあっ
た。このため、アンダーシュート波形が入力されてもＶ
BBが変動しないようにＶBBの電位を深くする必要があっ
た。
に印加するＶBBがそのまま入力回路にも印加される構造
となっていたため、アンダーシュート波形をもつ入力が
印加されるとウェルに電流が流れてＶBBの電位が変動
し、メモリセルの電荷維持に支障をきたす恐れがあっ
た。このため、アンダーシュート波形が入力されてもＶ
BBが変動しないようにＶBBの電位を深くする必要があっ
た。
【０００４】しかし、低電圧で動作させるには、周辺回
路のＮ形トランジスタのしきい値電圧をできるだけ小さ
く、更に、動作時にはこのトランジスタにＶBBが印加さ
れないようにすることが望ましく、また、センスアンプ
領域とメモリセル領域とのウェルの電位は、互いに異な
る電位に設定する必要があった。そこで、ウェルの中に
ウェルを設けた構造を形成することにより、中に形成さ
れたウェルの電位を独立に変化することを行っていた。
路のＮ形トランジスタのしきい値電圧をできるだけ小さ
く、更に、動作時にはこのトランジスタにＶBBが印加さ
れないようにすることが望ましく、また、センスアンプ
領域とメモリセル領域とのウェルの電位は、互いに異な
る電位に設定する必要があった。そこで、ウェルの中に
ウェルを設けた構造を形成することにより、中に形成さ
れたウェルの電位を独立に変化することを行っていた。
【０００５】従来のトリプルウェルの形成方法として
は、例えば、特願平０５−２９２１７９号記載の半導体
装置の製造方法が提案されている。特願平０５−２９２
１７９号記載の半導体装置の製造方法によれば、まず、
シリコン基板１０を酸化してシリコン酸化膜１２を形成
した後にシリコン窒化膜１４を堆積し、シリコン窒化膜
１４を素子分離膜の形成パターンに加工する（図２０
（ａ））。
は、例えば、特願平０５−２９２１７９号記載の半導体
装置の製造方法が提案されている。特願平０５−２９２
１７９号記載の半導体装置の製造方法によれば、まず、
シリコン基板１０を酸化してシリコン酸化膜１２を形成
した後にシリコン窒化膜１４を堆積し、シリコン窒化膜
１４を素子分離膜の形成パターンに加工する（図２０
（ａ））。
【０００６】次いで、リソグラフィー工程によりパター
ニングを行い、Ｎウェルを形成する領域に選択的にＮ型
不純物をイオン注入する。レジストを除去した後に高温
の熱処理を行い、Ｎ型不純物のドライブインを行う（図
２０（ｂ））。次いで、リソグラフィー工程によりパタ
ーニングを行い、Ｎウェルの内部及び、Ｎウェルの形成
されていないＰ型基板領域の、Ｐウェルを形成すべき領
域に選択的にＰ型不純物をイオン注入する。レジストを
除去した後に高温の熱処理を行い、Ｐ型不純物のドライ
ブインを行い、Ｎウェル２０ａ、Ｐウェル２２ａ及びＮ
ウェル２０ｂ中のＰウェル２２ｂを形成する（図２０
（ｃ））。
ニングを行い、Ｎウェルを形成する領域に選択的にＮ型
不純物をイオン注入する。レジストを除去した後に高温
の熱処理を行い、Ｎ型不純物のドライブインを行う（図
２０（ｂ））。次いで、リソグラフィー工程によりパタ
ーニングを行い、Ｎウェルの内部及び、Ｎウェルの形成
されていないＰ型基板領域の、Ｐウェルを形成すべき領
域に選択的にＰ型不純物をイオン注入する。レジストを
除去した後に高温の熱処理を行い、Ｐ型不純物のドライ
ブインを行い、Ｎウェル２０ａ、Ｐウェル２２ａ及びＮ
ウェル２０ｂ中のＰウェル２２ｂを形成する（図２０
（ｃ））。
【０００７】次いで、シリコン窒化膜１４をマスクとし
て酸化することにより素子分離膜２４が形成されていた
（図２０（ｄ））。ここで、これらウェルの濃度は以下
の要領で決定されていた。まず、Ｎウェル２０ａ形成の
ための注入量を、Ｎウェル２０ａ中に形成されるＰ形寄
生トランジスタのフィールド閾値電圧が十分確保できる
ように設定する。次いで、Ｎウェル２０ａ中に形成され
るＰ形トランジスタの閾値電圧が所望の値となるよう
に、閾値電圧制御用の注入量を決定する。さらに、閾値
電圧制御のためのイオン注入を、全てのトランジスタで
共通にできるように、Ｐウェル２２ａの注入量を決定す
る。即ち、Ｎウェル２０ａ中のＰ形トランジスタの閾値
電圧が所望の値になるドーズ量を注入することによりＰ
ウェル２２ａ中のＮ形トランジスタの閾値電圧が所望の
値になるように、Ｐウェル２２ａを形成する為の注入量
を設定する。次いで、Ｎウェル２０ｂ中のＰウェル２０
ｂに形成されたＮ形トランジスタが所望の特性となるよ
うに、ゲート長及び基板バイアスを最適化する。
て酸化することにより素子分離膜２４が形成されていた
（図２０（ｄ））。ここで、これらウェルの濃度は以下
の要領で決定されていた。まず、Ｎウェル２０ａ形成の
ための注入量を、Ｎウェル２０ａ中に形成されるＰ形寄
生トランジスタのフィールド閾値電圧が十分確保できる
ように設定する。次いで、Ｎウェル２０ａ中に形成され
るＰ形トランジスタの閾値電圧が所望の値となるよう
に、閾値電圧制御用の注入量を決定する。さらに、閾値
電圧制御のためのイオン注入を、全てのトランジスタで
共通にできるように、Ｐウェル２２ａの注入量を決定す
る。即ち、Ｎウェル２０ａ中のＰ形トランジスタの閾値
電圧が所望の値になるドーズ量を注入することによりＰ
ウェル２２ａ中のＮ形トランジスタの閾値電圧が所望の
値になるように、Ｐウェル２２ａを形成する為の注入量
を設定する。次いで、Ｎウェル２０ｂ中のＰウェル２０
ｂに形成されたＮ形トランジスタが所望の特性となるよ
うに、ゲート長及び基板バイアスを最適化する。
【０００８】このようにして、２回のリソグラフィー工
程のみで、３種類のウェルを形成するとともに、それぞ
れのウェル中に形成されるトランジスタの閾値電圧を所
望の値に設定し、さらにＰ形寄生トランジスタのチャネ
ルストップまで行っていた。他のトリプルウェルの形成
方法としては、高温長時間のウェル拡散を必要としない
高エネルギーイオン注入を用いる半導体装置の製造方法
が提案されている。
程のみで、３種類のウェルを形成するとともに、それぞ
れのウェル中に形成されるトランジスタの閾値電圧を所
望の値に設定し、さらにＰ形寄生トランジスタのチャネ
ルストップまで行っていた。他のトリプルウェルの形成
方法としては、高温長時間のウェル拡散を必要としない
高エネルギーイオン注入を用いる半導体装置の製造方法
が提案されている。
【０００９】まず、シリコン基板１０上に素子分離膜２
４を形成し、リソグラフィー工程によりパターニングを
行う（図２１（ａ））。次いで、選択的に形成したレジ
スト６０をマスクとして、高エネルギーイオン注入によ
り基板内部に埋め込まれたＮ形層６２を形成する（図２
１（ｂ））。次いで、Ｐウェルを形成する領域をレジス
トで覆うようにリソグラフィー工程によりパターニング
を行った後、選択的に形成したレジスト６４をマスクと
してイオン注入を行い、Ｎウェル６６の形成とＮウェル
中に形成されるＰ形トランジスタの閾値制御を行う。こ
の工程により、埋め込まれたＮ型層６２とＮウェル６６
とに囲まれたアイランド状のＰ形領域６８が形成される
（図２１（ｃ））。
４を形成し、リソグラフィー工程によりパターニングを
行う（図２１（ａ））。次いで、選択的に形成したレジ
スト６０をマスクとして、高エネルギーイオン注入によ
り基板内部に埋め込まれたＮ形層６２を形成する（図２
１（ｂ））。次いで、Ｐウェルを形成する領域をレジス
トで覆うようにリソグラフィー工程によりパターニング
を行った後、選択的に形成したレジスト６４をマスクと
してイオン注入を行い、Ｎウェル６６の形成とＮウェル
中に形成されるＰ形トランジスタの閾値制御を行う。こ
の工程により、埋め込まれたＮ型層６２とＮウェル６６
とに囲まれたアイランド状のＰ形領域６８が形成される
（図２１（ｃ））。
【００１０】次いで、リソグラフィー工程によりパター
ニングを行った後、選択的に形成したレジスト７０をマ
スクとしてＰウェルを形成する領域にイオン注入を行
い、Ｐウェル７２の形成とＰウェル中に形成されるＮ形
トランジスタの閾値制御を行う（図２１（ｄ））。この
ように、高エネルギーイオン注入を用いたトリプルウェ
ルの形成方法では、ウェルの拡散工程を２工程削減する
ことができるので、プロセスが単純で低コストであり、
さらに埋め込まれたＮウェルを逆バイアスすることによ
り、α線の入射により発生した電子を集めることができ
るので、ソフトエラーレートを大幅に改善することがで
きる。
ニングを行った後、選択的に形成したレジスト７０をマ
スクとしてＰウェルを形成する領域にイオン注入を行
い、Ｐウェル７２の形成とＰウェル中に形成されるＮ形
トランジスタの閾値制御を行う（図２１（ｄ））。この
ように、高エネルギーイオン注入を用いたトリプルウェ
ルの形成方法では、ウェルの拡散工程を２工程削減する
ことができるので、プロセスが単純で低コストであり、
さらに埋め込まれたＮウェルを逆バイアスすることによ
り、α線の入射により発生した電子を集めることができ
るので、ソフトエラーレートを大幅に改善することがで
きる。
【００１１】
【発明が解決しようとする課題】しかしながら、上記特
願平０５−２９２１７９号記載の半導体装置の製造方法
では、２回のウェル拡散工程があるため、ウェル形成の
ために注入した不純物の横方向拡散が大きく、素子の微
細化の面で非常に不利であるといった問題があった。
願平０５−２９２１７９号記載の半導体装置の製造方法
では、２回のウェル拡散工程があるため、ウェル形成の
ために注入した不純物の横方向拡散が大きく、素子の微
細化の面で非常に不利であるといった問題があった。
【００１２】また、高速動作を実現するため、或いはホ
ットキャリアの発生を抑えるためには、動作電圧を下
げ、トランジスタの閾値電圧を減少することが重要であ
る。このため、Ｐ形トランジスタの閾値電圧を減少する
ために閾値電圧制御のための注入ドーズ量を増加する必
要があるが、これによりＮ形トランジスタの閾値電圧が
増加するため、Ｐウェルの濃度を減少させる必要があ
る。しかし、Ｐウェルの濃度を減少すると、Ｎウェル内
のＰウェルに形成したＮ形トランジスタのソース／ドレ
イン拡散層と、Ｐウェル直下のＮウェルとのパンチスル
ー耐圧が確保できず、結果として所望の低閾値電圧トラ
ンジスタを形成することができないといった問題があっ
た。
ットキャリアの発生を抑えるためには、動作電圧を下
げ、トランジスタの閾値電圧を減少することが重要であ
る。このため、Ｐ形トランジスタの閾値電圧を減少する
ために閾値電圧制御のための注入ドーズ量を増加する必
要があるが、これによりＮ形トランジスタの閾値電圧が
増加するため、Ｐウェルの濃度を減少させる必要があ
る。しかし、Ｐウェルの濃度を減少すると、Ｎウェル内
のＰウェルに形成したＮ形トランジスタのソース／ドレ
イン拡散層と、Ｐウェル直下のＮウェルとのパンチスル
ー耐圧が確保できず、結果として所望の低閾値電圧トラ
ンジスタを形成することができないといった問題があっ
た。
【００１３】また、上記の高エネルギーイオン注入を用
いた半導体装置の製造方法では、ウェル拡散工程を２工
程削減できる反面、ウェル形成のために３回のリソグラ
フィー工程が必要であり、結果としてリソグラフィー工
程が増加してしまうといった問題があった。本発明の目
的は、トリプルウェルを有する半導体装置において、ウ
ェルの横方向拡散が小さく、ウェル内にあるウェルに形
成したトランジスタのソース／ドレイン拡散層と外のウ
ェルとのパンチスルーが防止でき、しかも製造工程数が
増加しない半導体装置及びその製造方法を提供すること
にある。
いた半導体装置の製造方法では、ウェル拡散工程を２工
程削減できる反面、ウェル形成のために３回のリソグラ
フィー工程が必要であり、結果としてリソグラフィー工
程が増加してしまうといった問題があった。本発明の目
的は、トリプルウェルを有する半導体装置において、ウ
ェルの横方向拡散が小さく、ウェル内にあるウェルに形
成したトランジスタのソース／ドレイン拡散層と外のウ
ェルとのパンチスルーが防止でき、しかも製造工程数が
増加しない半導体装置及びその製造方法を提供すること
にある。
【００１４】
【課題を解決するための手段】上記目的は、第１の導電
型の半導体基板と、前記半導体基板の主表面の第１の領
域に形成された、第２の導電型の第１のウェルと、前記
半導体基板の主表面の、前記第１の領域とは異なる第２
の領域に形成された、前記第１の導電型の第２のウェル
と、前記第１のウェル内に形成された、前記第１の導電
型の第３のウェルと、前記第３のウェル領域に形成さ
れ、且つ素子領域の前記半導体基板表面から離間した前
記半導体基板内部に形成された、前記第１の導電型の高
濃度不純物層とを有することを特徴とする半導体装置に
より達成される。
型の半導体基板と、前記半導体基板の主表面の第１の領
域に形成された、第２の導電型の第１のウェルと、前記
半導体基板の主表面の、前記第１の領域とは異なる第２
の領域に形成された、前記第１の導電型の第２のウェル
と、前記第１のウェル内に形成された、前記第１の導電
型の第３のウェルと、前記第３のウェル領域に形成さ
れ、且つ素子領域の前記半導体基板表面から離間した前
記半導体基板内部に形成された、前記第１の導電型の高
濃度不純物層とを有することを特徴とする半導体装置に
より達成される。
【００１５】また、上記の半導体装置において、前記高
濃度不純物層は、前記素子領域を画定する素子分離膜の
直下に更に形成されていることが望ましい。また、第１
の導電型の半導体基板と、前記半導体基板の主表面の第
１の領域に形成された、第２の導電型の第１のウェル
と、前記半導体基板の主表面の、前記第１の領域とは異
なる第２の領域に形成された、前記第１の導電型の第２
のウェルと、前記第１のウェル内に形成された、前記第
１の導電型の第３のウェルとを有し、前記第３のウェル
の不純物濃度は、前記半導体基板表面の濃度よりも、前
記半導体基板表面から離間した前記半導体基板内部の濃
度が高いことを特徴とする半導体装置により達成され
る。
濃度不純物層は、前記素子領域を画定する素子分離膜の
直下に更に形成されていることが望ましい。また、第１
の導電型の半導体基板と、前記半導体基板の主表面の第
１の領域に形成された、第２の導電型の第１のウェル
と、前記半導体基板の主表面の、前記第１の領域とは異
なる第２の領域に形成された、前記第１の導電型の第２
のウェルと、前記第１のウェル内に形成された、前記第
１の導電型の第３のウェルとを有し、前記第３のウェル
の不純物濃度は、前記半導体基板表面の濃度よりも、前
記半導体基板表面から離間した前記半導体基板内部の濃
度が高いことを特徴とする半導体装置により達成され
る。
【００１６】また、上記の半導体装置において、前記第
１のウェルの不純物濃度は、前記半導体基板表面の濃度
よりも、前記半導体基板表面から離間した前記半導体基
板内部の濃度が高いことが望ましい。また、第１の導電
型の半導体基板上に、第１の開口部を有する第１のレジ
ストパターンを形成する第１のレジストパターン形成工
程と、前記第１のレジストパターンをマスクとして、前
記半導体基板に第１の不純物を導入する第１の不純物導
入工程と、前記第１の開口部とは異なる領域に設けられ
た第２の開口部と、前記第１の開口部の内側の領域に設
けられた第３の開口部とを有する第２のレジストパター
ンを形成する第２のレジストパターン形成工程と、前記
第２のレジストパターンをマスクとして、第２の不純物
を導入する第２の不純物導入工程と、導入した前記第１
の不純物及び前記第２の不純物を活性化し、前記第１の
開口部に第１の導電型の第１のウェルを、前記第２の開
口部に第２の導電型の第２のウェルを、前記第３の開口
部に前記第１のウェル内に形成された前記第２の導電型
の第３のウェルを形成するウェル形成工程と、前記第３
の開口部と等しい領域に設けられた第４の開口部を有す
る第３のレジストパターンを形成する第３のレジストパ
ターン形成工程と、第３のレジストパターンをマスクと
して、前記第３のウェル領域に前記第２の不純物を導入
し、素子領域の前記半導体基板表面から離間した前記第
３のウェル内部に高濃度不純物層を形成する高濃度不純
物層形成工程とを有することを特徴とする半導体装置の
製造方法により達成される。
１のウェルの不純物濃度は、前記半導体基板表面の濃度
よりも、前記半導体基板表面から離間した前記半導体基
板内部の濃度が高いことが望ましい。また、第１の導電
型の半導体基板上に、第１の開口部を有する第１のレジ
ストパターンを形成する第１のレジストパターン形成工
程と、前記第１のレジストパターンをマスクとして、前
記半導体基板に第１の不純物を導入する第１の不純物導
入工程と、前記第１の開口部とは異なる領域に設けられ
た第２の開口部と、前記第１の開口部の内側の領域に設
けられた第３の開口部とを有する第２のレジストパター
ンを形成する第２のレジストパターン形成工程と、前記
第２のレジストパターンをマスクとして、第２の不純物
を導入する第２の不純物導入工程と、導入した前記第１
の不純物及び前記第２の不純物を活性化し、前記第１の
開口部に第１の導電型の第１のウェルを、前記第２の開
口部に第２の導電型の第２のウェルを、前記第３の開口
部に前記第１のウェル内に形成された前記第２の導電型
の第３のウェルを形成するウェル形成工程と、前記第３
の開口部と等しい領域に設けられた第４の開口部を有す
る第３のレジストパターンを形成する第３のレジストパ
ターン形成工程と、第３のレジストパターンをマスクと
して、前記第３のウェル領域に前記第２の不純物を導入
し、素子領域の前記半導体基板表面から離間した前記第
３のウェル内部に高濃度不純物層を形成する高濃度不純
物層形成工程とを有することを特徴とする半導体装置の
製造方法により達成される。
【００１７】また、上記の半導体装置の製造方法におい
て、前記第３のレジストパターンは、前記第２の開口部
と等しい領域に設けられた第５の開口部を更に有し、前
記高濃度不純物層形成工程では、前記第３のレジストパ
ターンをマスクとして、前記第２のウェル及び前記第３
のウェル領域に前記第２不純物を導入し、素子領域の前
記半導体基板表面から離間した前記第２のウェル及び前
記第３のウェル内部に前記高濃度不純物層を形成するこ
とが望ましい。
て、前記第３のレジストパターンは、前記第２の開口部
と等しい領域に設けられた第５の開口部を更に有し、前
記高濃度不純物層形成工程では、前記第３のレジストパ
ターンをマスクとして、前記第２のウェル及び前記第３
のウェル領域に前記第２不純物を導入し、素子領域の前
記半導体基板表面から離間した前記第２のウェル及び前
記第３のウェル内部に前記高濃度不純物層を形成するこ
とが望ましい。
【００１８】また、上記の半導体装置の製造方法におい
て、前記高濃度不純物層を、前記素子領域を画定する素
子分離膜の直下に形成することが望ましい。また、第１
の導電型の半導体基板上に、第１の開口部を有する第１
のレジストパターンを形成する第１のレジストパターン
形成工程と、前記第１のレジストパターンをマスクとし
て、前記半導体基板に第１の不純物を導入する第１の不
純物導入工程と、前記第１の開口部とは異なる領域に設
けられた第２の開口部と、前記第１の開口部の内側の領
域に設けられた第３の開口部とを有する第２のレジスト
パターンを形成する第２のレジストパターン形成工程
と、前記第２のレジストパターンをマスクとして、第２
の不純物を導入する第２の不純物導入工程と、前記半導
体基板の主表面上に形成される複数の半導体素子を電気
的に分離する素子分離膜を形成する素子分離膜形成工程
と、導入した前記第１の不純物及び前記第２の不純物を
活性化し、前記第１の開口部に第１の導電型の第１のウ
ェルを、前記第２の開口部に第２の導電型の第２のウェ
ルを、前記第３の開口部に前記第１のウェル内に形成さ
れた前記第２の導電型の第３のウェルを形成するウェル
形成工程とを有し、前記第２の不純物導入工程は、前記
半導体基板表面よりも前記半導体基板深部で前記第２の
不純物の濃度が高い前記第２のウェル及び前記第３のウ
ェルを形成するように、加速エネルギーが低く注入量が
少ない第１のイオン注入工程と、加速エネルギーが高く
注入量が多い第２のイオン注入工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法により達成され
る。
て、前記高濃度不純物層を、前記素子領域を画定する素
子分離膜の直下に形成することが望ましい。また、第１
の導電型の半導体基板上に、第１の開口部を有する第１
のレジストパターンを形成する第１のレジストパターン
形成工程と、前記第１のレジストパターンをマスクとし
て、前記半導体基板に第１の不純物を導入する第１の不
純物導入工程と、前記第１の開口部とは異なる領域に設
けられた第２の開口部と、前記第１の開口部の内側の領
域に設けられた第３の開口部とを有する第２のレジスト
パターンを形成する第２のレジストパターン形成工程
と、前記第２のレジストパターンをマスクとして、第２
の不純物を導入する第２の不純物導入工程と、前記半導
体基板の主表面上に形成される複数の半導体素子を電気
的に分離する素子分離膜を形成する素子分離膜形成工程
と、導入した前記第１の不純物及び前記第２の不純物を
活性化し、前記第１の開口部に第１の導電型の第１のウ
ェルを、前記第２の開口部に第２の導電型の第２のウェ
ルを、前記第３の開口部に前記第１のウェル内に形成さ
れた前記第２の導電型の第３のウェルを形成するウェル
形成工程とを有し、前記第２の不純物導入工程は、前記
半導体基板表面よりも前記半導体基板深部で前記第２の
不純物の濃度が高い前記第２のウェル及び前記第３のウ
ェルを形成するように、加速エネルギーが低く注入量が
少ない第１のイオン注入工程と、加速エネルギーが高く
注入量が多い第２のイオン注入工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法により達成され
る。
【００１９】また、上記の半導体装置の製造方法におい
て、前記第１の不純物導入工程は、前記半導体基板表面
よりも前記半導体基板深部で不純物濃度が高い前記第１
のウェルを形成するように、加速エネルギーが低く注入
量が少ない第３のイオン注入工程と、加速エネルギーが
高く注入量が多い第４のイオン注入工程とを少なくとも
含むことが望ましい。
て、前記第１の不純物導入工程は、前記半導体基板表面
よりも前記半導体基板深部で不純物濃度が高い前記第１
のウェルを形成するように、加速エネルギーが低く注入
量が少ない第３のイオン注入工程と、加速エネルギーが
高く注入量が多い第４のイオン注入工程とを少なくとも
含むことが望ましい。
【００２０】また、第１の導電型の半導体基板上に、素
子領域を画定するための素子分離膜を形成する素子分離
膜形成工程と、前記素子分離膜を形成した前記半導体基
板上に、第１の開口部を有する第１のレジストパターン
を形成する第１のレジストパターン形成工程と、前記第
１のレジストパターンをマスクとして、前記半導体基板
に第１の不純物を導入する第１の不純物導入工程と、前
記第１の領域とは異なる第２の領域に設けられた第２の
開口部と、前記第１の開口部の内側の領域に設けられた
第３の開口部とを有する第２のレジストパターンを形成
する第２のレジストパターン形成工程と、前記第２のレ
ジストパターンをマスクとして、第２の不純物を導入す
る第２の不純物導入工程とを有し、前記第１の不純物及
び前記第２の不純物を前記半導体基板中に拡散するため
の熱処理を行わないことを特徴とする半導体装置の製造
方法により達成される。
子領域を画定するための素子分離膜を形成する素子分離
膜形成工程と、前記素子分離膜を形成した前記半導体基
板上に、第１の開口部を有する第１のレジストパターン
を形成する第１のレジストパターン形成工程と、前記第
１のレジストパターンをマスクとして、前記半導体基板
に第１の不純物を導入する第１の不純物導入工程と、前
記第１の領域とは異なる第２の領域に設けられた第２の
開口部と、前記第１の開口部の内側の領域に設けられた
第３の開口部とを有する第２のレジストパターンを形成
する第２のレジストパターン形成工程と、前記第２のレ
ジストパターンをマスクとして、第２の不純物を導入す
る第２の不純物導入工程とを有し、前記第１の不純物及
び前記第２の不純物を前記半導体基板中に拡散するため
の熱処理を行わないことを特徴とする半導体装置の製造
方法により達成される。
【００２１】また、上記の半導体装置の製造方法におい
て、前記第２の不純物導入工程は、前記第２の不純物を
前記素子分離膜下に導入することが望ましい。また、上
記の半導体装置の製造方法において、前記第２の不純物
導入工程は、前記半導体基板表面よりも前記半導体基板
深部で前記第２の不純物の濃度が高い前記第２のウェル
及び前記第３のウェルを形成するように、加速エネルギ
ーが低く注入量が少ない第１のイオン注入工程と、加速
エネルギーが高く注入量が多い第２のイオン注入工程と
を少なくとも含むことが望ましい。
て、前記第２の不純物導入工程は、前記第２の不純物を
前記素子分離膜下に導入することが望ましい。また、上
記の半導体装置の製造方法において、前記第２の不純物
導入工程は、前記半導体基板表面よりも前記半導体基板
深部で前記第２の不純物の濃度が高い前記第２のウェル
及び前記第３のウェルを形成するように、加速エネルギ
ーが低く注入量が少ない第１のイオン注入工程と、加速
エネルギーが高く注入量が多い第２のイオン注入工程と
を少なくとも含むことが望ましい。
【００２２】また、上記の半導体装置の製造方法におい
て、前記第１の不純物導入工程は、前記半導体基板表面
よりも前記半導体基板深部で不純物濃度が高い前記第１
のウェルを形成するように、加速エネルギーが低く注入
量が少ない第３のイオン注入工程と、加速エネルギーが
高く注入量が多い第４のイオン注入工程とを少なくとも
含むことが望ましい。
て、前記第１の不純物導入工程は、前記半導体基板表面
よりも前記半導体基板深部で不純物濃度が高い前記第１
のウェルを形成するように、加速エネルギーが低く注入
量が少ない第３のイオン注入工程と、加速エネルギーが
高く注入量が多い第４のイオン注入工程とを少なくとも
含むことが望ましい。
【００２３】
【作用】本発明によれば、トリプルウェルを有する半導
体装置において、素子領域より深い領域に高濃度不純物
層を形成したので、トランジスタの閾値電圧を低くする
ためにウェルの濃度を減少した際にも、ウェルの深い領
域を独立して高濃度にできるので、ウェルに形成したウ
ェル（以下、二重ウェルとする）内に形成したトランジ
スタのソース／ドレイン拡散層と、二重ウェルの外のウ
ェルとのパンチスルーを防止することができる。また、
ラッチアップの防止にも効果的である。
体装置において、素子領域より深い領域に高濃度不純物
層を形成したので、トランジスタの閾値電圧を低くする
ためにウェルの濃度を減少した際にも、ウェルの深い領
域を独立して高濃度にできるので、ウェルに形成したウ
ェル（以下、二重ウェルとする）内に形成したトランジ
スタのソース／ドレイン拡散層と、二重ウェルの外のウ
ェルとのパンチスルーを防止することができる。また、
ラッチアップの防止にも効果的である。
【００２４】また、素子分離膜直下に高濃度不純物層を
形成すれば、寄生トランジスタの動作を防ぐチャネルス
トップとして用いることができる。また、二重ウェルの
中のウェルの不純物濃度分布を、基板表面より基板の内
部で高くしたので、トランジスタの閾値電圧を低くする
ためにウェルの表面濃度を減少した際にも、二重ウェル
に形成したトランジスタのソース／ドレイン拡散層と、
二重ウェルの外のウェルとのパンチスルーを防止するこ
とができる。また、ラッチアップの防止にも効果的であ
る。
形成すれば、寄生トランジスタの動作を防ぐチャネルス
トップとして用いることができる。また、二重ウェルの
中のウェルの不純物濃度分布を、基板表面より基板の内
部で高くしたので、トランジスタの閾値電圧を低くする
ためにウェルの表面濃度を減少した際にも、二重ウェル
に形成したトランジスタのソース／ドレイン拡散層と、
二重ウェルの外のウェルとのパンチスルーを防止するこ
とができる。また、ラッチアップの防止にも効果的であ
る。
【００２５】また、高エネルギーイオン注入を用い、ウ
ェルの不純物濃度分布を基板表面より基板内部で高くす
れば、ウェルを形成するためには高温のドライブイン拡
散を必要としないので、不純物の横方向拡散を抑制する
ことができ、素子の微細化に有効である。また、高濃度
不純物層を、素子分離膜形成の後にイオン注入により形
成することにより、基板内部において容易に高い濃度の
領域を形成することができるので、トランジスタの閾値
電圧を低くするためにウェルの濃度を減少した際にも、
ウェルの深い領域を独立して高濃度にすることができ
る。
ェルの不純物濃度分布を基板表面より基板内部で高くす
れば、ウェルを形成するためには高温のドライブイン拡
散を必要としないので、不純物の横方向拡散を抑制する
ことができ、素子の微細化に有効である。また、高濃度
不純物層を、素子分離膜形成の後にイオン注入により形
成することにより、基板内部において容易に高い濃度の
領域を形成することができるので、トランジスタの閾値
電圧を低くするためにウェルの濃度を減少した際にも、
ウェルの深い領域を独立して高濃度にすることができ
る。
【００２６】また、二重ウェルを形成する際に、ＣＭＯ
Ｓを形成する際の一方のウェルを同時に形成すれば、ウ
ェルの製造プロセスを簡略にできる。また、高濃度不純
物層を、素子分離膜形成の後にイオン注入により形成す
れば、素子分離領域では高濃度不純物層が素子分離膜直
下に形成されるため、寄生トランジスタの動作を防ぐチ
ャネルストップとして機能することができる。
Ｓを形成する際の一方のウェルを同時に形成すれば、ウ
ェルの製造プロセスを簡略にできる。また、高濃度不純
物層を、素子分離膜形成の後にイオン注入により形成す
れば、素子分離領域では高濃度不純物層が素子分離膜直
下に形成されるため、寄生トランジスタの動作を防ぐチ
ャネルストップとして機能することができる。
【００２７】また、高濃度不純物層の形成工程を追加す
ることにより、リソグラフィー工程、イオン注入工程、
アッシング工程の計３工程が追加されるが、従来のチャ
ネルストップ形成工程の３工程を削除することができる
ので、トータルの製造工程数を増加することなく、二重
ウェルに形成されたトランジスタのソース／ドレイン拡
散層と二重ウェルの外のウェル間とのパンチスルー、寄
生トランジスタの動作を防止することができる。
ることにより、リソグラフィー工程、イオン注入工程、
アッシング工程の計３工程が追加されるが、従来のチャ
ネルストップ形成工程の３工程を削除することができる
ので、トータルの製造工程数を増加することなく、二重
ウェルに形成されたトランジスタのソース／ドレイン拡
散層と二重ウェルの外のウェル間とのパンチスルー、寄
生トランジスタの動作を防止することができる。
【００２８】また、二重ウェルの中のウェルを形成する
際に、低エネルギーによるイオン注入と高エネルギーに
よるイオン注入とを組み合わせ、基板内部ほど不純物濃
度が高いウェルを形成したので、トランジスタの閾値電
圧を低くするために中のウェルの表面濃度を減少する必
要があった場合にも、ウェルの表面濃度を増加すること
なく、独立してウェルの深い領域の濃度を増加すること
ができる。これにより、二重ウェルに形成したトランジ
スタのソース／ドレイン拡散層或いは他の高濃度拡散層
と二重ウェルの外のウェル間とのパンチスルーを防止す
ることができる。
際に、低エネルギーによるイオン注入と高エネルギーに
よるイオン注入とを組み合わせ、基板内部ほど不純物濃
度が高いウェルを形成したので、トランジスタの閾値電
圧を低くするために中のウェルの表面濃度を減少する必
要があった場合にも、ウェルの表面濃度を増加すること
なく、独立してウェルの深い領域の濃度を増加すること
ができる。これにより、二重ウェルに形成したトランジ
スタのソース／ドレイン拡散層或いは他の高濃度拡散層
と二重ウェルの外のウェル間とのパンチスルーを防止す
ることができる。
【００２９】また、高エネルギーイオン注入を含む複数
回のイオン注入によりＮウェルを形成すれば、ドライブ
イン拡散工程を省略することができる。これにより、不
純物の横方向拡散を最小限に抑えることができるので、
ウェル間隔を狭められるなど、素子の微細化に有効であ
る。更に、高エネルギーイオン注入を用いることにより
ウェル深部に高濃度の不純物層を形成できるので、ラッ
チアップ耐性を向上することができる。
回のイオン注入によりＮウェルを形成すれば、ドライブ
イン拡散工程を省略することができる。これにより、不
純物の横方向拡散を最小限に抑えることができるので、
ウェル間隔を狭められるなど、素子の微細化に有効であ
る。更に、高エネルギーイオン注入を用いることにより
ウェル深部に高濃度の不純物層を形成できるので、ラッ
チアップ耐性を向上することができる。
【００３０】また、高エネルギーイオン注入を用い、素
子分離膜を形成した後にトリプルウェルを形成したの
で、ドライブイン拡散工程を省略できるとともに、ラッ
チアップ耐性を向上することができる。また、ドライブ
イン拡散を必要としないので、素子分離膜直下の不純物
濃度は高いままで維持され、ウェルのイオン注入工程と
チャネルストップ工程とを兼ねることができるので、工
程合理化に有効である。
子分離膜を形成した後にトリプルウェルを形成したの
で、ドライブイン拡散工程を省略できるとともに、ラッ
チアップ耐性を向上することができる。また、ドライブ
イン拡散を必要としないので、素子分離膜直下の不純物
濃度は高いままで維持され、ウェルのイオン注入工程と
チャネルストップ工程とを兼ねることができるので、工
程合理化に有効である。
【００３１】また、二重ウェルの中のウェルを形成する
際に連続して複数回のイオン注入により不純物を導入す
れば、基板表面の濃度と基板内部の濃度とを独立して調
整できるので、トランジスタ特性の合わせこみとチャネ
ルストップの最適化を容易に行うことができる。また、
二重ウェルの外のウェルを形成する際に、連続して複数
回のイオン注入により不純物を導入すれば、１回のリソ
グラフィー工程で、外のウェル及びＣＭＯＳの一方のウ
ェルを形成することができる。従って、トリプルウェル
の形成とチャネルストップとを、２回のリソグラフィー
工程で実現することができるので、高エネルギーイオン
注入を用いる従来の半導体装置の製造方法と比較して、
リソグラフィー工程を１工程削減することができる。
際に連続して複数回のイオン注入により不純物を導入す
れば、基板表面の濃度と基板内部の濃度とを独立して調
整できるので、トランジスタ特性の合わせこみとチャネ
ルストップの最適化を容易に行うことができる。また、
二重ウェルの外のウェルを形成する際に、連続して複数
回のイオン注入により不純物を導入すれば、１回のリソ
グラフィー工程で、外のウェル及びＣＭＯＳの一方のウ
ェルを形成することができる。従って、トリプルウェル
の形成とチャネルストップとを、２回のリソグラフィー
工程で実現することができるので、高エネルギーイオン
注入を用いる従来の半導体装置の製造方法と比較して、
リソグラフィー工程を１工程削減することができる。
【００３２】
【実施例】本発明の第１の実施例による半導体装置及び
その製造方法を図１乃至図７を用いて説明する。図１は
本実施例による半導体装置の構造を示す概略断面図、図
２乃至図７は本実施例による半導体装置の製造方法を示
す工程断面図である。
その製造方法を図１乃至図７を用いて説明する。図１は
本実施例による半導体装置の構造を示す概略断面図、図
２乃至図７は本実施例による半導体装置の製造方法を示
す工程断面図である。
【００３３】本実施例では、トリプルウェル構造の半導
体装置において、トランジスタの閾値電圧を減少する目
的でＰウェルの濃度を減少した際に、Ｎウェル中のＰウ
ェルに形成したＮ形トランジスタのソース／ドレイン拡
散層と、Ｐウェル直下のＮウェルとのパンチスルーを防
止できる半導体装置及びその製造方法を説明する。本実
施例による半導体装置は、Ｐウェルが形成された領域の
素子分離膜直下、及び素子領域のＰウェル深部に高濃度
不純物層が形成されているところに特徴がある。
体装置において、トランジスタの閾値電圧を減少する目
的でＰウェルの濃度を減少した際に、Ｎウェル中のＰウ
ェルに形成したＮ形トランジスタのソース／ドレイン拡
散層と、Ｐウェル直下のＮウェルとのパンチスルーを防
止できる半導体装置及びその製造方法を説明する。本実
施例による半導体装置は、Ｐウェルが形成された領域の
素子分離膜直下、及び素子領域のＰウェル深部に高濃度
不純物層が形成されているところに特徴がある。
【００３４】即ち、図１に示すように、シリコン基板１
０には、Ｎウェル２０ａ、２０ｂが形成されている。ま
た、Ｎウェル２０ａ及び２０ｂが形成されていない領域
にはＰウェル２２ａが形成され、Ｎウェル２０ｂ中には
Ｐウェル２２ｂが形成されている。このようなトリプル
ウェル構造において、Ｐウェル２２ａ、２２ｂ中には高
濃度不純物層２６が形成されている。高濃度不純物層２
６は、素子分離領域では素子分離膜２４の直下に、素子
領域ではウェルの深部に形成されている。
０には、Ｎウェル２０ａ、２０ｂが形成されている。ま
た、Ｎウェル２０ａ及び２０ｂが形成されていない領域
にはＰウェル２２ａが形成され、Ｎウェル２０ｂ中には
Ｐウェル２２ｂが形成されている。このようなトリプル
ウェル構造において、Ｐウェル２２ａ、２２ｂ中には高
濃度不純物層２６が形成されている。高濃度不純物層２
６は、素子分離領域では素子分離膜２４の直下に、素子
領域ではウェルの深部に形成されている。
【００３５】各ウェル上には、ゲート酸化膜２８を介し
てゲート電極３８が形成され、ゲート電極の両側には、
ソース／ドレイン拡散層４４、４６が形成されている。
このようにＭＯＳトランジスタが形成されている。次
に、本実施例による半導体装置の製造方法を説明する。
まず、比抵抗１０［Ω−ｃｍ］のＰ形（１００）シリコ
ン基板１０上に、膜厚約５ｎｍの熱酸化膜１２を形成し
た後、化学気相成長（ＣＶＤ）法により膜厚約１００ｎ
ｍのシリコン窒化膜１４を堆積する。次いで、リソグラ
フィー工程及びエッチング工程により、堆積したシリコ
ン窒化膜１４を素子分離パターンにパターニングする
（図２（ａ））。
てゲート電極３８が形成され、ゲート電極の両側には、
ソース／ドレイン拡散層４４、４６が形成されている。
このようにＭＯＳトランジスタが形成されている。次
に、本実施例による半導体装置の製造方法を説明する。
まず、比抵抗１０［Ω−ｃｍ］のＰ形（１００）シリコ
ン基板１０上に、膜厚約５ｎｍの熱酸化膜１２を形成し
た後、化学気相成長（ＣＶＤ）法により膜厚約１００ｎ
ｍのシリコン窒化膜１４を堆積する。次いで、リソグラ
フィー工程及びエッチング工程により、堆積したシリコ
ン窒化膜１４を素子分離パターンにパターニングする
（図２（ａ））。
【００３６】次いで、選択的に形成したレジスト１６を
マスクとして、Ｎウェルを形成する領域に、２×１０13
ｃｍ-2のドーズ量の燐（Ｐ）イオンを１８０ｋｅＶの加
速エネルギーでイオン注入する（図２（ｂ））。ここ
で、Ｎウェル形成のための注入量は、Ｎウェル中に形成
されるＰ形寄生トランジスタのフィールド閾値電圧が十
分確保できるように設定されている。
マスクとして、Ｎウェルを形成する領域に、２×１０13
ｃｍ-2のドーズ量の燐（Ｐ）イオンを１８０ｋｅＶの加
速エネルギーでイオン注入する（図２（ｂ））。ここ
で、Ｎウェル形成のための注入量は、Ｎウェル中に形成
されるＰ形寄生トランジスタのフィールド閾値電圧が十
分確保できるように設定されている。
【００３７】レジストを除去した後、１１５０℃３００
分の熱拡散により、注入したＰのドライブイン拡散を行
う（図３（ａ））。次いで、選択的に形成したレジスト
１８をマスクとして、Ｐウェルを形成する領域に、１．
３×１０13ｃｍ-2のドーズ量の硼素（Ｂ）イオンを１８
０ｋｅＶの加速エネルギーでイオン注入する（図３
（ｂ））。ここで、Ｐウェル形成のための注入量は、閾
値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形
トランジスタの閾値電圧が所望の値となるドーズ量と等
しいドーズ量をＰウェル２２ａ領域に注入したときに、
Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値
電圧が所望の値になるように設定されている。
分の熱拡散により、注入したＰのドライブイン拡散を行
う（図３（ａ））。次いで、選択的に形成したレジスト
１８をマスクとして、Ｐウェルを形成する領域に、１．
３×１０13ｃｍ-2のドーズ量の硼素（Ｂ）イオンを１８
０ｋｅＶの加速エネルギーでイオン注入する（図３
（ｂ））。ここで、Ｐウェル形成のための注入量は、閾
値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形
トランジスタの閾値電圧が所望の値となるドーズ量と等
しいドーズ量をＰウェル２２ａ領域に注入したときに、
Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値
電圧が所望の値になるように設定されている。
【００３８】レジスト１８を除去した後、１１５０℃３
０分の熱拡散により、ＢとＰを拡散させる。この熱処理
により、Ｎウェル２０ａ、Ｐウェル２２ａ及び、Ｎウェ
ル２０ｂ中に形成されたＰウェル２２ｂの３種類のウェ
ルが形成される（図４（ａ））。次いで、パターニング
されたシリコン窒化膜１４をマスクとしてウェット雰囲
気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２
４を局所的に形成した後、シリコン窒化膜１４をエッチ
ングにより除去する（図４（ｂ））。
０分の熱拡散により、ＢとＰを拡散させる。この熱処理
により、Ｎウェル２０ａ、Ｐウェル２２ａ及び、Ｎウェ
ル２０ｂ中に形成されたＰウェル２２ｂの３種類のウェ
ルが形成される（図４（ａ））。次いで、パターニング
されたシリコン窒化膜１４をマスクとしてウェット雰囲
気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２
４を局所的に形成した後、シリコン窒化膜１４をエッチ
ングにより除去する（図４（ｂ））。
【００３９】次いで、選択的に形成したレジスト（図示
せず）をマスクとして、Ｐウェル２２ａ及び２２ｂを形
成する領域に、４×１０12ｃｍ-2のドーズ量のＢイオン
を１４０ｋｅＶの加速エネルギーでイオン注入する（図
５（ａ））。このイオン注入により、Ｐウェル２２ａ、
２２ｂ中の素子分離膜２４直下、及び素子領域の深部に
高濃度不純物層３０が形成される。
せず）をマスクとして、Ｐウェル２２ａ及び２２ｂを形
成する領域に、４×１０12ｃｍ-2のドーズ量のＢイオン
を１４０ｋｅＶの加速エネルギーでイオン注入する（図
５（ａ））。このイオン注入により、Ｐウェル２２ａ、
２２ｂ中の素子分離膜２４直下、及び素子領域の深部に
高濃度不純物層３０が形成される。
【００４０】このようにして素子分離膜２４直下に形成
された高濃度不純物層２６は、Ｐウェル中に形成される
Ｎ形寄生トランジスタの動作を防ぐチャネルストッパー
として作用し、素子領域の深部に形成された高濃度不純
物層２６は、Ｐウェル２２ｂ中に形成されるトランジス
タのソース／ドレイン拡散層４４とＮウェル２０ｂとの
パンチスルーを防止するパンチスルーストッパーとして
作用する。
された高濃度不純物層２６は、Ｐウェル中に形成される
Ｎ形寄生トランジスタの動作を防ぐチャネルストッパー
として作用し、素子領域の深部に形成された高濃度不純
物層２６は、Ｐウェル２２ｂ中に形成されるトランジス
タのソース／ドレイン拡散層４４とＮウェル２０ｂとの
パンチスルーを防止するパンチスルーストッパーとして
作用する。
【００４１】レジストを除去した後、Ｎウェル２０ａ中
に形成されるＰ形トランジスタ、Ｐウェル２２ａ中に形
成されるＮ形トランジスタ、及びＮウェル２０ｂ中のＰ
ウェル２２ｂ中に形成されるＮ形トランジスタの閾値電
圧が所望の値になるように、２×１０12ｃｍ-2のドーズ
量のＢイオンを１８ｋｅＶの加速エネルギーでイオン注
入する（図５（ｂ））。
に形成されるＰ形トランジスタ、Ｐウェル２２ａ中に形
成されるＮ形トランジスタ、及びＮウェル２０ｂ中のＰ
ウェル２２ｂ中に形成されるＮ形トランジスタの閾値電
圧が所望の値になるように、２×１０12ｃｍ-2のドーズ
量のＢイオンを１８ｋｅＶの加速エネルギーでイオン注
入する（図５（ｂ））。
【００４２】その後、通常のＭＯＳトランジスタの形成
プロセスにより、トランジスタを形成する。例えば、熱
酸化膜１２をエッチングにより除去した後、熱酸化によ
りゲート酸化膜２８を形成する。次いで、ゲート酸化膜
２８上にポリシリコン膜３０をＣＶＤ法により堆積し、
Ｐをドーピングして低抵抗化する（図６（ａ））。
プロセスにより、トランジスタを形成する。例えば、熱
酸化膜１２をエッチングにより除去した後、熱酸化によ
りゲート酸化膜２８を形成する。次いで、ゲート酸化膜
２８上にポリシリコン膜３０をＣＶＤ法により堆積し、
Ｐをドーピングして低抵抗化する（図６（ａ））。
【００４３】次いで、選択的に形成したレジスト（図示
せず）をマスクとしてポリシリコン膜３０をＲＩＥによ
りパターニングし、ゲート電極３８を形成する（図６
（ｂ））。レジストを除去した後、選択的に形成したレ
ジスト（図示せず）をマスクとしてＮ形トランジスタの
形成される領域にＰイオンを注入し、Ｎ形トランジスタ
のＬＤＤ（Lightly Doped Drain）となる低濃度領域４
０を形成する。
せず）をマスクとしてポリシリコン膜３０をＲＩＥによ
りパターニングし、ゲート電極３８を形成する（図６
（ｂ））。レジストを除去した後、選択的に形成したレ
ジスト（図示せず）をマスクとしてＮ形トランジスタの
形成される領域にＰイオンを注入し、Ｎ形トランジスタ
のＬＤＤ（Lightly Doped Drain）となる低濃度領域４
０を形成する。
【００４４】レジストを除去した後、酸化膜をＣＶＤ法
により堆積し、反応性イオンエッチング（ＲＩＥ）によ
りエッチバックすることにより、サイドウォール４２を
形成する（図７（ａ））。次いで、選択的に形成したレ
ジスト（図示せず）をマスクとして、Ｎ形トランジスタ
の形成される領域に砒素（Ａｓ）イオンを注入し、Ｎ形
トランジスタのソース／ドレイン拡散層４４とする。
により堆積し、反応性イオンエッチング（ＲＩＥ）によ
りエッチバックすることにより、サイドウォール４２を
形成する（図７（ａ））。次いで、選択的に形成したレ
ジスト（図示せず）をマスクとして、Ｎ形トランジスタ
の形成される領域に砒素（Ａｓ）イオンを注入し、Ｎ形
トランジスタのソース／ドレイン拡散層４４とする。
【００４５】レジストを除去した後、再度レジスト（図
示せず）を選択的に形成し、Ｐ形トランジスタの形成さ
れる領域に、弗化硼素（ＢＦ2）イオンを注入し、Ｐ形
トランジスタのソース／ドレイン拡散層４６とする。こ
のようにして、Ｎウェル２０ａ中のＰ形トランジスタ４
８、Ｐウェル２２ａ中のＮ形トランジスタ５０、及びＮ
ウェル２０ｂ中のＰウェル２２ｂ中のＮ形トランジスタ
５２の、３種類のトランジスタが形成される。
示せず）を選択的に形成し、Ｐ形トランジスタの形成さ
れる領域に、弗化硼素（ＢＦ2）イオンを注入し、Ｐ形
トランジスタのソース／ドレイン拡散層４６とする。こ
のようにして、Ｎウェル２０ａ中のＰ形トランジスタ４
８、Ｐウェル２２ａ中のＮ形トランジスタ５０、及びＮ
ウェル２０ｂ中のＰウェル２２ｂ中のＮ形トランジスタ
５２の、３種類のトランジスタが形成される。
【００４６】このように、本実施例によれば、トリプル
ウェルを形成する半導体装置の製造方法において、素子
領域よりも深い領域に高濃度不純物層を形成したので、
トランジスタの閾値電圧を低くするためにＰウェルの表
面濃度を減少する必要があった場合にも、ウェルの表面
濃度を増加することなく、独立してウェルの深い領域の
濃度を増加することができる。これにより、Ｎウェル中
のＰウェルに形成したＮ形トランジスタのソース／ドレ
イン拡散層、或いは他の高濃度拡散層とＮウェル間との
パンチスルーを防止することができる。
ウェルを形成する半導体装置の製造方法において、素子
領域よりも深い領域に高濃度不純物層を形成したので、
トランジスタの閾値電圧を低くするためにＰウェルの表
面濃度を減少する必要があった場合にも、ウェルの表面
濃度を増加することなく、独立してウェルの深い領域の
濃度を増加することができる。これにより、Ｎウェル中
のＰウェルに形成したＮ形トランジスタのソース／ドレ
イン拡散層、或いは他の高濃度拡散層とＮウェル間との
パンチスルーを防止することができる。
【００４７】また、ウェル内部に形成する高濃度不純物
層は、素子分離膜形成後にイオン注入により形成するの
で、素子領域ではウェルの内部深くに形成されるのに対
し、素子分離領域では素子分離膜直下に形成することが
できる。従って、高濃度不純物層はＰウェル中に形成さ
れるＮ形寄生トランジスタの動作を防ぐチャネルストッ
パーとしても機能することができる。
層は、素子分離膜形成後にイオン注入により形成するの
で、素子領域ではウェルの内部深くに形成されるのに対
し、素子分離領域では素子分離膜直下に形成することが
できる。従って、高濃度不純物層はＰウェル中に形成さ
れるＮ形寄生トランジスタの動作を防ぐチャネルストッ
パーとしても機能することができる。
【００４８】また、高濃度不純物層の形成工程を追加す
ることにより、リソグラフィー工程、イオン注入工程、
アッシング工程の計３工程が追加されるが、従来のチャ
ネルストッパー形成工程の３工程を削除することができ
るので、トータルの製造工程数を増加することなく、ソ
ース／ドレイン拡散層とＮウェル間のパンチスルー、Ｎ
形寄生トランジスタの動作を防止することができる。即
ち、上記のプロセスフローでは、素子分離、トリプルウ
ェルの形成、トランジスタの閾値電圧制御、チャネルス
トップ、パンチスルー防止を、４回のリソグラフィー工
程で実現することができる。
ることにより、リソグラフィー工程、イオン注入工程、
アッシング工程の計３工程が追加されるが、従来のチャ
ネルストッパー形成工程の３工程を削除することができ
るので、トータルの製造工程数を増加することなく、ソ
ース／ドレイン拡散層とＮウェル間のパンチスルー、Ｎ
形寄生トランジスタの動作を防止することができる。即
ち、上記のプロセスフローでは、素子分離、トリプルウ
ェルの形成、トランジスタの閾値電圧制御、チャネルス
トップ、パンチスルー防止を、４回のリソグラフィー工
程で実現することができる。
【００４９】なお、上記実施例では、通常のＮウェルと
Ｐウェルの他に、Ｎウェル中のＰウェルを形成する半導
体装置の製造方法について示したが、Ｐウェル中にＮウ
ェルを有するトリプルウェルを形成する半導体装置の製
造方法に適用することもできる。また、ウェルの形成と
素子分離膜形成とを別の工程とし、ウェルを形成するた
めの不純物をドライブイン拡散した後に熱酸化により素
子分離膜２６を形成したが、同一の拡散炉において、ド
ライブイン拡散と素子分離膜形成を連続して行ってもよ
い。この場合、拡散から酸化に変える際に、炉の温度と
雰囲気を変えることにより達成できる。また、酸化に伴
う不純物拡散のみで十分にウェルを形成できるのであれ
ば、素子分離膜形成工程のみを行い、ウェル形成工程を
省略してもよい。このようなプロセスを用いることがで
きれば、全体の処理時間が短縮できるので、装置のスル
ープットが向上し、製造コストを低下することができ
る。
Ｐウェルの他に、Ｎウェル中のＰウェルを形成する半導
体装置の製造方法について示したが、Ｐウェル中にＮウ
ェルを有するトリプルウェルを形成する半導体装置の製
造方法に適用することもできる。また、ウェルの形成と
素子分離膜形成とを別の工程とし、ウェルを形成するた
めの不純物をドライブイン拡散した後に熱酸化により素
子分離膜２６を形成したが、同一の拡散炉において、ド
ライブイン拡散と素子分離膜形成を連続して行ってもよ
い。この場合、拡散から酸化に変える際に、炉の温度と
雰囲気を変えることにより達成できる。また、酸化に伴
う不純物拡散のみで十分にウェルを形成できるのであれ
ば、素子分離膜形成工程のみを行い、ウェル形成工程を
省略してもよい。このようなプロセスを用いることがで
きれば、全体の処理時間が短縮できるので、装置のスル
ープットが向上し、製造コストを低下することができ
る。
【００５０】次に本発明の第２の実施例による半導体装
置の製造方法を図８乃至図１２を用いて説明する。図８
は本実施例による半導体装置の構造を示す概略断面図、
図９乃至図１２は本実施例による半導体装置の製造方法
を示す工程断面図である。本実施例では、図１に示した
第１の実施例と同様に、トランジスタの閾値電圧を減少
する目的でＰウェルの濃度を減少した際に、Ｎウェル中
のＰウェルに形成したＮ形トランジスタのソース／ドレ
イン拡散層と、Ｐウェル直下のＮウェルとのパンチスル
ーを防止できる半導体装置及びその製造方法を提供する
ものである。
置の製造方法を図８乃至図１２を用いて説明する。図８
は本実施例による半導体装置の構造を示す概略断面図、
図９乃至図１２は本実施例による半導体装置の製造方法
を示す工程断面図である。本実施例では、図１に示した
第１の実施例と同様に、トランジスタの閾値電圧を減少
する目的でＰウェルの濃度を減少した際に、Ｎウェル中
のＰウェルに形成したＮ形トランジスタのソース／ドレ
イン拡散層と、Ｐウェル直下のＮウェルとのパンチスル
ーを防止できる半導体装置及びその製造方法を提供する
ものである。
【００５１】本実施例による半導体装置は、Ｐウェル深
部の濃度が、表面濃度よりも高濃度に形成されていると
ころに特徴がある。即ち、図８（ａ）に示すように、シ
リコン基板１０には、Ｎウェル２０ａ、２０ｂが形成さ
れている。また、Ｎウェル２０ａ及び２０ｂが形成され
ていない領域にはＰウェル２２ａが形成され、Ｎウェル
２０ｂ中にはＰウェル２２ｂが形成されている。ここ
で、Ｎウェル２０ｂ中に形成されたＰウェル２２ｂにお
ける不純物プロファイルは、図８（ｂ）に示すように、
基板表面よりも基板内部の方が高くなるように形成され
ている。
部の濃度が、表面濃度よりも高濃度に形成されていると
ころに特徴がある。即ち、図８（ａ）に示すように、シ
リコン基板１０には、Ｎウェル２０ａ、２０ｂが形成さ
れている。また、Ｎウェル２０ａ及び２０ｂが形成され
ていない領域にはＰウェル２２ａが形成され、Ｎウェル
２０ｂ中にはＰウェル２２ｂが形成されている。ここ
で、Ｎウェル２０ｂ中に形成されたＰウェル２２ｂにお
ける不純物プロファイルは、図８（ｂ）に示すように、
基板表面よりも基板内部の方が高くなるように形成され
ている。
【００５２】次に、本実施例による半導体装置の製造方
法を説明する。まず、比抵抗１０［Ω−ｃｍ］のＰ形
（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸
化膜１２を形成した後、化学気相成長（ＣＶＤ）法にて
膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次
いで、リソグラフィー工程及びエッチング工程により、
堆積したシリコン窒化膜１４を素子分離パターンにパタ
ーニングする（図９（ａ））。
法を説明する。まず、比抵抗１０［Ω−ｃｍ］のＰ形
（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸
化膜１２を形成した後、化学気相成長（ＣＶＤ）法にて
膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次
いで、リソグラフィー工程及びエッチング工程により、
堆積したシリコン窒化膜１４を素子分離パターンにパタ
ーニングする（図９（ａ））。
【００５３】次いで、選択的に形成したレジスト１６を
マスクとして、Ｎウェルを形成する領域に、Ｐイオン
を、１８０ｋｅＶのエネルギーで１×１０13ｃｍ-2のド
ーズ量を、１ＭｅＶのエネルギーで１×１０13ｃｍ-2の
ドーズ量を連続してイオン注入する。ここで、Ｎウェル
形成のための注入量は、Ｎウェル中に形成されるＰ形寄
生トランジスタのフィールド閾値電圧が十分確保できる
ように設定されている。また、このように低エネルギー
と高エネルギーのイオン注入によりＮウェルを形成し、
基板内部の不純物濃度を高くすれば、ドライブイン拡散
により深いウェルを形成しなくてもよい（図９
（ｂ））。
マスクとして、Ｎウェルを形成する領域に、Ｐイオン
を、１８０ｋｅＶのエネルギーで１×１０13ｃｍ-2のド
ーズ量を、１ＭｅＶのエネルギーで１×１０13ｃｍ-2の
ドーズ量を連続してイオン注入する。ここで、Ｎウェル
形成のための注入量は、Ｎウェル中に形成されるＰ形寄
生トランジスタのフィールド閾値電圧が十分確保できる
ように設定されている。また、このように低エネルギー
と高エネルギーのイオン注入によりＮウェルを形成し、
基板内部の不純物濃度を高くすれば、ドライブイン拡散
により深いウェルを形成しなくてもよい（図９
（ｂ））。
【００５４】レジスト１６を除去した後、選択的に形成
したレジスト１８をマスクとして、Ｐウェルを形成する
領域に、Ｂイオンを、１４０ｋｅＶのエネルギーで７×
１０ 12ｃｍ-2のドーズ量を、４００ｋｅＶのエネルギー
で１×１０13ｃｍ-2のドーズ量を連続してイオン注入す
る（図１０（ａ））。ここで、Ｐウェル形成のための注
入量は、閾値電圧制御の際に、Ｎウェル２０ａ中に形成
されるＰ形トランジスタの閾値電圧が所望の値となるド
ーズ量と等しいドーズ量をＰウェル２２ａ領域に注入し
たときに、Ｐウェル２２ａ中に形成されるＮ形トランジ
スタの閾値電圧が所望の値になるように設定されてい
る。このようにして、低エネルギーのイオン注入と高エ
ネルギーのイオン注入とを組み合わせてウェルの形成を
行うことにより、基板内部の濃度が高いウェルを容易に
形成することができる。
したレジスト１８をマスクとして、Ｐウェルを形成する
領域に、Ｂイオンを、１４０ｋｅＶのエネルギーで７×
１０ 12ｃｍ-2のドーズ量を、４００ｋｅＶのエネルギー
で１×１０13ｃｍ-2のドーズ量を連続してイオン注入す
る（図１０（ａ））。ここで、Ｐウェル形成のための注
入量は、閾値電圧制御の際に、Ｎウェル２０ａ中に形成
されるＰ形トランジスタの閾値電圧が所望の値となるド
ーズ量と等しいドーズ量をＰウェル２２ａ領域に注入し
たときに、Ｐウェル２２ａ中に形成されるＮ形トランジ
スタの閾値電圧が所望の値になるように設定されてい
る。このようにして、低エネルギーのイオン注入と高エ
ネルギーのイオン注入とを組み合わせてウェルの形成を
行うことにより、基板内部の濃度が高いウェルを容易に
形成することができる。
【００５５】レジスト１８を除去した後、注入したＢと
Ｐを活性化するための熱処理を行い、Ｎウェル２０ａ、
Ｐウェル２２ａ及び、Ｎウェル２０ｂ中に形成されたＰ
ウェル２２ｂの３種類のウェルを形成する（図１０
（ｂ））。次いで、選択的に形成されたレジスト３２と
パターニングされたシリコン窒化膜１４をマスクとし
て、５×１０13ｃｍ-2のドーズ量のＢイオンを１８ｋｅ
Ｖの加速エネルギーでイオン注入し、Ｎ形寄生トランジ
スタの動作を防止するためのチャネルストップを行う
（図１１（ａ））。
Ｐを活性化するための熱処理を行い、Ｎウェル２０ａ、
Ｐウェル２２ａ及び、Ｎウェル２０ｂ中に形成されたＰ
ウェル２２ｂの３種類のウェルを形成する（図１０
（ｂ））。次いで、選択的に形成されたレジスト３２と
パターニングされたシリコン窒化膜１４をマスクとし
て、５×１０13ｃｍ-2のドーズ量のＢイオンを１８ｋｅ
Ｖの加速エネルギーでイオン注入し、Ｎ形寄生トランジ
スタの動作を防止するためのチャネルストップを行う
（図１１（ａ））。
【００５６】レジスト３２を除去した後、パターニング
されたシリコン窒化膜１４をマスクとしてウェット雰囲
気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２
４を局所的に形成し、シリコン窒化膜１４をエッチング
により除去する。酸化と同時に、Ｐウェル２２ａ、２２
ｂ中の素子分離膜２４直下には、チャネルストップ３４
が形成される。
されたシリコン窒化膜１４をマスクとしてウェット雰囲
気中で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２
４を局所的に形成し、シリコン窒化膜１４をエッチング
により除去する。酸化と同時に、Ｐウェル２２ａ、２２
ｂ中の素子分離膜２４直下には、チャネルストップ３４
が形成される。
【００５７】次いで、Ｎウェル２０ａ中に形成されるＰ
形トランジスタ、Ｐウェル２２ａ中に形成されるＮ形ト
ランジスタ、及びＮウェル２０ｂ中のＰウェル２２ｂ中
に形成されるＮ形トランジスタの閾値電圧が所望の値に
なるように、２×１０12ｃｍ -2のドーズ量のＢイオンを
１８ｋｅＶの加速エネルギーでイオン注入する（図１１
（ｂ））。
形トランジスタ、Ｐウェル２２ａ中に形成されるＮ形ト
ランジスタ、及びＮウェル２０ｂ中のＰウェル２２ｂ中
に形成されるＮ形トランジスタの閾値電圧が所望の値に
なるように、２×１０12ｃｍ -2のドーズ量のＢイオンを
１８ｋｅＶの加速エネルギーでイオン注入する（図１１
（ｂ））。
【００５８】その後、例えば、第１の実施例にて説明し
た図６及び図７の工程と同様にして、通常のＭＯＳトラ
ンジスタの形成プロセスによりトランジスタを形成すれ
ば、Ｎウェル２０ａ中のＰ形トランジスタ４８、Ｐウェ
ル２２ａ中のＮ形トランジスタ５０、及びＮウェル２０
ｂ中のＰウェル２２ｂ中のＮ形トランジスタ５２の、３
種類のトランジスタを形成することができる（図１
２）。
た図６及び図７の工程と同様にして、通常のＭＯＳトラ
ンジスタの形成プロセスによりトランジスタを形成すれ
ば、Ｎウェル２０ａ中のＰ形トランジスタ４８、Ｐウェ
ル２２ａ中のＮ形トランジスタ５０、及びＮウェル２０
ｂ中のＰウェル２２ｂ中のＮ形トランジスタ５２の、３
種類のトランジスタを形成することができる（図１
２）。
【００５９】このように、本実施例によれば、トリプル
ウェルを形成する半導体装置の製造方法において、ウェ
ルを形成する際に、低エネルギーによるイオン注入と高
エネルギーによるイオン注入とを組み合わせ、基板内部
ほど不純物濃度が高いウェルを形成したので、トランジ
スタの閾値電圧を低くするためにＰウェルの表面濃度を
減少する必要があった場合にも、ウェルの表面濃度を増
加することなく、独立してウェルの深い領域の濃度を増
加することができる。これにより、Ｎウェル中のＰウェ
ルに形成したＮ形トランジスタのソース／ドレイン拡散
層或いは他の高濃度拡散層とＮウェル間とのパンチスル
ーを防止することができる。
ウェルを形成する半導体装置の製造方法において、ウェ
ルを形成する際に、低エネルギーによるイオン注入と高
エネルギーによるイオン注入とを組み合わせ、基板内部
ほど不純物濃度が高いウェルを形成したので、トランジ
スタの閾値電圧を低くするためにＰウェルの表面濃度を
減少する必要があった場合にも、ウェルの表面濃度を増
加することなく、独立してウェルの深い領域の濃度を増
加することができる。これにより、Ｎウェル中のＰウェ
ルに形成したＮ形トランジスタのソース／ドレイン拡散
層或いは他の高濃度拡散層とＮウェル間とのパンチスル
ーを防止することができる。
【００６０】また、従来の半導体装置の製造方法に対し
ては、ウェルを形成する際に高エネルギーによるイオン
注入工程が挿入されるだけであるのでリソグラフィー工
程は増加せず、即ち、素子分離、トリプルウェルの形
成、トランジスタの閾値電圧制御、チャネルストップ、
パンチスルー防止を、４回のリソグラフィー工程で実現
することができる。
ては、ウェルを形成する際に高エネルギーによるイオン
注入工程が挿入されるだけであるのでリソグラフィー工
程は増加せず、即ち、素子分離、トリプルウェルの形
成、トランジスタの閾値電圧制御、チャネルストップ、
パンチスルー防止を、４回のリソグラフィー工程で実現
することができる。
【００６１】なお、上記実施例では、通常のＮウェルと
Ｐウェルの他に、Ｎウェル中のＰウェルを形成する半導
体装置の製造方法について示したが、Ｐウェル中のＮウ
ェルを有するトリプルウェルの形成プロセスに適用する
こともできる。また、上記実施例では、Ｎウェルの形成
においても、低エネルギーイオン注入と高エネルギーイ
オン注入を用いてドライブイン工程を省略したが、通常
の低エネルギーイオン注入後にドライブインを行い、Ｎ
ウェルを形成してもよい。
Ｐウェルの他に、Ｎウェル中のＰウェルを形成する半導
体装置の製造方法について示したが、Ｐウェル中のＮウ
ェルを有するトリプルウェルの形成プロセスに適用する
こともできる。また、上記実施例では、Ｎウェルの形成
においても、低エネルギーイオン注入と高エネルギーイ
オン注入を用いてドライブイン工程を省略したが、通常
の低エネルギーイオン注入後にドライブインを行い、Ｎ
ウェルを形成してもよい。
【００６２】次に、本発明の第３の実施例による半導体
装置の製造方法を図１３乃至図１９を用いて説明する。
図１３は本実施例による半導体装置の構造を示す概略断
面図、図１４及び図１５は本実施例によるトリプルウェ
ルにおける不純物分布を示す図、図１６乃至図１９は本
実施例による半導体装置の製造方法を示す工程断面図で
ある。
装置の製造方法を図１３乃至図１９を用いて説明する。
図１３は本実施例による半導体装置の構造を示す概略断
面図、図１４及び図１５は本実施例によるトリプルウェ
ルにおける不純物分布を示す図、図１６乃至図１９は本
実施例による半導体装置の製造方法を示す工程断面図で
ある。
【００６３】本実施例では、高エネルギーイオン注入を
用いてトリプルウェルを形成する半導体装置の製造方法
において、ウェルの形成とチャネルストップとを同時に
行い、従来よりも少ないリソグラフィー工程で実現でき
る半導体装置及びその製造方法を提供するものである。
即ち、図１３に示すように、シリコン基板１０には、Ｎ
ウェル２０ａ、２０ｂが形成されている。また、Ｎウェ
ル２０ａ及び２０ｂが形成されていない領域にはＰウェ
ル２２ａが形成され、Ｎウェル２０ｂ中にはＰウェル２
２ｂが形成されている。このようなトリプルウェルにお
いて、Ｎウェル２０ａ、２０ｂは２回のイオン注入によ
り形成され、２つのピークをもつ不純物濃度分布をもっ
ている（図１４（ａ））。Ｐウェル２２ａ、２２ｂは基
板の内部にピークをもつ不純物濃度分布をもっている
（図１４（ｂ）、図１４（ｃ））。更に、Ｐウェル２２
ａ、２２ｂは、素子領域では基板内部に不純物濃度のピ
ークをもつが（図１５（ａ））、素子分離領域では、不
純物濃度のピークががほぼ素子分離膜直下になるように
形成されている（図１５（ｂ））。
用いてトリプルウェルを形成する半導体装置の製造方法
において、ウェルの形成とチャネルストップとを同時に
行い、従来よりも少ないリソグラフィー工程で実現でき
る半導体装置及びその製造方法を提供するものである。
即ち、図１３に示すように、シリコン基板１０には、Ｎ
ウェル２０ａ、２０ｂが形成されている。また、Ｎウェ
ル２０ａ及び２０ｂが形成されていない領域にはＰウェ
ル２２ａが形成され、Ｎウェル２０ｂ中にはＰウェル２
２ｂが形成されている。このようなトリプルウェルにお
いて、Ｎウェル２０ａ、２０ｂは２回のイオン注入によ
り形成され、２つのピークをもつ不純物濃度分布をもっ
ている（図１４（ａ））。Ｐウェル２２ａ、２２ｂは基
板の内部にピークをもつ不純物濃度分布をもっている
（図１４（ｂ）、図１４（ｃ））。更に、Ｐウェル２２
ａ、２２ｂは、素子領域では基板内部に不純物濃度のピ
ークをもつが（図１５（ａ））、素子分離領域では、不
純物濃度のピークががほぼ素子分離膜直下になるように
形成されている（図１５（ｂ））。
【００６４】次に、本実施例による半導体装置の製造方
法を説明する。まず、比抵抗１０［Ω−ｃｍ］のＰ形
（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸
化膜１２を形成した後、化学気相成長（ＣＶＤ）法にて
膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次
いで、リソグラフィー工程及びエッチング工程により、
堆積したシリコン窒化膜１４を素子分離パターンにパタ
ーニングする（図１６（ａ））。
法を説明する。まず、比抵抗１０［Ω−ｃｍ］のＰ形
（１００）シリコン基板１０上に、膜厚約５ｎｍの熱酸
化膜１２を形成した後、化学気相成長（ＣＶＤ）法にて
膜厚約１００ｎｍのシリコン窒化膜１４を堆積する。次
いで、リソグラフィー工程及びエッチング工程により、
堆積したシリコン窒化膜１４を素子分離パターンにパタ
ーニングする（図１６（ａ））。
【００６５】レジストを除去した後、パターニングされ
たシリコン窒化膜１４をマスクとしてウェット雰囲気中
で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２４を
局所的に形成し、シリコン窒化膜１４をエッチングによ
り除去する（図１６（ｂ））。次いで、選択的に形成し
たレジスト１６をマスクとして、Ｎウェルを形成する領
域に、Ｐイオンを、８００ｋｅＶのエネルギーで２×１
０13ｃｍ-2のドーズ量を、２５０ｋｅＶのエネルギーで
５×１０12ｃｍ-2のドーズ量を連続してイオン注入す
る。ここで、Ｎウェル形成のための注入量は、Ｎウェル
中に形成されるＰ形寄生トランジスタのフィールド閾値
電圧が十分確保できるように設定されている。また、高
エネルギーのイオン注入によりＮウェルを形成すれば、
シリコン基板の内部に高濃度領域をもつウェルを形成で
きるので、ドライブイン拡散を行う必要がない（図１７
（ａ））。
たシリコン窒化膜１４をマスクとしてウェット雰囲気中
で熱酸化を行い、膜厚約３５０ｎｍの素子分離膜２４を
局所的に形成し、シリコン窒化膜１４をエッチングによ
り除去する（図１６（ｂ））。次いで、選択的に形成し
たレジスト１６をマスクとして、Ｎウェルを形成する領
域に、Ｐイオンを、８００ｋｅＶのエネルギーで２×１
０13ｃｍ-2のドーズ量を、２５０ｋｅＶのエネルギーで
５×１０12ｃｍ-2のドーズ量を連続してイオン注入す
る。ここで、Ｎウェル形成のための注入量は、Ｎウェル
中に形成されるＰ形寄生トランジスタのフィールド閾値
電圧が十分確保できるように設定されている。また、高
エネルギーのイオン注入によりＮウェルを形成すれば、
シリコン基板の内部に高濃度領域をもつウェルを形成で
きるので、ドライブイン拡散を行う必要がない（図１７
（ａ））。
【００６６】レジスト１６を除去した後、選択的に形成
したレジスト１８をマスクとして、Ｐウェルを形成する
領域に、Ｂイオンを、１２０ｋｅＶのエネルギーで２×
１０ 13ｃｍ-2のドーズ量をイオン注入する（図１７
（ｂ））。ここで、Ｐウェル形成のための注入量は、閾
値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形
トランジスタの閾値電圧が所望の値となるドーズ量と等
しいドーズ量をＰウェル２２ａ領域に注入したときに、
Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値
電圧が所望の値になるように設定されている。なお、Ｐ
ウェル領域へのイオン注入後もドライブイン拡散は行わ
ない。
したレジスト１８をマスクとして、Ｐウェルを形成する
領域に、Ｂイオンを、１２０ｋｅＶのエネルギーで２×
１０ 13ｃｍ-2のドーズ量をイオン注入する（図１７
（ｂ））。ここで、Ｐウェル形成のための注入量は、閾
値電圧制御の際に、Ｎウェル２０ａ中に形成されるＰ形
トランジスタの閾値電圧が所望の値となるドーズ量と等
しいドーズ量をＰウェル２２ａ領域に注入したときに、
Ｐウェル２２ａ中に形成されるＮ形トランジスタの閾値
電圧が所望の値になるように設定されている。なお、Ｐ
ウェル領域へのイオン注入後もドライブイン拡散は行わ
ない。
【００６７】このようにして形成したＰウェル２２ａ、
２２ｂは、図１５に示す不純物プロファイルとなる。即
ち、素子分離膜の形成後にイオン注入を行うと共に、ド
ライブイン拡散工程を行わないため、素子分離膜直下の
不純物濃度を十分高くすることができる（図１５
（ｂ））。従って、Ｎ形の寄生トランジスタの動作を防
止するためのチャネルストップ工程を削除することがで
きる。
２２ｂは、図１５に示す不純物プロファイルとなる。即
ち、素子分離膜の形成後にイオン注入を行うと共に、ド
ライブイン拡散工程を行わないため、素子分離膜直下の
不純物濃度を十分高くすることができる（図１５
（ｂ））。従って、Ｎ形の寄生トランジスタの動作を防
止するためのチャネルストップ工程を削除することがで
きる。
【００６８】レジスト１８を除去した後、Ｎウェル２０
ａ中に形成されるＰ形トランジスタ、Ｐウェル２２ａ中
に形成されるＮ形トランジスタ、及びＮウェル２０ｂ中
のＰウェル２２ｂ中に形成されるＮ形トランジスタの閾
値電圧が所望の値になるように、２×１０12ｃｍ-2のド
ーズ量のＢイオンを１８ｋｅＶの加速エネルギーでイオ
ン注入する（図１８（ａ））。なお、注入した不純物
は、後のプロセスのゲート酸化工程や他の熱処理工程を
経ることにより活性化し、Ｎウェル２０ａ、Ｐウェル２
２ａ、Ｎウェル２０ｂ中のＰウェル２２ｂを有するトリ
プルウェルが形成される（図１８（ｂ））。
ａ中に形成されるＰ形トランジスタ、Ｐウェル２２ａ中
に形成されるＮ形トランジスタ、及びＮウェル２０ｂ中
のＰウェル２２ｂ中に形成されるＮ形トランジスタの閾
値電圧が所望の値になるように、２×１０12ｃｍ-2のド
ーズ量のＢイオンを１８ｋｅＶの加速エネルギーでイオ
ン注入する（図１８（ａ））。なお、注入した不純物
は、後のプロセスのゲート酸化工程や他の熱処理工程を
経ることにより活性化し、Ｎウェル２０ａ、Ｐウェル２
２ａ、Ｎウェル２０ｂ中のＰウェル２２ｂを有するトリ
プルウェルが形成される（図１８（ｂ））。
【００６９】その後、例えば第１の実施例と同様にし
て、通常のＭＯＳトランジスタの形成プロセスによりト
ランジスタを形成すれば、Ｎウェル２０ａ中のＰ形トラ
ンジスタ４８、Ｐウェル２２ａ中のＮ形トランジスタ５
０、及びＮウェル２０ｂ中のＰウェル２２ｂ中のＮ形ト
ランジスタ５２の、３種類のトランジスタが形成される
（図１９）。
て、通常のＭＯＳトランジスタの形成プロセスによりト
ランジスタを形成すれば、Ｎウェル２０ａ中のＰ形トラ
ンジスタ４８、Ｐウェル２２ａ中のＮ形トランジスタ５
０、及びＮウェル２０ｂ中のＰウェル２２ｂ中のＮ形ト
ランジスタ５２の、３種類のトランジスタが形成される
（図１９）。
【００７０】このように、本実施例によれば、高エネル
ギーイオン注入を含む複数回のイオン注入によりＮウェ
ルを形成したので、ドライブイン拡散工程を省略するこ
とができる。また、これにより、不純物の横方向拡散を
最小限に抑えることができるので、ウェル間隔を狭めら
れるなど、素子の微細化に有効である。更に、高エネル
ギーイオン注入を用いることによりウェル深部に高濃度
の不純物層を形成できるので、ラッチアップ耐性を向上
することができる。
ギーイオン注入を含む複数回のイオン注入によりＮウェ
ルを形成したので、ドライブイン拡散工程を省略するこ
とができる。また、これにより、不純物の横方向拡散を
最小限に抑えることができるので、ウェル間隔を狭めら
れるなど、素子の微細化に有効である。更に、高エネル
ギーイオン注入を用いることによりウェル深部に高濃度
の不純物層を形成できるので、ラッチアップ耐性を向上
することができる。
【００７１】また、素子分離膜形成後にウェルを形成
し、ウェルを形成した後にはドライブイン拡散を行わな
いので、素子分離膜直下のウェル濃度は十分高く、チャ
ネルストップ工程を省略することができる。また、トリ
プルウェルの形成とチャネルストップとを、２回のリソ
グラフィー工程で実現することができるので、高エネル
ギーイオン注入を用いる従来の半導体装置の製造方法と
比較して、リソグラフィー工程を１工程削減することが
できる。
し、ウェルを形成した後にはドライブイン拡散を行わな
いので、素子分離膜直下のウェル濃度は十分高く、チャ
ネルストップ工程を省略することができる。また、トリ
プルウェルの形成とチャネルストップとを、２回のリソ
グラフィー工程で実現することができるので、高エネル
ギーイオン注入を用いる従来の半導体装置の製造方法と
比較して、リソグラフィー工程を１工程削減することが
できる。
【００７２】なお、上記実施例では、通常のＮウェルと
Ｐウェルの他に、Ｎウェル中のＰウェルを形成する半導
体装置の製造方法について示したが、Ｐウェル中のＮウ
ェルを有するトリプルウェルの形成プロセスに適用する
こともできる。また、上記実施例では、２回のイオン注
入によりＮウェルを、１回のイオン注入によりＰウェル
を形成したが、イオン注入を行う回数は上記実施例に限
定されない。例えば、トランジスタの短チャネル化に伴
うソース−ドレイン間のパンチスルーを防止するための
パンチスルーストッパーを追加してもよいし、ソース／
ドレイン拡散層とＮウェルとのパンチスルーが発生する
場合には、第１の実施例と同様に高濃度不純物層を形成
するイオン注入を追加してもよい。これらを実現するに
は、ウェル形成工程において、単にイオン注入工程の追
加のみで達成することができる。
Ｐウェルの他に、Ｎウェル中のＰウェルを形成する半導
体装置の製造方法について示したが、Ｐウェル中のＮウ
ェルを有するトリプルウェルの形成プロセスに適用する
こともできる。また、上記実施例では、２回のイオン注
入によりＮウェルを、１回のイオン注入によりＰウェル
を形成したが、イオン注入を行う回数は上記実施例に限
定されない。例えば、トランジスタの短チャネル化に伴
うソース−ドレイン間のパンチスルーを防止するための
パンチスルーストッパーを追加してもよいし、ソース／
ドレイン拡散層とＮウェルとのパンチスルーが発生する
場合には、第１の実施例と同様に高濃度不純物層を形成
するイオン注入を追加してもよい。これらを実現するに
は、ウェル形成工程において、単にイオン注入工程の追
加のみで達成することができる。
【００７３】また、Ｎウェルの形成方法は上記実施例に
限定されない。例えば、素子分離膜の形成前にイオン注
入を行い、ドライブイン拡散を行うことでＮウェルを形
成しても良い。この場合、不純物の横方向拡散は避けら
れないが、トリプルウェルの形成を２回のリソグラフィ
ー工程で実現することができると共に、ソース／ドレイ
ン拡散層とＮウェルとのパンチスルーを防止することが
できる。
限定されない。例えば、素子分離膜の形成前にイオン注
入を行い、ドライブイン拡散を行うことでＮウェルを形
成しても良い。この場合、不純物の横方向拡散は避けら
れないが、トリプルウェルの形成を２回のリソグラフィ
ー工程で実現することができると共に、ソース／ドレイ
ン拡散層とＮウェルとのパンチスルーを防止することが
できる。
【００７４】
【発明の効果】以上の通り、本発明によれば、トリプル
ウェルを有する半導体装置において、素子領域より深い
領域に高濃度不純物層を形成したので、トランジスタの
閾値電圧を低くするためにウェルの濃度を減少した際に
も、ウェルの深い領域を独立して高濃度にできるので、
二重ウェルに形成したトランジスタのソース／ドレイン
拡散層と、二重ウェルの外のウェルとのパンチスルーを
防止することができる。また、ラッチアップの防止にも
効果的である。
ウェルを有する半導体装置において、素子領域より深い
領域に高濃度不純物層を形成したので、トランジスタの
閾値電圧を低くするためにウェルの濃度を減少した際に
も、ウェルの深い領域を独立して高濃度にできるので、
二重ウェルに形成したトランジスタのソース／ドレイン
拡散層と、二重ウェルの外のウェルとのパンチスルーを
防止することができる。また、ラッチアップの防止にも
効果的である。
【００７５】また、素子分離膜直下に高濃度不純物層を
形成すれば、寄生トランジスタの動作を防ぐチャネルス
トップとして用いることができる。また、二重ウェルの
中のウェルの不純物濃度分布を、基板表面より基板の内
部で高くしたので、トランジスタの閾値電圧を低くする
ためにウェルの表面濃度を減少した際にも、二重ウェル
に形成したトランジスタのソース／ドレイン拡散層と、
二重ウェルの外のウェルとのパンチスルーを防止するこ
とができる。また、ラッチアップの防止にも効果的であ
る。
形成すれば、寄生トランジスタの動作を防ぐチャネルス
トップとして用いることができる。また、二重ウェルの
中のウェルの不純物濃度分布を、基板表面より基板の内
部で高くしたので、トランジスタの閾値電圧を低くする
ためにウェルの表面濃度を減少した際にも、二重ウェル
に形成したトランジスタのソース／ドレイン拡散層と、
二重ウェルの外のウェルとのパンチスルーを防止するこ
とができる。また、ラッチアップの防止にも効果的であ
る。
【００７６】また、高エネルギーイオン注入を用い、ウ
ェルの不純物濃度分布を基板表面より基板内部で高くす
れば、ウェルを形成するためには高温のドライブイン拡
散を必要としないので、不純物の横方向拡散を抑制する
ことができ、素子の微細化に有効である。また、高濃度
不純物層を、素子分離膜形成の後にイオン注入により形
成することにより、基板内部において容易に高い濃度の
領域を形成することができるので、トランジスタの閾値
電圧を低くするためにウェルの濃度を減少した際にも、
ウェルの深い領域を独立して高濃度にすることができ
る。
ェルの不純物濃度分布を基板表面より基板内部で高くす
れば、ウェルを形成するためには高温のドライブイン拡
散を必要としないので、不純物の横方向拡散を抑制する
ことができ、素子の微細化に有効である。また、高濃度
不純物層を、素子分離膜形成の後にイオン注入により形
成することにより、基板内部において容易に高い濃度の
領域を形成することができるので、トランジスタの閾値
電圧を低くするためにウェルの濃度を減少した際にも、
ウェルの深い領域を独立して高濃度にすることができ
る。
【００７７】また、二重ウェルを形成する際に、ＣＭＯ
Ｓを形成する際の一方のウェルを同時に形成すれば、ウ
ェルの製造プロセスを簡略にできる。また、高濃度不純
物層を、素子分離膜形成の後にイオン注入により形成す
れば、素子分離領域では高濃度不純物層が素子分離膜直
下に形成されるため、寄生トランジスタの動作を防ぐチ
ャネルストップとして機能することができる。
Ｓを形成する際の一方のウェルを同時に形成すれば、ウ
ェルの製造プロセスを簡略にできる。また、高濃度不純
物層を、素子分離膜形成の後にイオン注入により形成す
れば、素子分離領域では高濃度不純物層が素子分離膜直
下に形成されるため、寄生トランジスタの動作を防ぐチ
ャネルストップとして機能することができる。
【００７８】また、高濃度不純物層の形成工程を追加す
ることにより、リソグラフィー工程、イオン注入工程、
アッシング工程の計３工程が追加されるが、従来のチャ
ネルストップ形成工程の３工程を削除することができる
ので、トータルの製造工程数を増加することなく、二重
ウェルに形成されたトランジスタのソース／ドレイン拡
散層と二重ウェルの外のウェル間とのパンチスルー、寄
生トランジスタの動作を防止することができる。
ることにより、リソグラフィー工程、イオン注入工程、
アッシング工程の計３工程が追加されるが、従来のチャ
ネルストップ形成工程の３工程を削除することができる
ので、トータルの製造工程数を増加することなく、二重
ウェルに形成されたトランジスタのソース／ドレイン拡
散層と二重ウェルの外のウェル間とのパンチスルー、寄
生トランジスタの動作を防止することができる。
【００７９】また、二重ウェルの中のウェルを形成する
際に、低エネルギーによるイオン注入と高エネルギーに
よるイオン注入とを組み合わせ、基板内部ほど不純物濃
度が高いウェルを形成したので、トランジスタの閾値電
圧を低くするために中のウェルの表面濃度を減少する必
要があった場合にも、ウェルの表面濃度を増加すること
なく、独立してウェルの深い領域の濃度を増加すること
ができる。これにより、二重ウェルに形成したトランジ
スタのソース／ドレイン拡散層或いは他の高濃度拡散層
と二重ウェルの外のウェル間とのパンチスルーを防止す
ることができる。
際に、低エネルギーによるイオン注入と高エネルギーに
よるイオン注入とを組み合わせ、基板内部ほど不純物濃
度が高いウェルを形成したので、トランジスタの閾値電
圧を低くするために中のウェルの表面濃度を減少する必
要があった場合にも、ウェルの表面濃度を増加すること
なく、独立してウェルの深い領域の濃度を増加すること
ができる。これにより、二重ウェルに形成したトランジ
スタのソース／ドレイン拡散層或いは他の高濃度拡散層
と二重ウェルの外のウェル間とのパンチスルーを防止す
ることができる。
【００８０】また、高エネルギーイオン注入を含む複数
回のイオン注入によりＮウェルを形成すれば、ドライブ
イン拡散工程を省略することができる。これにより、不
純物の横方向拡散を最小限に抑えることができるので、
ウェル間隔を狭められるなど、素子の微細化に有効であ
る。更に、高エネルギーイオン注入を用いることにより
ウェル深部に高濃度の不純物層を形成できるので、ラッ
チアップ耐性を向上することができる。
回のイオン注入によりＮウェルを形成すれば、ドライブ
イン拡散工程を省略することができる。これにより、不
純物の横方向拡散を最小限に抑えることができるので、
ウェル間隔を狭められるなど、素子の微細化に有効であ
る。更に、高エネルギーイオン注入を用いることにより
ウェル深部に高濃度の不純物層を形成できるので、ラッ
チアップ耐性を向上することができる。
【００８１】また、高エネルギーイオン注入を用い、素
子分離膜を形成した後にトリプルウェルを形成したの
で、ドライブイン拡散工程を省略できるとともに、ラッ
チアップ耐性を向上することができる。また、ドライブ
イン拡散を必要としないので、素子分離膜直下の不純物
濃度は高いままで維持され、ウェルのイオン注入工程と
チャネルストップ工程とを兼ねることができるので、工
程合理化に有効である。
子分離膜を形成した後にトリプルウェルを形成したの
で、ドライブイン拡散工程を省略できるとともに、ラッ
チアップ耐性を向上することができる。また、ドライブ
イン拡散を必要としないので、素子分離膜直下の不純物
濃度は高いままで維持され、ウェルのイオン注入工程と
チャネルストップ工程とを兼ねることができるので、工
程合理化に有効である。
【００８２】また、二重ウェルの中のウェルを形成する
際に連続して複数回のイオン注入により不純物を導入す
れば、基板表面の濃度と基板内部の濃度とを独立して調
整できるので、トランジスタ特性の合わせこみとチャネ
ルストップの最適化を容易に行うことができる。また、
二重ウェルの外のウェルを形成する際に、連続して複数
回のイオン注入により不純物を導入すれば、１回のリソ
グラフィー工程で、外のウェル及びＣＭＯＳの一方のウ
ェルを形成することができる。従って、トリプルウェル
の形成とチャネルストップとを、２回のリソグラフィー
工程で実現することができるので、高エネルギーイオン
注入を用いる従来の半導体装置の製造方法と比較して、
リソグラフィー工程を１工程削減することができる。
際に連続して複数回のイオン注入により不純物を導入す
れば、基板表面の濃度と基板内部の濃度とを独立して調
整できるので、トランジスタ特性の合わせこみとチャネ
ルストップの最適化を容易に行うことができる。また、
二重ウェルの外のウェルを形成する際に、連続して複数
回のイオン注入により不純物を導入すれば、１回のリソ
グラフィー工程で、外のウェル及びＣＭＯＳの一方のウ
ェルを形成することができる。従って、トリプルウェル
の形成とチャネルストップとを、２回のリソグラフィー
工程で実現することができるので、高エネルギーイオン
注入を用いる従来の半導体装置の製造方法と比較して、
リソグラフィー工程を１工程削減することができる。
【図１】本発明の第１の実施例による半導体装置の構造
を示す概略断面図である。
を示す概略断面図である。
【図２】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図３】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その２）である。
方法を示す工程断面図（その２）である。
【図４】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その３）である。
方法を示す工程断面図（その３）である。
【図５】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その４）である。
方法を示す工程断面図（その４）である。
【図６】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その５）である。
方法を示す工程断面図（その５）である。
【図７】本発明の第１の実施例による半導体装置の製造
方法を示す工程断面図（その６）である。
方法を示す工程断面図（その６）である。
【図８】本発明の第２の実施例による半導体装置の構造
を示す概略断面図及びウェルの不純物分布を示す図であ
る。
を示す概略断面図及びウェルの不純物分布を示す図であ
る。
【図９】本発明の第２の実施例による半導体装置の製造
方法を示す工程断面図（その１）である。
方法を示す工程断面図（その１）である。
【図１０】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１１】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図１２】本発明の第２の実施例による半導体装置の製
造方法を示す工程断面図（その４）である。
造方法を示す工程断面図（その４）である。
【図１３】本発明の第３の実施例による半導体装置の構
造を示す概略断面図である。
造を示す概略断面図である。
【図１４】本発明の第３の実施例による半導体装置にお
けるトリプルウェルの不純物分布を示す図である
けるトリプルウェルの不純物分布を示す図である
【図１５】素子領域と素子分離領域におけるＰウェルの
不純物濃度分布を示す図である。
不純物濃度分布を示す図である。
【図１６】本発明の第３の実施例による半導体装置の製
造方法を示す工程断面図（その１）である。
造方法を示す工程断面図（その１）である。
【図１７】本発明の第３の実施例による半導体装置の製
造方法を示す工程断面図（その２）である。
造方法を示す工程断面図（その２）である。
【図１８】本発明の第３の実施例による半導体装置の製
造方法を示す工程断面図（その３）である。
造方法を示す工程断面図（その３）である。
【図１９】本発明の第３の実施例による半導体装置の製
造方法を示す工程断面図（その４）である。
造方法を示す工程断面図（その４）である。
【図２０】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２１】従来の半導体装置の製造方法を示す工程断面
図である。
図である。
１０…シリコン基板 １２…シリコン酸化膜 １４…シリコン窒化膜 １６…レジスト １８…レジスト ２０…Ｎウェル ２２…Ｐウェル ２４…素子分離膜 ２６…高濃度不純物層 ２８…ゲート酸化膜 ３０…ポリシリコン膜 ３２…レジスト ３４…チャネルストップ ３８…ゲート電極 ４０…低濃度領域 ４２…サイドウォール ４４…ソース／ドレイン拡散層 ４６…ソース／ドレイン拡散層 ４８…Ｎウェルに形成されたＰ型トランジスタ ５０…Ｐウェルに形成されたＮ型トランジスタ ５２…Ｎウェル中Ｐウェルに形成されたＮ型トランジス
タ ６０…レジスト ６２…埋め込まれたＮ型層 ６４…レジスト ６６…Ｎウェル ６８…Ｐ型領域 ７０…レジスト ７２…Ｐウェル
タ ６０…レジスト ６２…埋め込まれたＮ型層 ６４…レジスト ６６…Ｎウェル ６８…Ｐ型領域 ７０…レジスト ７２…Ｐウェル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 三谷 純一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 柳田 五郎 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 鈴木 清市 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (13)
- 【請求項１】 第１の導電型の半導体基板と、 前記半導体基板の主表面の第１の領域に形成された、第
２の導電型の第１のウェルと、 前記半導体基板の主表面の、前記第１の領域とは異なる
第２の領域に形成された、前記第１の導電型の第２のウ
ェルと、 前記第１のウェル内に形成された、前記第１の導電型の
第３のウェルと、 前記第３のウェル領域に形成され、且つ素子領域の前記
半導体基板表面から離間した前記半導体基板内部に形成
された、前記第１の導電型の高濃度不純物層とを有する
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置において、 前記高濃度不純物層は、前記素子領域を画定する素子分
離膜の直下に更に形成されていることを特徴とする半導
体装置。 - 【請求項３】 第１の導電型の半導体基板と、 前記半導体基板の主表面の第１の領域に形成された、第
２の導電型の第１のウェルと、 前記半導体基板の主表面の、前記第１の領域とは異なる
第２の領域に形成された、前記第１の導電型の第２のウ
ェルと、 前記第１のウェル内に形成された、前記第１の導電型の
第３のウェルとを有し、 前記第３のウェルの不純物濃度は、前記半導体基板表面
の濃度よりも、前記半導体基板表面から離間した前記半
導体基板内部の濃度が高いことを特徴とする半導体装
置。 - 【請求項４】 請求項３記載の半導体装置において、 前記第１のウェルの不純物濃度は、前記半導体基板表面
の濃度よりも、前記半導体基板表面から離間した前記半
導体基板内部の濃度が高いことを特徴とする半導体装
置。 - 【請求項５】 第１の導電型の半導体基板上に、第１の
開口部を有する第１のレジストパターンを形成する第１
のレジストパターン形成工程と、 前記第１のレジストパターンをマスクとして、前記半導
体基板に第１の不純物を導入する第１の不純物導入工程
と、 前記第１の開口部とは異なる領域に設けられた第２の開
口部と、前記第１の開口部の内側の領域に設けられた第
３の開口部とを有する第２のレジストパターンを形成す
る第２のレジストパターン形成工程と、 前記第２のレジストパターンをマスクとして、第２の不
純物を導入する第２の不純物導入工程と、 導入した前記第１の不純物及び前記第２の不純物を活性
化し、前記第１の開口部に第１の導電型の第１のウェル
を、前記第２の開口部に第２の導電型の第２のウェル
を、前記第３の開口部に前記第１のウェル内に形成され
た前記第２の導電型の第３のウェルを形成するウェル形
成工程と、 前記第３の開口部と等しい領域に設けられた第４の開口
部を有する第３のレジストパターンを形成する第３のレ
ジストパターン形成工程と、 第３のレジストパターンをマスクとして、前記第３のウ
ェル領域に前記第２の不純物を導入し、素子領域の前記
半導体基板表面から離間した前記第３のウェル内部に高
濃度不純物層を形成する高濃度不純物層形成工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記第３のレジストパターンは、前記第２の開口部と等
しい領域に設けられた第５の開口部を更に有し、 前記高濃度不純物層形成工程では、前記第３のレジスト
パターンをマスクとして、前記第２のウェル及び前記第
３のウェル領域に前記第２不純物を導入し、素子領域の
前記半導体基板表面から離間した前記第２のウェル及び
前記第３のウェル内部に前記高濃度不純物層を形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項７】 請求項５又は６記載の半導体装置の製造
方法において、 前記高濃度不純物層を、前記素子領域を画定する素子分
離膜の直下に形成することを特徴とする半導体装置の製
造方法。 - 【請求項８】 第１の導電型の半導体基板上に、第１の
開口部を有する第１のレジストパターンを形成する第１
のレジストパターン形成工程と、 前記第１のレジストパターンをマスクとして、前記半導
体基板に第１の不純物を導入する第１の不純物導入工程
と、 前記第１の開口部とは異なる領域に設けられた第２の開
口部と、前記第１の開口部の内側の領域に設けられた第
３の開口部とを有する第２のレジストパターンを形成す
る第２のレジストパターン形成工程と、 前記第２のレジストパターンをマスクとして、第２の不
純物を導入する第２の不純物導入工程と、 前記半導体基板の主表面上に形成される複数の半導体素
子を電気的に分離する素子分離膜を形成する素子分離膜
形成工程と、 導入した前記第１の不純物及び前記第２の不純物を活性
化し、前記第１の開口部に第１の導電型の第１のウェル
を、前記第２の開口部に第２の導電型の第２のウェル
を、前記第３の開口部に前記第１のウェル内に形成され
た前記第２の導電型の第３のウェルを形成するウェル形
成工程とを有し、 前記第２の不純物導入工程は、前記半導体基板表面より
も前記半導体基板深部で前記第２の不純物の濃度が高い
前記第２のウェル及び前記第３のウェルを形成するよう
に、加速エネルギーが低く注入量が少ない第１のイオン
注入工程と、加速エネルギーが高く注入量が多い第２の
イオン注入工程とを少なくとも含むことを特徴とする半
導体装置の製造方法。 - 【請求項９】 請求項８記載の半導体装置の製造方法に
おいて、 前記第１の不純物導入工程は、前記半導体基板表面より
も前記半導体基板深部で不純物濃度が高い前記第１のウ
ェルを形成するように、加速エネルギーが低く注入量が
少ない第３のイオン注入工程と、加速エネルギーが高く
注入量が多い第４のイオン注入工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法。 - 【請求項１０】 第１の導電型の半導体基板上に、素子
領域を画定するための素子分離膜を形成する素子分離膜
形成工程と、 前記素子分離膜を形成した前記半導体基板上に、第１の
開口部を有する第１のレジストパターンを形成する第１
のレジストパターン形成工程と、 前記第１のレジストパターンをマスクとして、前記半導
体基板に第１の不純物を導入する第１の不純物導入工程
と、 前記第１の領域とは異なる第２の領域に設けられた第２
の開口部と、前記第１の開口部の内側の領域に設けられ
た第３の開口部とを有する第２のレジストパターンを形
成する第２のレジストパターン形成工程と、 前記第２のレジストパターンをマスクとして、第２の不
純物を導入する第２の不純物導入工程とを有し、 前記第１の不純物及び前記第２の不純物を前記半導体基
板中に拡散するための熱処理を行わないことを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 請求項１０記載の半導体装置の製造方
法において、 前記第２の不純物導入工程は、前記第２の不純物を前記
素子分離膜下に導入することを特徴とする半導体装置の
製造方法。 - 【請求項１２】 請求項１０又は１１記載の半導体装置
の製造方法において、 前記第２の不純物導入工程は、前記半導体基板表面より
も前記半導体基板深部で前記第２の不純物の濃度が高い
前記第２のウェル及び前記第３のウェルを形成するよう
に、加速エネルギーが低く注入量が少ない第１のイオン
注入工程と、加速エネルギーが高く注入量が多い第２の
イオン注入工程とを少なくとも含むことを特徴とする半
導体装置の製造方法。 - 【請求項１３】 請求項１０乃至１２記載の半導体装置
の製造方法において、 前記第１の不純物導入工程は、前記半導体基板表面より
も前記半導体基板深部で不純物濃度が高い前記第１のウ
ェルを形成するように、加速エネルギーが低く注入量が
少ない第３のイオン注入工程と、加速エネルギーが高く
注入量が多い第４のイオン注入工程とを少なくとも含む
ことを特徴とする半導体装置の製造方法。
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