KR100297124B1 - 반도체장치및그제조방법 - Google Patents

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아끼구사 나오유끼
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Abstract

본 발명은 트리플 웰(triple well) 구조를 갖는 반도체장치 및 그 제조방법에 관한 것이며, 보다 적은 리소그래피 공정수로 트리플 웰 구조를 제조할 수 있는 반도체장치의 구조 및 그 제조방법을 제공한다.
제1 도전형 반도체기판(10)과 반도체기판(10)의 영역(20)을 둘러 싼 영역(18)에 형성된 제1 도전형과 다른 제2 도전형의 웰(28)과 영역(20)의 반도체기판(10) 내부를 메워 형성되고, 측부에서 웰(28)과 접속된 제2 도전형 확산층(42)과 영역(20)의 반도체기판(10)의 표면측에 형성되며, 웰(28) 및 확산층(42)에 의해 반도체기판(10)의 다른 영역으로부터 전기적으로 분리된 제1 도전형 웰(44)로 반도체장치를 구성한다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체장치 및 그 제조방법에 관한 것이며, 특히 트리플 웰 구조를 갖는 반도체장치 및 그 제조방법에 관한 것이다.
근년에 와서, DRAM이나 불휘발성 메모리 등의 여러 반도체장치에 있어서, 복수의 웰에 각각 특정의 전위를 부여할 것이 요구되고 있으며, 통상의 N웰과 P웰 이외에 P웰 또는 N웰 내에 도전형이 다른 웰을 형성한 제3 웰을 설치하는 웰 구조, 즉 소위 트리플 웰 구조가 주목되고 있다. 그 중에서도 고 에너지 이온주입기술을 이용해서 트리플 웰을 형성하는 방법은 생산효율(throughput)의 관점에서 특히 우수하여, 금후의 전개가 유망시되고 있다.
고 에너지 이온주입기술을 이용해서 트리플 웰 구조를 형성하는 종래의 반도체장치의 제조방법에 대해, 도 14∼도 16을 사용해서 설명한다. 도 14∼도 16은 종래의 반도체장치의 제조방법을 나타낸 공정 단면도이다.
그리고 하기의 설명에서는, 통상의 CMOS웰과 N웰 내에 형성된 주변회로용의 상이 전위 P웰과, N웰 내에 형성된 메모리셀용의 상이 전위 P웰을 갖는 DRAM에 적용하는 예를 나타낸다.
우선 P형 실리콘기판(100)상에, 예를 들어 통상의 LOCOS(LOCal Oxidation of Silicon)법에 의해 필드 산화막(102)을 형성한다. 도 14a에서 필드 산화막(102)으로 형성된 소자영역은 도면 좌측으로부터 각각 주변회로의 PMOS 영역(104), 주변회로의 NMOS 영역(106), 상이 전위 웰 내에 형성하는 주변회로의 NMOS 영역(108), 메모리셀 영역(110)에 해당하는 것으로 한다.
다음에, 예를 들어 900℃에서 건조 산화법에 의해 실리콘기판을 열산화하고, 소자영역에 막 두께 약 10nm의 실리콘 산화막(112)을 형성한다(도 14a).
이어서 통상의 리소그래피 기술에 의해 PMOS 영역(104), NMOS 영역(108), 메모리셀 영역(110)을 노출하는 포토레지스트(114)를 형성한다.
그 후에 포토레지스트(114)를 마스크로 하여 인 이온을 이온주입하여, 실리콘기판(100) 내부의영역에 N형 확산층(116, 118)을 형성한다(도 14b). 예를 들어 인 이온을 가속 에너지 1MeV, 도즈량 3×1013cm-2로 하여 이온주입한다.
N형 확산층(116, 118)은 웰 저부에 농도가 높은 부분을 형성하기 위한 것이며, 이온주입의 조건은 N웰 내의 P웰과 실리콘기판(100) 사이의 펀치수루 내성(punch through resistance), 래치업 내성(latch-up resistance)에 의해 규제된다.
다음에 포토레지스트(114)를 제거한 후, 통상의 리소그래피 기술에 의해 PMOS 영역(104), NMOS 영역(108)을 노출하는 포토레지스트(120)를 형성한다.
이어서 포토레지스트(120)를 마스크로 하여 인 이온을 이온주입하고, 저부에서 N형 확산층(116, 118)에 접속된 N웰(122, 124)을 형성한다(도 14c).
예를 들어 가속 에너지 200keV, 도즈량 4×1012cm-2로, 및 가속 에너지 80keV, 도즈량 1×1012cm-2로 하여 이온주입한다. 에너지가 높은 이온주입은 필드 트랜지스터의 임계치 전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입에 해당하고, 에너지가 낮은 이온주입은 PMOS 영역(104)의 PMOS 트랜지스터의 임계치전압 제어용의 이온주입에 해당된다.
여기에서, 이와 같이 형성하는 N웰(124)은 최종적으로는 상이 전위 P웰과 실리콘기판(100)을 전기적으로 분리하는 역할을 수행하는 것이며, 메모리셀 영역(110)을 둘러 싼 환상의영역에 형성한다.
다음에 포토레지스트(120)를 제거한 후, 통상의 리소그래피 기술에 의해 NMOS 영역(106), NMOS 영역(108) 내의 P웰 형성 예정영역(126)을 노출하는 포토레지스트(128)를 형성한다. 여기서 P웰 형성 예정영역(126)은 N웰(124)의 내부 가장자리측에 위치하도록 배치하고, N웰(124)의 외부 가장자리측은 포토레지스트(128)에 의해 덮히도록 한다.
이어서 포토레지스트(128)를 마스크로 하여 보론 이온을 이온주입하고, NMOS 영역(106)의 실리콘기판(100) 내에 P웰(130)을, P웰 형성 예정영역(126)의 실리콘기판(100) 내에 P웰(132)을 형성한다(도 15a). 여기서 P웰(132)은 P웰(132) 밑에 위치하는 N형 확산층(118)에 의해 실리콘기판(100)과 전기적으로 분리하므로, N형 확산층(118)보다도 얕게 되도록 형성한다.
P웰(130, 132)을 형성하기 위한 이온주입은, 예를 들어 보론 이온을 가속 에너지 180keV, 도즈량 1.5×1013cm-2로, 가속 에너지 100keV, 도즈량 4×1012cm-2로, 및 가속 에너지 50keV, 도즈량 1×1012cm-2로 하여, 3회 주입한다.
여기서 높은 에너지(180keV)로 실시하는 이온주입은 P웰(130, 132) 저부에 농도가 높은 부분을 형성하기 위한 이온주입이며, NMOS 영역(108)에 형성된 NMOS의 N형 소스 드레인과 N형 확산층(118) 사이의 펀치스루 내성 및 래치업 내성에 의해 규제된다.
중간의 에너지(100keV)로 실시하는 이온주입은 필드 트랜지스터의 임계치전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입이다.
낮은 에너지(50keV)로 실시하는 이온주입은 NMOS 영역(106, 108)의 NMOS의 임계치전압을 제어하기 위한 이온주입이다.
그 후에 포토레지스트(128)를 제거하고, 실리콘기판(100)의 전면에 보론 이온을, 예를 들어 가속 에너지 18keV, 도즈량 2×1012cm-2로 하여 이온주입한다. 이에 따라 N웰(122) 내에 형성되는 PMOS의 입계치전압, P웰(130, 132) 내에 형성된 NMOS의 임계치전압이 소망하는 값으로 조정된다.
다음에 통상의 리소그래피 기술에 의해 메모리셀 영역(110)을 노출하는 포토레지스트(134)를 형성한다.
이어서 포토레지스트(134)를 마스크로 하여 보론 이온을 이온주입하여, 메모리셀 영역(110)의 실리콘기판(100)의 표면측에 P웰(136)을 혈성한다(도 15b).
예를 들어 보론 이온을 가속 에너지 180keV, 도즈량 5×1012cm-2로, 가속 에너지 100keV, 도즈량 2×1012cm-2로, 가속 에너지 50keV, 도즈량 1×1012cm-2로, 및 가속 에너지 18keV, 도즈량 5×1012cm-2로 하여, 4회 주입한다.
여기서 높은 에너지(180keV)로 실시하는 이온주입은 P웰(136) 저부에 농도가 높은 부분을 형성하기 위한 이온주입이며, 메모리셀 영역(110)에 형성된 NMOS의 N형 소스 드레인과 N형 확산층(118) 사이의 펀치스루 내성 및 래치업 내성에 의해 규제된다.
중간의 에너지(100keV)로 실시하는 이온주입은 필드 트랜지스터의 임계치전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입이다.
낮은 에너지(50keV, 18keV)로 실시하는 이온주입은 메모리셀 영역(110)의 NMOS의 임계치전압을 제어하기 위한 이온주입이다.
이와 같이 종래의 반도체장치의 제조방법에서는, 4회의 리소그래피 공정을 거침으로써 N웰(122, 124), P웰(130), 상이 전위 P웰(130, 136)로 된 트리플 웰 구조가 형성되었다(도 15c).
또 도 15a의 공정에서, 도 16a에 나타낸 바와 같은 포토레지스트(128a)를 사용함으로써, P웰(130, 132, 136)을 동시에 형성하는 경우도 있다. 그러나 이 경우에는 메모리셀 영역(110)의 NMOS의 임계치전압을 조정하기 위한 이온주입공정을 별도로 마련할 필요가 있으며, 메모리셀 영역(110)을 노출하는 포토레지스트(134a)를 형성할 공정을 거칠 필요가 있기 때문에(도 16b), 결과적으로 리소그래피 공정수에 증감은 없었다.
이와 같이 상기 종래의 반도체장치의 제조방법에서는, P웰(132, 136)을 실리콘기판(100)으로부터 전기적으로 분리하기 위한 N웰(122, 124), N형 확산층(116, 118)을 형성할 때에 2회의 리소그래피 공정을 필요로 하며, 즉 트리플 웰 구조를 형성하기 위해 4회의 리소그래피 공정을 필요로 하기 때문에, 통상의 CMOS 트윈 웰을 형성하는 프로세스에 비해 리소그래피 공정수가 증가하였었다.
본 발명의 목적은 보다 적은 리소그래피 공정수로 트리플 웰 구조를 형성할 수 있는 반도체장치의 구조 및 그 제조방법을 제공하는 데 있다.
도 1은 본 발명의 제1 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 2는 본 발명의 제1 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 3은 본 발명의 제1 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 4는 제1 실시예에 의한 반도체장치의 제조방법에 있어서, N형 확산층의 다른 형성방법을 설명하는 도면.
도 5는 제1 실시예의 제1 변형례에 의한 반도체장치의 구조 및 제조방법을 나타낸 개략 단면도.
도 6은 제1 실시예의 제2 변형례에 의한 반도체장치의 구조 및 제조방법을 나타낸 개략 단면도.
도 7은 본 발명의 제2 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도.
도 8은 본 발명의 제2 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 9는 본 발명의 제2 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 10은 제2 실시예의 제1 변형례에 의한 반도체장치의 구조 및 제조방법을 나타낸 개략 단면도.
도 11은 제2 실시예의 제2 변형례에 의한 반도체장치의 구조 및 제조방법을 나타낸 개략 단면도.
도 12는 제1 실시예 및 제2 실시예에 의한 반도체장치의 과제 및 그 해결방법을 설명하는 도면.
도 13은 제1 실시예 및 제2 실시예에 의한 반도체장치의 과제 해결방법을 설명하는 도면.
도 14는 종래의 반도체장치의 제조방법을 나타낸 공정 단면도(1).
도 15는 종래의 반도체장치의 제조방법을 나타낸 공정 단면도(2).
도 16은 종래의 반도체장치의 제조방법을 나타낸 공정 단면도(3).
상기 목적은 제1 도전형 반도체기판과, 상기 반도체기판의 제1 영역을 둘러 싼 제2 영역에 형성된 상기 제1 도전형과 다른 제2 도전형의 제1 웰과, 상기 제1 영역의 상기 반도체기판 내부를 메워 형성되며, 측부에서 상기 제1 웰과 접속된 상기 제2 도전형의 제1 확산층과, 상기 제1 영역의 상기 반도체기판의 표면측에 형성되며, 상기 제1 웰 및 상기 제1 확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1 도전형의 제2 웰을 갖는 것을 특징으로 하는 반도체장치에 의해 달성된다. 이와 같이 반도체장치를 구성함으로써, 제1 확산층과 제2 웰을 동일한 마스크재를 사용해서 형성할 수 있으므로, 제1 웰 및 제1 확산층에 의해 제2 웰을 반도체기판으로부터 전기적으로 분리할 경우에도 리소그래피 공정을 증가하는 일이 없이 트리플 웰을 형성할 수가 있다. 이에 따라 4회의 리소그래피 공정으로 트리플 웰 구조를 형성하는 종래의 방법에 비해 생산효율을 향상하고, 또 제조 코스트를 경감할 수가 있다.
또 상기 반도체장치에 있어서, 상기 제2 영역의 상기 반도체기판의 표면측에 형성되며, 상기 제1 웰 및 상기 제1 확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1 도전형의 제3 웰을 더 갖는 것이 바람직하다. 제2 도전형의 제1 웰 내의 불순물을 보상하여 제1 도전형의 제3 웰을 구성하면, 제3 웰의 실효적인 캐리어 농도를 저하시킬 수 있기 때문에, 예를 들어 DRAM의 센스증폭기 회로 등, 임계치전압이 낮은 트랜지스터를 설치하는 영역으로서 사용할 수가 있다.
또 상기 반도체장치에 있어서, 상기 반도체기판의 제3 영역의 상기 반도체기판 내부를 메워 형성된 상기 제2 도전형의 제2 확산층과, 상기 제3 영역의 상기 반도체기판의 표면측에 형성되며, 상기 반도체기판의 다른 영역과 전기적으로 접속된 상기 제1 도전형의 제4 웰을 더 갖는 것이 바람직하다. 이와 같이 반도체장치를 구성함으로써, 반도체기판과 전기적으로 접속된 제4 웰과 제2 웰을 동시에 형성할 수 있으므로, 트리플 웰 구조를 형성할 때의 리소그래피 공정을 더욱 적게 할 수가 있다. 이에 따라 4회의 리소그래피 공정으로 트리플 웰 구조를 형성하는 종래의 방법에 비해, 생산효율을 향상하고, 또 제조 코스트를 경감할 수가 있다.
또 상기 반도체장치에 있어서, 상기 제1 확산층 내의 상기 제2 도전형의 불순물의 농도와, 상기 제1 확산층이 형성된 깊이에 있어서의 상기 제1 웰 내의 상기 제2 도전형의 불순물의 농도가 서로 다른 것이 바람직하다. 상기 반도체장치에서는, 제1 웰 및 제2 웰에 요구되는 특성에 따라 제1 확산층 내의 제2 도전형의 불순물의 농도와, 제1 확산층이 형성된 깊이에 있어서의 제1 웰 내의 제2 도전형의 불순물의 농도를 독립적으로 제어할 수가 있다.
또 상기 반도체장치에 있어서, 상기 제1 확산층의 저부의 깊이와, 상기 제1 웰의 저부의 깊이가 다른 것이 바람직하다. 상기 반도체장치에서는 제1 웰 및 제2 웰에 요구되는 특성에 따라, 제1 확산층의 저부의 깊이와, 제1 웰의 저부의 깊이를 독립적으로 제어할 수가 있다.
또 상기 목적은 제1 도전형 반도체기판의 제1 영역을 둘러 싼 제2 영역에, 상기 제1 도전형과 다른 제2 도전형의 제1 웰을 형성하는 제1 웰 형성공정과, 상기 제1 영역의 상기 반도체기판 내부를 메우며, 측부에서 상기 제1 웰과 접속된 상기 제2 도전형의 제1 확산층을 형성하는 제1 확산층 형성공정과, 상기 제1 영역의 상기 반도체기판의 표면측에, 상기 제1 웰 및 상기 제1 확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1 도전형의 제2 웰을 형성하는 제2 웰 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법에 의해서도 달성된다. 이와 같이 반도체장치를 제조함으로써, 제1 확산층 및 제1 웰에 의해 반도체기판으로부터 전기적으로 분리된 제2 웰을 갖는 트리플 웰 구조를 형성할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제2 영역의 상기 반도체기판의 표면측에, 상기 제1 웰 및 상기 제1 확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1 도전층의 제3 웰을 형성하는 제3 웰 형성공정을 더 갖는 것이 바람직하다. 제2 도전형의 제1 웰 내의 불순물을 보상하여 제1 도전형의 제3 웰로 하면, 실효적인 캐리어 농도가 낮은 제3 웰을 형성할 수 있으므로, 예를 들어 DRAM의 센스증폭기 회로 등, 임계치전압이 낮은 트랜지스터를 설치하는 영역으로서 사용할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제2 웰 형성공정 또는 상기 제3 웰 형성공정에서는, 상기 반도체기판의 제3 영역에 상기 반도체기판의 다른 영역과 전기적으로 접속된 상기 제1 도전형의 제4 웰을 동시에 형성하는 것이 바람직하다. 제2 웰 또는 제3 웰은 반도체기판과 전기적으로 접속된 제4 웰과 동시에 형성할 수 있으므로, 트리플 웰 구조의 제조공정을 복잡하게 하는 일이 없다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 확산층 형성공정에서는, 상기 제4 웰 하부에 상기 상기 제2 도전형의 제2 확산층을 동시에 형성하는 것이 바람직하다. 이와 같이 반도체장치를 제조함으로써, 반도체기판과 전기적으로 접속된 제4 웰과 제2 웰을 동시에 형성할 수 있으므로, 트리플 웰을 형성할 때의 리소그래피 공정을 더욱 적게 할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 확산층 형성공정 및 상기 제2 웰 형성공정에서는, 동일한 마스크재를 사용해서 상기 제1 확산층 및 상기 제2 웰을 형성하는 것이 바람직하다. 제1 확산층과 제2 웰은 동일한 마스크재를 사용해서 형성할 수 있으므로, 제1 웰 및 제1 확산층에 의해 제2 웰을 반도체기판으로부터 전기적으로 분리할 경우에도 리소그래피 공정이 증가하는 일 없이 트리플 웰을 형성할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 웰 형성공정 및/또는 상기 제2 웰 형성공정에서는, 가속 에너지 및 도즈량을 서로 다르게 하는 복수 회의 이온주입에 의해 상기 웰을 형성하는 것이 바람직하다. 이와 같이 웰을 형성함으로써, 소위 레트로그레이드 웰(retrograde well)을 형성할 수 있으므로, 종래의 웰에 의해 트리플 웰을 형성하는 경우에 비해 생산효율을 향상시킬 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 웰 형성공정 및/또는 상기 제1 확산층 형성공정에서는, 상기 반도체기판의 수직방향에 대해 경사진 방향으로부터 이온주입을 실시하는 것이 바람직하다. 이와 같이 제1 웰 또는 제1 확산층을 형성하면, 리소그래피에 의한 위치맞춤 어긋남이 생길 경우에도 제1 웰과 제1 확산층 사이의 틈새를 메울 수 있으므로, 제2 웰을 반도체기판으로부터 확실하게 전기적으로 분리할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 웰을 형성하기 위한 제1 마스크 패턴과 상기 제1 확산층을 형성하기 위한 제2 마스크 패턴은, 상기 제1 영역과 상기 제2 영역 사이에서 개구부가 중첩하는 영역을 갖는 것이 바람직하다. 이와 같이 제1 및 제2 마스크 패턴을 형성하여도, 리소그래피에 의한 위치맞춤 어긋남이 생길 경우의 제1 웰과 제1 확산층 사이의 틈새를 메울 수 있으므로, 제2 웰을 반도체기판으로부터 확실하게 전기적으로 분리할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제2 웰을 형성하기 위한 이온주입의 도즈량은 상기 제3 웰을 형성하기 위한 이온주입의 도즈량보다 적은 것이 바람직하다. 이와 같이 반도체장치를 제조함으로써, 제2 웰의 표면 농도를 저하시키고, 또 제2 웰 영역의 반도체기판에 주는 손상을 적게 할 수가 있다. 이에 따라, 예를 들어 제2 웰을 DRAM의 메모리셀 영역으로서 사용할 경우에, 리프레시 특성(refresh charateristic)을 개선할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제2 웰을 형성하기 위한 이온주입의 가속 에너지는 상기 제3 웰을 형성하기 위한 이온주입의 가속 에너지보다 높은 것이 바람직하다. 제2 웰을 형성하기 위한 이온주입의 가속 에너지를 높혀도 제2 웰의 표면 농도를 저하시키고, 또한 제2 웰 영역의 반도체기판에 주는 손상을 적게 할 수가 있다. 이에 따라, 예를 들어 제2 웰을 DRAM의 메모리셀 영역으로서 사용할 경우에, 리프레시 특성을 개선할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 확산층을 형성하기 위한 이온주입의 도즈량은 상기 제1 웰을 형성하기 위한 가장 높은 에너지에서의 이온주입의 도즈량보다 적은 것이 바람직하다. 이와 같이 반도체장치를 제조함으로써, 제2 웰 영역의 반도체기판에 주는 손상을 적게 할 수가 있다. 이에 따라, 예를 들어 제2 웰을 DRAM의 메모리셀 영역으로서 사용할 경우에, 리프레시 특성을 개선할 수가 있다.
또 상기 반도체장치의 제조방법에 있어서, 상기 제1 확산층을 형성하기 위한 이온주입의 가속 에너지는 상기 제1 웰을 형성하기 위한 이온주입의 가속 에너지보다 높은 것이 바람직하다. 제1 확산층을 형성하기 위한 이온주입의 가속 에너지를 높혀도 제2 웰 영역의 반도체기판에 주는 손상을 적게 할 수가 있다. 이에 따라, 예를 들어 제2 웰을 DRAM의 메모리셀 영역으로서 사용할 경우에, 리프레시 특성을 개선할 수가 있다.
[실시예]
(제1 실시예)
본 발명의 제1 실시예에 의한 반도체장치 및 그 제조방법을 도 1∼도 6을 사용해서 설명한다.
도 1은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 2 및 도 3은 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도, 도 4는 본 실시예에 의한 반도체장치의 제조방법에서 N형 확산층의 다른 형성방법을 설명한 도면, 도 5 및 도 6은 본 실시예의 변형례에 의한 반도체장치의 구조 및 제조방법을 나타낸 개략 단면도이다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 1을 사용해서 설명한다.
P형 실리콘기판(10)상에는 소자영역을 확정하기 위한 필드 산화막(12)이 형성되어 있다. 도 1에서 필드 산화막(12)으로 확정된 소자영역은 도면 좌측으로부터 각각 주변회로의 PMOS 영역(14), 주변회로의 NMOS 영역(16), 상이 전위 웰 내에 형성한 주변회로의 NMOS 영역(18), 메모리셀 영역(20)에 해당된다. PMOS 영역(14)의 실리콘기판(10) 내에는 통상의 CMOS웰의 한 쪽을 구성하는 N웰(26)이 형성되어 있다. NMOS 영역(16)의 실리콘기판(10) 내에는 CMOS웰의 다른 쪽을 구성하는 P웰(34)이 형성되어 있다. NMOS 영역(18)의 실리콘기판(10) 내에는 실리콘기판(10) 표면측에 형성된 P웰(36)과, P웰(36)의 측부 및 저부를 덮는 N웰(28)이 형성되어 있다. 메모리셀 영역(20)의 실리콘기판(10) 내에는 실리콘기판(10) 표면측에 형성된 P웰(44)과, P웰(44)의 저부에 형성된 N형 확산층(42)이 형성되어 있다. P웰(36)과 P웰(44)은 서로 접속되어 있다. 여기서 N웰(28)은 P웰(36) 및 메모리셀 영역을 둘러 싼 환상의 영역에 형성되어 있으며, 실리콘기판(10) 내부에서 N형 확산층(42)과 접속되어 있다. 이렇게 하여 P웰(36, 44)은 N웰(28) 및 N형 확산층(42)에 의해 실리콘기판(10)으로부터 전기적으로 분리되어 있다.
이와 같이 N웰(26, 28), P웰(34), 상이 전위 P웰(36, 44)로 트리플 웰 구조가 형성되어 있다.
이와 같은 트리플 웰 구조는, 예를 들어 DRAM에서는 PMOS 영역(14) 및 NMOS 영역(16)을 논리회로를 형성하는 영역으로서 사용하고, NMOS 영역(18)을 센스증폭기를 형성하는 영역으로서 사용하고, 메모리셀 영역(20)을 메모리셀 어레이를 배치하는 영역으로서 사용할 수가 있다.
본 실시예에 의한 반도체장치의 주된 특징은 P웰(36)의 하부를 덮는 영역의 N웰(28)의 농도와, P웰(44)의 하부를 덮는 N형 확산층(42)의 농도나 깊이가 독립적으로 변화할 수 있는 점에 있다. 이와 같이 반도체장치를 구성함으로써, NMOS 영역(18) 및 메모리셀 영역(20)의 각각에 형성하는 소자의 특성에 따라, P웰의 하부를 덮는 N형 확산층의 농도를 조정할 수가 있다.
이하, 본 실시예에 의한 반도체장치의 제조방법에 따라 본 발명을 상세히 설명한다.
우선 P형 실리콘기판(10)상에, 예를 들어 통상의 LOCOS법에 의해 필드 산화막(12)을 형성하여 소자영역을 확정한다.
예컨대 우선 실리콘기판(10)을 산화하여 막 두께 약 3nm의 실리콘 산화막(도시하지 않음)을 형성한다. 다음에, 예를 들어 CVD법에 의해 실리콘 산화막상에 막 두께 약 115nm의 실리콘 질화막(도시하지 않음)을 형성한다. 이어서 통상의 리소그래피 기술 및 에칭 기술을 이용해서, 소자영역이 될 영역에 실리콘 질화막을 잔존시키도록 실리콘 질화막을 패터닝한다. 그 후에 패터닝한 실리콘 질화막을 마스크로 하여 1000℃의 습식 산화법을 사용해서 실리콘기판(10)을 열산화하여, 필드 산화막(12)을 형성한다. 다음에 실리콘 질화막 및 실리콘 산화막을 제거한다.
다음에, 예를 들어 900℃의 건조 산화법을 사용해서 실리콘기판(10)을 열산화하여, 소자영역에 막 두께 약 10nm의 실리콘 산화막(22)을 형성한다(도 2a).
이어서 통상의 리소그래피 기술에 의해 PMOS 영역(14), NMOS 영역(18)을 노출하는 포토레지스트(24)를 형성한다.
그 후에 포토레지스트(24)를 마스크로 하여 인 이온을 이온주입하고, PMOS 영역(14)의 실리콘기판(10) 내에 N웰(26)을, NMOS 영역(18)의 실리콘기판(10) 내에 N웰(28)을 형성한다(도 2b).
그리고, 이와 같이 형성한 N웰(28)은 최종적으로는 상이 전위 P웰(36, 44)과 실리콘기판(10)을 전기적으로 분리하는 역할을 수행하는 것이며, 메모리셀 영역(20)을 둘러 싼 환상의 영역에 형성한다.
N웰(26, 28)을 형성하기 위한 이온주입은, 예를 들어 인 이온을 가속 에너지 1MeV, 도즈량 3×1013cm-2로, 가속 에너지 200keV, 도즈량 4×1012cm-2로, 및 가속 에너지 80keV, 도즈량 1×1012cm-2로 하여, 3회 주입한다. 이와 같이 에너지와 도즈량을 변경하여 이온주입을 함으로써, 소위 레트로그레이드 웰을 형성할 수가 있다.
여기서 높은 에너지(1MeV)로 실시하는 주입은 N웰(26, 28) 저부에 농도가 높은 부분을 형성하기 위한 이온주입이며, N웰(26) 내에 형성된 P형 소스 드레인과 실리콘기판(10) 사이, N웰(28) 내에 형성된 P웰(36)과 실리콘기판(10) 사이의 펀치스루 내성 및 래치업 내성에 의해 규제된다.
중간의 에너지(200keV)로 실시하는 이온주입은 필드 트랜지스터의 임계치전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입이다.
낮은 에너지(80keV)로 실시하는 이온주입은 PMOS 영역(14)의 PMOS의 임계치전압을 제어하기 위한 이온주입이다.
또한 이온주입에 의해 실리콘기판(10) 내에 도입된 불순물은 도입 직후에는 활성화되어 있지 않고, 후 공정의 열처리에 의해 비로서 활성화하여 웰 등을 구성하게 되나, 본 명세서에서는 설명의 편의상, 이온주입 직후의 주입 영역도 "웰" 또는 "확산층"이라 부르기로 한다.
다음에 포토레지스트(24)를 제거한 후, 통상의 리소그래피 기술에 의해 NMOS 영역(16), NMOS 영역(18) 내의 P웰 형성 예정영역(30)을 노출하는 포토레지스트(32)를 형성한다. 여기서 P웰 형성 예정영역(30)은 N웰(28)의 내부 가장자리측에 위치하도록 배치하고, N웰(28)의 외부 가장자리측은 포토레지스트(32)에 의해 덮히도록 한다.
이어서 포토레지스트(32)를 마스크로 하여 보론 이온을 이온주입하고, NMOS 영역(16)의 실리콘기판(10) 내에 P웰(34)을, P웰 형성 예정영역(30)의 실리콘기판(10) 내에 P웰(36)을 형성한다(도 2c). 여기서 P웰(36)은 최종적으로는 P웰(36) 밑에 위치하는 N웰(28)에 의해 실리콘기판(10)으로부터 전기적으로 분리하므로, N형 웰(28)보다도 얕게 되도록 형성할 필요가 있다.
P웰(34, 36)을 형성하기 위한 이온주입은, 예를 들어 보론 이온을 가속 에너지 180keV, 도즈량 1.5×1013cm-2로, 가속 에너지 100keV, 도즈량 4×1012cm-2로, 및 가속 에너지 50keV, 도즈량 1×1012cm-2로 하여, 3회 주입한다. 이와 같이 에너지와 도즈량을 변경하여 이온주입을 함으로써, 소위 레트로그레이드 웰을 형성할 수가 있다.
여기서 높은 에너지(180keV)로 실시하는 주입은 P웰(34, 36) 저부에 농도가 높은 부분을 형성하기 위한 이온주입이며, NMOS 영역(18)에 형성된 NMOS의 N형 소스 드레인과 N웰(28) 사이의 펀치스루 내성 및 래치업 내성에 의해 규제된다.
중간의 에너지(100keV)로 실시하는 이온주입은 필드 트랜지스터의 임계치전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입이다.
낮은 에너지(50keV)로 실시하는 이온주입은 NMOS 영역(16, 18)의 NMOS의 임계치전압을 제어하기 위한 이온주입이다. 이 이온주입은 채널 스톱 주입영역과, 후술하는 18keV의 에너지로 실시하는 이온주입 영역 사이의 불순물 농도를 보상하는 목적도 있으나, 다른 이온주입에 의해 겸할 수 있는 경우에는 반드시 필요하지는 않다.
또한 P웰 형성 예정영역(30)의 실리콘기판(10)에는 N웰(28)이 형성되어 있으나, 보론 이온을 주입함으로써 N형 불순물이 보상되어 실질적으로 P형이 되어, N웰(28) 내에 P웰(36)을 형성할 수가 있다. N웰(28) 내에 보론 이온을 주입함으로써 N웰(28) 내에 P웰(36)을 형성하는 것은, P웰(36) 내의 실효적인 캐리어 농도를 저감하기 위한 것이다. 즉, NMOS 영역(18)에는 센스증폭기 회로를 설치하는 일이 있으나, 고속동작 등의 요청면에서는 센스증폭기 회로에 사용되는 NMOS 트랜지스터에는 논리회로에 사용하는 트랜지스터보다는 임계치전압이 낮은 트랜지스터를 사용하는 것이 바람직하다. 한편, 제조공정의 간략화면에서는 NMOS 영역(16, 18)에 형성된 트랜지스터의 임계치전압 제어를 위한 이온주입을 동시에 실시하는 것이 바람직하며, 그러기 위해서는 NMOS 영역(16, 18)에 형성하는 P웰(34, 36)의 캐리어 농도를 서로 변화할 필요가 있다. 따라서 본 실시예에서는 N웰(28) 내에 P웰(36)을 형성함으로써, P웰(36)의 실효적인 캐리어 농도를 P웰(34) 내의 실효적인 캐리어 농도보다도 낮게 하여, NMOS 영역(18)에 형성되는 MOS 트랜지스터의 임계치전압을 저하시키도록 하고 있다. 따라서 센스증폭기 회로 등, 주변회로의 일부를 상이 전위 P웰 내에 형성할 필요가 없는 경우에는, P웰(36)은 반드시 형성할 필요는 없다.
이와 같이 P웰(34, 36)을 형성함으로써, P웰(36)의 저부 및 측벽부는 N웰(28)에 의해 둘러 싸이게 된다.
그 후에 포토레지스트(32)를 제거하고, 실리콘기판(10) 전면에 보론 이온을, 예를 들어 가속 에너지 18keV, 도즈량 2×1012cm-2로 하여 이온주입한다. 이에 따라 N웰(26) 내에 형성된 PMOS의 임계치전압, P웰(34, 36) 내에 형성된 NMOS의 임계치전압이 소망하는 값으로 조정된다.
다음에 통상의 리소그래피 기술에 의해 메모리셀 영역(20)을 노출하는 포토레지스트(40)를 형성한다.
이어서 포토레지스트(40)를 마스크로 하여 인 이온을 이온주입하고, 메모리셀 영역(20)의 실리콘기판(10) 내부에 N웰(28)과 접속된 N형 확산층(42)을 형성한다. 예를 들어 인 이온을 가속 에너지 1MeV, 도즈량 3×1013cm-2로 하여 이온주입한다. N형 확산층(42)을 형성하기 위한 인 이온 주입의 도즈량은 P웰(44)과 실리콘기판(10) 사이의 펀치스루 특성에 의해 규제된다.
또한 상기 예에서는 N형 확산층(42)을 형성하기 위한 주입조건과, N웰(26, 28)을 형성하기 위한 가장 높은 에너지에서의 주입조건을 같은 조건(가속 에너지 1MeV, 도즈량 3×1013cm-2)로 설정하였으나, 반드시 같게 할 필요는 없다.
예를 들어 N형 확산층(42)을 형성하기 위한 도즈량을 낮게 설정(예컨대 1×1013cm-2)하면, 이온주입에 의해 실리콘기판(10)의 표면측에 주는 손상을 적게 하고, 또 표면 농도를 저하시킬 수 있으므로, 리프레시 특성의 개선을 기할 수가 있다.
즉 N형 확산층(42)의 도즈량을 낮게 함으로써, 도 4a의 점선부의 농도를 도 4b에 나타낸 바와 같이 변화시킬 수가 있다.
또 도즈량을 적게 하는 대신에, 가속 에너지를 높혀서 이온주입에 의한 손상을 기판 표면으로부터 심부로 가져가는 것에 의해서도 리프레시 특성의 개선을 기할 수가 있다(도 4c). 단 이 경우에는 N웰(28)과 N형 확산층(42)이 연계되도록 에너지를 설정할 필요가 있다.
그 후에, N형 확산층(42)을 형성할 때에 사용한 포토레지스트(40)를 마스크로 하여 보론 이온을 이온주입하여, 메모리셀 영역(20)의 실리콘기판(10)의 표면측에 P웰(44)을 형성한다. 예를 들어 보론 이온을 가속 에너지 180keV, 도즈량 5×1012cm-2로, 가속 에너지 100keV, 도즈량 2×1012cm-2로, 가속 에너지 50keV, 도즈량 1×1012cm-2로, 및 가속 에너지 18keV, 도즈량 5×1012cm-2로 하여, 4회 주입한다. 이와 같이 에너지와 도즈량을 변경하여 이온주입을 실시함으로써, 소위 레트로그레이드 웰을 형성할 수가 있다.
여기서 높은 에너지(180keV)로 실시하는 주입은 P웰(44) 저부에 농도가 높은 부분을 형성하기 위한 이온주입이며, 메모리셀 영역(20)에 형성된 NMOS의 N형 소스 드레인과 N형 확산층(42) 사이의 펀치스루 내성 및 래치업 내성에 의해 규제된다.
중간의 에너지(100keV)로 실시하는 이온주입은 필드 트랜지스터의 임계치전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입이다.
낮은 에너지(50keV, 18keV)로 실시하는 이온주입은 메모리셀 영역(20)의 NMOS의 임계치전압을 제어하기 위한 이온주입이다.
N형 확산층(42)은 그 측부에서 N웰(28)에 접속된다. 이에 따라 P웰(36, 44)은 측부가 N웰(28)에 의해 둘러 싸이고, 저부가 N웰(28) 및 N형 확산층(42)에 의해 둘러 싸이게 되어, 실리콘기판(10)으로부터 전기적으로 분리된다. 이에 따라 P웰(34)과는 전위가 다른 상이 전위 P웰(36, 44)를 실현할 수가 있다.
이렇게 하여 N웰(26), P웰(34), 상이 전위 P웰(36, 44)로 된 트리플 웰 구조를 구성한다.
그 후에 통상의 DRAM 프로세스와 마찬가지로 PMOS 영역(14), NMOS 영역(16, 18)에 주변회로를, 메모리셀 영역(20)에 전송 트랜지스터 및 커패시터로 된 메모리셀을 형성한다.
이와 같이 본 실시예에 의하면, 메모리셀 영역(20)의 P웰(44)과 N형 확산층(42)을 동일한 포토레지스트(40)를 마스크로 하여 형성하므로, N웰 및 N형 확산층을 형성하기 위해 필요로 하는 리소그래피 공정을 1공정 삭감할 수가 있다. 즉, 트리플 웰의 형성과정에 필요로 하는 리소그래피 공정은 3회가 되어, 4회의 리소그래피 공정으로 트리플 웰 구조를 형성하는 종래의 방법에 비해, 생산효율을 향상하고, 또 제조 코스트를 경감할 수가 있다.
또 P웰(36, 44)을 전기적으로 분리하기 위한 N형 확산층(42)은 N웰(26, 28)과는 별도로 형성하므로, 메모리셀 영역(20)에 요구되는 특성에 따라 N형 확산층(42)을 형성하기 위한 이온주입 에너지, 도즈량을 독립적으로 제어할 수가 있다.
또한 상기 실시예에서는, DRAM의 리프레시 개선의 관점에서 P웰(34, 36)과 P웰(44)을 개별적으로 형성하고, 메모리셀 영역(20)의 P웰(44)의 농도를 낮추었으나, 이온주입의 회수를 삭감하기 위해, 이들 이온주입을 동시에 실시하여도 좋다. 즉, 도 2c의 공정에서 P웰(34, 36)을 형성함과 동시에 P웰(44)을 형성하고, 도 3a의 공정에서 N형 확산층(42)의 형성 및 메모리셀 영역(20)의 NMOS 영역의 임계치전압 제어를 위한 이온주입을 실시하도록 하면, P웰을 형성하기 위한 이온주입 공정을 3회 삭감할 수가 있다.
또 상기 실시예에서는, P웰(36)과 P웰(44)을 접속하는 레이아우트로 하였으나, 이들 웰을 N웰(28)에 의해 분리할 수도 있다. 즉, 도 2c의 공정에서 도 5a에 나타낸 바와 같이 N웰(28)의 내부에 개구부가 형성된 포토레지스트(32a)를 마스크로 하여 P웰(36)을 형성하면, 주위가 N웰(28)에 의해 둘러 싸여져서 P웰(44)과 분리된 P웰(36)을 형성할 수가 있다(도 5b).
또 P웰(44)을 복수의 영역으로 나누어 두고, 그 일부를 주변회로의 PMOS 영역(18)으로 이용하여도 좋다. 예를 들어 도 2b의 공정에서 도 6a에 나타낸 바와 같은 포토레지스트(24)를 마스크로 하여 N웰(28)을 형성하고, 그 후에 NMOS 영역(18) 및 메모리셀 영역(20)에 P웰(44)과 같은 불순물 프로파일을 갖는 P웰(46)을 형성할 수가 있다. 또 P웰(44)과 P웰(46)을 서로 분리하지 않고 형성하여도 좋다.
또 상기 실시예에서는, P웰(44)을 형성하기 위한 이온주입에 180keV의 가속 에너지를 사용하였으나, 리프레시의 개선을 기하도록 보다 높은 가속 에너지로 이온주입을 실시하여도 좋다. 예를 들어 300keV의 가속 에너지로 보론 이온주입을 실시하면, 180keV로 이온주입을 실시하는 경우에 비해 기판에 주는 손상을 저감할 수 있고, 또 표면 농도를 저하할 수 있으므로, 리프레시를 개선할 수가 있다.
또 상기 실시예에서는, NMOS 영역을 P웰(34) 내와 상이 전위 P웰(36) 내에 형성한 경우를 나타냈으나, 어느 한 쪽만을 형성하여도 좋다.
(제2 실시예)
본 발명의 제2 실시예에 의한 반도체장치 및 그 제조방법에 대해 도 7∼도 11을 사용해서 설명한다. 그리고 제1 실시예에 의한 반도체장치 및 그 제조방법과 동일한 구성요소에는 동일한 부호를 붙이고, 설명을 생략 또는 간략하게 한다.
도 7은 본 실시예에 의한 반도체장치의 구조를 나타낸 개략 단면도, 도 8 및 도 9는 본 실시예에 의한 반도체장치의 제조방법을 나타낸 공정 단면도, 도 10 및 도 11은 본 실시예의 변형례에 의한 반도체장치의 구조 및 제조방법을 나타낸 개략 단면도이다.
먼저 본 실시예에 의한 반도체장치의 구조에 대해 도 7을 사용해서 설명한다.
P형 실리콘기판(10)상에는 소자영역을 확정하기 위한 필드 산화막(12)이 형성되어 있다. 도 7에서 필드 산화막(12)으로 확정된 소자영역은 도면 좌측으로부터 각각 주변회로의 PMOS 영역(14), 주변회로의 NMOS 영역(16), PMOS 영역(48), 메모리셀 영역(20)에 해당된다. PMOS 영역(14)의 실리콘기판(10) 내에는 통상의 CMOS웰의 한 쪽을 구성하는 N웰(52)이 형성되어 있다. NMOS 영역(16)의 실리콘기판(10) 내에는 CMOS웰의 다른 쪽을 구성하는 P웰(62)이 형성되어 있다. PMOS 영역(48)은 메모리셀 영역(20)을 둘러 싼 환상의 영역이며, 여기에는 N웰(54)이 형성되어 있다. 메모리셀 영역(20)의 실리콘기판(10) 내에는 실리콘기판(10) 표면측에 형성된 P웰(64)과, P웰(64)의 저부에 형성된 N형 확산층(60)이 형성되어 있다. 여기서 N웰(54)은 P웰(64)을 둘러 싼 환상의 영역에 형성되어 있으며, 실리콘기판(10) 내부에서 N형 확산층(60)과 접속되어 있다. 이렇게 하여 P웰(64)은 N웰(54) 및 N형 확산층(60)에 의해 실리콘기판(10)으로부터 전기적으로 분리되어 있다. 또 P웰(62)의 하부에는 실리콘기판(10)과 P웰(62)간의 접속을 방해하지 않는 N형 확산층(58)이 형성되어 있다.
이와 같이 N웰(52, 54), P웰(62), 상이 전위 P웰(64)로 트리플 웰 구조가 형성되어 있다.
이와 같은 트리플 웰 구조는, 예를 들어 DRAM에서는 PMOS 영역(14, 48) 및 NMOS 영역(16)을 논리회로를 형성하는 영역으로서 사용하고, 메모리셀 영역(20)을 메모리셀 어레이를 배치하는 영역으로서 사용할 수가 있다.
본 실시예에 의한 반도체장치의 주된 특징은 N웰(54)의 농도와, P웰(64)의 하부를 덮는 N형 확산층(60)의 농도나 깊이가 독립적으로 변화할 수 있는 점에 있다. 이와 같이 반도체장치를 구성함으로써, PMOS 영역(48) 및 메모리셀 영역(20)의 각각에 형성하는 소자의 특성에 따라, P웰의 하부를 덮는 N형 확산층의 농도를 조정할 수가 있다. 또 P웰(62)의 저부에 N형 확산층(58)이 형성되어 있는 점에도 특징이 있다.
이하, 본 실시예에 의한 반도체장치의 제조방법에 따라 본 발명을 상세히 설명한다.
우선 P형 실리콘기판(10)상에, 예를 들어 통상의 LOCOS법에 의해 필드 산화막(12)을 형성하여 소자영역을 확정한다.
다음에, 예를 들어 900℃의 건조 산화법을 사용해서 실리콘기판(10)을 열산화하여, 소자영역에 막 두께 약 10nm의 실리콘 산화막(22)을 형성한다(도 8a).
이어서 통상의 리소그래피 기술에 의해 PMOS 영역(14, 48)을 노출하는 포토레지스트(50)를 형성한다. 여기서 PMOS 영역(48)은 메모리셀 영역(20)을 둘러 싼 환상의 영역으로 한다.
그 후에 포토레지스트(50)를 마스크로 하여 인 이온을 이온주입하고, PMOS 영역(14)의 실리콘기판(10) 내에 N웰(52)을, PMOS 영역(48)의 실리콘기판(10) 내에 N웰(54)을 형성한다(도 8b).
예를 들어 인 이온을 가속 에너지 1MeV, 도즈량 3×1013cm-2로, 가속 에너지 200keV, 도즈량 4×1012cm-2로, 및 가속 에너지 80keV, 도즈량 1×1012cm-2로 하여, 3회 주입한다.
다음에 포토레지스트(50)를 제거한 후, 통상의 리소그래피 기술에 의해 NMOS 영역(16) 및 메모리셀 영역(20)을 노출하는 포토레지스트(56)를 형성한다.
이어서 포토레지스트(56)를 마스크로 하여 인 이온을 이온주입하고, NMOS 영역(16)의 실리콘기판(10) 내에 NMOS 영역(58)을, 메모리셀 영역(20)의 실리콘기판(10) 내부에 N형 확산층(60)을 형성한다. 예를 들어 인 이온을 가속 에너지 1MeV, 도즈량 3×1013cm-2로 하여 이온주입한다.
이 때, N형 확산층(58)은 N웰(52, 54)과는 떨어지게 하여 형성한다. 한편, N형 확산층(60)은 N웰(54)에 접속되도록 형성한다. 이에 따라 N형 확산층(60)과 N웰(54)에 둘러 싸인 실리콘기판(10)의 영역은, 실리콘기판(10)의 다른 영역과 전기적으로 분리하게 된다.
또한 N형 확산층(60)을 형성하기 위한 이온 주입조건은 제1 실시예에서 설명한 바와 마찬가지로, 반드시 N웰(52, 54)을 형성하기 위한 가장 높은 에너지에 의한 이온 주입조건과 같을 필요는 없다. 리프레시 특성 등, 필요로 하는 특성에 따라 적당히 조정하는 것이 바람직하다.
그 후에, N형 확산층(58, 60)을 형성할 때에 사용한 포토레지스트(56)를 마스크로 하여 보론 이온을 이온주입하여, NMOS 영역(16)의 실리콘기판(10)의 표면측에 P웰(62)을, 메모리셀 영역(20)의 실리콘기판(10) 표면측에 P웰(64)을 형성한다. 예를 들어 보론 이온을 가속 에너지 300keV, 도즈량 3×1013cm-2로, 가속 에너지 80keV, 도즈량 4×1012cm-2로, 가속 에너지 30keV에서 소정량의 도즈량을 각각 이온주입한다.
높은 에너지(300keV)로 실시하는 이온주입은 P웰(62, 64) 저부에 농도가 높은 부분을 형성하기 위한 이온주입이며, 메모리셀 영역(20)에 형성된 NMOS의 N형 소스 드레인과 N형 확산층(60) 사이의 펀치스루 내성 및 래치업 내성에 의해 규제된다.
중간의 에너지(80keV)로 실시하는 이온주입은 필드 트랜지스터의 임계치전압을 충분히 높게 유지하기 위한 채널 스톱 이온주입이다.
낮은 에너지(30keV)로 실시하는 이온주입은 메모리셀 영역(20)의 NMOS의 임계치전압을 제어하기 위한 이온주입이다.
이와 같이 형성한 P웰(62)은 그 하부에 N형 확산층(58)이 형성되어 있기는 하지만, N형 확산층(58)은 N웰(52, 54)과는 접속되어 있지 않기 때문에, 실리콘기판(10)과는 전기적으로 접속된 채로 된다. 한편 P웰(64)은 N형 확산층(60)과 N웰(54)로 둘러 싸여져서, 실리콘기판(10)과는 전기적으로 분리된 영역에 형성된다.
이렇게 하여 N웰(52, 54), P웰(62), 상이 전위 P웰(64)로 된 트리플 웰 구조를 구성한다.
그 후에, 예를 들어 통상의 DRAM 프로세스와 마찬가지로 PMOS 영역(14), NMOS 영역(16)에 주변회로를, 메모리셀 영역(20)에 전송 트랜지스터 및 커패시터로 된 메모리셀을 형성한다.
이와 같이 본 실시예에 의하면, 메모리셀 영역(20)의 P웰(64)과 N형 확산층(60)을 동일한 포토레지스트(40)를 마스크로 하여 형성하고, 또한 통상의 P웰(62)과 상이 전위 P웰(64)을 동시에 형성하므로, N웰 및 N형 확산층을 형성하기 위해 필요로 하는 리소그래피 공정을 1공정 삭감하고, P웰을 형성하기 위해 필요로 하는 리소그래피 공정을 1공정 삭감할 수가 있다. 즉, 트리플 웰의 형성과정에 필요로 하는 리소그래피 공정은 2회가 되어, 4회의 리소그래피 공정으로 트리플 웰 구조를 형성하는 종래의 방법에 비해, 생산효율을 향상하고, 또 제조 코스트를 경감할 수가 있다.
또 P웰(64)을 전기적으로 분리하기 위한 N형 확산층(60)은 N웰(52, 54)과는 별도로 형성하므로, 메모리셀 영역(20)에 요구되는 특성에 따라 N형 확산층(60)을 형성하기 위한 이온주입 에너지, 도즈량을 독립적으로 제어할 수가 있다.
또한 상기 실시예에서는, 제1 실시예에 의한 반도체장치와 같이 주변회로용의 상이 전위 P웰을 형성하지는 않았으나, 제조공정을 복잡하게 하는 일이 없이 주변회로용의 상이 전위 P웰을 형성할 수도 있다. 예를 들어 도 9a의 공정에서 도 10a에 나타낸 포토레지스트(56a)를 형성하고, N웰(54)이 형성된 영역에도 P웰(64)을 형성하기 위한 보론 이온주입을 실시하면, N웰(54) 및 N형 확산층(60)에 의해 실리콘기판(10)으로부터 전기적으로 분리된 주변회로용의 상기 전위 P웰(66)과 메모리셀용의 상이 전위 P웰(64)을 형성할 수가 있다. 또 이 경우에 있어서도, 예를 들어 도 5에 나타낸 반도체장치와 같이 P웰(64)과 P웰(66)을 분리할 수도 있다.
또 P웰(64)을 복수의 영역으로 나누어 두고, 그 일부를 주변회로의 PMOS 영역(18)으로 이용하여도 좋다. 예를 들어 도 8b의 공정에서 도 11에 나타낸 바와 같은 포토레지스트(50a)를 마스크로 하여 N웰(52, 54)을 형성하고, 도 9a의 공정에서 N웰(54)의 사이에도 P웰을 형성하도록 하면, P웰(64)과 같은 불순물 프로파일을 가지며, N웰(54)와 N형 확산층(68)에 의해 실리콘기판(10)으로부터 전기적으로 분리된 P웰(70)을 더 형성할 수가 있다. 또 P웰(64)과 P웰(66)을 서로 분리하지 않고 형성하여도 좋다.
또 도 1에 나타낸 제1 실시예에 의한 반도체장치에서는 N웰(28)과 N형 확산층(42) 사이에 이음매가 존재하고, 도 7에 나타낸 제2 실시예에 의한 반도체장치에서는 N웰(54)과 N형 확산층(60) 사이에 이음매가 존재한다. 따라서 이들 N웰과 N형 확산층 사이에 위치맞춤 어긋남이 생기면, 예를 들어 도 12a에 나타낸 바와 같이 N웰(28)과 N형 확산층(42) 사이에 틈새가 형성하게 되어, N웰(28)과 N형 확산층(42)으로 둘러 싸인 P웰(44)과 실리콘기판(10) 사이의 전기적인 분리가 되지 않아서, 상이 전위 웰로서 사용할 수 없게 된다.
이와 같은 문제를 해결하기 위해서는, 예를 들어 도 12b에 나타낸 바와 같이 N웰 형성을 위한 포토레지스트, 또는 N형 확산층 형성을 위한 포토레지스트 중의 적어도 한 쪽에 위치맞춤 어긋남을 고려한 시프트를 넣고, 패턴이 중첩되는 영역(72)을 형성하는 것이 유효하다.
또 도 13에 나타낸 바와 같이 N웰(28)을 형성하기 위한 이온주입 공정, 또는 N형 확산층(42)을 형성하기 위한 이온주입 공정 중의 적어도 한쪽의 공정에서, 일정한 각도, 예를 들어 실리콘기판(10)의 수직방향에 대해 7°경사진 방향으로부터 이온주입함으로써, N웰(28)과 N형 확산층(42)이 중복하도록 하는 것도 유효하다.
또 제1 및 제2 실시예에서는, 메모리셀 영역(20)을 실리콘기판(10)과 전기적으로 분리한 P웰(44), 또는 P웰(64) 내에 형성한 경우를 예로 들어 설명하였으나, 반드시 메모리셀 영역(20)을 그와 같은 웰 내에 형성할 필요는 없다. 즉, 주변회로의 NMOS 영역(16)를 실리콘기판(10)과 전기적으로 분리한 P웰(44), 또는 P웰(64) 내에 형성하고, 메모리셀 영역(20)을 실리콘기판(10) 내에 형성된 P웰(34), 또는 P웰(62) 내에 형성하여도 좋다. 어느 쪽 방법에 의해서도 메모리셀 영역(20)과 NMOS 영역(16)을 상이한 전위의 웰 내에 형성할 수가 있다.
또 제1 및 제2 실시예에서는, 각 웰이나 확산층의 관계가 명백한 공정순으로 형성하였으나, 이온주입은 어느 쪽 공정을 먼저 실시하여도 상관이 없다. 따라서 예를 들어 제1 실시예에 의한 반도체장치의 제조방법에서는, 먼저 P웰(44), N형 확산층(42)을 형성하여도 좋고, 또는 먼저 P웰(34, 36)을 형성하여도 좋다. 또 하나의 포토레지스트를 마스크로 하여 복수의 이온주입을 실시할 경우에도, 어느 쪽 에너지의 이온주입을 먼저 실시하여도 좋다.
또 상기 제1 및 제2 실시예에서는, 본 발명의 트리플 웰을 DRAM에 적용한 예를 나타내었으나, DRAM에 한정하지 않고 여러 가지 디바이스에 적용할 수가 있다.
이상과 같이 본 발명에 의하면, 제1 도전형 반도체기판과, 반도체기판의 제1 영역을 둘러 싼 제2 영역에 형성된 상기 제1 도전형과 다른 제2 도전형의 제1 웰과, 제1 영역의 반도체기판 내부를 메워 형성되며, 측부에서 제1 웰과 접속된 제2 도전형의 제1 확산층과, 제1 영역의 반도체기판의 표면측에 형성되며, 제1 웰 및 제1 확산층에 의해 반도체기판의 다른 영역으로부터 전기적으로 분리된 제1 도전형의 제2 웰에 의해 반도체장치를 구성하므로, 제1 확산층과 제2 웰을 동일한 마스크재를 사용해서 형성할 수가 있다. 이에 따라 제1 웰 및 제1 확산층에 의해 제2 웰을 반도체기판으로부터 전기적으로 분리할 경우에도 리소그래피 공정을 증가하는 일이 없이 트리플 웰을 형성할 수가 있다. 따라서 4회의 리소그래피 공정으로 트리플 웰 구조를 형성하는 종래의 방법에 비해 생산효율을 향상하고, 또 제조 코스트를 경감할 수가 있다.
또 제1 도전형 반도체기판의 제1 영역을 둘러 싼 제2 영역에, 제1 도전형과 다른 제2 도전형의 제1 웰을 형성하는 제1 웰 형성공정과, 제1 영역의 반도체기판 내부를 메우며, 측부에서 제1 웰과 접속된 제2 도전형의 제1 확산층을 형성하는 제1 확산층 형성공정과, 제1 영역의 반도체기판의 표면측에, 제1 웰 및 제1 확산층에 의해 반도체기판의 다른 영역으로부터 전기적으로 분리된 제1 도전형의 제2 웰을 형성하는 제2 웰 형성공정에 의해 반도체장치를 제조함으로써, 동일한 마스크재를 사용해서 제1 확산층 및 제2 웰을 형성할 수 있으므로, 제1 웰 및 제1 확산층에 의해 제2 웰을 반도체기판으로부터 전기적으로 분리할 경우에도 리소그래피 공정을 증가하는 일이 없이 트리플 웰을 형성할 수가 있다. 따라서 4회의 리소그래피 공정으로 트리플 웰 구조를 형성하는 종래의 방법에 비해 생산효율을 향상하고, 또 제조 코스트를 경감할 수가 있다.

Claims (17)

  1. 제1도전형 반도체기판과, 상기 반도체기판의 제1영역을 둘러 싼 제2영역에형성된 상기 제1도전형과 다른 제2도전형의 제1웰과, 상기 제1영역의 상기 반도체기판 내부에 메워지며, 측부에서 상기 제1웰과 접속된 상기 제2도전형의 제1확산층과 접속된 상기 제2도전형의 제1확산층과, 상기 제1영역의 상기 반도체기판의 표면측에, 상기 제1 웰 및 상기 제1확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1도 전형의 제2웰을 갖고, 상기 제1영역에서의 상기 제2도전형의 불순물의 깊이방향 분포와 상기 제2영역에서의 상기 제2도전형의 불순물의 깊이방향 분포가 서로 다른 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제2영역의 상기 반도체기판의 표면측에, 상기 제1웰 및 상기 제1확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1도 전형의 제3웰을 더 갖는 것을 특징으로 하는 반도체장치.
  3. 제1항 또는 제2항에 있어서, 상기 반도체기판의 제3영역의 상기 반도체기판 내부에 메워진 상기 제2도 전형의 제2확산층과, 상기 제3영역의 상기 반도체기판의 표면측에, 상기 반도체기판의 다른 영역과 전기적으로 접속된 상기 제1도전형의 제4웰을 더 갖는 것을 특징으로 하는 반도체장치.
  4. 제1항 또는 제2항에 있어서, 상기 제1확산층 내의 상기 제2도전형의 불순물의 농도와, 상기 제1확산층이 형성된 깊이에 있어서의 상기 제1웰 내의 상기 제2도전형의 불순물의 농도가 서로 다른 것을 특징으로 하는 반도체장치.
  5. 제1항 또는 제2항에 있어서, 상기 제1확산층의 저부의 깊이와, 상기 제1웰의 저부의 깊이가 다른 것을 특징으로 하는 반도체장치.
  6. 제1도전형 반도체기판의 제1영역을 둘러 싼 제2 영역에, 상기 제1도전형과 다른 제2도전형의 제1 웰을 형성하는 제1 웰 형성공정과, 상기 제1영역의 상기 반도체기판 내부를 메우며, 측부에서 상기 제1 웰과 접속된 상기 제2 도전형의 제1 확산층을 형성하는 제1 확산층 형성공정과, 상기 제1 영역의 상기 반도체기판의 표면측에, 상기 제1 웰 및 상기 제1 확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1 도전형의 제2 웰을 형성하는 제2 웰 형성공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 제2 영역의 상기 반도체기판의 표면측에, 상기 제1웰 및 상기 제1확산층에 의해 상기 반도체기판의 다른 영역으로부터 전기적으로 분리된 상기 제1도전형의 제3웰을 형성하는 제3웰 형성공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제6항 또는 제7항에 있어서, 상기 제2웰 형성공정 또는 제3웰 형성공정에서는, 상기 반도체기판의 제3영역에 상기 반도체기판의 다른 영역과 전기적으로 접속된 상기 제1 도전형의 제4웰을 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제8항에 있어서, 상기 제1확산층 형성공정에서는, 상기 제4웰 하부에 상기 상기 제2 도전형의 제2확산층을 동시에 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제6항 또는 제7항에 있어서, 상기 제1 확산층 형성공정 및 상기 제2웰 형성공정에서는, 동일한 마스크재를 사용해서 상기 제1확산층 및 상기 제2웰을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제6항 또는 제7항에 있어서, 상기 제1 웰 형성공정 및/또는 상기 제2웰 형성공정에서는, 가속 에너지 및 도즈량을 서로 다르게 하는 복수 회의 이온주입에 의해 상기 웰을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  12. 제6항 또는 제7항에 있어서, 상기 제1 웰 형성공정 및/또는 상기 제1 확산층 형성공정에서는, 상기 반도체기판의 수직방향에 대해 경사진 방향으로부터 이온주입을 실시하는 것을 특징으로 하는 반도체장치의 제조방법.
  13. 제6항 또는 제7항에 있어서, 상기 제1 웰을 형성하기 위한 제1 마스크 패턴과 상기 제1 확산층을 형성하기 위한 제2마스크 패턴은, 상기 제1 영역과 상기 제2영역 사이에서 개구부가 중첩하는 영역을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  14. 제6항 또는 제7항에 있어서, 상기 제2웰을 형성하기 위한 이온주입의 도즈량은 상기 제3 웰을 형성하기 위한 이온주입의 도즈량보다 적은 것을 특징으로 하는 반도체장치의 제조방법.
  15. 제6항 또는 제7항에 있어서, 상기 제2 웰을 형성하기 위한 이온주입의 가속 에너지는 상기 제3 웰을 형성하기 위한 이온주입의 가속 에너지보다 높은 것을 특징으로 하는 반도체장치의 제조방법.
  16. 제6항 또는 제7항에 있어서, 상기 제1 확산층을 형성하기 위한 이온주입의 도즈량은 상기 제1 웰을 형성하기 위한 가장 높은 에너지에서의 이온주입의 도즈량보다 적은 것을 특징으로 하는 반도체장치의 제조방법.
  17. 제6항 또는 제7항에 있어서, 상기 제1확산층을 형성하기 위한 이온주입의 가속 에너지는 상기 제1 웰을 형성하기 위한 이온주입의 가속 에너지보다 높은 것을 특징으로 하는 반도체장치의 제조방법.
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