TW392333B - Semiconductor device and method for fabricating the same - Google Patents

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Junichi Mitani
Makoto Yasuda
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Fujitsu Ltd
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Description

M請委Μ明示f.'vf-;- u 所提之 #·此本冇無變史赏質ή名是子你正。 經濟部智慧財產局員工消費合作社印製 月3 日修正A7 _______B7__ 五、發明說明（14) 在N井坑28中之P井坑36，舆矽基板10之間的穿通耐性及 鎖住耐性約束。 以中間之能量（200 K[ev])所進行的離子注入，係欲保 持場效電晶體的眭界值電壓為十分高之通道中止離子注入 。以低能量（80 K[ev])所進行之離子注入，係欲控制pm〇S 領域14之PMOS的臨界值電壓之離子注入。又，由於離子 而導入在矽基板10中的不純物，在注入目瞬間後並未活性 化，而由給工程之熱處理始活性化，並構成井坑等，惟， 在本說明上為方便，仍時離子注入瞬間份之注入領域，亦 稱之為「井坑」或「擴散層」· 其次，去除去抗蝕劑24部份，依通常的露光照相技 術，形成欲露出NMOS領域16、NMOS領域18内的P井坑形 成預定領域30之光抗蝕劑32»於此，P井坑形成預定領域30 ，配置為位於N井坑28之内緣側，而N坑28的外緣側，即 ，由光抗蝕劑32所覆蓋。 接著，將光抗蝕劑32作為護罩而將硼離子予以作離 子注入，並在NMOS領域16的矽基板10内形成P井坑34，〜 而在P井坑形成預定領域30之矽基板10内形成P井坑34， 而在P井坑形成預定領域30之矽基板10内，予以形成P井 坑36(第2ffl(C )) *於此，P井坑36，最後乃由位於P井坑36 下之N井坑28，而從矽基板10以電氣性予以分離，是故， 需要形成為比N井坑28為線。 欲形成P井坑34、36的離子注入，例如，以加速能量 為180 K[ev]、摻入量為1.5Χ1013[αη·2]，以加速能量為100 本纸張尺度適用中國國家標遂 (CNS)Al規格（LM0 * 297么、呈） (請先閱讀背面之注意事項再填寫本頁) 17 A7 B7 經滴部中央標準局員工消費合作社印繁 五、發明説明（ 本發明係有關-種半導趙裝置及其製造方法，特別是 有關於一種具有三重井構造之半導體裝置及其製造方法。 習知技藝 近年來，在DRAM及不揮發性記憶體的所有半導體裝 置上，對於多數之井坑均要求分別供予特定之電位，而在 通常之N井坑及P井坑之外，在p井坑或N井坑之中形成導 電性相異之井坑的第3井坑之井坑構造，即，所謂之三重 井構造，乃受到注目。其中，採用高能量離子注入技術予 以形成二重井之方法，從生產力之觀點而言，即十分優 越，是故，其將來性大有所期待。 對於採用高能量離子注入技術而形成三重井構造的習 知之半導體裝置的製造方法，將利用第14圖至16圖作說明 。第14圖至第16圖係表示習知的半導體裝置之製造方法的 工程截面圖。 又，在下述說明，將提示適用於通常之CMOS井坑 ’而形成N井坑中的週邊電路用之異電位p井坑、以及具 有形成在N井坑中的記憶元件用之異電位p井坑的DRAM 之例。 首先’在P形梦基板1〇〇上，例如，依通常之 LOCOS(Local Oxidation of silicom)法，而形成場效氧化 膜102。在第14圖（a)，由場效氧化膜1〇2所劃定的素子領 域’從圖面左側，分別相當於週邊電路夕ρΜΓ>!^^^~ΗΜ 、週邊電路之、形成於異電位井坑中之週 邊電路的NMOS領域108、及記憶元件領域110。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁) i裝-
t1T 4 A7 A7 經濟部中央標準局員工消費合作社印製 B7 五、發明説明（2 ) 其次，例如，依900°C的乾燥氧化法而將矽基板予以 熱氧化，並在素子領域形成膜厚約10[nm]的矽％也哮112( 第 14圖（a))。
接著，依通常之暴光照相技術而形成予以露出PMOS 領域104、NMOS領域108、記憶元件領域110的光抗蝕刻114 〇 其後，將光抗蝕劐114作為護罩，而將燐離子予以作 離注入，並在矽基板1〇〇内部之領域，形成N形擴散層116 ' 118(第14圖（b))。例如，將燐離子以加速能量為1M [ev] 、摻入量為3xi013[cm·2]作離子注入。 N形擴散層116、118係欲在井坑底部形成高濃度之部 份者，其離子注入的條件，乃由N井坑内的P井坑，與矽 基板100之間的穿通耐性，鎖住耐性等所約束。 然後’去除光抗蝕刻114之後，而依通常的暴光照相
技術’形成龜也辟領域104、NMOS域108之光抗蝕劑12Q 〇 接著，以光抗蝕劑120作為護罩而將燐離子予以作離 子注入，並在底部形成連接於N形擴散層116、118之N井 坑 122、124(第 14 囷（C)) » 例如，以加速能量為200K[ev]，摻入量為4xl〇12[cm-2]’以及以加速能量為80〖4乂]，摻入量為、4父1〇丨2[(^-2], 作離子注入，高能量離子注入相當於欲將場效電晶片之臨 界值電壓保持十分高的通通中止離子注入，而低能量的離 子注入，即，相字於PMOS領域104的PMOS電晶體之臨界 本紙張尺度適用中國國家標準（CNS)A4規格（210X 297公釐 (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經满部中央標準局員工消費合作社印絮 A7 _____B7_ 五、發明説明（3 ) 值電壓控制用之離子注入》 於此’以如是所形成之N井坑124，於最終將發揮異 電位P丼坑’與矽基板1〇〇以電氣性予以分離之功用者， 並形成為圍繞記憶元件領域110之環狀的領域。 其次，將光抗蝕劑120予以去除之後，以通常之暴光 照相技術予以形成露出NMOS領域106、NMOS領域108内 之P井坑形成預定領域126之光抗蝕劑128。於此，P井坑 形成預定領域126乃配置成位於N井坑124的内緣側的位置 ，而N井坑124的外緣側，即由光抗蝕劑128所覆蓋。 接著，將光抗蝕劑128作為護革並將硼離子予以作離子注 入，而在NMOS領域106的矽基板100内形成P井坑130，又在P 井坑形成預定領域126的矽基板100内形成P井坑132(第15圖（a)) 。於此，P井坑132乃由位於P井坑132下的位置之N形擴散層 118，而以電氣性與矽基板1〇〇分離，是故，乃形成為比n擴散 層118更淺。 欲形成P井坑130、132的離子注入，例如，以加速能量為 180K[ev]、摻入量為 1.5 X 1013[cm_2]，以加速能量為 l〇〇K[ev] 、摻入量為4 X 1012[cnT2]，以及以加速能量為50K[ev]、摻入 量為lXl012[cm·2]，將硼離子予以注入3次。 於此，以高能量（180 K[ev])所進行之離子注入，係欲在P 井坑130、132底部形成高濃度部份之離子注、入，而由形成在 NMOS領域108的NMOS之N形源極吸極，與N形擴散層118之 間的穿通耐性及鎖住耐性所約束。 以中間之能量（100 K[ev])所進行之離子注入，係欲將據 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） ^^1· m · _ HI : - - 1 m I! ' m HI n^— —^n I (請先閲讀背面之注意事項再填寫本頁) 6 經濟部中央標隼局貝工消費合作社印製 A7 B7 五、發明説明（4 ) 效電晶體的臨界值電壓保持為充份高而作的通道中止離子注 入。以低能量（50k [ev])所進行的離子注入，係欲控制nm〇S 領域106、108之NMOS的臨界值電壓而作的離子注入。 然後’去除光抗蝕劑128’並在矽基板1〇〇之整面，例如 ’以加速能量為18 K[ev]，摻入量為2 X 1012[〇n.2]，而將硼離 子予以作離子注入。由於此，形成在N井坑122中的PMOS的 臨界值電壓，與形成在P井坑130、132中的NMOS之臨界值電 壓，就能被調整為所期望之數值。 其次，依通常之露光照相技術，形成欲露出記憶元件領 域110的光抗蝕劑134。接著，以光抗蝕劑134作為護罩，將硼 離子予以作離子注入，並在記憶元件領域110的矽基板1〇〇之 表面上，形成P井坑136(第15圖（b))。 例如’以加速能量為180 K[ev]，摻入量為5Xl012[cnT2]， 以加速能量為100 K[ev]，摻入量為2Xl012[cnT2]，以加速能量 為50 K[ev]，摻入量為1 X l〇12[cm·2]，以及以加速能量為18 K[ev] ，摻入量為5xl012[cnT2]，而將硼離子注入4次。 於此，以高能量（180 K[ev])所進行的離子注入，係欲在p 井坑136底部形成濃度高之部分，所作的離子注入，而由形成 在記憶元件領域110的NMOS之N形源極-電極，與N形擴散層 118之間的穿通耐性及鎖住耐性所約束。 以中間之能量（100 K[ev])所進行之離乎注入，欲保持效 電晶想的臨界值電壓為十分高的通管中止離子注入。以低能 量（50 K[ev]，18 K[ev])所進行的離子注入，係欲控制記憶元 件110的NMOS之臨界值電壓的離子注入。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 裝· 訂 經滴部中央標準局貝工消費合作社印繁 A7 ______B7_ _ 五、發明説明（5 ) 如是’習知的半導體裝置之製造方法，乃經由4次之露光 照相術工程’而形成由N井坑122,124、P井坑130，異電位P井 坑132、136’所成之三層（重）井構造（第15圓（C))。 於第15囷（a)之工程上’由於使用如第16圖（&)所示之光抗 蝕劑128，而同時予以形成p井坑13〇、132、136的製法亦有所 進行。但是’於成場合，欲調整記憶元件領域丨⑺的NMOS之 臨界值電壓，所應作的離子注入工程就需要另行設置之。由 於需要經過形成欲露出記憶元件領域11〇之光抗蝕劑134a之工 程（第16囷（b)) ’是故’對於露光嗯相像工程數上乃無增減。 本發明所欲解決之課題： 如上述’於習知的半導體裝置之製造方法上，欲形成從 矽基板100而以電氣性將P井坑132、136予以分離的N井坑122 、124，N形擴散層116、118之際，需要2次之露光照相術工程 。則，欲形三重井構造，共需要4次之露光照相術工程，是故 ，與形成通常的CMOS二重井之製程相比較，乃增加1工程之 露光照相術工程數。 本發明之目的： 本發明係欲提供以更少之露光照相術工程數，而能形成 三重井構造的半導體裝置之構造，及其製造方法，為目的。 欲解決課題之本發明裝置： 上述目的，係依具有第1導電型之半導體基板，形成在圍 繞前述半導體基板的第1領域之第2領域，而與前述第1導電型 相異之第2導電型的第1井坑，埋入在前述第1領域的前述半導 體基板内部而所形成，並於側部與前述第1井坑相連接的前述 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0'〆297公釐） I : - - n I n I] 1111 n ^ (請先閱讀背面之注意事項再填寫本頁) 經濟部中央標隼局員工消费合作社印製 A7 B7 五、發明説明（6 ) 第2導電型之第1擴散層，以及形成在前述第丨領域的前述半導 體基板之表面側，而由前述第1井坑及前述第1擴散層，並從 前述半導體基板的其他領域，以電氣性所分離的前述第1導電 型之第2井坑’為其特徵之半導體裝置所達成。以如是構成半 導體裝置’乃能使用同一護罩材料而形成第1擴散層及第2井 坑。因之，依第1井坑及第1擴散層而將第2井坑從半導體基板 ，以電氣性予以分離之場合，亦不必增加露光照相術工程數 ’而能予以形成三重井構造。由於此，與以4次的露光照相_術 工程而形成三重井構造之習知方法相比較，即可知，能提昇 生產力，並且能降低製造成本。 又，於上述之半導體裝置，更具有形成在前述第2領域的 前述半導體基板之表面上’並從前述第1井坑及前述第1擴散 層’而從前述半導艘基板之其他領域，以電氣性所分離的前 述第一導電型之第3井坑為宜。若補償第2導電型的第1井坑中 之不純物，而構成第1導電型的第3井坑，即，能將第3井坑的 有效載體濃度予以降低，是故，例如。DRAM的感測放大器 (Sense Amplifier)電路等’就能使用於設定低臨界值電壓的電 晶體之領域。 又’在上述之半導體裝置’再具有埋入在前述半導體基 板的第3領域之前述半導體基板内部，所形成之前述第2導體 型的第2擴散層，以及形成在前述第3領域的<前述半導體基板 之表面上’而與前述半導體基板的其他領域，以電氣性相連 接的前述第1導電型之第4井坑，更佳。以如是所構成之半導 體裝置，因同時形成以電氣性與半導體基板相連接之第4井坑 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐 .—,—.-----f— (請先聞讀背面之注意事項再填寫本頁) 、1Τ 經濟部中央標準局員工消費合作社印製 A7 ____B7 五、發明説明（7 ) ，以及第2井坑’是故，於形成三重井構造之際的露光照相術 工程’就能更予減少。由於此’如與以4次之露光照相術工程 ，而形成三重丼構造之習知方法相比較，即，可知其能提昇 生產力，並且能降低製造成本。 又，在上述之半導體裝置上，前述第1擴散層中的前述第 2導電型之不純物濃度，與於前述第丨擴散層所形成之較深處 的前述第1井坑中之前述第2導電型的不純物濃度，施這為相 異為宜。於上述之半導體裝置，可因應第丨井坑及第2井坑所 要求之特性’乃能獨立控制第1擴散層中的第2導電型之不純 物濃度，以及於第1擴散層所形成之較深處的第1井坑中之第2 導電型的不純物濃度。 又，在上述之平導體裝置上，前述第1擴散層的底部之深 度’與前述第1井坑的底部之深度，相異為佳。在上述之半導 體裝置上，可因應第1井坑及第2井坑所要求之特性，而能獨 立控制第1擴散層的底部之深度，與第1井坑的底部之深度。 又，上述目的，以具有依在圍繞第1導電型的半導體基板 之第1領域的第2領域，形成與前述第1導電型相異的第2導電 型之第1井坑的第1井坑形成工程，埋入在前述第1領域的前述 半導體基板内部’而在側部與形成前述1井坑相連接之前述第 2導電型的第1擴散層之第1擴散層形成工程，以及在前述第1 領域的前述半導體基板之表面上，形成由前述第1井坑及前述 第1擴散層’並從前述半導體基板的其他領域，以電氣性予以 分離之前述第1導電型的第2井坑之第2井坑形成工程，為其特 徵的半導艘裝置之製造方法亦能達成之》以如是即製造之半 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） I J— - n-n I —-----I I I 訂 (請先Μ讀背面之注意事項再填寫本f ) 10 經满部中央標準局貝工消費合作社印聚 A7 ____B7_ 五、發明説明（8 ) 導體裝置，即，能依第1擴散層及第1井坑，自形成具有從半 導體基板以電氣性即分離的第2井坑的三重井構造。 又，在上述的半導體裝置之製造方法上，再具有於前述 第2領域的前述半導體基板之表面上，依前述第1井坑及前述 第1播散層’而從前述半導體基皮的其他領域，形成以電氣性 予以分離的前述第1導電型之第3井坑之第3井坑形成工程，更 佳。若補償第2導電型的第1井坑中之不純物，而作為第1導電 型的第3井坑，即’能形成有效載體濃度較低的第3井坑。因 之’例如’ DRAM的感測放大器電路等，就能使用於設置低 臨界值電壓的電晶體領域。 又’在上述之半導體裝置的製造方法上，應於前述第2井 坑形成工程，或前述第3井坑形成工程，在前述半導體基板的 第3領域，同時予以形成與前述半導體基板之其他領域，而以 電氣性相連接之前述第丨導電型的第4井坑，為佳。第2井坑或 第3井坑’由於能與以電氣性與半導體基皮相連接的第4井坑 ，同時予以形成，乃不會三重井構造之製造工程予以複雜化 〇 又，在上述之半導體裝置的製造方法上，於前述第1擴散 形成工程，應在前述第4井坑下部同時形成前述第2導電型的2 擴散層，為宜。以如是所製造之半導體裝置，由於能同時形 成與半導體基板，以電氣性相連接之第4井坑，與第2井坑之 故，乃能使形成三重井構造之際的露光照相術工程數更為減 少〇 又，在上述之半導體裝置的製造方法上，於前述第丨擴散 本紙張尺度適财HU家標準（CNS ) A4規格（210X 297公楚） -—1 - — J I n n I —1 / I I n I n (請先閲讀背面之注意事項再填寫本頁) 11 經滴部中央標準局員工消費合作社印掣 A7 __B7_____ 五、發明説明（9 ) 層形成工程’及前述第2井坑形成工程，應使用同一護罩材料 形成前述第1擴散層，及前述第2井坑，為宜。由於第1擴散層 與第2井坑，能以同一之護罩材料予以形成，是故，依第1井 坑及第1擴散，而將第2井坑從半導體基板，以電氣性予以分 離之場合，露光照相術工程數亦不會增加，而能形成三重井 構造。 又’在上述的半導體裝置之製造方法上，於前述第丨井坑 形成工程及/或前述第2井坑形成工程，應將加速能量及摻入 量作互相相異的多數次之離子注入，而形成前述井坑為佳， 以如是予以形成井坑，乃能形成所謂之逆行井坑（retr〇grade well)之故，若與依慣例的井坑而形成三重井之場合相比較， 即’可知能提昇生產力。 又，在上述的半導體裝置之製造方法上，於前述第1井坑 形成工程及/或前述第1擴散層形成工程，應時前述半導體基 板的垂直方向’而從傾斜之方向依離子注入為宜。以如是而 形成第1井坑或第1擴散，即，雖依露光照相術作位置正而發 生偏差之場合’亦能填埋第1井坑與第1擴散層之間的間隙， 是故’乃能將第2井坑從半導體基板，以電氣性確實予以分離 0 又，在上述的半導體裝置之製造方法上，欲形成前述第1 井坑的第1護罩圓案，與欲形成前述第1擴散層之第2護罩圖案 ’在前述第1領域與前述第2域之間，應具有其開口部相重疊 之領域，為佳。如是刻意考量第1及第2之護罩圖案，即，雖 有依露光照相術而生的位置對正偏差之場合，亦能填埋第1井 本紙張尺度適用中國國家標率（CNS ) Α4規格（210Χ 297公釐） (請先閲讀背面之注項再填寫本頁) -裝· 訂 12 經濟部中央標準局負工消費合作社印掣 A7 —___B7_ 五、發明説明（10) 坑與第1擴散層之間的間隙，因之，可將第2井坑從半導體基 板’以電氣性確實能予以分離之。 又’在上述之半導體裝置的製造方法上，欲形成前述第2 井坑的離子注入之摻入量’應比欲形成前述第3井坑的離子注 入之摻入量為少，為宜。以如是所製造之半導體裝置，乃能 將其第2井坑的表面漢度予以降低，並且，能減少對予第2井 坑領域之半導體基板之损傷。由於此，例如，將第2井坑用作 DRAM的記憶元件領域之場合，即，能改善其再生特性。 又’在上述的半導體裝置之製造方法上，欲形成前述第2 井坑的離子注入之加速能量，應比欲形成前述第3井坑的離子 注入之加速能量為高，為佳。雖提高欲形成第2井坑的離子注 入之加速能量，但，亦能降低第2井坑的表面濃度，並且，能 減少對予第2井坑領域之半導體基板的損傷。由於此，例如， 將第2井坑用作DRAM的記憶元件領域之場合，能予以改善其 再生特性。 又’上述的半導體裝置之製造方法上，欲形成前述第1擴 散層的離子注入之摻入量，應比於欲形成前述第1井坑的最高 能量時之離子注入的摻入量為少，為佳。以如是新製造之半 導體裝置’乃能減少對予第2井坑的半導體基板的損傷。由於 此’例如’將第2井坑用作DRAM之記憶元件領域之場合，乃 能改善其再生特性。 \ 又’在上述之半導體裝置的製造方法上，欲形成前述第1 擴散層的離子注入之加速能量，應比欲形成前述第1井坑的離 子注入之加速能量為高，為往。離由於提高欲形成第1擴散層 本紙張尺度適财_家縣（CNS) M規格（21GX297公楚） '' I HJ— 1^1 m 1^1 —Mm· ^^^1 —ii / I In m n^i * -6 (請先閲讀背面之注意事項再填寫本頁) 13 經漓部中央標隼局員工消費合作社印製 A7 B7 五、發明説明（11) 的離子注入之加速能量，但，亦能滅少對予第2丼坑領域之半 導體基皮損傷。由於此，例如，將第2井坑使用為DRAM之記 憶元件領域之場合，即，能改善其再生（更生）特性。 本發明之實施態稱： [第1實施態樣]: 使用第1圖至第6圖說明本發明第1實施態樣所作之半導體 裝置及其製造方法。 第1圓係表示依本第1實施態樣的半導體裝置之構造的概 略性截面圖。第2圖及第3圏係表示依本第1實施態樣所作之半 導體裝置的製造方法之工程截面圖。第4圖係表示於本實施態 樣的半導體裝置之製造方法上，欲說明N形擴散層之其他的形 成方法之圊面。第5圖及第6圖係表示依本實施態樣變形例之 半導體裝置的構造，及其製造方法之概略性截面圖。 首先，使用第1圖說明依本實施態樣的平導體裝置之構造。 在P形矽基板10上，有形成欲劃定素子領域的場數氧 化膜12。在第1圖，由場效氧化膜12所劃定之素子領域， ^圖面左側，、乃分別相當於週邊電路之PMOS領域14，週 邊電之NMOS領域16，在異電位井坑中所形成的週邊電 路之NMOS領域18，記憶元件領域20。在PMOS領域14之 矽玉板10内，辛形成構成通常的CMOS井坑之一方的N井 坑认》在N¥〇S!蜂丄6兔狄基板10内，有〜形成構成CMOS 井％之他方的P井坑34。在NMOS領域18的矽基板10内， 有_悉^杳受盖板1〇兔舍主冬P井坑36，以及形成覆蓋P井 坑36之側及枣部之N井坑28，在記憶元件領域20的矽基板 、—.... 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） —----------装— (請先閲讀背面之注意事項再填寫本頁)
•1T 14 經漓部中央標準局員工消費合作社印掣 A7 ___________B7_ 五、發明説明（12) ~ 10内’有形成在矽基皮10的表面上之p井坑44,與形成在 P井坑44的底部之N形擴散層42。P井坑36及P井坑私及相 這連接著。於此’ N井坑28乃設在圍繞P井坑36及記憶元 件領域之環狀領域，而在改基板1〇之内部，即，與N形擴 散層42相連接。如是，P井坑36、44，乃由n井坑28，及n 形擴散層42，而從矽基板1〇以電氣性予以分離之。如是， 由N井坑26、28，P井坑34，異電位p井坑36、44，而予以 形成三重井構造。 如是之三重井構造，例如，在DRAM上，能將PMOS 領域14及NMOS領域16，用作形成邏輯電路之領域，而將 NMOS領域18用作形成感測放大器之領域，並將記憶元件 領域20用作配置記憶元件陣列之領域。 依本實施態樣的半導體裝置之主要特徵為，、覆蓋p井 一坑_36之了部的領域之N井坑28的濃度，與覆蓋p并坑44之 下部的N形擴散層42之濃度及深度，能獨立予以變化方兩 。以如是構成半導體裝置，乃因應分別形成在NMOS領域 18及記憶元件領域20的素子之特性，而能調整覆蓋p井坑 下部的N形擴散層之濃度。 以下，沿著依本實施態樣的半導體裝置之製造方法 ，詳細予以說明本發明。 首先，在P形矽基板10上，例如，依<通常的LOCOS法 形成場數氧化膜12，並劃定素子領域。 例如’首先，氧化矽基板10，而形成膜厚約3[nm]的 矽氧化膜（未圖示）。其次’例如，依CVD法，在矽氧化膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ^^1 ^J— ^^^1 ^^^1- ^^^1 ^^^1 ^^^1 ^^^1 ^^^1 1^1 1-- , \eJ (請先閱讀背面之注意事項再填寫本頁) -15 - 經濟部中央標準局貝工消費合作社印製 A7 B7 五、發明説明（13 ) 上形成膜厚約115[nm]的矽氮化膜（未圖示）。接著，以通 常的露光（光刻）照相術（lithography)及蚀刻（etching)技術， 在應成為素子領域的領域上，如欲殘存矽氮化膜般，將殘 氮化膜予以漫游。然後，將所漫游的矽氮化膜作為護罩， 並使用1000°C的濕式氧化法而將矽基板10予以熱氧化，而 形成場效氧化膜12。接著，就去除矽氮化膜及矽氧化膜。 其次’例如，使用900°C的乾燥氧化法，將矽基板10 予以熱氧化，並在素子領域形成膜厚約l〇[nm]的矽氧化膜 22(第2囫（a))。接著，依通常之露光照相術，形成欲露pm〇S 領域14、NM0S領域18之光抗蝕f(24>其後，將光抗蝕劑 24作為護罩，而將燐離子作離子！入，並在pm〇S領域14 的矽基板10内形成N井坑26，而在HM0S領域18之矽基板 内形成N井坑28(第2圖（b))。 於此’以如是所形成之N井坑28，最後就發揮使異電 P井坑36、44,與矽基板10以電氣性予以分離之功用者 ’並形成圍繞記憶元件領域20之環狀的領域。 欲形成N井坑26、28的離子注入，例如，以加速能量 為1M [ev]、摻入量為3xl013[cm·2]以加速能量為200 K[ev] 、掺入量為4Xl012[cm_2]，以及以加速能量為80 K[ev]、摻 入量為lXl012[cm·2]，而將璘離子注入3次。如是，改變能 量及摻入量而作離子注入，即，能形成所謂之逆行井坑。 於此，作高能量（lM[ev])之離子注入，係欲在n井坑26 、28底部形成濃度高之部份的離子注入，而由在n井坑26 中所形成之P形源極一汲極’與矽基板10之間，以及形成 本紙張尺度適财關家鮮（CNS ) Α4· ( 210 X 297公釐）. ϋ^— nn n^l n —^1« —^1· m^i An J 0¾.-多 (請先閱讀背面之注意事項再填寫本頁) 16 M請委Μ明示f.'vf-;- u 所提之 #·此本冇無變史赏質ή名是子你正。 經濟部智慧財產局員工消費合作社印製 月3 日修正A7 _______B7__ 五、發明說明（14) 在N井坑28中之P井坑36，舆矽基板10之間的穿通耐性及 鎖住耐性約束。 以中間之能量（200 K[ev])所進行的離子注入，係欲保 持場效電晶體的眭界值電壓為十分高之通道中止離子注入 。以低能量（80 K[ev])所進行之離子注入，係欲控制pm〇S 領域14之PMOS的臨界值電壓之離子注入。又，由於離子 而導入在矽基板10中的不純物，在注入目瞬間後並未活性 化，而由給工程之熱處理始活性化，並構成井坑等，惟， 在本說明上為方便，仍時離子注入瞬間份之注入領域，亦 稱之為「井坑」或「擴散層」· 其次，去除去抗蝕劑24部份，依通常的露光照相技 術，形成欲露出NMOS領域16、NMOS領域18内的P井坑形 成預定領域30之光抗蝕劑32»於此，P井坑形成預定領域30 ，配置為位於N井坑28之内緣側，而N坑28的外緣側，即 ，由光抗蝕劑32所覆蓋。 接著，將光抗蝕劑32作為護罩而將硼離子予以作離 子注入，並在NMOS領域16的矽基板10内形成P井坑34，〜 而在P井坑形成預定領域30之矽基板10内形成P井坑34， 而在P井坑形成預定領域30之矽基板10内，予以形成P井 坑36(第2ffl(C )) *於此，P井坑36，最後乃由位於P井坑36 下之N井坑28，而從矽基板10以電氣性予以分離，是故， 需要形成為比N井坑28為線。 欲形成P井坑34、36的離子注入，例如，以加速能量 為180 K[ev]、摻入量為1.5Χ1013[αη·2]，以加速能量為100 本纸張尺度適用中國國家標遂 (CNS)Al規格（LM0 * 297么、呈） (請先閱讀背面之注意事項再填寫本頁) 17 經濟部中央標準局員工消費合作社印掣 A7 ____B7 五、發明説明（15) K[ev]、摻入量為4xl0n[cm-2]，以及以加速能量為5〇K[ev] 、摻入量為lXl〇12[cm-2]，而將硼離子注入&。如是改 變能量及摻入量而進行離子注入，即，能形成所謂之逆行 井坑， 於此’以高能量（180K[ev])所進行之離子注入，係欲 在P井坑34、36底部形成濃&高之部份的離子注入，而依 形成在NMOS領域18的NMOS之N形源極。汲極，與N井坑 28之間的穿通耐性及鎖住耐住所約束。 以中間的能量（100K[ev])所進行之離子注入，係欲將 場效電晶體的臨界值電壓，保持為十分高的通道中止離子 注入。以低能量（5〇 K[ev])所進行的離子注入，係欲控制 NMOS領域16、18的NMOS之臨界電壓的離子注入。該離 子注入，雖以補償通道中止離子注入領域，與將於後述之 以18 K[ev])的能量所進行之離子注入領域之間的不純物漢 度，為其目的，但，依其他的離子注入而能兼顧之場合， 即，不一定有其需要。 而在P井坑形成預定領域30之，雖形成1^井 坑28 ’惟，由於注入硼離子而經補償N不純物之故」在實 質上乃成為P形，因之，在N井坑28中能予形疼2井坑36。 在Nj坑2士中注入$離子，而在N井坑28内形成p井坑36, #欲減低P井坑36中之實質性的載體濃度彳之故。則，雖在 NMOS領域18會設置感測放大器電路，但是，由於高速動 作等之需求，因之，使用於是須彳放大器電路之NM〇s電晶體 ，應採用比在邏輯電路所使用的電晶體，為低之臨界值電 CNS ) A4規格（210X297公^ " I-„---------餐------1T (請先閱讀背面之注意事項再填寫本页) -18 - 經濟部中央標準局員工消費合作社印裝 A7 ------B7_ 五、發明説明（16) 麼的電晶想’為佳。另方φ，從製造工程之簡單化上而言 ，欲控制形成在NMOS領域16、18的電晶體之臨界值電壓 的離子注入，應用時進行為宜，由於此，需要時形成在 NMOS領域16、18之Ρ井坑34、36截度濃度予以相互變化 。因此，在本實施態樣，由於在]^井坑28中予以形成ρ井 坑36之故，乃使ρ井坑36之有效截體濃度，比在ρ井坑34 中之有效載體濃度為低，而使形成在]^]^〇8領域18的河〇§ 電晶體之臨界值電壓予以降低。由於此，感測放大器等， 於不需要將其週邊電路的一部份，予以形成在異電位ρ井 坑中之場合，即’ Ρ井坑36不一定需要予以形成。 以如是形成Ρ井坑34、36，即，Ρ井坑36之底部及其 側壁部就由Ν井坑28所圍繞《然後，去除光抗蝕劑32，並 以例如’加速能量為18 K[ev]，摻入量為2Xl012[cnr2]，而 在矽基板10之整面注入硼離子。因此，形成在N井坑26中 之PMOS的臨界值電麼、形成在ρ井坑34、36中之NMOS的 臨界值電壓，乃可調整為所希望之數值。 其次，依通常之露光照相技術，形成欲露出記憶元 件領域20之光抗蚀劑40。接著，以光抗蚀劑40作為護罩， 而將填離子作離子注入’並在記憶元件領域20之梦基板1〇 内部，形成與N井坑28相連接之N形擴散層42。例如，將 燐離子以加速能量為lM[ev]，摻入量為3 X 1013[cnr2]，作 離子注入。欲形成N形擴散層42的燐離子注入之摻入量， 乃依P井坑44與矽基板10之間的穿通特性所規制。 而在上述例，欲形成擴散層4?之吞么避，|足設定 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X297公釐） „ ------------"--^----i / , ' 4 (請先閲讀背面之注項再填寫本頁) 19 經滴部中央標準局員工消費合作社印繁 A7 B7 五、發明説明（17) 與欲形成N井坑26、28的最高能量時之注入條件，為同一 條件（加速能量為lM[ev]、摻入量為3X1013[cm·2]，但，不 一定應為同一條件。例如，欲形成N形擴散層42的摻入量 設定較低（例如為，lXl〇13[cm·2])，即’能降低因離子注 入而對矽基板10之表面上所發生的損傷，並且，能降低其 表面濃度之故，乃能改善其再生特性。 則’由於降低N形擴散層42的掺入董，乃能將於第4 圖（a)上之點線部的濃度，變化為如第4圖（b)所示。 又’若減少摻入量而提高加速能量，可使用因離子 注入而生的損傷’從基板表面移行至深處，乃亦能改善其 再生特性（第4圖（C ))。但是’於此場合，需要設定能量使 N井坑28與N形擴散層42相連繫。 其後’·將欲形成N形洗散層際所用的光抗蚀劑4〇 作為護罩，而將蝴離子予以作離子注入，並在記憶元件領 域20發.基板10之表面上’形成p丼坑44。例如，以加速能 量為180 K[ev]，摻入量為5 X 10丨Vcnr2]，以加速能量為 50K[ev]，掺入量為1 X l〇12[cm_2]’以及以加速能量為18 K[ev] ，掺入量為5X 1012[cnT2] /而將碉離子沒人，以如是改 變能量及摻入量而進行離子注入，即，能形成所謂之逆行 井贫。 於此，以高能量（180 K[ev])所進行之離子注入，係欲 在P井坑44底部形成濃度高之份的離子注入，而依形成在 記憶元件領域20的NMOS之N形源極。吸極，與N形擴散 層42之間的穿通耐性及鎖住耐性所規制。以中間之能量 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） --_---.------裝-- (請先閲讀背面之注意事項再填寫本
、1T 20 經濟部中央標準局員工消費合作社印掣 A7 B7 五、發明説明（18) (100K[ev])所進行之離子注入，係欲將場數電晶體之臨界 值電壓，保持為十分高之通道中止離子注入。以低能量 (50K[ev]、l8K[ev])所進行之離子注入，係欲控制記憶元 件領域20之NMOS的臨界值電壓之離子注入。 N形擴散層42係在其側部連接於N井坑28。由於此，p 井坑36、44的側部乃由N井坑28所圍繞，而其底部，即， 由N井坑28及N形擴散層42所圍繞，並從矽基板1〇以電氣 性予以分離。因之，乃能實現與p井坑34為電位相異之異 電位P井坑36、44。如是，乃構成由N井坑26、p井坑34、 異電位P井坑36、44所形成之三重井構造。然後，例如， 與通常之DRAM製程同稱’在pm〇S領域14、NMOS領域16 、18’形成週邊電路，而在記憶元件領域2〇,形成由轉送 電晶體及電容器所成之記憶元件。 如是，依據本實施形態，係將記憶元件領域2〇的p井 坑44，與N形擴散層，以同一之光抗蝕劑4〇作為護軍而予 以形成之故，乃能將欲形成N井坑及N形擴散層即必要之 露光照相術工程，減少1工程。則，在三重井的形成過程 上所必要之露光照相術工程成為3次。如與以4次之露光照 相術工程而形成三重井構造之習知方法相比較，即可知， 其能提昇生產量，並且，能降低製造成本。 又，欲以電氣性將P井坑36、44予以分離之N形擴散 層42,係與N井坑26、28為不同製所形成，因之，因應對 記憶元件領域20所要求之特性，而能獨立控制欲形成N形 擴散層42之離子注子能董與摻入量。而在上述實施態樣， 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -1 : !1- -1 - - I ........-I— I ........ /.. (請先閲讀背面之注意事項再填寫本頁) 21 A7 '^____ B7 五、發明説明（19)~ — ~ (請先閲讀背面之注意事項再填寫本頁) 乃以連接P井坑36與P井坑44為其佈置，但，亦能將該等 井坑而依N井坑28予以分離之。則，在第2圓（c )之工程上 ，如第5圖（a)所示，將在N丼坑28之内部形成開口部的光 抗蝕劑32a作為護罩，而予以形成p井坑36，即，能形成其 周圍由N井坑28所圍繞，而與p井坑44相分離之p井坑36( 第5圖（b))。 又’將P井坑44分為多數之領域，而將其一部份利用 為週邊電路之PMOS領域18亦可以。例如，在第2圖（b)之 工程上，如第6圖（a)所示，將光抗蝕剤（24a)用作護罩，予 以形成N井坑28，然後，在NMOS領域18及記憶元件領域2〇 ’乃能形成具有與P井坑44為同稱不純物輪廓的p井坑46 。又’不將P井坑44與P井坑46予以相互分離而設亦可。 經滴部中央標準局員工消費合作社印裂 又在上述實施態樣，在欲形成P丼坑44之離子注入， 使用180K[ev]之加速能量，但是，以圖改善再生（更新）乃 以更高之加速能量進行離子注入亦可以。例如，以3〇〇K[evJ 之加迷能量而進行硼離子之離子注入，並與以18〇K[ev]進 行離子注入之場合相比較，即，能減低對於基皮之損傷， 並且，能降低其表面濃度，因此，乃能改善其再生特性。 又在上述實施態樣，係表示將NMOS領域形成在p井 坑34内，與異電位P井坑36内之場合，惟，僅形成其任一 之一方亦可以。 、 [第2實施態稱]: 對於依本發明之第2實施態稱的半導體裝置及其製造 方法，將使用第7圖至第11圖予以說明。而與依第1實施態 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 22 經濟部中央標隼局貝工消費合作社印製 A7 B7 五、發明説明（2〇) 樣的半導體裝置及製造方法，為同一構成要素者就附加同 一符號，並將說明予以省略或予簡略。 第7圖係表示第2實施態樣之半導體裝置之構造的概 略截面圖。第8圖及第9圖為表示依本實施態樣之半導體裝 置之構造及其製造方法之概略性裁面圖》首先，使用第7 圖說明依本實態樣的半導體裝置之構造。 在P形矽基板10上，形成著欲劃定素子領域的場數氧 化膜12。在第7圖，由場效氧化膜12所劃定之素子領域， 從圖面左側起分別相當於週邊電路之PMOS領域14、週邊 電路的NMOS領域16、PMOS領域48、記憶元件領域20。 在PMOS領域14的矽基板10内，有形成構成通常之CMOS 井坑的另一方之N井坑52。在NMOS領域16的矽基扳10内 ’有形成構成CMOS井坑之他方的P井坑62。PMOS領域48 乃是圍繞記憶元件領域20之環狀領域。於此，有形成N井 坑54。在記憶元件領域20之矽基板1〇内，有形成著形成在 矽塞板10表面側之P井坑64，與形成在P井坑64之底部的N 擴散60。於此，N井坑54設定為圍繞P井坑64之環境的領 域’而在矽基板10之内部，與N擴散層60相連接。如是， P井坑64’乃依N井坑54及N形擴散層60，而從矽基板10以 電氣性予以分離之。又，在p井坑62之下部，有形成著不 妨礙矽基板10與P井坑62的連接之N形擴散層58。 以如是，而依N井坑52、54，P井坑62、異電位P井坑 ’形成三重井構造。如是之三重井構造，例如，於DRAM 上’乃將PMOS領域14、48，及NMOS領域16用作形成邏 本紙張尺度適用中國國家標津（CNS ) A4規格（21〇x 297公楚） -----------装------訂 (請先閲讀背面之注意事項再填寫本頁) 23 經濟部中央標準局員工消费合作社印掣 A7 ---------B7_ 五、發明説明（21) 輯電路之領域，而能將記憶元件領域20用作配置記憶元件 陣列之領域。 依本實施態稱的半導體裝置之主要特徵，係N井坑54 之漢度’及復蓋P井坑64之下部的N形擴散層60之濃度及 深度’可獨立予以變化之方面，以如是所構成之半導體裝 置’乃因應分別形成在PMOS領域48及記憶元件領域20的 素子之特性’而能調整覆蓋P井坑之下訂之N形擴散層的 浪度。又，在P井坑62的底部有形成N形擴散層58方面， 亦有其特徵。 以下’沿著依本實施態稱的半導體裝置之製造方法 ’詳細予以說明本發明。 首先，在P形矽基板10上，例如，依通常之LOCOS法 而形成場數氧化膜12,並劃定素子領域。接著，例如，使 用900°C的乾燥氧化法，將矽基板1〇作熱氧化，並在素子 領域形成膜厚約l〇[nm]的矽氧化膜22(第8圖（a))。 接著’依通常之露光照相技術，形成欲露出PMOS領 域Η、48的光抗蝕劑50。於此，PMOS領域48乃作為圍繞 記憶元件領域20之環狀的領域《其後，將光抗蝕劑50作為 護罩並將燐離子予以作離子注入，而在PMOS領域14的矽 基板10内形成N井坑52，並在PMOS領域48的矽基板10内 予以形成N井坑54(第8圖（b))。 、 例如，將燐離子，以加速能量為lM[ev]，摻入量為3 Xl〇13[cnr2]，以加速能量為200 k[ev]，摻入量為4X1012[ cm·2]，以及以加速能量為80 k[ev]，摻入量為ixi〇12[cm-2] 本紙張尺度適用中國國家標準（CNS ) A4規格（2丨0X 297公釐） -----.-----裝------訂 (請先閲讀背面之注f項再填寫本頁) 24 經滴部中央標準局員工消費合作社印繁 A7 ____________B7_ 五、發明説明（22) ，分2次注入。然後，去除光抗蝕剤50之份，依通常的露 光照相技術’形成欲露出NMOS領域16及記憶元件領域2〇 之光抗蝕劑56。 接著’以光抗蝕劑56作為護罩而將燐離子予以作離 子注入，並在NMOS領域16矽基板10内部形成N形擴散層58 ，而在記憶元件領域20的矽基板10内部予以形成n形播散 層60。例如，以加速能量為1!^[^]，摻入量為3xl〇i3[cm-2] ，而將燐離子注入。 此時’ N形擴散層58形成與N井坑52、54相離開β另 方面’ Ν形擴散層60形成為與Ν井坑54相連接。由於此， 被Ν形擴散層60舆Ν井坑54所圍繞的矽基板1〇之領域，即 ’與矽基板10的其他領域，以電氣性相分離。 而欲形成Ν形擴散層60的離子注入條件，係與在第1 實施態稱所述用稱，不一定需要與欲形成Ν井坑52、54時 的最高能量所作之離子條件用一之條件，而'因應再生特性 等，所必要之特性作適宜之調整為宜。 其後’將欲形成Ν形擴散層58、60之際所用的光抗蝕 劑56作為護罩，而將蝴離子作離子注入，並nm〇s領域16 的矽基板10之表面上形成Ρ井坑62，而在記憔元件領域2〇 的碎基板10之表面上予以形成Ρ井坑64。例如，將删離子 ’分別以加速能量為300 k[ev]，摻入量為3>< 1〇i3[cm·2]， 以加速能量為80 k[ev] ’摻入量為斗父⑺”⑽-2]，以加速能 量為30 k[ev] ’而以所定量之摻入量，予以注入離子。 以高能量（300 k[ev])所進行之離子注入，係欲在p井 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐〉 (請先閲讀背面之注意事項再填寫本頁) j裝· 訂 25 經滴部中央標準局員工消費合作社印製 A7 B7 五、發明説明（23) 坑62、64底部形成濃度高之部份的離子注入，而由形成在 ' 記憶元件領域20之NMOS的N形源極一吸極，與N形擴散 層60之間的穿通对性及鎖住耐性所規制。以中間之能量（8〇 k[ev])所進行的進子注入，係欲保持場效電晶體的臨界值 電壓為十分高的通道中止離子注入。以低能量（3〇 k[eVD 所進行的離子注入，係欲控制NMOS領域16、20之臨界值 電壓的離子注入》 以如是所形成的P井坑62，雖在其下部形成n形擴散 層58，但是，由於N形散層58與N井坑52、54不連接之故 ’其與矽基板10及成為以電氣性相連接之狀態。另方面， P井坑64係由N形擴散層60與N井坑54所圍繞，因之，乃形 成為以電氣性與梦基板10相分離之領域。如是，而構成為 由N井坑52、54，P井坑62，異電位p井坑64所成之三重井 構造。 其後’例如’與通常之DRAM製程同稱，在pm〇S領 域14 ’ NMOS領域16 ’而形成週邊電路，在記憶元件領域 20，形成由較送電晶體及電容器所形之記憶元件。 如是’依據本實施態稱，將記憶元件領域20之p井坑 ’及N形擴散層60，以同一之光抗蝕劑40作為護罩，而予 以形成’並且，將通常之P井坑62及異電位P井坑64，同 時予以形成之故，乃能將欲形成N井坑及N形擴散層上所 必要的露光照相術工程，予以減少1工程，同時，能將欲 形成P井坑上所必要之露光照相術工程，予以削減1工程。 則，在三重井之形成過程上所必要的露光照相術工程，成 本纸張尺度適用中國國家標津（CNS ) A4規格（2】0\297公釐） (請先閲讀背面之注意事項再填寫本頁)
、1T 26 經滴部中央標準局負工消費合作社印製 A7 ______B7___ 五、發明説明（24 ) 為2次’而與以4次之露光照相術工程而形成三重井構造之 習知方法相比較，即，可知其能提昇生產量，並且能降低 製造成本。 又’欲電氣性將P井坑64予以分離之N形擴散層60， 係與N井坑52、54為不同製程所形成，是故，乃因應在記 憶元件領域20所要求之特性，而獨立控制欲形成N形擴散 層60之離子注入能量與摻入量。 而在上述實施態稱，雖未與在第1實施態稱的半導體 裝置般’予以形成週邊電路用的異電位P井坑，惟，不使 其製造工程予以複雜化，而亦能形成週邊電路用的異位p 井坑。例如，在第9圖（a)之工程上，如在第1〇圖（a)所示， 予以形成光抗蚀劑56a，而在成N井坑54之領域，亦進行 欲形成P井坑64之硼離子注入，即，由N井坑54及n形擴散 層60’而能形成從矽基板1〇以電氣性予以分離的週邊電洛 之異電位P井坑66’及記憶元件用的異電位p井坑64。又 ’於此場合，例如’在第5圓所示之半導體裝置般，亦能 將P井坑64與P井坑66，予以分離之。 又，將P井坑64分成多數之領域，並將並一部份利用 為週邊電路之NMOS領域18亦可。例如，在第8囷（b)之工 程上，形成如第11圓（a)所示之光抗蝕劑5〇a作為護罩，而 予以形成N井坑52、54,並第9圓（3)，在1^井坑54之間亦予 以形成P井坑，即，可具有與P井坑64同稱之不純物外形（ 輪廓），並更能依N井坑54與N形擴散層68 ’形成從矽基板 1〇以電氣性予以分離之P井坑7〇。又，將p井坑6#p井坑 本紙張尺度適财_緖^7^7~4顺（21GX 297^fy—---- -27 - --„---：-----¢------IT (請先聞讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 A7 _____B7 五、發明説明（25) 70設為不互為分離亦可以》 在依1圖所示之第1實施態樣的半導體裝置，於N井坑 28與N形擴散層42之間’存在連繫處，並在依第7圖所示 之第2實施態樣的半導體裝置’於N井坑54與N形擴散層60 之間，有連繫處存在。因此，在該等N井坑與N形擴散層 之間，若產生位置對正偏差時，例如，如在第12圖⑷所 示，於N井坑28與N形擴散層42之間，將會形成間隙，乃 使被N井坑28及N形擴散層42所圍繞的p丼坑44，與矽基板 10之間’不能以電氣性予以分離，因此，不能用作異電位 丼坑。 欲解決如是之問題’例如’在第12圖（b)所示，在欲 形成N井坑的光抗蝕劑’或著，在欲形成n形擴散層之光 抗蝕劑，最少於其任一方，加入考慮位置對正偏差的偏移 ，而形成圖案相重疊之領域72較為有效。 又，如在第13所示，於欲形成N井坑28之離子注入工 程，或著，於欲形成N形擴散層42之離子注入工程，最少 於其任一方之工程上，依一定之角度，例如，對於矽基板 10之垂直方向，以從傾斜7。之方向予以注入離子，而使 N井坑28與N形擴散42相重疊，亦有效。 在第1及第2實施態樣’係以電氣性而將記憶元件領 域20’與矽基板1〇予以分離的p井坑44“或著，予以設在 P井坑64中之場合為例，予以說明，但，不一定需要將記 憶之件領域20如是形成在井坑中。則，將週邊電路的nm〇S 領域16’以電氣性與矽基板10予以分離的p井坑44，或著 本紙張尺度適用中國國家標绛（CNS ) A4規格（21〇χ 297公釐） (請先閲讀背面之注意事項再填寫本頁) -裝. 訂 28 A7 B7 經濟部中央標準局員工消費合作社印掣 五、發明説明（26 ) ’予以設在P井坑64中，而將記憶元件領域20形成在矽基 板10中之P井坑34，或著，予以形成在p井坑62中亦可以 。依任何方法’均能將記憶元件領域20與NMOS領域16， 形成在相異電位之井坑中。 又’在第1及第2實施態稱，各井坑及擴散層之關係 ’乃在明確之工程順序予以形成，惟，離子注入，以任何 工程為先予以進行均無關。由於此，例如，在依第1實施 態樣的半導體裝置之製造方法上，首先予以形成p井坑44 ，N形擴散層42均可以，或著，首先予以形成p井坑34、36 亦可以。又，以一種光抗钱刺作為護罩而進行多數之離子 注入的場合’以任何能量之離子注入為先而予以進行亦可 以。 在上述第1及第2實施態樣，係將本發明之三重井適 用於DRAM為例而表示，但，其並不限dram，而亦能用 於種之裝置。 本發明之效果： 如上述，依據本發明，係依第1導電型的半導體基板 ’形成在圍繞（包圍）半導體基板之第丨領域的第2領域，而 與第1導電型相異之第2導電型的第1井坑（坑洞），埋入在 第1領域的半導體基板内部所形成。而在其例部與第丨井坑 相連接的第2導電型之第1擴散層，以及形成在第〗領域的 半導體基板之表面上，並依第1井坑及第1擴散層，而從半 導體基板的其他領域’以電氣性予以分離的第1導電型之 第2井坑’予以構成半導想裝置’是故，能使用同一護置 本紙張尺度適用中國國家標準< CNS ) A4規格（210X 297公濩） (請先閲讀背面之注意事項再填寫本頁) 裝·
-1T • 1- . 29 經濟部中央標準局員工消费合作社印掣 A 7 B7 五、發明説明（27) 材料予以形成第1擴散層及第2井坑。因此，依第1井坑及 第1擴散層’以不增加露光照相術工程數，並使用電氣性 而將第2井坑從半導艘基板予以分離之場合，亦能形成三 重井構造。因之，其與以4次之露光照相術工程而形成三 重井構造之習知方法相比較，即可知，其能提昇生產力， 並且亦能降低製造成本。 又’在圍繞第1導電型的半導體基板之第1領域的第2 領域，係依欲形成與第1導電型相異之第2導電型的第1井 坑之第1井坑形成工程、埋入在第1領域的半導體基板内部 ，並形成在其側部與第1井坑相連接的第2導電型之第1擴 散層的第1擴散層形成工程，以及在第1領域半導體基板的 表面側’依第1井坑及第1擴散層，而從半導體基板之其他 領域’形成以電氣性予以分離的第1導電型之第2井坑的第 2井坑形成工程，而予以構造半導體裝置，因之，乃能以 同一護罩材料予以形成第1擴散層及第2丼坑，是故，依第 1井坑及第1擴散層，而將第2井坑從半導體基板，以電氣 性予以分離之場合，其露光照相術工程數亦不增加而能形 成三重井構造。由於次，以其以4次之露光照相術工程數 胎能形成二重井構造之習知方法相比較，即可知，其能提 昇生產量’並且，亦能降低製造成本。 圊面之簡要說明： < 第1圖係表示依本發明第1實施態樣的半導體裝置之 構造的概略性截面圖。 第2圖係表示依本發明第1實施態樣的半導體裝置之 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐） (請先閲讀背面之注意事項再填寫本頁) .裝· 、?τ 30 經滴部中央標率局員工消费合作社印製 A7 _____B7____ 五、發明説明（28 ) 製造方法的工程截面圖（其一）。 第3囷係表示依本發明第1實施態樣的半導體裝置之 製造方法的工程截面3圖（其二）。 第4圖係於第1實施態樣的半導體置之製造方法上， 欲說明N形擴散圖之其他形成方法的圏面》 第5圓係表示依第1實施態樣之第1變形例（實施例）的 半導半裝置之構造及其製造方法之概略性截面圖。 第6圖係表示依第1實施態樣之第1變形例（實施例）的 半導體裝置之構造及其製造方法之概哜性截面圊。 第7圖係表示依本發明第2實施態樣的半導體裝置之 製造方法的工程截面圖。 第8圖係表示依本發明第2實施態樣的半導體裝置之 製造方法的工程截面圖（其一）。 第9圓係表示依本發明第2實施態樣的半導體裝置之 製造方法的工程截面圖（其二）。 第10圖係表示依第2實施態樣的第1變形例（實施例）的 半導體裝置之構造及其製造方法的概略性截面圖。 第11圈係表示依第2實施態樣的第2變形例（實施形）的 半導體裝置之構造及其製造方法的概略性截面囷。 第12圖係說明於第1實施態樣及第2態樣的半導體裝 置上的課題及其解決方法之圓面。 、 第13圖係說明於第1實施態樣及第2實施態樣的半導 體裝置上之課題的解決方法圖面。 ，第14圖係表示習知之半導艘裝置之製造方法的工程 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） --?---；-----餐------、訂 -/. 1' (請先閲讀背面之注意事項再填寫本頁) 31 A7 B7 五、發明説明（29) 載面圖（其一）。 第15圖係表示習知之半導體裝置之製造方法的工程 載面圖（其二）。 第16圖係表示習知之半導體裝置之製造方法的工程 載面圖（其三）。 (請先閲讀背面之注意事項再填寫本瓦) -裝· 經濟部中央標準局員工消費合作社印繁 本紙張尺度適用中國國家標準（CNS ) A4規格（210X 297公釐） 32 A7 B7 五、發明説明（30) 元件標號對照表 10....P形矽基板 72·...圖案相重疊之領域 12....場效氧化膜 100….P形矽基板 14,48.…PMOS 領域 102·..·場效氧化膜 16，18....NMOS 領域 104....PMOS 領域 20....記憶元件領域 106,108....NMOS 領域 22··..梦氧化膜 110....記憶元件領域 24,24a,32,32a···.光抗侧 112.…矽氧化膜 26,28,52,54‘···Ν 井概凹坑） 114,120，128，128a·...光 30. ...Ρ井坑形成預定領域 抗蚀劑 34,36,44,46....Ρ井坑 116,118. ...N形擴散層 40,50,50a.·..光抗姓劑 122，124_…N形坑（凹坑） 42,58,60,68.·..Ν 形擴散層 126....P井坑形成預定領域 56,56a —光抗姓劑 130，132，136...下井坑 62,64,66,70____P 井坑 134,134a —光抗姓劑 (請先閲讀背面之注意事項再填寫本頁) 裝.
、1T 經滴部中央標準局員工消费合作社印製 本紙張尺度適用中國國家標準（C’NS ) Α4規格（210Χ 297公釐） 33

Claims (1)

  1. Λ8 B8 C8 D8 煩請委員明示^ϋυ^'^^,^^Λίτ'^Μ:之 ;!·正本有無變養質Λ-容是否I予t龙a 經濟部智慧財產局負工消費合作社印製 申請專利範圍 請案申請鼻利笳.囹鉻,不太 1999.09.03. Ϊ.、一種半導髋裝置’包含有： 半導體基板，係第1導電型之半導體基板； 第1井坑’係形成在圍繞（包圍）前述半導體基板之 第1領域的第2領域，而與前述第1導電型相異的第2導 電型之井坑； 第1擴散層，係埋入在前述第1領域的前述半導體 内部’並在1側部與前述第1井坑相連接之前述第2導電 型的擴散層；以及 第2井坑，係在前述第丨領域的前述半導體基板之 表面側而依前述第丨井坑及前述第丨擴散層，從前述半 導體基板之其他領域，以電氣性予以分離之前述第1導 電型的井坑；其中， 前述第1領域之前述第2導電型不純物的深度方向 分布與前述第2領域之前述第2導電型不純物的深度方 向分布互為不同。 2.如申請專利範圍第1項的半導體裝置，更具有：在前述 第2領域之前述半導體基板之表面側，利用前述第1井 坑及前述第1擴散層，而從前述半導體基板之其他領域 ，以電氣性予以分離之前述導電性的第3井坑。 3:如申請專利範圍第丨項或第2項之半導體裝置，更包含 有： 第2擴散層，係埋入在前述半導體基板的第3領域 之前述半導體基板内部之前述第2導電型之擴散層； ----ΓΙ»---^------- 身 --------絲.___ (請先閲讀背而之注意事項再填寫本頁) • II - · I -I 1 · 本紙很尺度ii用令國國家標?{V ( CNS ) 格（WOX297公廣） 34 Λ8 B8 C8 D8 煩請委員明示^ϋυ^'^^,^^Λίτ'^Μ:之 ;!·正本有無變養質Λ-容是否I予t龙a 經濟部智慧財產局負工消費合作社印製 申請專利範圍 請案申請鼻利笳.囹鉻,不太 1999.09.03. Ϊ.、一種半導髋裝置’包含有： 半導體基板，係第1導電型之半導體基板； 第1井坑’係形成在圍繞（包圍）前述半導體基板之 第1領域的第2領域，而與前述第1導電型相異的第2導 電型之井坑； 第1擴散層，係埋入在前述第1領域的前述半導體 内部’並在1側部與前述第1井坑相連接之前述第2導電 型的擴散層；以及 第2井坑，係在前述第丨領域的前述半導體基板之 表面側而依前述第丨井坑及前述第丨擴散層，從前述半 導體基板之其他領域，以電氣性予以分離之前述第1導 電型的井坑；其中， 前述第1領域之前述第2導電型不純物的深度方向 分布與前述第2領域之前述第2導電型不純物的深度方 向分布互為不同。 2.如申請專利範圍第1項的半導體裝置，更具有：在前述 第2領域之前述半導體基板之表面側，利用前述第1井 坑及前述第1擴散層，而從前述半導體基板之其他領域 ，以電氣性予以分離之前述導電性的第3井坑。 3:如申請專利範圍第丨項或第2項之半導體裝置，更包含 有： 第2擴散層，係埋入在前述半導體基板的第3領域 之前述半導體基板内部之前述第2導電型之擴散層； ----ΓΙ»---^------- 身 --------絲.___ (請先閲讀背而之注意事項再填寫本頁) • II - · I -I 1 · 本紙很尺度ii用令國國家標?{V ( CNS ) 格（WOX297公廣） 34 年^月i日修正正/補专 B8 1 C8 __ D8_____ 六、申請專利範圍 第4井坑，係在前述第3領域的前述半導體基3板表 面側，而與前述半導體基板之其他領域，以電氣性相 連接之前述第1導電型的井坑。 4·如申請專利範圍第1或2項之半導體裝置，其中： 前述第1擴散層中的前述第2導電型之不純物的濃 度，與前述第1井坑中的前述第2導電型之不純物之濃 度，乃互枚不相同。 · 5.如申請專利範園第1或2項之半導體裝置，其中： 前述第1擴散的底部之深度，與前述第1井坑的底 部之深度，互相不同。 一種半導體裝置之製造方法，包含有： 第1井坑形成工程，係在圍繞第1導電型之半導體 基板的第1領域之第2領域，形成與前述第1導電型相異 的第2導電型之第1井坑之工程； 第1擴散層形成工程，係埋入在前述第1領域之前 述半導體基板内部，並形成夺其側部與前述第1井坑連 接之前述第·2導電型的第1擴散層之工程；以及 - 經濟却智慧財產馬貝工消費合作社印製 I - 1^1 II— 1» ^^1 —1 -» I -衣 i— I ^^1 -«-1 (請先聞讀背面之注意事項再填寫本頁) -第2井坑形成工程；係在前述第1領域之前述半導 體基板之表面側，而利用前述第1井坑及前述第1擴散 而形成從前述半導體基板之其他領域，以電氣性予以 r分離之前述第1導電型的第2井坑之工程。 7.如申請專利範圍第6項的半導體裝置的製造方法，更具有： 、第3井坑形成工程，係在着述第2領域的前述半導 體基板之表面側，利用前述第1井坑及前述第1擴散層 本紙張尺度適用中國B家揉率（CNS ) A4规格（210 X 297公釐） 35 年^月i日修正正/補专 B8 1 C8 __ D8_____ 六、申請專利範圍 第4井坑，係在前述第3領域的前述半導體基3板表 面側，而與前述半導體基板之其他領域，以電氣性相 連接之前述第1導電型的井坑。 4·如申請專利範圍第1或2項之半導體裝置，其中： 前述第1擴散層中的前述第2導電型之不純物的濃 度，與前述第1井坑中的前述第2導電型之不純物之濃 度，乃互枚不相同。 · 5.如申請專利範園第1或2項之半導體裝置，其中： 前述第1擴散的底部之深度，與前述第1井坑的底 部之深度，互相不同。 一種半導體裝置之製造方法，包含有： 第1井坑形成工程，係在圍繞第1導電型之半導體 基板的第1領域之第2領域，形成與前述第1導電型相異 的第2導電型之第1井坑之工程； 第1擴散層形成工程，係埋入在前述第1領域之前 述半導體基板内部，並形成夺其側部與前述第1井坑連 接之前述第·2導電型的第1擴散層之工程；以及 - 經濟却智慧財產馬貝工消費合作社印製 I - 1^1 II— 1» ^^1 —1 -» I -衣 i— I ^^1 -«-1 (請先聞讀背面之注意事項再填寫本頁) -第2井坑形成工程；係在前述第1領域之前述半導 體基板之表面側，而利用前述第1井坑及前述第1擴散 而形成從前述半導體基板之其他領域，以電氣性予以 r分離之前述第1導電型的第2井坑之工程。 7.如申請專利範圍第6項的半導體裝置的製造方法，更具有： 、第3井坑形成工程，係在着述第2領域的前述半導 體基板之表面側，利用前述第1井坑及前述第1擴散層 本紙張尺度適用中國B家揉率（CNS ) A4规格（210 X 297公釐） 35
    修正/是正/補充一 A8 B8 C8 D8 經濟部智慧財產局员工消費合作社印製 中請專利範圍 而從前述半導體基體之其他領域，形成以電氣性所 分離的前述第1導電型吩弟3井坑之工程。 8·如申請專利範半導體裝置之製造方法: 在前述第2井坑形成工程，或前述第3井坑形成工 程上，於前述半導體基板之第3領域，同時形成以電氣 性與前述半導艎基板的其他領域相連接之前述第1導電 型的第4井坑。 , 9·如申請專利範圍第8項的半導艟裝置的製造方法： 、於前述第1擴散層形成工程，同時，在前述第4井 坑下部，形成前述第2導電型之第2擴散層。 1〇·如申請專利範圍第6或7項之半導體裝置的製造方法： 在前述第1擴散層形成工程，及前述第2井坑形成 工程上’乃使用同一之護罩材料，形成前述第1擴散層 及前述第2井坑。 u.如申請專利範圍第6或7項之半導饉裝置的製造方法： 在前述第1井坑形成工程及/或前述第2井坑形成工 1 程，乃利用·加速能量及摻入量為相互相異，而作多數 ά之離子注入，形成前述井坑。 12. 如申請專利範囲第6或7項之半導體裝置的製造方法： 在前述第1井坑形成工程及/或前述第1擴散層形成 工程上，乃自對於前述半導體基板的垂直方向，傾斜 方向進行離子注入。 13. 如申請專利範園第6或7項之半砵體裝置的製造方法： 欲形成前述第1井坑的第1護罩圈案，與欲形成前 本纸张尺度適用中國國家揲準（CNS ) A4规格（210X297公釐） I I I . I'Α I I I I 訂 (請先聞讀背面之注意事項再填寫本頁) 36
    修正/是正/補充一 A8 B8 C8 D8 經濟部智慧財產局员工消費合作社印製 中請專利範圍 而從前述半導體基體之其他領域，形成以電氣性所 分離的前述第1導電型吩弟3井坑之工程。 8·如申請專利範半導體裝置之製造方法: 在前述第2井坑形成工程，或前述第3井坑形成工 程上，於前述半導體基板之第3領域，同時形成以電氣 性與前述半導艎基板的其他領域相連接之前述第1導電 型的第4井坑。 , 9·如申請專利範圍第8項的半導艟裝置的製造方法： 、於前述第1擴散層形成工程，同時，在前述第4井 坑下部，形成前述第2導電型之第2擴散層。 1〇·如申請專利範圍第6或7項之半導體裝置的製造方法： 在前述第1擴散層形成工程，及前述第2井坑形成 工程上’乃使用同一之護罩材料，形成前述第1擴散層 及前述第2井坑。 u.如申請專利範圍第6或7項之半導饉裝置的製造方法： 在前述第1井坑形成工程及/或前述第2井坑形成工 1 程，乃利用·加速能量及摻入量為相互相異，而作多數 ά之離子注入，形成前述井坑。 12. 如申請專利範囲第6或7項之半導體裝置的製造方法： 在前述第1井坑形成工程及/或前述第1擴散層形成 工程上，乃自對於前述半導體基板的垂直方向，傾斜 方向進行離子注入。 13. 如申請專利範園第6或7項之半砵體裝置的製造方法： 欲形成前述第1井坑的第1護罩圈案，與欲形成前 本纸张尺度適用中國國家揲準（CNS ) A4规格（210X297公釐） I I I . I'Α I I I I 訂 (請先聞讀背面之注意事項再填寫本頁) 36
    '申請專利範圍 述第1擴散層的第2護罩圖案，在前述第1領域與前述第 • 2領域之間，具有開口部相重疊之領域。 W·如申請專利範圍第6或7項的半導體裝置的製造方法： 欲形成前述第2井坑之離子注入的摻入董，乃比欲 形成前述第3井坑的離子注入之摻入董為少。 !5.如申請專利範圍第6或7項之半導體裝置的製造方法： 欲形成前述第2井坑的離子注入之加速能量，係比 欲形成前述第3井坑的離子注入之加速能量為高。 16. 如申請專利範圍第6或7項之半導體裝置的製造方法： 欲形成前述fl擴散層的離子注入之摻入量*係比 欲形前述第1井坑的最高能量時之離子注入的摻入量為 少。 17. 如申請專利範圍第6或7項之半導體膝置的製造方法： 欲形成前述第1擴散層的離子注入之加速能量，乃 比欲形成前述第1井坑的離子注入之加速能董，為高。 (請先閲讀背面之注意Ϋ項再填寫本頁) r 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國a家梯準（CNS ) A4规格（210X297公釐） 37
    '申請專利範圍 述第1擴散層的第2護罩圖案，在前述第1領域與前述第 • 2領域之間，具有開口部相重疊之領域。 W·如申請專利範圍第6或7項的半導體裝置的製造方法： 欲形成前述第2井坑之離子注入的摻入董，乃比欲 形成前述第3井坑的離子注入之摻入董為少。 !5.如申請專利範圍第6或7項之半導體裝置的製造方法： 欲形成前述第2井坑的離子注入之加速能量，係比 欲形成前述第3井坑的離子注入之加速能量為高。 16. 如申請專利範圍第6或7項之半導體裝置的製造方法： 欲形成前述fl擴散層的離子注入之摻入量*係比 欲形前述第1井坑的最高能量時之離子注入的摻入量為 少。 17. 如申請專利範圍第6或7項之半導體膝置的製造方法： 欲形成前述第1擴散層的離子注入之加速能量，乃 比欲形成前述第1井坑的離子注入之加速能董，為高。 (請先閲讀背面之注意Ϋ項再填寫本頁) r 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國a家梯準（CNS ) A4规格（210X297公釐） 37
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