JP2523409B2 - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、ダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）などの半導体記憶
装置に用いられるウェル構造の改善に関するものであ
る。
ダム・アクセス・メモリ（ＤＲＡＭ）などの半導体記憶
装置に用いられるウェル構造の改善に関するものであ
る。
【０００２】
【従来の技術】図２０は、ＤＲＡＭの構造ブロック図で
ある。この図２０を参照してＤＲＡＭの概略構造につい
て説明する。ＤＲＡＭは、一般に大別すると多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイ部と、
外部との入出力に必要な周辺回路部とから構成される。
ある。この図２０を参照してＤＲＡＭの概略構造につい
て説明する。ＤＲＡＭは、一般に大別すると多数の記憶
情報を蓄積する記憶領域であるメモリセルアレイ部と、
外部との入出力に必要な周辺回路部とから構成される。
【０００３】メモリセルアレイ部は、記憶情報のデータ
信号を蓄積するためのメモリセル部５１と、単位記憶回
路を構成するメモリセルを指定するためのロウデコーダ
５３およびカラムデコーダ５４と、指定されたメモリセ
ルに蓄積された信号を増幅して読出すセンスリフレッシ
ュアンプ５５とを含んでいる。
信号を蓄積するためのメモリセル部５１と、単位記憶回
路を構成するメモリセルを指定するためのロウデコーダ
５３およびカラムデコーダ５４と、指定されたメモリセ
ルに蓄積された信号を増幅して読出すセンスリフレッシ
ュアンプ５５とを含んでいる。
【０００４】また、周辺回路部は、メモリセルを選択す
るためのアドレス信号を外部から受けるためのロウアン
ドカラムアドレスバッファ５２と、データ入出力のため
のデータインバッファ５６およびデータアウトバッファ
５７と、クロック信号を発生するクロックジェネレータ
５８などを含んでいる。
るためのアドレス信号を外部から受けるためのロウアン
ドカラムアドレスバッファ５２と、データ入出力のため
のデータインバッファ５６およびデータアウトバッファ
５７と、クロック信号を発生するクロックジェネレータ
５８などを含んでいる。
【０００５】図２１は、ＤＲＡＭのウェル構造を模式的
に示した断面構造図である。ｐ型シリコン基板１中には
複数のｐウェル領域Ｐ1 、Ｐ2 とｎウェル領域Ｎ1 、Ｎ
2 が形成されている。メモリセルアレイ部ではたとえば
ｐウェル領域Ｐ1 にはメモリセルのｎＭＯＳスイッチン
グトランジスタなどが主に形成され、ｎウェル領域Ｎ 1
にはセンスアンプのｐＭＯＳトランジスタなどが形成さ
れている。また、周辺回路部においては、同様にｐウェ
ル領域Ｐ2 には種々の回路を構成するｎＭＯＳトランジ
スタ、またｎウェル領域Ｎ2 には、ｐＭＯＳトランジス
タが形成されている。そして、ｐウェル領域Ｐ1 、Ｐ2
は接地電位ＶSSに保持され、また、ｎウェル領域Ｎ1、
Ｎ2 は電源電位ＶCCに保持されている。
に示した断面構造図である。ｐ型シリコン基板１中には
複数のｐウェル領域Ｐ1 、Ｐ2 とｎウェル領域Ｎ1 、Ｎ
2 が形成されている。メモリセルアレイ部ではたとえば
ｐウェル領域Ｐ1 にはメモリセルのｎＭＯＳスイッチン
グトランジスタなどが主に形成され、ｎウェル領域Ｎ 1
にはセンスアンプのｐＭＯＳトランジスタなどが形成さ
れている。また、周辺回路部においては、同様にｐウェ
ル領域Ｐ2 には種々の回路を構成するｎＭＯＳトランジ
スタ、またｎウェル領域Ｎ2 には、ｐＭＯＳトランジス
タが形成されている。そして、ｐウェル領域Ｐ1 、Ｐ2
は接地電位ＶSSに保持され、また、ｎウェル領域Ｎ1、
Ｎ2 は電源電位ＶCCに保持されている。
【０００６】
【発明が解決しようとする課題】ところが、上記のよう
な所定電位に保持されたウェル構造においては入力端子
における入力信号のアンダーシュートの発生が問題とな
る。図２２は、図２１中のｐウェル領域Ｐ2 に接続され
る入力端子からの入力信号Ｖｉｎの信号電位の変化を示
す電位変化図である。図２１および図２２を参照して、
入力端子からの入力信号ＶｉｎがＨレベルから０レベル
に変化する際、瞬間的に０レベルを超えて負電位に低下
するいわゆるアンダーシュートが生じる場合がある。こ
の場合、ｐウェル領域Ｐ2 では、ウェル電位がＶSS（＝
０）に保持されており、入力電位は負電位となることに
よって入力端子からシリコン基板１内部へ多量の電子が
瞬間的に注入される。基板内部へ注入された多量の電子
はたとえば近接されたｐウェル領域Ｐ1 中へ流れ込み、
ｐウェル領域Ｐ1 中に形成されたソース・ドレイン領域
１１を通してメモリセルのキャパシタ１２内部に到達
し、キャパシタ１２内部に蓄積されたＨｉｇｈレベル信
号をＬｏｗレベルに変化させ、データを破壊してしま
う。
な所定電位に保持されたウェル構造においては入力端子
における入力信号のアンダーシュートの発生が問題とな
る。図２２は、図２１中のｐウェル領域Ｐ2 に接続され
る入力端子からの入力信号Ｖｉｎの信号電位の変化を示
す電位変化図である。図２１および図２２を参照して、
入力端子からの入力信号ＶｉｎがＨレベルから０レベル
に変化する際、瞬間的に０レベルを超えて負電位に低下
するいわゆるアンダーシュートが生じる場合がある。こ
の場合、ｐウェル領域Ｐ2 では、ウェル電位がＶSS（＝
０）に保持されており、入力電位は負電位となることに
よって入力端子からシリコン基板１内部へ多量の電子が
瞬間的に注入される。基板内部へ注入された多量の電子
はたとえば近接されたｐウェル領域Ｐ1 中へ流れ込み、
ｐウェル領域Ｐ1 中に形成されたソース・ドレイン領域
１１を通してメモリセルのキャパシタ１２内部に到達
し、キャパシタ１２内部に蓄積されたＨｉｇｈレベル信
号をＬｏｗレベルに変化させ、データを破壊してしま
う。
【０００７】このアンダーシュートの問題は、単に入力
端子のみならず周辺回路あるいはデコーダやセンスアン
プでの内部入力端子においても同様の問題を生じさせ
る。
端子のみならず周辺回路あるいはデコーダやセンスアン
プでの内部入力端子においても同様の問題を生じさせ
る。
【０００８】このようなアンダーシュートの問題を防止
するために、たとえばｐウェル領域の電位をアンダーシ
ュートした電位よりさらにマージンを見込んだ負電位Ｖ
BBに設定する方法がある。このような負電位に設定され
た状態を図２３に示す。図２３は、図２１に相当する半
導体記憶装置の断面構造図である。メモリセルアレイ部
のｐウェル領域Ｐ1 および周辺回路部のｐウェル領域Ｐ
2 は各々負電位ＶBBに保持されている。ｐウェル領域Ｐ
1 、Ｐ2 を負電位ＶBBに保持すると、入力端子からのア
ンダーシュートが生じた場合でも入力端子からの電子の
注入を阻止し、メモリセルのデータ破壊などの現象を防
止することができる。ところが、この方法では新たに、
負電位ＶBBに設定されるウェル領域に形成されるｎＭＯ
Ｓトランジスタの特性劣化が生じるという問題が生じて
いた。すなわち、このウェル領域に形成されるＭＯＳト
ランジスタのゲート長が微細化により縮小化されると、
ウェル電位がＶSSに設定されていた場合に比べてゲート
長の依存性によるしきい値電圧の低下が顕著となり、ま
たソース・ドレイン間のブレイクダウン耐圧が低下する
ことが顕著となってきた。したがって、ＤＲＡＭの大容
量化が進み構造が微細化されるにつれてＭＯＳトランジ
スタの特性劣化は顕在化しｐウェル領域を負電位ＶBBに
設定することは困難となった。
するために、たとえばｐウェル領域の電位をアンダーシ
ュートした電位よりさらにマージンを見込んだ負電位Ｖ
BBに設定する方法がある。このような負電位に設定され
た状態を図２３に示す。図２３は、図２１に相当する半
導体記憶装置の断面構造図である。メモリセルアレイ部
のｐウェル領域Ｐ1 および周辺回路部のｐウェル領域Ｐ
2 は各々負電位ＶBBに保持されている。ｐウェル領域Ｐ
1 、Ｐ2 を負電位ＶBBに保持すると、入力端子からのア
ンダーシュートが生じた場合でも入力端子からの電子の
注入を阻止し、メモリセルのデータ破壊などの現象を防
止することができる。ところが、この方法では新たに、
負電位ＶBBに設定されるウェル領域に形成されるｎＭＯ
Ｓトランジスタの特性劣化が生じるという問題が生じて
いた。すなわち、このウェル領域に形成されるＭＯＳト
ランジスタのゲート長が微細化により縮小化されると、
ウェル電位がＶSSに設定されていた場合に比べてゲート
長の依存性によるしきい値電圧の低下が顕著となり、ま
たソース・ドレイン間のブレイクダウン耐圧が低下する
ことが顕著となってきた。したがって、ＤＲＡＭの大容
量化が進み構造が微細化されるにつれてＭＯＳトランジ
スタの特性劣化は顕在化しｐウェル領域を負電位ＶBBに
設定することは困難となった。
【０００９】なお、例外的に、メモリセルが形成される
ｐウェル領域Ｐ1 においては、ウェル電位を負電位ＶBB
に設定しても、いわゆる狭チャネル効果により上記のし
きい値電圧低下が補償されトランジスタの特性劣化を補
う効果が得られる点は注目すべきである。すなわち、狭
チャネル効果は素子間分離領域からの不純物の染出し効
果により見かけ上の基板濃度を押上げ、ＭＯＳトランジ
スタのしきい値電圧を上昇させる効果がある。したがっ
て、このしきい値電圧の上昇分が上記のウェル電位によ
るしきい値電圧の低下分を補うことにより所定のＭＯＳ
トランジスタのしきい値電圧が維持され得る場合がある
からである。
ｐウェル領域Ｐ1 においては、ウェル電位を負電位ＶBB
に設定しても、いわゆる狭チャネル効果により上記のし
きい値電圧低下が補償されトランジスタの特性劣化を補
う効果が得られる点は注目すべきである。すなわち、狭
チャネル効果は素子間分離領域からの不純物の染出し効
果により見かけ上の基板濃度を押上げ、ＭＯＳトランジ
スタのしきい値電圧を上昇させる効果がある。したがっ
て、このしきい値電圧の上昇分が上記のウェル電位によ
るしきい値電圧の低下分を補うことにより所定のＭＯＳ
トランジスタのしきい値電圧が維持され得る場合がある
からである。
【００１０】したがって、この発明は上記のような問題
点を解消するためになされたもので、入力信号に起因す
るアンダーシュートを防止し、かつトランジスタ特性の
劣化を生じさせることのないウェル構造を有する半導体
記憶装置およびその製造方法を提供することを目的とす
る。
点を解消するためになされたもので、入力信号に起因す
るアンダーシュートを防止し、かつトランジスタ特性の
劣化を生じさせることのないウェル構造を有する半導体
記憶装置およびその製造方法を提供することを目的とす
る。
【００１１】
【課題を解決するための手段】この発明による半導体記
憶装置は、主表面を有し、その表面上にメモリセルが複
数個配列されたメモリセル部と、このメモリセル部に接
続され記憶情報の書込・読出のためのアクセス動作を行
なう回路部とを含むメモリセルアレイが形成されるメモ
リセルアレイ領域と、メモリセルアレイ領域を除く回路
部が形成される周辺回路領域とを有するｐ型半導体基板
と、周辺回路領域の半導体基板中に形成され、外部入力
信号を受取る入力端子と接続され、接地電位に保持され
る第１ｐウェル領域と、周辺回路領域の半導体基板中に
形成され正電位に保持される第１ｎウェル領域と、メモ
リセルアレイ領域の半導体基板中に形成され、負電位ま
たは接地電位に保持される第２ｐウェル領域と、メモリ
セルアレイ領域の半導体基板中に形成され、正電位に保
持される第２ｎウェル領域とを備えている。そして、請
求項１に係る発明においては、正電位に保持される第３
ｎウェル領域は第２ｐウェル領域および第２ｎウェル領
域を取囲むと共に周辺回路領域との間に介在するように
半導体基板中に形成されている。
憶装置は、主表面を有し、その表面上にメモリセルが複
数個配列されたメモリセル部と、このメモリセル部に接
続され記憶情報の書込・読出のためのアクセス動作を行
なう回路部とを含むメモリセルアレイが形成されるメモ
リセルアレイ領域と、メモリセルアレイ領域を除く回路
部が形成される周辺回路領域とを有するｐ型半導体基板
と、周辺回路領域の半導体基板中に形成され、外部入力
信号を受取る入力端子と接続され、接地電位に保持され
る第１ｐウェル領域と、周辺回路領域の半導体基板中に
形成され正電位に保持される第１ｎウェル領域と、メモ
リセルアレイ領域の半導体基板中に形成され、負電位ま
たは接地電位に保持される第２ｐウェル領域と、メモリ
セルアレイ領域の半導体基板中に形成され、正電位に保
持される第２ｎウェル領域とを備えている。そして、請
求項１に係る発明においては、正電位に保持される第３
ｎウェル領域は第２ｐウェル領域および第２ｎウェル領
域を取囲むと共に周辺回路領域との間に介在するように
半導体基板中に形成されている。
【００１２】また、請求項２に係る半導体記憶装置は、
この第３ｎウェル領域は第１ｐウェル領域および第１ｎ
ウェル領域を取囲むように半導体基板中に形成され、正
電位に保持されている。
この第３ｎウェル領域は第１ｐウェル領域および第１ｎ
ウェル領域を取囲むように半導体基板中に形成され、正
電位に保持されている。
【００１３】
【００１４】
【００１５】また、この発明による半導体記憶装置は、
第１導電型の半導体基板と、第１導電型の半導体基板中
に相互に独立した第２導電型の第１ウェル領域および第
２ウェル領域と、第２ウェル領域の内部に第１導電型の
第３ウェル領域と、半導体基板の主表面上に第３ウェル
領域に対応して形成されたメモリセルアレイ領域または
周辺回路領域を有しており、その製造方法は以下の工程
を含んでいる。
第１導電型の半導体基板と、第１導電型の半導体基板中
に相互に独立した第２導電型の第１ウェル領域および第
２ウェル領域と、第２ウェル領域の内部に第１導電型の
第３ウェル領域と、半導体基板の主表面上に第３ウェル
領域に対応して形成されたメモリセルアレイ領域または
周辺回路領域を有しており、その製造方法は以下の工程
を含んでいる。
【００１６】ａ．半導体基板表面上の所定領域を熱酸化
膜で覆った後、熱酸化膜をマスクとして半導体基板中に
第２導電型不純物をイオン注入し、熱拡散処理を施して
第２ウェル領域を形成する工程。
膜で覆った後、熱酸化膜をマスクとして半導体基板中に
第２導電型不純物をイオン注入し、熱拡散処理を施して
第２ウェル領域を形成する工程。
【００１７】ｂ．熱酸化膜を除去した後、半導体基板の
主表面に第２ウェル領域に対応した開口を有する第１マ
スクパターンを形成する工程。
主表面に第２ウェル領域に対応した開口を有する第１マ
スクパターンを形成する工程。
【００１８】ｃ．第１マスクパターンを利用して半導体
基板中に第１導電型不純物を複数回イオン注入し、第１
導電型の所定の不純物濃度分布を有する第３ウェル領域
を形成する工程。
基板中に第１導電型不純物を複数回イオン注入し、第１
導電型の所定の不純物濃度分布を有する第３ウェル領域
を形成する工程。
【００１９】ｄ．第２ウェル領域の表面上を覆う所定形
状の第２マスクパターンを形成する工程。
状の第２マスクパターンを形成する工程。
【００２０】ｅ．第２マスクパターンを利用して半導体
基板中に第２導電型不純物を複数回イオン注入し、所定
の不純物濃度分布を有する第１ウェル領域を形成する工
程。
基板中に第２導電型不純物を複数回イオン注入し、所定
の不純物濃度分布を有する第１ウェル領域を形成する工
程。
【００２１】
【作用】この発明による半導体記憶装置のウェル構造で
は、ｐウェル領域およびｎウェル領域の周囲を正電位に
保持された第３ｎウェル領域で取囲んでいる。この第３
ｎウェル領域はｐ型基板と保護すべきｐウェル領域およ
び保護すべきｎウェル領域との間に接合形成することに
よりｐウェル領域を接地電位あるいは負電位に保持する
ことができる。また、アンダーシュートにより基板内部
に注入された電子をこの第３ｎウェル領域が吸収し、た
とえばｐウェル領域内に形成されるメモリセルのキャパ
シタにまで到達することを防止する。さらに、アンダー
シュートにより基板内部に発生したホールは、この第３
ｎウェル領域がバリア層となって、ｎウェル領域内に形
成された素子への注入が抑制されるため、素子の誤動作
を防ぎ、デバイス特性を向上させる。
は、ｐウェル領域およびｎウェル領域の周囲を正電位に
保持された第３ｎウェル領域で取囲んでいる。この第３
ｎウェル領域はｐ型基板と保護すべきｐウェル領域およ
び保護すべきｎウェル領域との間に接合形成することに
よりｐウェル領域を接地電位あるいは負電位に保持する
ことができる。また、アンダーシュートにより基板内部
に注入された電子をこの第３ｎウェル領域が吸収し、た
とえばｐウェル領域内に形成されるメモリセルのキャパ
シタにまで到達することを防止する。さらに、アンダー
シュートにより基板内部に発生したホールは、この第３
ｎウェル領域がバリア層となって、ｎウェル領域内に形
成された素子への注入が抑制されるため、素子の誤動作
を防ぎ、デバイス特性を向上させる。
【００２２】また、この発明による半導体記憶装置の製
造方法では、２重構造をなすウェル領域の形成におい
て、外側に形成される第２導電型のウェル領域を熱拡散
で形成し、その内部に形成される第１導電型のウェル領
域をイオン注入により形成することにより、熱処理工程
が少なく、かつウェル領域内の不純物濃度分布の制御性
に優れたウェル構造を形成することができる。
造方法では、２重構造をなすウェル領域の形成におい
て、外側に形成される第２導電型のウェル領域を熱拡散
で形成し、その内部に形成される第１導電型のウェル領
域をイオン注入により形成することにより、熱処理工程
が少なく、かつウェル領域内の不純物濃度分布の制御性
に優れたウェル構造を形成することができる。
【００２３】
【実施例】以下、この発明の実施例について図を用いて
説明する。
説明する。
【００２４】まず、この発明の第１の実施例について説
明する。図１（Ａ）は、ＤＲＡＭのウェル構造を示す断
面模式図であり、図１（Ｂ）は、図１（Ａ）の平面構造
図である。両図においてメモリセルアレイ部に含まれる
ｐウェル領域Ｐ1 およびｎウェル領域Ｎ1 と周辺回路部
のｐウェル領域Ｐ2 およびｎウェル領域Ｎ2 が模式的に
示されている。メモリセルアレイ部においては、ｐウェ
ル領域Ｐ1 にはｎＭＯＳトランジスタを含むメモリセル
などが形成され、またｎウェル領域Ｎ1 にはセンスアン
プなどを構成するｐＭＯＳトランジスタなどが形成され
る。また、周辺回路部においては同様にｐウェル領域Ｐ
2 にはｎＭＯＳトランジスタなどを含んだ回路が構成さ
れ、ｎウェル領域Ｎ2 にはｐＭＯＳトランジスタを含む
回路が構成されている。そして、メモリセルアレイ部の
ｐウェル領域Ｐ1 は負電位ＶBB（＝−１．５Ｖ）または
接地電位ＶSS（＝０Ｖ）のいずれかに接続され、ｎウェ
ル領域Ｎ1 は電源電位ＶCC（＝＋３．３Ｖ）に保持され
ている。ｐウェル領域Ｐ1の周囲はｎウェル領域Ｎ3 に
よって覆われている。そして、このｎウェル領域Ｎ 3 は
電源電位ＶCCに接続されている。周辺回路部のｐウェル
領域Ｐ2 は接地電位ＶSS（＝０Ｖ）に保持され、ｎウェ
ル領域Ｎ2 は電源電位ＶCC（＝＋３．３Ｖ）に保持され
ている。この状態においてｐ型シリコン基板１は接地電
位ＶSSに保持される。なお、ｎウェル領域Ｎ1 、Ｎ3 に
は、消費電力に対する設計的観点あるいは、ホットキャ
リアやドレインリーク等に対する信頼性の点から、電源
電位Ｖ CCを内部降圧回路により降圧した正電位が印加さ
れる場合もある。
明する。図１（Ａ）は、ＤＲＡＭのウェル構造を示す断
面模式図であり、図１（Ｂ）は、図１（Ａ）の平面構造
図である。両図においてメモリセルアレイ部に含まれる
ｐウェル領域Ｐ1 およびｎウェル領域Ｎ1 と周辺回路部
のｐウェル領域Ｐ2 およびｎウェル領域Ｎ2 が模式的に
示されている。メモリセルアレイ部においては、ｐウェ
ル領域Ｐ1 にはｎＭＯＳトランジスタを含むメモリセル
などが形成され、またｎウェル領域Ｎ1 にはセンスアン
プなどを構成するｐＭＯＳトランジスタなどが形成され
る。また、周辺回路部においては同様にｐウェル領域Ｐ
2 にはｎＭＯＳトランジスタなどを含んだ回路が構成さ
れ、ｎウェル領域Ｎ2 にはｐＭＯＳトランジスタを含む
回路が構成されている。そして、メモリセルアレイ部の
ｐウェル領域Ｐ1 は負電位ＶBB（＝−１．５Ｖ）または
接地電位ＶSS（＝０Ｖ）のいずれかに接続され、ｎウェ
ル領域Ｎ1 は電源電位ＶCC（＝＋３．３Ｖ）に保持され
ている。ｐウェル領域Ｐ1の周囲はｎウェル領域Ｎ3 に
よって覆われている。そして、このｎウェル領域Ｎ 3 は
電源電位ＶCCに接続されている。周辺回路部のｐウェル
領域Ｐ2 は接地電位ＶSS（＝０Ｖ）に保持され、ｎウェ
ル領域Ｎ2 は電源電位ＶCC（＝＋３．３Ｖ）に保持され
ている。この状態においてｐ型シリコン基板１は接地電
位ＶSSに保持される。なお、ｎウェル領域Ｎ1 、Ｎ3 に
は、消費電力に対する設計的観点あるいは、ホットキャ
リアやドレインリーク等に対する信頼性の点から、電源
電位Ｖ CCを内部降圧回路により降圧した正電位が印加さ
れる場合もある。
【００２５】メモリセルアレイ部のメモリセルが形成さ
れるｐウェル領域Ｐ1 をｎウェル領域Ｎ3 で取囲む本例
の場合には、仮に入力端子でのアンダーシュートが生じ
た場合でも注入電子がｐウェル領域Ｐ1 内に注入するの
を防止し、メモリセルでの蓄積データの破壊を防止す
る。
れるｐウェル領域Ｐ1 をｎウェル領域Ｎ3 で取囲む本例
の場合には、仮に入力端子でのアンダーシュートが生じ
た場合でも注入電子がｐウェル領域Ｐ1 内に注入するの
を防止し、メモリセルでの蓄積データの破壊を防止す
る。
【００２６】図２は、図１（Ａ）に示すウェル構造をよ
り具体的に示す断面構造図である。各ウェル領域の隣接
表面には素子分離用のフィールド酸化膜２が形成されて
いる。このフィールド酸化膜２に囲まれたウェル領域の
表面上に種々の回路、すなわちメモリセル、センスアン
プ、デコーダあるいはバッファなどの回路が構成され
る。なお、このウェル領域Ｐ1 、Ｐ2 、Ｎ1 、Ｎ2 は概
念的に表示したものであり、各々のウェル表面領域に微
細な素子分離パターンや活性領域あるいはウェル領域が
形成されている。
り具体的に示す断面構造図である。各ウェル領域の隣接
表面には素子分離用のフィールド酸化膜２が形成されて
いる。このフィールド酸化膜２に囲まれたウェル領域の
表面上に種々の回路、すなわちメモリセル、センスアン
プ、デコーダあるいはバッファなどの回路が構成され
る。なお、このウェル領域Ｐ1 、Ｐ2 、Ｎ1 、Ｎ2 は概
念的に表示したものであり、各々のウェル表面領域に微
細な素子分離パターンや活性領域あるいはウェル領域が
形成されている。
【００２７】次に図２に示すＤＲＡＭのウェル構造の製
造工程について説明する。図３ないし図１１は図２に示
すウェル構造の製造工程断面図である。
造工程について説明する。図３ないし図１１は図２に示
すウェル構造の製造工程断面図である。
【００２８】まず、図３に示すように、ｐ型シリコン基
板１の表面に下敷酸化膜３および窒化膜４を形成する。
板１の表面に下敷酸化膜３および窒化膜４を形成する。
【００２９】次に、図４に示すように窒化膜４の表面上
にレジスト５を塗布した後、リソグラフィおよびエッチ
ング法を用いてレジストパターン５および窒化膜パター
ン４を形成する。このとき、下敷酸化膜３表面が露出し
た領域が周辺回路領域６となる。
にレジスト５を塗布した後、リソグラフィおよびエッチ
ング法を用いてレジストパターン５および窒化膜パター
ン４を形成する。このとき、下敷酸化膜３表面が露出し
た領域が周辺回路領域６となる。
【００３０】さらに、図５に示すようにレジストパター
ン５を除去した後、窒化膜４を非酸化マスクとして熱酸
化を行ない、ｐ型シリコン基板１表面上に周辺回路領域
６に熱酸化膜８を形成する。そして、窒化膜４を除去し
た後、この熱酸化膜８をマスクとしてシリコン基板１の
メモリセルアレイ領域にリンイオン７をドーズ量１０ 12
〜１０13ｃｍ-2でイオン注入する。
ン５を除去した後、窒化膜４を非酸化マスクとして熱酸
化を行ない、ｐ型シリコン基板１表面上に周辺回路領域
６に熱酸化膜８を形成する。そして、窒化膜４を除去し
た後、この熱酸化膜８をマスクとしてシリコン基板１の
メモリセルアレイ領域にリンイオン７をドーズ量１０ 12
〜１０13ｃｍ-2でイオン注入する。
【００３１】その後、図６に示すように、温度１１００
〜１２００℃で数時間にわたって熱拡散処理を行ないｎ
ウェル領域Ｎ3 を形成する。熱拡散により形成されたｎ
ウェル領域Ｎ3 の不純物濃度分布が図１２に示される。
図１２は、横軸にｐ型シリコン基板１表面からの深さ方
向への距離を示し、縦軸にリン濃度を示す濃度分布図で
ある。熱拡散により形成されたｎウェル領域Ｎ3 は基板
深さ方向にわたって滑らかに減少する不純物濃度分布を
有している。
〜１２００℃で数時間にわたって熱拡散処理を行ないｎ
ウェル領域Ｎ3 を形成する。熱拡散により形成されたｎ
ウェル領域Ｎ3 の不純物濃度分布が図１２に示される。
図１２は、横軸にｐ型シリコン基板１表面からの深さ方
向への距離を示し、縦軸にリン濃度を示す濃度分布図で
ある。熱拡散により形成されたｎウェル領域Ｎ3 は基板
深さ方向にわたって滑らかに減少する不純物濃度分布を
有している。
【００３２】次に、図７に示すように、熱酸化膜８およ
びｎウェル領域Ｎ3表面上の下敷酸化膜３を除去した
後、再度シリコン基板１表面上の全面に下敷酸化膜３お
よび窒化膜４を形成する。
びｎウェル領域Ｎ3表面上の下敷酸化膜３を除去した
後、再度シリコン基板１表面上の全面に下敷酸化膜３お
よび窒化膜４を形成する。
【００３３】さらに、図８に示すように、リソグラフィ
法およびエッチング法を用いて素子間分離領域となるべ
き領域に開口を有するレジストパターン５および窒化膜
４を形成する。
法およびエッチング法を用いて素子間分離領域となるべ
き領域に開口を有するレジストパターン５および窒化膜
４を形成する。
【００３４】さらに、図９に示すようにレジストパター
ン５を除去した後、窒化膜４をマスクとして熱酸化処理
を施し、シリコン基板表面の分離領域に膜厚の大きいフ
ィールド酸化膜２を形成する。その後、窒化膜４を除去
する。
ン５を除去した後、窒化膜４をマスクとして熱酸化処理
を施し、シリコン基板表面の分離領域に膜厚の大きいフ
ィールド酸化膜２を形成する。その後、窒化膜４を除去
する。
【００３５】さらに、図１０に示すように、シリコン基
板１表面上にレジスト５を塗布した後、パターニングす
ることによりｎウェル領域を形成すべき領域にのみ開口
を有するレジストパターン５を形成する。その後、レジ
ストパターン５をマスクとしてシリコン基板１表面に不
純物イオン９を複数回のイオン注入工程にわたってイオ
ン注入し、メモリセルアレイ部のｎウェル領域Ｎ1 およ
び周辺回路部のｎウェル領域Ｎ2 を形成する。図１３
は、工程により形成されたｎウェル領域Ｎ1 、Ｎ 2 の不
純物濃度分布図である。図１３の横軸にはシリコン基板
１表面からの深さ方向への距離が示され、縦軸にはリン
濃度が示されている。このような制御された不純物濃度
分布を有するウェル構造をレトロ・グレードウェルと称
す。このウェル形成のためのイオン注入工程を図１３の
濃度分布図を参照して説明する。第１回目のイオン注入
工程は、リンイオンを注入エネルギ１〜１．５ＭｅＶ、
ドーズ量１．０×１０13〜１．０×１０14ｃｍ-2でイオ
ン注入し、図１３中の第１のピークＡが形成される。第
２回目のリンイオン注入は、注入エネルギ３５０〜５０
０ｋｅＶ、ドーズ量２．０〜８．０×１０12ｃｍ-2で行
なわれ、図中の第２ピークＢが形成される。さらに、第
３回目のリンイオン注入は、注入エネルギ１２０〜２０
０ｋｅＶ、ドーズ量２．０〜８．０×１０12ｃｍ-2で行
なわれ、図中第３ピークＣが形成される。さらに、カウ
ンタドーズとしてボロンイオンが注入エネルギ２０〜５
０ｋｅＶ、ドーズ量１．０×１０11〜１．０×１０13ｃ
ｍ-2で行なわれ図中の第４のピークＤが形成される。
板１表面上にレジスト５を塗布した後、パターニングす
ることによりｎウェル領域を形成すべき領域にのみ開口
を有するレジストパターン５を形成する。その後、レジ
ストパターン５をマスクとしてシリコン基板１表面に不
純物イオン９を複数回のイオン注入工程にわたってイオ
ン注入し、メモリセルアレイ部のｎウェル領域Ｎ1 およ
び周辺回路部のｎウェル領域Ｎ2 を形成する。図１３
は、工程により形成されたｎウェル領域Ｎ1 、Ｎ 2 の不
純物濃度分布図である。図１３の横軸にはシリコン基板
１表面からの深さ方向への距離が示され、縦軸にはリン
濃度が示されている。このような制御された不純物濃度
分布を有するウェル構造をレトロ・グレードウェルと称
す。このウェル形成のためのイオン注入工程を図１３の
濃度分布図を参照して説明する。第１回目のイオン注入
工程は、リンイオンを注入エネルギ１〜１．５ＭｅＶ、
ドーズ量１．０×１０13〜１．０×１０14ｃｍ-2でイオ
ン注入し、図１３中の第１のピークＡが形成される。第
２回目のリンイオン注入は、注入エネルギ３５０〜５０
０ｋｅＶ、ドーズ量２．０〜８．０×１０12ｃｍ-2で行
なわれ、図中の第２ピークＢが形成される。さらに、第
３回目のリンイオン注入は、注入エネルギ１２０〜２０
０ｋｅＶ、ドーズ量２．０〜８．０×１０12ｃｍ-2で行
なわれ、図中第３ピークＣが形成される。さらに、カウ
ンタドーズとしてボロンイオンが注入エネルギ２０〜５
０ｋｅＶ、ドーズ量１．０×１０11〜１．０×１０13ｃ
ｍ-2で行なわれ図中の第４のピークＤが形成される。
【００３６】さらに図１１に示すように、レジストパタ
ーン５を除去した後、今度はｐウェル領域Ｐ1 、Ｐ2 と
なるべき領域およびメモリセルアレイ部のｎウェル領域
Ｎ3 の表面上に開口を有するレジストパターン５を形成
する。そして、このレジストパターン５をマスクとして
シリコン基板１中に不純物イオン１０をイオン注入し、
上記と同様のレトロ・グレード型のｐウェル領域Ｐ1 、
Ｐ2 を形成する。図１４は、メモリセルアレイ部のｎウ
ェル領域Ｎ3 中に形成されたｐウェル領域Ｐ1 の不純物
濃度分布図であり、また図１５は、周辺回路部に形成さ
れたｐウェル領域Ｐ2 の不純物濃度分布図である。第１
回目のボロンイオン注入は注入エネルギ５００〜１００
０ｋｅＶ、ドーズ量１．０×１０13〜１．０×１０14ｃ
ｍ-2で行なわれ、図１４および図１５中の第１のピーク
Ａが形成される。第２のボロンイオン注入は注入エネル
ギ１２０〜２００ｋｅＶ、ドーズ量２．０〜８．０×１
０ 12ｃｍ-2で行なわれ、第２のピークＢが形成される。
さらに、第３のボロンイオン注入は注入エネルギ２０〜
５０ｋｅＶ、ドーズ量１．０×１０11〜１．０×１０13
ｃｍ-2で行なわれ、第３のピークＣが形成される。
ーン５を除去した後、今度はｐウェル領域Ｐ1 、Ｐ2 と
なるべき領域およびメモリセルアレイ部のｎウェル領域
Ｎ3 の表面上に開口を有するレジストパターン５を形成
する。そして、このレジストパターン５をマスクとして
シリコン基板１中に不純物イオン１０をイオン注入し、
上記と同様のレトロ・グレード型のｐウェル領域Ｐ1 、
Ｐ2 を形成する。図１４は、メモリセルアレイ部のｎウ
ェル領域Ｎ3 中に形成されたｐウェル領域Ｐ1 の不純物
濃度分布図であり、また図１５は、周辺回路部に形成さ
れたｐウェル領域Ｐ2 の不純物濃度分布図である。第１
回目のボロンイオン注入は注入エネルギ５００〜１００
０ｋｅＶ、ドーズ量１．０×１０13〜１．０×１０14ｃ
ｍ-2で行なわれ、図１４および図１５中の第１のピーク
Ａが形成される。第２のボロンイオン注入は注入エネル
ギ１２０〜２００ｋｅＶ、ドーズ量２．０〜８．０×１
０ 12ｃｍ-2で行なわれ、第２のピークＢが形成される。
さらに、第３のボロンイオン注入は注入エネルギ２０〜
５０ｋｅＶ、ドーズ量１．０×１０11〜１．０×１０13
ｃｍ-2で行なわれ、第３のピークＣが形成される。
【００３７】この後、レジストパターン５が除去され
る。以上の工程により図２に示されるウェル構造が得ら
れる。上記の説明のように、メモリセルアレイ部に形成
されたｎウェル領域Ｎ3 は熱拡散処理により形成され、
他のｎウェル領域Ｎ1 、Ｎ2 およびｐウェル領域Ｐ1 、
Ｐ2 は複数回のイオン注入によりレトロ・グレード・ウ
ェル構造に形成されている。このレトロ・グレード・ウ
ェル構造は、主に第１回目のイオン注入によりラッチア
ップ現象の防止に寄与する高濃度層が形成され、第２の
イオン注入によりフィールド酸化膜２下部に反転防止用
の高濃度層が形成され、さらに第３のイオン注入により
ＭＯＳトランジスタのパンチスルー抑制用あるいはしき
い値電圧調整用の濃度設定が行なわれている。このよう
な構造により、ウェル領域上に形成されるＭＯＳトラン
ジスタの狭チャネル効果を抑制し、またしきい値電圧の
制御性に優れたウェル構造を実現することができる。
る。以上の工程により図２に示されるウェル構造が得ら
れる。上記の説明のように、メモリセルアレイ部に形成
されたｎウェル領域Ｎ3 は熱拡散処理により形成され、
他のｎウェル領域Ｎ1 、Ｎ2 およびｐウェル領域Ｐ1 、
Ｐ2 は複数回のイオン注入によりレトロ・グレード・ウ
ェル構造に形成されている。このレトロ・グレード・ウ
ェル構造は、主に第１回目のイオン注入によりラッチア
ップ現象の防止に寄与する高濃度層が形成され、第２の
イオン注入によりフィールド酸化膜２下部に反転防止用
の高濃度層が形成され、さらに第３のイオン注入により
ＭＯＳトランジスタのパンチスルー抑制用あるいはしき
い値電圧調整用の濃度設定が行なわれている。このよう
な構造により、ウェル領域上に形成されるＭＯＳトラン
ジスタの狭チャネル効果を抑制し、またしきい値電圧の
制御性に優れたウェル構造を実現することができる。
【００３８】次に、この発明の第２の実施例について説
明する。図１６（Ａ）は、第２の実施例によるウェル構
造の断面構造図であり、図１６（Ｂ）は、図１６（Ａ）
の平面構造図である。第２の実施例ではメモリセルアレ
イ部におけるｐウェル領域Ｐ 1 およびｎウェル領域Ｎ1
の双方をｎウェル領域Ｎ3 で覆ったことである。そし
て、ｐウェル領域Ｐ1 は負電位ＶBBまたは接地電位ＶSS
に保持され、ｎウェル領域Ｎ3 は電源電位ＶCCに保持さ
れている。図１７は、このメモリセルアレイ部に含まれ
るｎウェル領域Ｎ1 の不純物濃度分布図である。このｎ
ウェル領域Ｎ1 も複数回のイオン注入より形成されたレ
トロ・グレード・ウェル構造を有している。この第２の
実施例においてもメモリセルが形成されるｐウェル領域
Ｐ1 はｎウェル領域Ｎ3 に取囲まれることにより所定の
負電位ＶBBまたは接地電位ＶSSに維持され、かつアンダ
ーシュートに起因する電子の注入から保護される。
明する。図１６（Ａ）は、第２の実施例によるウェル構
造の断面構造図であり、図１６（Ｂ）は、図１６（Ａ）
の平面構造図である。第２の実施例ではメモリセルアレ
イ部におけるｐウェル領域Ｐ 1 およびｎウェル領域Ｎ1
の双方をｎウェル領域Ｎ3 で覆ったことである。そし
て、ｐウェル領域Ｐ1 は負電位ＶBBまたは接地電位ＶSS
に保持され、ｎウェル領域Ｎ3 は電源電位ＶCCに保持さ
れている。図１７は、このメモリセルアレイ部に含まれ
るｎウェル領域Ｎ1 の不純物濃度分布図である。このｎ
ウェル領域Ｎ1 も複数回のイオン注入より形成されたレ
トロ・グレード・ウェル構造を有している。この第２の
実施例においてもメモリセルが形成されるｐウェル領域
Ｐ1 はｎウェル領域Ｎ3 に取囲まれることにより所定の
負電位ＶBBまたは接地電位ＶSSに維持され、かつアンダ
ーシュートに起因する電子の注入から保護される。
【００３９】さらに、この発明の第３の実施例について
説明する。図１８（Ａ）は、第３の実施例によるウェル
構造の断面構造図であり、図１８（Ｂ）は、図１８
（Ａ）の平面構造図である。第３の実施例では電源電位
ＶCCに接続されるｎウェル領域Ｎ 3 が周辺回路部のｐウ
ェル領域Ｐ2 およびｎウェル領域Ｎ2 の周囲を取囲んで
形成されている。これは、ｎウェル領域Ｎ3 が周辺回路
部のｐウェル領域Ｐ2 で生じるアンダーシュートに起因
した注入電子を捕獲し、シリコン基板中に流出すること
を防止する効果とｐウェル領域Ｐ2 を接地電位ＶSSに保
持し、かつメモリセルアレイのｐウェル領域Ｐ1 を負電
位ＶBBまたは接地電位ＶSSに保持する効果をなす。
説明する。図１８（Ａ）は、第３の実施例によるウェル
構造の断面構造図であり、図１８（Ｂ）は、図１８
（Ａ）の平面構造図である。第３の実施例では電源電位
ＶCCに接続されるｎウェル領域Ｎ 3 が周辺回路部のｐウ
ェル領域Ｐ2 およびｎウェル領域Ｎ2 の周囲を取囲んで
形成されている。これは、ｎウェル領域Ｎ3 が周辺回路
部のｐウェル領域Ｐ2 で生じるアンダーシュートに起因
した注入電子を捕獲し、シリコン基板中に流出すること
を防止する効果とｐウェル領域Ｐ2 を接地電位ＶSSに保
持し、かつメモリセルアレイのｐウェル領域Ｐ1 を負電
位ＶBBまたは接地電位ＶSSに保持する効果をなす。
【００４０】さらに、この発明の第４の実施例が図１９
（Ａ）および図１９（Ｂ）に示されている。図１９
（Ａ）は、第４の実施例によるウェル構造の断面構造図
であり、図１９（Ｂ）はその平面構造図である。第４の
実施例は、第３の実施例の変形例であり、周辺回路部の
ｐウェル領域Ｐ2 の周囲のみをｎウェル領域Ｎ3 で覆っ
た例である。この場合にも第３の実施例と同様の効果を
生じる。
（Ａ）および図１９（Ｂ）に示されている。図１９
（Ａ）は、第４の実施例によるウェル構造の断面構造図
であり、図１９（Ｂ）はその平面構造図である。第４の
実施例は、第３の実施例の変形例であり、周辺回路部の
ｐウェル領域Ｐ2 の周囲のみをｎウェル領域Ｎ3 で覆っ
た例である。この場合にも第３の実施例と同様の効果を
生じる。
【００４１】さらに、他の変形例としては、周辺回路部
のｐウェル領域Ｐ2およびｎウェル領域Ｎ2 を拡散型の
ウェル構造にするものがある。この熱拡散型のウェル構
造は、素子間分離膜の膜厚がばらついた領域においても
素子間分離特性が優れるという長所を有する。一方で素
子間分離用のチャネルストップ層からの不純物の染出し
による狭チャネル効果の発生が生じるという短所も有し
ている。したがって、比較的大きなチャネル幅を構成す
ることが可能な周辺回路部においては、素子間分離特性
の長所に着目してこの周辺回路部のみを熱拡散型のウェ
ル構造を用いることができる。
のｐウェル領域Ｐ2およびｎウェル領域Ｎ2 を拡散型の
ウェル構造にするものがある。この熱拡散型のウェル構
造は、素子間分離膜の膜厚がばらついた領域においても
素子間分離特性が優れるという長所を有する。一方で素
子間分離用のチャネルストップ層からの不純物の染出し
による狭チャネル効果の発生が生じるという短所も有し
ている。したがって、比較的大きなチャネル幅を構成す
ることが可能な周辺回路部においては、素子間分離特性
の長所に着目してこの周辺回路部のみを熱拡散型のウェ
ル構造を用いることができる。
【００４２】なお、上記実施例においてはｐ型シリコン
基板を用いた場合について説明したが、ｎ型シリコン基
板の場合においても同様に適用することが可能である。
基板を用いた場合について説明したが、ｎ型シリコン基
板の場合においても同様に適用することが可能である。
【００４３】
【発明の効果】このように、この発明による半導体記憶
装置は、ｐウェル領域およびｎウェル領域の周辺を取囲
むように正電位に保持されたｎウェル領域を形成した２
重ウェル構造を構成したことにより、アンダーシュート
等の悪影響を抑制し、トランジスタ特性の劣化を生じる
ことのない半導体記憶装置およびその製造方法を得るこ
とができる。
装置は、ｐウェル領域およびｎウェル領域の周辺を取囲
むように正電位に保持されたｎウェル領域を形成した２
重ウェル構造を構成したことにより、アンダーシュート
等の悪影響を抑制し、トランジスタ特性の劣化を生じる
ことのない半導体記憶装置およびその製造方法を得るこ
とができる。
【図１】この発明の第１の実施例によるＤＲＡＭのウェ
ル構造を示す断面構造図（Ａ）およびその平面構造図
（Ｂ）である。
ル構造を示す断面構造図（Ａ）およびその平面構造図
（Ｂ）である。
【図２】図１（Ａ）に示すＤＲＡＭのより具体的なウェ
ル構造を示す断面構造図である。
ル構造を示す断面構造図である。
【図３】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第１工程図である。
程を示す第１工程図である。
【図４】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第２工程図である。
程を示す第２工程図である。
【図５】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第３工程図である。
程を示す第３工程図である。
【図６】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第４工程図である。
程を示す第４工程図である。
【図７】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第５工程図である。
程を示す第５工程図である。
【図８】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第６工程図である。
程を示す第６工程図である。
【図９】図２に示されるＤＲＡＭのウェル構造の製造工
程を示す第７工程図である。
程を示す第７工程図である。
【図１０】図２に示されるＤＲＡＭのウェル構造の製造
工程を示す第８工程図である。
工程を示す第８工程図である。
【図１１】図２に示されるＤＲＡＭのウェル構造の製造
工程を示す第９工程図である。
工程を示す第９工程図である。
【図１２】図６に示される工程におけるｎウェル領域Ｎ
3 の不純物濃度分布図である。
3 の不純物濃度分布図である。
【図１３】図１０に示される工程におけるｎウェル領域
Ｎ1 、Ｎ2 の不純物濃度分布図である。
Ｎ1 、Ｎ2 の不純物濃度分布図である。
【図１４】図１１に示される工程におけるｐウェル領域
Ｐ1 の不純物濃度分布図である。
Ｐ1 の不純物濃度分布図である。
【図１５】図１１に示される工程におけるｐウェル領域
Ｐ2 の不純物濃度分布図である。
Ｐ2 の不純物濃度分布図である。
【図１６】この発明の第２の実施例によるウェル構造の
断面構造図（Ａ）およびその平面構造図（Ｂ）である。
断面構造図（Ａ）およびその平面構造図（Ｂ）である。
【図１７】図１６（Ａ）におけるｎウェル領域Ｎ1 の不
純物濃度分布図である。
純物濃度分布図である。
【図１８】この発明の第３の実施例によるウェル構造の
断面構造図（Ａ）およびその平面構造図（Ｂ）である。
断面構造図（Ａ）およびその平面構造図（Ｂ）である。
【図１９】この発明の第３の実施例によるウェル構造の
断面構造図（Ａ）およびその平面構造図（Ｂ）である。
断面構造図（Ａ）およびその平面構造図（Ｂ）である。
【図２０】一般的なＤＲＡＭの構造ブロック図である。
【図２１】従来のＤＲＡＭのウェル構造を模式的に示す
断面構造図である。
断面構造図である。
【図２２】入力端子におけるアンダーシュートの状況を
示す入力電位変化図である。
示す入力電位変化図である。
【図２３】従来の他の例を示すＤＲＡＭのウェル構造の
断面構造図である。
断面構造図である。
１ ｐ型シリコン基板 ２ フィールド酸化膜 ６ 周辺回路領域 Ｐ1 、Ｐ2 ｐウェル領域 Ｎ1 、Ｎ2 、Ｎ3 ｎウェル領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−15965（ＪＰ，Ａ) 特開 平２−50476（ＪＰ，Ａ) 特開 平４−11767（ＪＰ，Ａ)
Claims (3)
- 【請求項１】 主表面を有し、その主表面上にメモリセ
ルが複数個配列されたメモリセル部と、このメモリセル
部に接続され記憶情報の書込・読出のためのアクセス動
作を行なう回路部とを含むメモリセルアレイが形成され
るメモリセルアレイ領域と、前記メモリセルアレイを除
く回路部が形成される周辺回路領域とを有するｐ型半導
体基板と、 前記周辺回路領域の前記半導体基板中に形成され、外部
入力信号を受取る入力端子と接続され、接地電位に保持
される第１ｐウェル領域と、 前記周辺回路領域の前記半導体基板中に形成され、正電
位に保持される第１ｎウェル領域と、 前記メモリセルアレイ領域の前記半導体基板中に形成さ
れ、負電位または接地電位のいずれか一方に保持される
第２ｐウェル領域と、 前記メモリセルアレイ領域の前記半導体基板中に形成さ
れ、正電位に保持される第２ｎウェル領域と、 前記第２ｐウェル領域および前記第２ｎウェル領域を取
り囲むと共に前記周辺回路領域との間に介在するように
前記半導体基板中に形成され、正電位に保持される第３
ウェル領域とを備えた、半導体記憶装置。 - 【請求項２】 主表面を有し、その主表面上にメモリセ
ルが複数個配列されたメモリセル部と、このメモリセル
部に接続され記憶情報の書込・読出のためのアクセス動
作を行なう回路部とを含むメモリセルアレイが形成され
るメモリセルアレイ領域と、前記メモリセルアレイを除
く回路部が形成される周辺回路領域とを有するｐ型半導
体基板と、 前記周辺回路領域の前記半導体基板中に形成され、外部
入力信号を受取る入力端子と接続され、接地電位に保持
される第１ｐウェル領域と、 前記周辺回路領域の前記半導体基板中に形成され、正電
位に保持される第１ｎウェル領域と、 前記メモリセルアレイ領域の前記半導体基板中に形成さ
れ、負電位または接地電位のいずれか一方に保持される
第２ｐウェル領域と、 前記メモリセルアレイ領域の前記半導体基板中に形成さ
れ、正電位に保持される第２ｎウェル領域と、 前記第１ｐウェル領域および前記第１ｎウェル領域を取
囲むように前記半導体基板中に形成され、正電位に保持
される第３ｎウェル領域とを備えた、半導体記憶装置。 - 【請求項３】 第１導電型の半導体基板と、前記半導体
基板中に相互に独立して形成された第２導電型の第１ウ
ェル領域および第２ウェル領域と、前記第２ウェル領域
の内部に形成された第１導電型の第３ウェル領域と、こ
の第３ウェル領域に形成されたメモリセルアレイ領域ま
たは周辺回路領域とを備えた半導体記憶装置の製造方法
であって、 前記半導体基板表面上の所定領域を熱酸化膜で覆った
後、前記熱酸化膜をマスクとして前記半導体基板中に第
２導電型不純物をイオン注入し、熱拡散処理を施して前
記第２ウェル領域を形成する工程と、 前記熱酸化膜を除去した後、前記半導体基板の主表面上
に第２ウェル領域に対応した開口を有する第１マスクパ
ターンを形成する工程と、 前記第１マスクパターンを利用して前記半導体基板中に
第１導電型不純物を複数回イオン注入を行ない、第１導
電型の所定の不純物濃度分布を有する前記第３ウェル領
域を形成する工程と、 前記第２ウェル領域の表面上を覆う所定形状の第２マス
クパターンを形成する工程と、 前記第２マスクパターンを利用して前記半導体基板中に
第２導電型不純物を複数回イオン注入し、所定の不純物
濃度分布を有する前記第１ウェル領域を形成する工程と
を備えた、半導体記憶装置の製造方法。
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Family Cites Families (7)
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