JPH10125866A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- JPH10125866A JPH10125866A JP8274908A JP27490896A JPH10125866A JP H10125866 A JPH10125866 A JP H10125866A JP 8274908 A JP8274908 A JP 8274908A JP 27490896 A JP27490896 A JP 27490896A JP H10125866 A JPH10125866 A JP H10125866A
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- type well
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Abstract
(57)【要約】
【課題】 入出力部からのアンダーシュートノイズを軽
減し、高速低消費電力の半導体記憶装置およびその製造
方法を提供する。 【解決手段】 接地電位より低い電位に保たれたｐ型基
板101と、ｐ型基板101と同一電位に保たれる第１のｐ型
ウエル103と、第１のｐ型ウエル103内に形成されたＤＲ
ＡＭセルトランジスタ106と、前記第１のｐ型ウエル103
内に形成された周辺回路のｎチャネルトランジスタ105
と、ｎ型拡散層107によってｐ型基板から分離され接地
電位に保たれる第２のｐ型ウエル102と、第２のｐ型ウ
エル102内に設けられた入出力回路のｎチャネルトラン
ジスタ104を備えたものである。
減し、高速低消費電力の半導体記憶装置およびその製造
方法を提供する。 【解決手段】 接地電位より低い電位に保たれたｐ型基
板101と、ｐ型基板101と同一電位に保たれる第１のｐ型
ウエル103と、第１のｐ型ウエル103内に形成されたＤＲ
ＡＭセルトランジスタ106と、前記第１のｐ型ウエル103
内に形成された周辺回路のｎチャネルトランジスタ105
と、ｎ型拡散層107によってｐ型基板から分離され接地
電位に保たれる第２のｐ型ウエル102と、第２のｐ型ウ
エル102内に設けられた入出力回路のｎチャネルトラン
ジスタ104を備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明は、高速で低消費電力
のＤＲＡＭ装置とその低コストな製造方法に関するもの
である。
のＤＲＡＭ装置とその低コストな製造方法に関するもの
である。
【０００２】
【従来の技術】従来のＤＲＡＭでは、外部から入出力回
路へのアンダーシュートノイズがセルに影響を及ぼさな
いようにするため、セルが配置されるｐ型基板、ｐ型ウ
エル全体に対して接地電位より低い電位を印加してい
た。この負電位の大きさは、外部からのアンダーシュー
トの大きさによって決定され、チップの外部仕様で決ま
ってしまうため、ＤＲＡＭが高密度化して内部回路が低
電圧で動作するようになっても下げることができないの
で、セルトランジスタのジャンクションリークが低減で
きなくなり、その結果データ保持特性を劣化させてい
た。また、この負電位は内部回路で発生させるため不安
定であり、ラッチアップ耐性を劣化させ、特にノイズが
加わりやすい入出力回路のＣＭＯＳ化を阻む結果とな
り、処理の高速化に対して不利であった。
路へのアンダーシュートノイズがセルに影響を及ぼさな
いようにするため、セルが配置されるｐ型基板、ｐ型ウ
エル全体に対して接地電位より低い電位を印加してい
た。この負電位の大きさは、外部からのアンダーシュー
トの大きさによって決定され、チップの外部仕様で決ま
ってしまうため、ＤＲＡＭが高密度化して内部回路が低
電圧で動作するようになっても下げることができないの
で、セルトランジスタのジャンクションリークが低減で
きなくなり、その結果データ保持特性を劣化させてい
た。また、この負電位は内部回路で発生させるため不安
定であり、ラッチアップ耐性を劣化させ、特にノイズが
加わりやすい入出力回路のＣＭＯＳ化を阻む結果とな
り、処理の高速化に対して不利であった。
【０００３】この改善を図るため、入出力回路のｐ型ウ
エルをｎ型拡散層で囲み、アンダーシュートノイズによ
って注入された電子を吸収する構造が出願されており、
図２(a)は特開平３−232272号公報、(b)は特開平５−63
158号公報、(c)は特開平４−1448280号公報にそれぞれ
記載されている構造を示している。図２(a)に示すもの
は、接地電位より低い電位に保たれたｐ型基板201と、
このｐ型基板201より低い電位に保たれたｐ型ウエル202
を主体として構成され、また図２(b)に示すものは、接
地電位より低い電位に保たれたｐ型基板203と、このｐ
型基板203と同等の電位に保たれたｐ型ウエル204を主体
とし、さらに図２(c)に示すものは、接地電位と同等の
電位に保たれたｐ型基板205と、このｐ型基板205と同等
の電位に保たれたｐ型ウエル204を主体としてそれぞれ
構成されている。
エルをｎ型拡散層で囲み、アンダーシュートノイズによ
って注入された電子を吸収する構造が出願されており、
図２(a)は特開平３−232272号公報、(b)は特開平５−63
158号公報、(c)は特開平４−1448280号公報にそれぞれ
記載されている構造を示している。図２(a)に示すもの
は、接地電位より低い電位に保たれたｐ型基板201と、
このｐ型基板201より低い電位に保たれたｐ型ウエル202
を主体として構成され、また図２(b)に示すものは、接
地電位より低い電位に保たれたｐ型基板203と、このｐ
型基板203と同等の電位に保たれたｐ型ウエル204を主体
とし、さらに図２(c)に示すものは、接地電位と同等の
電位に保たれたｐ型基板205と、このｐ型基板205と同等
の電位に保たれたｐ型ウエル204を主体としてそれぞれ
構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら、これら
従来のものは入出力回路部のｐ型ウエル電位がセル部の
電位と同じか、もしくはセル部電位より低く(マイナス
電位)設定されているため、次のような問題点がある。
従来のものは入出力回路部のｐ型ウエル電位がセル部の
電位と同じか、もしくはセル部電位より低く(マイナス
電位)設定されているため、次のような問題点がある。
【０００５】一般に、この種半導体記憶装置において
は、ワード線電圧はゲート酸化膜信頼性や消費電力低減
のために低く抑えることが望ましいが、ＤＲＡＭのセル
トランジスタはトランスファゲートであるため、ビット
線に与えられた書き込み電圧をセルにも加えるためには
書き込み電圧にＶtを加えた電圧以上にワード線電圧を
上げる必要がある。Ｖtはトランジスタオン時に基板バ
イアス効果で上昇するので、ワード線電圧を低く抑える
ためには基板バイアス効果を抑制する必要があり、セル
トランジスタの基板電位を適度な負の値に保ち、基板バ
イアス効果を抑制する方法を取らざるを得ない。
は、ワード線電圧はゲート酸化膜信頼性や消費電力低減
のために低く抑えることが望ましいが、ＤＲＡＭのセル
トランジスタはトランスファゲートであるため、ビット
線に与えられた書き込み電圧をセルにも加えるためには
書き込み電圧にＶtを加えた電圧以上にワード線電圧を
上げる必要がある。Ｖtはトランジスタオン時に基板バ
イアス効果で上昇するので、ワード線電圧を低く抑える
ためには基板バイアス効果を抑制する必要があり、セル
トランジスタの基板電位を適度な負の値に保ち、基板バ
イアス効果を抑制する方法を取らざるを得ない。
【０００６】前記従来の技術では、入出力回路部のｎチ
ャネルトランジスタの基板電位はセル部の基板電位と同
じかもしくは低いので、やはり負の電位となり、この負
電位は内部回路で発生させるため不安定で、ラッチアッ
プ耐性を劣化させ、特にノイズが加わりやすい入出力回
路のＣＭＯＳ化ができないという問題点が発生する。ま
た、入出力回路のｐ型ウエルをｎ型拡散層で囲むため、
ｐ型ウエルの下にもｎ型拡散層を形成する必要があり、
工程数やマスク回数が増加しコストが上昇するという問
題点も内在している。
ャネルトランジスタの基板電位はセル部の基板電位と同
じかもしくは低いので、やはり負の電位となり、この負
電位は内部回路で発生させるため不安定で、ラッチアッ
プ耐性を劣化させ、特にノイズが加わりやすい入出力回
路のＣＭＯＳ化ができないという問題点が発生する。ま
た、入出力回路のｐ型ウエルをｎ型拡散層で囲むため、
ｐ型ウエルの下にもｎ型拡散層を形成する必要があり、
工程数やマスク回数が増加しコストが上昇するという問
題点も内在している。
【０００７】本発明は上記の問題点を解決するものであ
り、入出力部からのアンダーシュートノイズを軽減し、
高速低消費電力の半導体記憶装置およびその製造方法を
提供することを目的とする。
り、入出力部からのアンダーシュートノイズを軽減し、
高速低消費電力の半導体記憶装置およびその製造方法を
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
およびその製造方法においては、接地電位より低い電位
に保たれたｐ型基板と、ｐ型基板と同一電位に保たれる
第１のｐ型ウエルと、第１のｐ型ウエル内に形成された
ＤＲＡＭセルトランジスタと、第１のｐ型ウエル内に形
成された周辺回路のｎチャネルトランジスタと、ｎ型拡
散層によってｐ型基板から分離され接地電位に保たれた
第２のｐ型ウエルと、第２のｐ型ウエル内に設けられた
入出力回路のｎチャネルトランジスタとより構成し、さ
らにその製造工程の効率化を図ったものである。
およびその製造方法においては、接地電位より低い電位
に保たれたｐ型基板と、ｐ型基板と同一電位に保たれる
第１のｐ型ウエルと、第１のｐ型ウエル内に形成された
ＤＲＡＭセルトランジスタと、第１のｐ型ウエル内に形
成された周辺回路のｎチャネルトランジスタと、ｎ型拡
散層によってｐ型基板から分離され接地電位に保たれた
第２のｐ型ウエルと、第２のｐ型ウエル内に設けられた
入出力回路のｎチャネルトランジスタとより構成し、さ
らにその製造工程の効率化を図ったものである。
【０００９】この本発明によれば、入出力部からのアン
ダーシュートが吸収されること、入出力回路のウエルの
電源は安定な外部電源から供給できること等の好条件が
重なってＩ／ＯバッファのＣＭＯＳ化が図れ、アンダー
シュートノイズの軽減された高速低消費電力の半導体記
憶装置が得られる。
ダーシュートが吸収されること、入出力回路のウエルの
電源は安定な外部電源から供給できること等の好条件が
重なってＩ／ＯバッファのＣＭＯＳ化が図れ、アンダー
シュートノイズの軽減された高速低消費電力の半導体記
憶装置が得られる。
【００１０】
【発明の実施の形態】以下本発明の各実施の形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００１１】（実施の形態１）図１は本発明の半導体記
憶装置の実施の形態１における構成を示す要部断面図で
あり、負の電位Ｖbbに電位固定されたｐ型基板101上
に、ｐ型基板とつながって第１のｐ型ウエル103が設け
られ、この中にセルトランジスタ106と周辺回路のｎチ
ャネルトランジスタ105が配置される。一方、ｎ型ウエ
ル108と深いｎ型拡散層107とで側方と下方を囲まれてｐ
型基板101から電気的に分離される第２のｐ型ウエル102
が設けられ、この中に入出力回路のｎチャネルトランジ
スタ104が配置される。第２のｐ型ウエル102はｐ型基板
101とは異なり、接地電位に固定される。なお、109はゲ
ートである。
憶装置の実施の形態１における構成を示す要部断面図で
あり、負の電位Ｖbbに電位固定されたｐ型基板101上
に、ｐ型基板とつながって第１のｐ型ウエル103が設け
られ、この中にセルトランジスタ106と周辺回路のｎチ
ャネルトランジスタ105が配置される。一方、ｎ型ウエ
ル108と深いｎ型拡散層107とで側方と下方を囲まれてｐ
型基板101から電気的に分離される第２のｐ型ウエル102
が設けられ、この中に入出力回路のｎチャネルトランジ
スタ104が配置される。第２のｐ型ウエル102はｐ型基板
101とは異なり、接地電位に固定される。なお、109はゲ
ートである。
【００１２】この実施の形態１によれば、出力回路から
アンダーシュートが入って第２のｐ型ウエル102に電子
が注入されても周囲を取り囲むｎ型拡散層107に吸収さ
れるので、これがＤＲＡＭセルトランジスタ106のアノ
ードに吸収されてキャパシタに蓄積された記憶データを
破壊するようなことはなく、従ってセルトランジスタの
基板電位を、入出力回路からのアンダーシュート対策を
考慮する必要がなく、ジャンクションリークと基板バイ
アス効果とを最適化するように設定できるため、データ
保持時間を延ばし、消費電力を下げることができる。ま
た、入出力回路の各ウエルはｐ，ｎともに安定な外部電
源から供給されるのでラッチアップに強く、外部ノイズ
を受けやすいＩ／ＯバッファをＣＭＯＳ化することがで
きる。これは従来から用いられているｎＭＯＳトランジ
スタによるものに比べ処理の高速化を可能にするもので
あり、さらに、セルトランジスタの基板電位を、入出力
回路からのアンダーシュート対策を考慮する必要がな
く、ジャンクションリークと基板バイアス効果とを最適
化するように設定できるため、データ保持時間を延ば
し、消費電力を少なくすることができる。
アンダーシュートが入って第２のｐ型ウエル102に電子
が注入されても周囲を取り囲むｎ型拡散層107に吸収さ
れるので、これがＤＲＡＭセルトランジスタ106のアノ
ードに吸収されてキャパシタに蓄積された記憶データを
破壊するようなことはなく、従ってセルトランジスタの
基板電位を、入出力回路からのアンダーシュート対策を
考慮する必要がなく、ジャンクションリークと基板バイ
アス効果とを最適化するように設定できるため、データ
保持時間を延ばし、消費電力を下げることができる。ま
た、入出力回路の各ウエルはｐ，ｎともに安定な外部電
源から供給されるのでラッチアップに強く、外部ノイズ
を受けやすいＩ／ＯバッファをＣＭＯＳ化することがで
きる。これは従来から用いられているｎＭＯＳトランジ
スタによるものに比べ処理の高速化を可能にするもので
あり、さらに、セルトランジスタの基板電位を、入出力
回路からのアンダーシュート対策を考慮する必要がな
く、ジャンクションリークと基板バイアス効果とを最適
化するように設定できるため、データ保持時間を延ば
し、消費電力を少なくすることができる。
【００１３】（実施の形態２）図３は本発明の半導体記
憶装置に適用し得る製造方法の実施の形態２における製
造工程の流れ図であり、まず、図３(a)のようにｐ型基
板301にＬＯＣＯＳ(local oxidation of silicon)法を
用いて活性領域のＬＯＣＯＳ分離302を形成する。次に
図３(b)のように基板全面にＢをイオン注入してｐ型ウ
エル303を作る。このときの注入は、周辺回路のｎチャ
ネルトランジスタのＶt等の特性を得るためのものであ
り、例えば400ｋeＶ，150ｋeＶ，20ｋeＶ程度の加速エ
ネルギーで３段階で行い、ウエルの深い部分から浅い部
分にかけて濃度を整える。次に図３(c)のように、ｎ型
ウエル領域304の開口したレジストマスク305を用いて中
高エネルギーのＰと低エネルギーのＢの注入を行いｎ型
ウエル306をつくる。このときの注入で、ｐチャネルト
ランジスタのＶt等の特性を得る。注入は、例えばＰを7
00ｋeＶ，200ｋeＶ程度で行いウエルの深い部分の不純
物プロファイルを作り、さらに例えば低エネルギーのＢ
を20ｋeＶ程度で注入してＶtを制御する。この場合先に
基板全面に形成したｐウエルを打ち消し、ｎ型化するだ
けのドーズ量が必要である。さらに、図３(d)のように
第２のｐ型ウエルの領域が開口したレジストパターン30
7で高エネルギーのＰを注入しｐ型ウエル308の下方に深
いｎ型拡散層309を形成する。この時の加速エネルギー
は例えば1.5ＭeＶ程度である。ＤＲＡＭセルのトランジ
スタはオフリークを抑えるために通常の周辺回路のｎチ
ャネルトランジスタよりも高いＶt、すなわち高いｐ型
の表面濃度が必要であり、最終的には第２のｐ型ウエル
には接地電位が加えられ、第１のｐ型ウエルには負の電
位が印加されるので、第１と第２のｐ型ウエル内のｎチ
ャネルトランジスタのＶtをそろえるためには、第２の
ｐ型ウエルのｐ型表面濃度は第１の表面濃度に比べ高く
する必要がある。セルトランジスタと第２のｐ型ウエル
内のｎチャネルトランジスタの表面濃度の追加は同程度
であり共通化できるので、図３(e)のようにこの表面ｐ
型濃度を高くする必要のあるセルトランジスタ領域310
と第２のｐ型ウエル領域311の開口したレジストパター
ン312でｐ型不純物の追加導入を行なって追加注入層313
を形成し、図３(f)に示す所望のデバイス構造を得るも
のである。なお、314はゲートである。
憶装置に適用し得る製造方法の実施の形態２における製
造工程の流れ図であり、まず、図３(a)のようにｐ型基
板301にＬＯＣＯＳ(local oxidation of silicon)法を
用いて活性領域のＬＯＣＯＳ分離302を形成する。次に
図３(b)のように基板全面にＢをイオン注入してｐ型ウ
エル303を作る。このときの注入は、周辺回路のｎチャ
ネルトランジスタのＶt等の特性を得るためのものであ
り、例えば400ｋeＶ，150ｋeＶ，20ｋeＶ程度の加速エ
ネルギーで３段階で行い、ウエルの深い部分から浅い部
分にかけて濃度を整える。次に図３(c)のように、ｎ型
ウエル領域304の開口したレジストマスク305を用いて中
高エネルギーのＰと低エネルギーのＢの注入を行いｎ型
ウエル306をつくる。このときの注入で、ｐチャネルト
ランジスタのＶt等の特性を得る。注入は、例えばＰを7
00ｋeＶ，200ｋeＶ程度で行いウエルの深い部分の不純
物プロファイルを作り、さらに例えば低エネルギーのＢ
を20ｋeＶ程度で注入してＶtを制御する。この場合先に
基板全面に形成したｐウエルを打ち消し、ｎ型化するだ
けのドーズ量が必要である。さらに、図３(d)のように
第２のｐ型ウエルの領域が開口したレジストパターン30
7で高エネルギーのＰを注入しｐ型ウエル308の下方に深
いｎ型拡散層309を形成する。この時の加速エネルギー
は例えば1.5ＭeＶ程度である。ＤＲＡＭセルのトランジ
スタはオフリークを抑えるために通常の周辺回路のｎチ
ャネルトランジスタよりも高いＶt、すなわち高いｐ型
の表面濃度が必要であり、最終的には第２のｐ型ウエル
には接地電位が加えられ、第１のｐ型ウエルには負の電
位が印加されるので、第１と第２のｐ型ウエル内のｎチ
ャネルトランジスタのＶtをそろえるためには、第２の
ｐ型ウエルのｐ型表面濃度は第１の表面濃度に比べ高く
する必要がある。セルトランジスタと第２のｐ型ウエル
内のｎチャネルトランジスタの表面濃度の追加は同程度
であり共通化できるので、図３(e)のようにこの表面ｐ
型濃度を高くする必要のあるセルトランジスタ領域310
と第２のｐ型ウエル領域311の開口したレジストパター
ン312でｐ型不純物の追加導入を行なって追加注入層313
を形成し、図３(f)に示す所望のデバイス構造を得るも
のである。なお、314はゲートである。
【００１４】この実施の形態２の製造方法によれば、第
２のｐ型ウエル下のｎ型拡散層を高エネルギー注入で形
成してｎ型拡散層形成の影響を表面に及ぼさないように
することでセル部とｐ型不純物の導入を共通工程で実現
し工程の短縮が図れるものである。すなわち、実施の形
態１に示した装置に適用した場合、この装置は低Ｖｔで
基板が負電位の周辺回路のｎチャネルトランジスタと、
高Ｖｔで基板が負電位のセルトランジスタと、低Ｖｔで
基板が接地電位の周辺回路ｎチャネルトランジスタとの
３種類のｎチャネルトランジスタが共存するが、基板電
位とＶｔの関係で後の二者は実効的に同一の基板濃度で
実現できることから共通工程化が実現できたのである。
セルトランジスタが高Ｖｔなのは低オフリークのため
で、これは従来から標準的に用いられる構造であり、従
来はセルトランジスタを高Ｖｔ化するためにセル部のみ
にＶｔ注入を追加する方法がとられていたので、第２の
ｐ型ウエルにこの注入をすることでの工程数増加はな
く、前記の共通化による工程短縮が図れる。
２のｐ型ウエル下のｎ型拡散層を高エネルギー注入で形
成してｎ型拡散層形成の影響を表面に及ぼさないように
することでセル部とｐ型不純物の導入を共通工程で実現
し工程の短縮が図れるものである。すなわち、実施の形
態１に示した装置に適用した場合、この装置は低Ｖｔで
基板が負電位の周辺回路のｎチャネルトランジスタと、
高Ｖｔで基板が負電位のセルトランジスタと、低Ｖｔで
基板が接地電位の周辺回路ｎチャネルトランジスタとの
３種類のｎチャネルトランジスタが共存するが、基板電
位とＶｔの関係で後の二者は実効的に同一の基板濃度で
実現できることから共通工程化が実現できたのである。
セルトランジスタが高Ｖｔなのは低オフリークのため
で、これは従来から標準的に用いられる構造であり、従
来はセルトランジスタを高Ｖｔ化するためにセル部のみ
にＶｔ注入を追加する方法がとられていたので、第２の
ｐ型ウエルにこの注入をすることでの工程数増加はな
く、前記の共通化による工程短縮が図れる。
【００１５】（実施の形態３）図４は本発明の半導体記
憶装置に適用し得る他の製造方法の実施の形態３におけ
る製造工程の流れ図であり、まず、図４(a)のように、
ｐ型基板401に深いｎ型拡散層をつくる領域402が開口し
たレジストパターン403でＰを注入し、図４（ｂ）のよ
うに、高温長時間の熱処理でＰを拡散し、深いｎ型拡散
層４０４を形成する。なお、このレジストパターン403
には予め第２のｐ型ウエル領域とセル領域を開口させて
おく。次に図４(c)のように、基板全面にＢを注入し、
引き続いて図４(d)のように、ｎ型ウエルを形成する領
域405が開口したレジストパターン406でＰを注入し、ｎ
型ウエル407を形成する。この後図４(e)のように、再び
比較的高温長時間の熱処理を施し、ＢとＰを拡散させ、
さらにＬＯＣＯＳ分離408を形成する。ここで図４(a)，
(b)で形成した深いｎ型拡散層404のＰは図４(c)，(d)，
(e)で形成したｐ型のウエルのＢより濃度を薄くし、図
４(f)のように、深いｎ型拡散層の表面付近をｐ型に反
転させ、ｐ型ウエル409を形成する。次に図４(g)のよう
に、深いｎ型拡散層404の形成に用いたレジストパター
ン403と同じ領域が開口したレジストパターン410を用い
て、20ｋeＶ程度の低加速エネルギーでＢを注入し、第
２のｐ型ウエル領域とセル領域にＢの追加注入層411を
形成する。この注入が二つの領域に共通で行なえるの
は、図３の実施の形態２で説明したように、第２のｐ型
ウエル308のｎチャネルトランジスタとセルトランジス
タが同じ表面濃度で実現可能であるからであり、またこ
の二つの領域ともに深いｎ型拡散層の影響を等しく受け
ているからである。実施の形態１の装置では必ずしもセ
ルトランジスタ領域の下方に深いｎ型拡散層は必要では
ないが、これをなくすとセル領域の表面濃度が第２のｐ
型ウエルと異なる値となり、図４(g)に示す注入を共通
化することができないのである。この後ゲートやソース
ドレインを形成すれば図４(h)のように所望のデバイス
構造が得られる。なお、412はゲートである。
憶装置に適用し得る他の製造方法の実施の形態３におけ
る製造工程の流れ図であり、まず、図４(a)のように、
ｐ型基板401に深いｎ型拡散層をつくる領域402が開口し
たレジストパターン403でＰを注入し、図４（ｂ）のよ
うに、高温長時間の熱処理でＰを拡散し、深いｎ型拡散
層４０４を形成する。なお、このレジストパターン403
には予め第２のｐ型ウエル領域とセル領域を開口させて
おく。次に図４(c)のように、基板全面にＢを注入し、
引き続いて図４(d)のように、ｎ型ウエルを形成する領
域405が開口したレジストパターン406でＰを注入し、ｎ
型ウエル407を形成する。この後図４(e)のように、再び
比較的高温長時間の熱処理を施し、ＢとＰを拡散させ、
さらにＬＯＣＯＳ分離408を形成する。ここで図４(a)，
(b)で形成した深いｎ型拡散層404のＰは図４(c)，(d)，
(e)で形成したｐ型のウエルのＢより濃度を薄くし、図
４(f)のように、深いｎ型拡散層の表面付近をｐ型に反
転させ、ｐ型ウエル409を形成する。次に図４(g)のよう
に、深いｎ型拡散層404の形成に用いたレジストパター
ン403と同じ領域が開口したレジストパターン410を用い
て、20ｋeＶ程度の低加速エネルギーでＢを注入し、第
２のｐ型ウエル領域とセル領域にＢの追加注入層411を
形成する。この注入が二つの領域に共通で行なえるの
は、図３の実施の形態２で説明したように、第２のｐ型
ウエル308のｎチャネルトランジスタとセルトランジス
タが同じ表面濃度で実現可能であるからであり、またこ
の二つの領域ともに深いｎ型拡散層の影響を等しく受け
ているからである。実施の形態１の装置では必ずしもセ
ルトランジスタ領域の下方に深いｎ型拡散層は必要では
ないが、これをなくすとセル領域の表面濃度が第２のｐ
型ウエルと異なる値となり、図４(g)に示す注入を共通
化することができないのである。この後ゲートやソース
ドレインを形成すれば図４(h)のように所望のデバイス
構造が得られる。なお、412はゲートである。
【００１６】この実施の形態３の製造方法によれば、セ
ルトランジスタ領域の下部にも入出力回路のｐ型ウエル
下と同一のｎ型拡散層を形成することにより、ｎ型拡散
層を表面からの熱拡散で形成する場合のようなｎ型拡散
層の形成が表面にも影響を与える場合であっても、ｐ型
不純物の導入を共通工程で実現できるものである。
ルトランジスタ領域の下部にも入出力回路のｐ型ウエル
下と同一のｎ型拡散層を形成することにより、ｎ型拡散
層を表面からの熱拡散で形成する場合のようなｎ型拡散
層の形成が表面にも影響を与える場合であっても、ｐ型
不純物の導入を共通工程で実現できるものである。
【００１７】なお、高エネルギー注入を用いて深いｎ型
拡散層やウエル等の深い拡散層を形成すれば、深い拡散
層の形成に高温長時間の熱処理が必要ではなくなり、チ
ャネル表面の急峻なプロファイルを持つ不純物の導入も
深い拡散層と同一マスクを用いて実現できることが知ら
れている。
拡散層やウエル等の深い拡散層を形成すれば、深い拡散
層の形成に高温長時間の熱処理が必要ではなくなり、チ
ャネル表面の急峻なプロファイルを持つ不純物の導入も
深い拡散層と同一マスクを用いて実現できることが知ら
れている。
【００１８】（実施の形態４）図５は本発明の半導体記
憶装置に適用し得るさらに他の製造方法の実施の形態４
における製造工程の流れ図であり、まず、図５(a)に示
すＬＯＣＯＳ分離501を形成したｐ型基板502に、図５
(b)のように基板全面にＢをイオン注入してｐ型ウエル5
03を作る。このときの注入は、周辺回路のｎチャネルト
ランジスタのＶt等の特性を得るためのものであり、例
えば400ｋeＶ，150ｋeＶ，20ｋeＶ程度の加速エネルギ
ーで３段階で行い、ウエルの深い部分から浅い部分にか
けて濃度を整える。次に図５(c)のように、ｎ型ウエル
領域504の開口したレジストマスク505を用いて中高エネ
ルギーのＰと低エネルギーのＢの注入を行いｎ型ウエル
506をつくる。このときの注入で、ｐチャネルトランジ
スタのＶt等の特性を得る。注入は、例えばＰを700ｋe
Ｖ，200ｋeＶ程度で行いウエルの深い部分の不純物プロ
ファイルを作り、さらに例えば低エネルギーのＢを20ｋ
eＶ程度で注入してＶtを制御する。この場合先に基板全
面に形成したｐ型ウエル503を打ち消し、ｎ型化するだ
けのドーズ量が必要である。さらに、図５(d)のよう
に、第２のｐ型ウエル領域507とセル領域508が開口した
他のレジストパターン509で高エネルギーのＰの注入を
行い、ｐ型ウエル503の下方に深いｎ型拡散層510を、低
エネルギーのＢの注入で第２のｐ型ウエルトランジスタ
とセルトランジスタの表面濃度を高くする追加注入を行
なうことにより、追加注入層511を形成し、図５(e)のよ
うに、前記の実施の形態３で示したものと等価のデバイ
ス構造が得られる。なお、512はゲートである。
憶装置に適用し得るさらに他の製造方法の実施の形態４
における製造工程の流れ図であり、まず、図５(a)に示
すＬＯＣＯＳ分離501を形成したｐ型基板502に、図５
(b)のように基板全面にＢをイオン注入してｐ型ウエル5
03を作る。このときの注入は、周辺回路のｎチャネルト
ランジスタのＶt等の特性を得るためのものであり、例
えば400ｋeＶ，150ｋeＶ，20ｋeＶ程度の加速エネルギ
ーで３段階で行い、ウエルの深い部分から浅い部分にか
けて濃度を整える。次に図５(c)のように、ｎ型ウエル
領域504の開口したレジストマスク505を用いて中高エネ
ルギーのＰと低エネルギーのＢの注入を行いｎ型ウエル
506をつくる。このときの注入で、ｐチャネルトランジ
スタのＶt等の特性を得る。注入は、例えばＰを700ｋe
Ｖ，200ｋeＶ程度で行いウエルの深い部分の不純物プロ
ファイルを作り、さらに例えば低エネルギーのＢを20ｋ
eＶ程度で注入してＶtを制御する。この場合先に基板全
面に形成したｐ型ウエル503を打ち消し、ｎ型化するだ
けのドーズ量が必要である。さらに、図５(d)のよう
に、第２のｐ型ウエル領域507とセル領域508が開口した
他のレジストパターン509で高エネルギーのＰの注入を
行い、ｐ型ウエル503の下方に深いｎ型拡散層510を、低
エネルギーのＢの注入で第２のｐ型ウエルトランジスタ
とセルトランジスタの表面濃度を高くする追加注入を行
なうことにより、追加注入層511を形成し、図５(e)のよ
うに、前記の実施の形態３で示したものと等価のデバイ
ス構造が得られる。なお、512はゲートである。
【００１９】この実施の形態４の製造方法によれば、高
エネルギー注入による深い拡散層形成方法を適用するこ
とにより、従来セルトランジスタのＶｔを高くするため
に用いられていたマスクで入出力用ｎチャネルトランジ
スタ部とセルトランジスタ部にｎ型拡散層とＶｔ調整の
不純物を同時に導入することができ、マスクの使用回数
を増やすことはないので製造工程が短縮される。
エネルギー注入による深い拡散層形成方法を適用するこ
とにより、従来セルトランジスタのＶｔを高くするため
に用いられていたマスクで入出力用ｎチャネルトランジ
スタ部とセルトランジスタ部にｎ型拡散層とＶｔ調整の
不純物を同時に導入することができ、マスクの使用回数
を増やすことはないので製造工程が短縮される。
【００２０】（実施の形態５）図６は本発明の半導体記
憶装置の実施の形態５に基づくウエルの構成を示す配置
図と要部断面図であり、図６(a)に示すようにセル部601
の深いｎ型拡散層602の平面配置をｎ型ウエル603の平面
配置に一部重ねて重畳部604を形成し、この状態で前記
の実施の形態２，３，４に示した製造方法により装置全
体を形成することにより、図６(b)に示すように、前記
の実施の形態４で示したものと等価のデバイス構造が得
られる。断面構造を得ることができ、深いｎ型拡散層の
電位を固定できるので、ｎ型拡散層電位の浮遊を防ぐこ
とができる。
憶装置の実施の形態５に基づくウエルの構成を示す配置
図と要部断面図であり、図６(a)に示すようにセル部601
の深いｎ型拡散層602の平面配置をｎ型ウエル603の平面
配置に一部重ねて重畳部604を形成し、この状態で前記
の実施の形態２，３，４に示した製造方法により装置全
体を形成することにより、図６(b)に示すように、前記
の実施の形態４で示したものと等価のデバイス構造が得
られる。断面構造を得ることができ、深いｎ型拡散層の
電位を固定できるので、ｎ型拡散層電位の浮遊を防ぐこ
とができる。
【００２１】（実施の形態６）図７は本発明の半導体記
憶装置の実施の形態６における深いｎ型拡散層の配置図
であり、前記実施の形態５に示した装置を実現化した装
置の一例を示すものである。通常、メモリーセルアレイ
701は上下をワード線裏打部もしくはワード線ドライバ
ー702で挟まれ、左右をセンスアンプ703とシェアドスイ
ッチアレイ704で挾まれる構造が用いられ、コーナー部7
05は例えばセンスアンプドライバー(図示省略)などが配
置される。また、シェアドスイッチ704はｎチャネルト
ランジスタのみから形成され、センスアンプ703、前記
センスアンプドライバーは一部にｐチャネルトランジス
タが用いられる。本実施の形態においては、ｎ型拡散層
領域706をワード線裏打ち部もしくはワード線ドライバ
ー部702を通って延在させ、センスアンプ703もしくはセ
ンスアンプドライバーのｐチャネルトランジスタが形成
されるｎ型ウエル707に重なるように配置したものであ
る。通常、裏打ち部もしくはワード線ドライバー部702
のメモリセル701の近傍は配線領域でありｎチャネルト
ランジスタが存在しないので、このように構成すること
により、周辺回路のトランジスタに高いＶtをつくるこ
となく、またレイアウト面積の増加なく前記実施の形態
５に示した装置を実現化できるのである。
憶装置の実施の形態６における深いｎ型拡散層の配置図
であり、前記実施の形態５に示した装置を実現化した装
置の一例を示すものである。通常、メモリーセルアレイ
701は上下をワード線裏打部もしくはワード線ドライバ
ー702で挟まれ、左右をセンスアンプ703とシェアドスイ
ッチアレイ704で挾まれる構造が用いられ、コーナー部7
05は例えばセンスアンプドライバー(図示省略)などが配
置される。また、シェアドスイッチ704はｎチャネルト
ランジスタのみから形成され、センスアンプ703、前記
センスアンプドライバーは一部にｐチャネルトランジス
タが用いられる。本実施の形態においては、ｎ型拡散層
領域706をワード線裏打ち部もしくはワード線ドライバ
ー部702を通って延在させ、センスアンプ703もしくはセ
ンスアンプドライバーのｐチャネルトランジスタが形成
されるｎ型ウエル707に重なるように配置したものであ
る。通常、裏打ち部もしくはワード線ドライバー部702
のメモリセル701の近傍は配線領域でありｎチャネルト
ランジスタが存在しないので、このように構成すること
により、周辺回路のトランジスタに高いＶtをつくるこ
となく、またレイアウト面積の増加なく前記実施の形態
５に示した装置を実現化できるのである。
【００２２】なお、前記各実施の形態の説明で述べた、
ウエル形成方法の内、注入エネルギー等の大きさはこれ
に限定されるものではなく、また、セル部の深いｎ型拡
散層のレイアウトに関しても図７に示すものは、セルア
レイの２隅でｎ型ウエルに重なるようにしているが、こ
れに限定されるものではなく、１隅でも３隅でも４隅で
もよい。
ウエル形成方法の内、注入エネルギー等の大きさはこれ
に限定されるものではなく、また、セル部の深いｎ型拡
散層のレイアウトに関しても図７に示すものは、セルア
レイの２隅でｎ型ウエルに重なるようにしているが、こ
れに限定されるものではなく、１隅でも３隅でも４隅で
もよい。
【００２３】
【発明の効果】以上のように本発明によれば、入出力部
からのアンダーシュートノイズが軽減された高速低消費
電力の半導体記憶装置が実現できるという有利な効果が
得られる。
からのアンダーシュートノイズが軽減された高速低消費
電力の半導体記憶装置が実現できるという有利な効果が
得られる。
【図１】本発明の半導体記憶装置の実施の形態１に基づ
く構成を示す要部断面図である。
く構成を示す要部断面図である。
【図２】従来の半導体記憶装置の各例の構成を示す要部
断面図である。
断面図である。
【図３】本発明の半導体記憶装置に適用しうる製造方法
の実施の形態２における製造工程の流れ図である。
の実施の形態２における製造工程の流れ図である。
【図４】本発明の半導体記憶装置に適用しうる他の製造
方法の実施の形態３における製造工程の流れ図である。
方法の実施の形態３における製造工程の流れ図である。
【図５】本発明の半導体記憶装置に適用しうるさらに他
の製造方法の実施の形態４における製造工程の流れ図で
ある。
の製造方法の実施の形態４における製造工程の流れ図で
ある。
【図６】本発明の半導体記憶装置の実施の形態５に基づ
くウエルの構成を示す配置図と要部断面図である。
くウエルの構成を示す配置図と要部断面図である。
【図７】本発明の半導体記憶装置の実施の形態６におけ
る深いｎ型拡散層の配置図である。
る深いｎ型拡散層の配置図である。
101…ｐ型基板、 102…第２のｐ型ウエル、 103…第
１のｐ型ウエル、 104…入出力回路ｎチャネルトラン
ジスタ、 105…周辺回路ｎチャネルトランジスタ、 1
06…セルトランジスタ、 107…深いｎ型拡散層、 108
…ｎ型ウエル、109…ゲート。
１のｐ型ウエル、 104…入出力回路ｎチャネルトラン
ジスタ、 105…周辺回路ｎチャネルトランジスタ、 1
06…セルトランジスタ、 107…深いｎ型拡散層、 108
…ｎ型ウエル、109…ゲート。
Claims (6)
- 【請求項１】 接地電位より低い電位に保たれたｐ型基
板と、ｐ型基板と同一電位に保たれる第１のｐ型ウエル
と、第１のｐ型ウエル内に形成されたＤＲＡＭセルトラ
ンジスタと、前記第１のｐ型ウエル内に形成された周辺
回路のｎチャネルトランジスタと、ｎ型拡散層によって
ｐ型基板から分離され接地電位に保たれる第２のｐ型ウ
エルと、第２のｐ型ウエル内に設けられた入出力回路の
ｎチャネルトランジスタを有することを特徴とする半導
体記憶装置。 - 【請求項２】 接地電位より低い電位に保たれたｐ型基
板と、ｐ型基板と同一電位に保たれる第１のｐ型ウエル
と、第１のｐ型ウエル内に形成されたＤＲＡＭセルトラ
ンジスタと、前記第１のｐ型ウエル内に形成された周辺
回路のｎチャネルトランジスタと、ｎ型拡散層によって
ｐ型基板から分離され接地電位に保たれる第２のｐ型ウ
エルと、第２のｐ型ウエル内に設けられた入出力回路の
ｎチャネルトランジスタを有する半導体記憶装置の製造
方法であって、前記ＤＲＡＭセルトランジスタ領域に対
するｐ型不純物の導入と前記第２のｐ型ウエル領域に対
するｐ型不純物の導入とを、共通のマスクによる共通の
イオン注入および共通の熱処理によって行う工程と、前
記第２のｐ型ウエル領域にのみ高エネルギーのイオン注
入を行い、これを前記ｐ型基板より分離する深いｎ型拡
散層を形成する工程を含むことを特徴とする半導体記憶
装置の製造方法。 - 【請求項３】 接地電位より低い電位に保たれたｐ型基
板と、ｐ型基板と同一電位に保たれる第１のｐ型ウエル
と、第１のｐ型ウエル内に形成されたＤＲＡＭセルトラ
ンジスタと、前記第１のｐ型ウエル内に形成された周辺
回路のｎチャネルトランジスタと、ｎ型拡散層によって
ｐ型基板から分離され接地電位に保たれる第２のｐ型ウ
エルと、第２のｐ型ウエル内に設けられた入出力回路の
ｎチャネルトランジスタを有する半導体記憶装置の製造
方法であって、前記ＤＲＡＭセルトランジスタ領域に対
するｐ型不純物の導入と前記第２のｐ型ウエル領域に対
するｐ型不純物の導入とを、共通のマスクによる共通の
イオン注入および共通の熱処理によって行う工程と、第
２のｐ型ウエル領域の下層のｎ型拡散層をＤＲＡＭセル
トランジスタ下層にも共通のマスクによる共通のイオン
注入および共通の熱処理によって形成する工程を含むこ
とを特徴とする半導体記憶装置の製造方法。 - 【請求項４】 接地電位より低い電位に保たれたｐ型基
板と、ｐ型基板と同一電位に保たれる第１のｐ型ウエル
と、第１のｐ型ウエル内に形成されたＤＲＡＭセルトラ
ンジスタと、前記第１のｐ型ウエル内に形成された周辺
回路のｎチャネルトランジスタと、ｎ型拡散層によって
ｐ型基板から分離され接地電位に保たれる第２のｐ型ウ
エルと、第２のｐ型ウエル内に設けられた入出力回路の
ｎチャネルトランジスタを有する半導体記憶装置の製造
方法であって、前記ＤＲＡＭセルトランジスタ領域に対
するｐ型およびｎ型不純物の導入と前記第２のｐ型ウエ
ル領域に対するｐ型およびｎ型不純物の導入とを、単一
のマスクで行う工程を含むことを特徴とする半導体記憶
装置の製造方法。 - 【請求項５】 接地電位より低い電位に保たれたｐ型基
板と、ｐ型基板と同一電位に保たれる第１のｐ型ウエル
と、第１のｐ型ウエル内に形成されたＤＲＡＭセルトラ
ンジスタと、ＤＲＡＭセル領域の下方に形成されたｎ型
拡散層と、第１のｐ型ウエル内に形成された周辺回路の
ｎチャネルトランジスタと、ｎ型拡散層によってｐ型基
板から分離され接地電位に保たれた第２のｐ型ウエル
と、第２のｐ型ウエル内に設けられた入出力回路のｎチ
ャネルトランジスタとを有し、前記ＤＲＡＭセル領域の
下方に形成されたｎ型拡散層は、前記ｎ型ウエルのｎ型
拡散層に重畳されこれと電気的に接続されることを特徴
とする半導体記憶装置。 - 【請求項６】 ＤＲＡＭセル領域の下方に形成されたｎ
型拡散層を、その平面レイアウトにおいてワード線裏打
ち部もしくはワード線ドライバー部を通って延在させ、
センスアンプもしくはセンスアンプドライバーのｐチャ
ネルトランジスタが形成されるｎ型ウエルに重畳してこ
れと電気的に接続することにより、前記セル領域とセン
スアンプ領域の間にｎ型拡散層が形成されないようにし
たことを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8274908A JPH10125866A (ja) | 1996-10-17 | 1996-10-17 | 半導体記憶装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8274908A JPH10125866A (ja) | 1996-10-17 | 1996-10-17 | 半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125866A true JPH10125866A (ja) | 1998-05-15 |
Family
ID=17548215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8274908A Pending JPH10125866A (ja) | 1996-10-17 | 1996-10-17 | 半導体記憶装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10125866A (ja) |
-
1996
- 1996-10-17 JP JP8274908A patent/JPH10125866A/ja active Pending
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