JP2005354064A - 低減された寄生静電容量を備えたmosキャパシタ - Google Patents
低減された寄生静電容量を備えたmosキャパシタ Download PDFInfo
- Publication number
- JP2005354064A JP2005354064A JP2005167699A JP2005167699A JP2005354064A JP 2005354064 A JP2005354064 A JP 2005354064A JP 2005167699 A JP2005167699 A JP 2005167699A JP 2005167699 A JP2005167699 A JP 2005167699A JP 2005354064 A JP2005354064 A JP 2005354064A
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- well
- layer
- gate
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 131
- 230000003071 parasitic effect Effects 0.000 title claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 15
- 238000000034 method Methods 0.000 abstract description 8
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 229910044991 metal oxide Inorganic materials 0.000 abstract description 3
- 150000004706 metal oxides Chemical class 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000007704 transition Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
- H01L27/0811—MIS diodes
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
【課題】チャージポンプ、電圧レギュレータ、アンプなどの様なアナログ回路において使用されるMOS(金属酸化膜半導体)キャパシタにおいて寄生静電容量を低減するための方法及び装置を提供する。
【解決手段】第2の活性層に接続された第1の活性層を備えたキャパシタであって、該第2の活性層は、第3の層に容量的に接続され、該第3の層は第4の層に容量的に接続され、キャパシタのアノードは、第1又は第2の活性層の一方に接続され、キャパシタのカソードは、第1又は第2の活性層の他の一方に接続され、第3の層は、フローティングのままである。第4の層は、グランドのような供給電圧に接続されて良いが、それはグランドに限定されないものである。
【選択図】なし
【解決手段】第2の活性層に接続された第1の活性層を備えたキャパシタであって、該第2の活性層は、第3の層に容量的に接続され、該第3の層は第4の層に容量的に接続され、キャパシタのアノードは、第1又は第2の活性層の一方に接続され、キャパシタのカソードは、第1又は第2の活性層の他の一方に接続され、第3の層は、フローティングのままである。第4の層は、グランドのような供給電圧に接続されて良いが、それはグランドに限定されないものである。
【選択図】なし
Description
本発明は、全体的にチャージポンプ、電圧レギュレータ、アンプなどのようなアナログ回路において使用されるMOS(金属酸化膜半導体)キャパシタに関し、特に、かかるキャパシタにおいて寄生静電容量を低減するための方法及び装置に関する。
一般的な、シングルポリCMOS(相補型金属酸化膜半導体)プロセスでは、ゲートキャパシタは、大きな容量を備えた容量性要素である。これらのキャパシタは、所望のゲートキャパシタを有するだけでなく、ウェル及び拡散のようなダイオードエレメントと関連した寄生静電容量をも有する
MOSキャパシタ10の例を、図1に示す。MOSキャパシタ10は、P基板18の上にあるNウェル16とコンタクトをとる2つのn+拡散層14を有する半導体基板の上に配置されたゲートオキサイド12の上に排泄された導電層11を有する。MOSキャパシタ10のアノードは、ゲートターミナル、即ち、ゲートオキサイド12の上に排泄された導電層に接続されたターミナルである。2つのn+拡散層14は、カソード(ソース−ドレイン)を形成する。
MOSキャパシタ10の例を、図1に示す。MOSキャパシタ10は、P基板18の上にあるNウェル16とコンタクトをとる2つのn+拡散層14を有する半導体基板の上に配置されたゲートオキサイド12の上に排泄された導電層11を有する。MOSキャパシタ10のアノードは、ゲートターミナル、即ち、ゲートオキサイド12の上に排泄された導電層に接続されたターミナルである。2つのn+拡散層14は、カソード(ソース−ドレイン)を形成する。
正電圧がアノードに印加されたとき、蓄積層が、ゲート酸化膜−半導体接合に形成され、キャパシタンスはゲート静電容量である。2つの拡散層p+を作り、ウェル(図示せず)に対して別のn+コンタクトを有し、それを蓄積キャパシタとすることにより同じキャパシタンスを達成することも可能である。いったんVg(ゲート電位又はアノード/カソードポテンシャル)がキャパシタに関する閾値電圧より上になると、同じタイプのキャパシタが実質的に同じ容量を示す。MOSキャパシタ10はまた、そのカソードで寄生静電容量を示し、それは、Nウェル16とP基板18との間に形成された寄生ダイオードキャパシタ20によって生じる。寄生ダイオードキャパシタ20は、ダイオードの空間チャージ層厚さと面積によって決定され、ゲートキャパシタンスの20%であろう。
かかるMOSキャパシタは、チャージポンプなどの種々のアナログ回路に利用される。四相ディクソンタイプ(four phase Dickson-type)チャージポンプを図2に示し、図3にシングルポンプステージを示す。「Charge Pump Stage with Body Effect Minimization」と題する米国特許出願2002/0145464号は、どのようにチャージポンプ及びシングルステージが作動するかを説明しており、かかる文献の全体をリファレンスとしてここに組み入れる。図2及び図3を参照して、簡単な説明を下の段落で行う。
チャージポンプは典型的には、より高いレベルに電圧を進行的に上げる縦続(cascaded)ステージを有する。チャージポンプは、電圧の所望の上昇を得るために、ネットワークにおいて一緒に配置されるかかる種々のステージとの、キャパシタ−ダイオード結合の一部であるキャパシタに、更なるチャージを進行的にストアすることにより機能する。ダイオードは、更なる充電(チャージ)をかける前に、キャパシタの放電を妨げるように機能する。
図2のチャージポンプ回路は、直列に接続された複数のチャージ伝送トランジスタ(リファレンス文字 m(i))を含む。図2では、4つのかかるチャージ伝送トランジスタが示されており、m1、m2、m3及びm4と名付けられている。チャージ伝送トランジスタを使用することは、CMOS技術に限定されるものではなく、nチャネル又はpチャネル(NMOS又はPMOS)電界効果トランジスタ(FET)のいずれにも使用することができる。NMOSは一般的には、正電圧をポンピングするのに使用され(図2で例示されているケースに該当)、一方、PMOSは一般的には、負電圧をポンピングするのに使用される。MOSFETは、制御電極(即ち、ゲート)、第1の電極(即ち、ドレイン)及び第2の電極(即ち、ソース)を備え、以下に示すように、ノードに接続される。MOSFETは典型的には対称的なコンポーネントであり、「ソース」及び「ドレイン」の本当の意味は、電圧がトランジスタのターミナルに加えられたときにだけ可能になるということである。本明細書を通じてソース及びドレインの意味は、最も広い意味としては、そのように解釈されるべきである。好ましくは、チャージ伝送トランジスタmiのバルクは、NMOSの場合には一般的にはグランドであるリファレンス電圧を受け取るために、リファレンス線(単純化するために図示せず)に接続される。
チャージ伝送トランジスタm1のソースは、Vddに接続されているノードn0に接続される。チャージ伝送トランジスタm1のゲートは、ノードg1に接続され、ドレインはノードn1に接続される。チャージ伝送トランジスタm2のソースは、ノードn1に接続され、ゲートはノードg2に接続され、ドレインはノードn2に接続される。チャージ伝送トランジスタm3のソースは、ノードn2に接続され、ゲートはノードg3、ドレインはノードn3に接続される。同様に、チャージ伝送トランジスタm4のソースは、ノードn3に接続され、ゲートはg4、ドレインは、n4に接続される。
2相・非オーバーラッピングパルストレインPH1及びPH2は、パルスジェネレータ(図示せず)のようなものから提供される。非オーバーラッピングとは、あるパルスの0乃至1及び1乃至0の電圧遷移は、他のパルスの遷移と重なることがないことを意味する。PH1及びPH2相は、ノードn1、n2、n3及びn4内にそれぞれ大きなキャパシタC1、C2、C3及びC4を介してポンプ内にエネルギを注入する。チャージは、ノードn(i)に接続されたチャージ伝導トランジスタm(i)を介してポンプに沿ってノードn(i+1)に伝送される。
同様に、2相・非オーバーラッピングパルストレインPH1A及びPH2Aもまた提供される。PH1A及びPH2A相は、ノードg1、g2、g3及びg4内にそれぞれ小さなキャパシタC1A、C2A、C3A及びC4Aを介してポンプ内にエネルギを注入する。キャパシタC1A、C2A、C3A及びC4Aは、大きなキャパシタC1、C2、C3及びC4よりもより小さな容量を備えるのが望ましい。
複数の補助トランジスタti(即ち、t1、t2、t3及びt4)が備えられる。各補助トランジスタt(i)は、各チャージ伝送トランジスタm(i)(即ち、それぞれm1、m2、m3及びm4)のゲートノードg(i)に接続されたそのドレインを有する。各補助トランジスタt(i)のソースは、各チャージ伝送トランジスタm(i)(即ち、ノードn(i−1))のソースに接続される。各補助トランジスタt(i)のゲートは、各チャージ伝送トランジスタm(i)(即ち、ノードn(i))のドレインに接続される。各補助トランジスタt(i)のバルクは、一般的には接地されている、各チャージ伝送トランジスタm(i)のバルクに接続される。補助トランジスタt(i)及びPH1A及びPH2A相は、チャージ伝送トランジスタm(i)のゲート電圧を制御する。
次いで、同様の仕方で全ての一連のステージの作動と一緒に、ポンプの第1ステージの作動を説明する。
作動は、PH1相の立ち上がりで開始する。はじめは、PH1A及びPH2Aがそれらの低い相にあるとき、チャージ伝送トランジスタm1及びm2は、接続されていない(即ち、ターンオフ)。次いで、PH1相が完全に立ち上がり、ノードn1内にエネルギを注入し、2VddのようなVddより高く上げられた電圧にまでノードn1を上昇させる(または「押す(pushing)」)。ノードn1の上昇は、補助トランジスタt1を介してVddにまでノードg1を付勢する。チャージ伝送トランジスタm1のソースがノードn0でVddに接続されているので、チャージ伝送トランジスタm1のゲート−ソース電圧バイアスVgsはゼロであり、トランジスタm1がターンオフであることを保証する。
作動は、PH1相の立ち上がりで開始する。はじめは、PH1A及びPH2Aがそれらの低い相にあるとき、チャージ伝送トランジスタm1及びm2は、接続されていない(即ち、ターンオフ)。次いで、PH1相が完全に立ち上がり、ノードn1内にエネルギを注入し、2VddのようなVddより高く上げられた電圧にまでノードn1を上昇させる(または「押す(pushing)」)。ノードn1の上昇は、補助トランジスタt1を介してVddにまでノードg1を付勢する。チャージ伝送トランジスタm1のソースがノードn0でVddに接続されているので、チャージ伝送トランジスタm1のゲート−ソース電圧バイアスVgsはゼロであり、トランジスタm1がターンオフであることを保証する。
典型的には数ナノ秒オーダである短い時間の後、PH1A相は上昇し、チャージ伝送トランジスタm2を導通させる(即ち、ターンオン)。この時間の間、ノードn1は、ノードn2よりも高い電圧である。丁度述べたように、チャージ伝送トランジスタm2が接続されているので、チャージはノードn1からノードn2に伝送される。次の相の間、PH2相は上昇し、PH1相は落下する。これにより、ノードn1は落下し、ノードn2は上昇し、チャージは、ノードn2からノードn3に伝送される。この仕方では、チャージは、ポンプに沿って伝送される。チャージ伝送が行われるとき、n(i)ノードに関して各g(i)ノードは、Vddまで上昇する。ポンプの後者のステージでは、ソース及びドレインノード(即ち、ノードn3及びn4)は、バルクの上に良好に上昇し、通常は接地されている。
従って、チャージポンプでは、エネルギは、クロック信号PH1及びPH2の振動により大きなキャパシタC1乃至C4を介して注入される。図1を再び参照すると、MOSキャパシタ10のカソードは、クロックの一つに接続され、アノードは、ポンプの内部ノードn1乃至n4に接続される。カソードの振動は、寄生キャパシタ20を介してグランドに電流を漏らす。ポンプキャパシタC1乃至C4が非常に大きいので、寄生キャパシタに関する寄生電流は、ポンプの電力消費の多くの部分となり、総電力の20乃至50パーセントのレンジになる。
本発明は、アナログ回路でのMOS寄生静電容量を効率的に低減させる回路(装置及び方法)を提供することを探求し、より詳細は後述する。
本発明の実施形態では、キャパシタは、第2の活性層に容量的に接続された第1の活性層を備え、該第2の活性層は、第3の層に容量的に接続され、該第3の層は、第4の層に容量的に接続され、キャパシタのアノードが、前記第1又は第2の活性層のいずれか一方に接続され、キャパシタのカソードが、前記第1又は第2の活性層の他の一方に接続され、前記第3の層が、浮遊(フローティング、floating)したままにされている。前記第4の層は、グランドのような、供給電圧に接続されているが、それはグランドに限定されるものではない。
本発明の実施形態では、キャパシタは、第2の活性層に容量的に接続された第1の活性層を備え、該第2の活性層は、第3の層に容量的に接続され、該第3の層は、第4の層に容量的に接続され、キャパシタのアノードが、前記第1又は第2の活性層のいずれか一方に接続され、キャパシタのカソードが、前記第1又は第2の活性層の他の一方に接続され、前記第3の層が、浮遊(フローティング、floating)したままにされている。前記第4の層は、グランドのような、供給電圧に接続されているが、それはグランドに限定されるものではない。
本発明の実施形態では、キャパシタは、インバージョン又は蓄積キャパシタであってよい。
更に本発明の実施形態では、第1の活性層はゲートであり、第2の活性層はPウェルであり、第3の層はNウェルであり、第4の層はP基板である。例えば、インバージョンキャパシタのケースでは、2つのn+拡散領域は、Pウェルに形成され、キャパシタのカソードに接続され、p+拡散領域はPウェルに形成され、キャパシタのバルクに接続され、n+拡散領域はNウェルに形成され、アノードがゲートに接続され、該ゲートを介してカソードに容量的接続され、Pウェルは第1の寄生ダイオードキャパシタによってNウェルに容量的に接続され、Nウェルは第2の寄生ダイオードキャパシタによってP基板に容量的に接続される。
更に本発明の実施形態では、第1の活性層はゲートであり、第2の活性層はPウェルであり、第3の層はNウェルであり、第4の層はP基板である。例えば、インバージョンキャパシタのケースでは、2つのn+拡散領域は、Pウェルに形成され、キャパシタのカソードに接続され、p+拡散領域はPウェルに形成され、キャパシタのバルクに接続され、n+拡散領域はNウェルに形成され、アノードがゲートに接続され、該ゲートを介してカソードに容量的接続され、Pウェルは第1の寄生ダイオードキャパシタによってNウェルに容量的に接続され、Nウェルは第2の寄生ダイオードキャパシタによってP基板に容量的に接続される。
蓄積キャパシタのケースでは、例えば、2つのp+拡散領域は、Pウェルに形成され、キャパシタのアノードに接続され、n+拡散領域は、Nウェルに形成され、カソードがゲートに接続され、該ゲートを介してアノードに容量的に接続され、Pウェルは、第1の寄生ダイオードキャパシタによってNウェルに容量的に接続され、Nウェルは、第2の寄生ダイオードキャパシタによってP基板に容量的に接続される。
本発明の実施形態では、キャパシタは、チャージポンプステージに接続されて良い。例えば、キャパシタのアノードは、チャージポンプステージのチャージ伝送トランジスタのドレインに接続されて良く、キャパシタのカソードはチャージポンプステージのクロック信号に接続されて良く、フローティングされたままの第3の層は、電圧(例えば、リフレッシュ電圧)、又は、チャージポンプステージのポンプ出力に(例えば、スイッチを介して)接続されても良い。
本発明の実施形態では更に、キャパシタは、電子回路、例えば、演算増幅器の入力ステージに接続されても良い。
本発明の実施形態によって構成され作動する低寄生静電容量を備えるMOSキャパシタ30を図示する図4Aを参照する。
この実施形態では、MOSキャパシタ30は、トリプル・ウェルNMOSデバイスからなり、インバージョンキャパシタの例である。トリプル・ウェルNMOSデバイスは、Nウェル34によってP基板36から分離されたPウェルを含む。2つのn+拡散領域38及び40は、MOSキャパシタ30のカソードに接続されるPウェル32に形成される(ソース及びドレイン)。p+拡散領域42は、バルクに接続されるPウェル32に形成される(即ち、ソースに接続される)。n+拡散領域44は、Nウェル34に形成され、浮遊電圧に接続され、ウェルコンタクトとして指定される(p+と同等又はより大きなものである必要はないが、そうであってもよい)。ゲート酸化膜46(ゲート46とも参照されうる)は、Pウェル32の頂部に形成される。伝導層47は、ゲート酸化膜46の上に形成される。P基板36は、供給電圧(Vsupply)に接続され、それは例示的には接地される。
この実施形態では、MOSキャパシタ30は、トリプル・ウェルNMOSデバイスからなり、インバージョンキャパシタの例である。トリプル・ウェルNMOSデバイスは、Nウェル34によってP基板36から分離されたPウェルを含む。2つのn+拡散領域38及び40は、MOSキャパシタ30のカソードに接続されるPウェル32に形成される(ソース及びドレイン)。p+拡散領域42は、バルクに接続されるPウェル32に形成される(即ち、ソースに接続される)。n+拡散領域44は、Nウェル34に形成され、浮遊電圧に接続され、ウェルコンタクトとして指定される(p+と同等又はより大きなものである必要はないが、そうであってもよい)。ゲート酸化膜46(ゲート46とも参照されうる)は、Pウェル32の頂部に形成される。伝導層47は、ゲート酸化膜46の上に形成される。P基板36は、供給電圧(Vsupply)に接続され、それは例示的には接地される。
n+拡散領域38及び40(ソース及びドレイン)並びにp+拡散領域42は、全てカソードに短絡され、ゲートはアノードである。アノードは、ゲート酸化膜46を介してカソードに容量的に接続される。Pウェル32は、第1の寄生ダイオードキャパシタ43によってNウェル34に容量的に接続される。同様にNウェル34は、第2の寄生ダイオードキャパシタ45によって、P基板36に容量的に接続される。アノード及びカソードは、MOSキャパシタ30の活性層である。
図5は、MOSキャパシタ30の記号的表現を示す。接続は、アノードがAであり、カソードがCであり、浮遊Nウェル34がWである。図4Aに示されたトリプル・ウェルNMOSデバイスは、殆どのアナログCMOSプロセスで実装され、チャージポンプが使用される、EPROM(消去可能プログラム可能記憶装置)プロセスは、追加のプロセス費用なしで、当業者に知られているものである。
上述のように、Nウェル34は、寄生キャパシタ43及び45を直列に有効に接続させる、浮遊を残す。2つのキャパシタンスCi及びCjに関して、直列に、均等な容量Ceqを生じ、以下のように表される;
1/Ceq=1/Ci + Cj
例えば、寄生キャパシタ43と45の容量が等しいならば、均等な容量は、寄生静電容量43又は45のいずれかの容量の1/2である。従って、この関係により、一方は、2分の1だけ寄生ウェル容量を減少させることができる。更に、寄生キャパシタ43又は45のいずれかの容量が、その空間チャージ層厚さに反比例しているので、Nウェル34を可能な限り高い電圧に上昇させることが好ましく、空間チャージ層を最大にするために、その電圧でそれを浮遊させたままにしておく。これにより、寄生ダイオードキャパシタ43及び45の両方を最大の容量にさせることができる。作動中、Nウェル34は、ドリフトしないように、周期的にリフレッシュされる。これにより、短い時間(20ns)、好ましくは、キャパシタを使用する回路がアクティブではないサイクルの間、利用可能な電圧Vrefに限定する必要はないが、そのような時間の間、リフレッシュ電圧にそれを接続することによりなすことができる。
1/Ceq=1/Ci + Cj
例えば、寄生キャパシタ43と45の容量が等しいならば、均等な容量は、寄生静電容量43又は45のいずれかの容量の1/2である。従って、この関係により、一方は、2分の1だけ寄生ウェル容量を減少させることができる。更に、寄生キャパシタ43又は45のいずれかの容量が、その空間チャージ層厚さに反比例しているので、Nウェル34を可能な限り高い電圧に上昇させることが好ましく、空間チャージ層を最大にするために、その電圧でそれを浮遊させたままにしておく。これにより、寄生ダイオードキャパシタ43及び45の両方を最大の容量にさせることができる。作動中、Nウェル34は、ドリフトしないように、周期的にリフレッシュされる。これにより、短い時間(20ns)、好ましくは、キャパシタを使用する回路がアクティブではないサイクルの間、利用可能な電圧Vrefに限定する必要はないが、そのような時間の間、リフレッシュ電圧にそれを接続することによりなすことができる。
次に図4Bを参照すると、低寄生静電容量を備えたMOSキャパシタ50が図示されており、本発明の他の実施形態で構成され作動するものである。
この実施形態では、MOSキャパシタ50は、トリプル・ウェルMOSキャパシタ(非NMOS)であり、蓄積キャパシタの例である。トリプル・ウェルMOSキャパシタは、Nウェル54によりP基板56から隔離されたPウェル52を有する。P基板56は、供給電圧(Vsupply)に接続され、例示的には接地されている。2つのp+拡散領域58及び60は、MOSキャパシタ50のアノードに接続されるPウェル52に形成される(ソース及びドレイン)。n+拡散領域62は、Nウェル54に形成され、浮遊電圧に接続される(図4Aではウェルコンタクト)。ゲート酸化膜64(ゲート64とも参照される)は、Pウェル52の頂部に形成される。伝導層67は、ゲート酸化膜64に構成される。Pウェルは、第1の寄生ダイオードキャパシタ63によってNウェルに容量的に接続される。同様に、Nウェル54は、第2の寄生ダイオードキャパシタ65によってP基板56に容量的に接続される。
この実施形態では、MOSキャパシタ50は、トリプル・ウェルMOSキャパシタ(非NMOS)であり、蓄積キャパシタの例である。トリプル・ウェルMOSキャパシタは、Nウェル54によりP基板56から隔離されたPウェル52を有する。P基板56は、供給電圧(Vsupply)に接続され、例示的には接地されている。2つのp+拡散領域58及び60は、MOSキャパシタ50のアノードに接続されるPウェル52に形成される(ソース及びドレイン)。n+拡散領域62は、Nウェル54に形成され、浮遊電圧に接続される(図4Aではウェルコンタクト)。ゲート酸化膜64(ゲート64とも参照される)は、Pウェル52の頂部に形成される。伝導層67は、ゲート酸化膜64に構成される。Pウェルは、第1の寄生ダイオードキャパシタ63によってNウェルに容量的に接続される。同様に、Nウェル54は、第2の寄生ダイオードキャパシタ65によってP基板56に容量的に接続される。
この実施形態では、MOSキャパシタのカソードはゲートであり、p+拡散領域58及び60はアノードに接続される。アノード寄生静電容量は、上述したような、MOSトランジスタと同様の方式で、Nウェル54浮遊を残すことにより低減される。
次いで、図6を参照すると、図4A又は4BのMOSキャパシタ30又は50をそれぞれ使用した単一の一般的なチャージポンプステージ70が例示されており、本発明の実施形態によって構成され作動する。
チャージポンプステージ70は、上述したように、米国特許出願2002/0145464のものと同様の方式で作動し(その方式である必要はない)、図4A又は4BのMOSキャパシタ30又は50のそれぞれを除いて、加えられる。MOSキャパシタ30又は50のアノード(Aノード)は、チャージポンプ70のノードn(i)に接続され、それは、アノードが、NMOSチャージ伝送トランジスタm(i)のドレインに接続されていることを意味する。MOSキャパシタ30又は50のカソード(Cノード)は、チャージポンプステージ70のパルストレイン(即ち、クロック信号)PHに接続される。MOSキャパシタ30又は50のWノード(即ち、浮遊Nウェル34又は54にそれぞれ接続されたノード)は、スイッチS1を介してチャージポンプステージ70のポンプ出力に接続される。
スイッチS1は、Nウェル34又は54をポンプ出力にチャージするために、最初に接続させられる。このチャージが完了した後、スイッチS1は、非接続とされ、Nウェル34又は54を浮遊させることができる。スイッチS1は、Nウェル34又は54をリフレッシュさせるために短い時間の間、周期的に接続させる。例えば、スイッチS1は、5μs毎に100ns接続させる。これは、5μsのうちの4.9μs(時間の98%)は外していることを意味し、回路は電流セーブモードにある。
次いで、図7を参照すると、作動中に、チャージポンプステージ70のシミュレーションされた波形を図示する。ノードPHのステージ・イン(ノードn(i−1))、ステージ・アウト(ノードn(i))、及びW(浮遊Nウェル34又は54にそれぞれ接続されたノード)に関する波形は、それぞれ、参照番号81、82、83及び84によって指定される。
図3のような従来技術のポンプステージでは、PHの振動は、寄生Nウェルキャパシタからグランドにわたっており、かくして、電力損失が生じていた。本発明では、Wノード(約1ボルト)での振幅の大きさは、2つの寄生キャパシタの間の容量的ディバイダに基づいて、PH(約2ボルト)(波形84及び81を比較することにより図7で見ることができ得る)のおおよそ半分である。従って、電力損失は、同様に半減する。
次いで、図8を参照すると、図4AのMOSキャパシタ30(インバージョンキャパシタ)を使用した完全に異なる演算増幅器(オペアンプ、op−amp)の入力ステージを図示し、本発明の実施形態により構成され作動する。図4BのMOSキャパシタ50(蓄積キャパシタ)もまた同様にオペアンプに使用することができ得ることを理解すべきである。更に、これはキャパシタが接続される電子回路の単なる一例に過ぎないことを理解すべきであり、キャパシタは本発明の範囲内の他の例の電子回路にも接続され得る。
例示された実施形態では、一対のMOSキャパシタ30は、完全に異なるアンプ90に対する入力キャパシタとして使用されうる。入力信号IP1及びIP2は、比較的に弱く、増幅される必要がある。電圧VfloatでWノードを浮遊させることにより、入力インピーダンスは減少する。あるアプリケーションでは、2つの入力のうちの1つが、参照信号であり、並列にかかる多くのアンプに接続され、かくして、入力インピーダンスは、臨海パラメータとなりうる。かかるアプリケーションは、参照電流がセル電流と比較される、EPROMチップにおけるセンスアンプであってよい。多くのケースでは、寄生キャパシタンスを非常に著しく低減させ、これらの多くのキャパシタを駆動させ得るセンスアンプのグループに関して単一のリファレンスである。
上述したように特定の実施形態によって本発明を示したが、それに限定されるものではないことは、当業者に明らかであろう。本発明の範囲は、添付の特許請求の範囲によってのみ定義される。
本発明は、図面と一緒に詳細な説明を参照して理解されるべきである。
Claims (14)
- 第2の活性層に容量的に接続された第1の活性層を備えたキャパシタであって、
前記第2の活性層が、第3の層に容量的に接続され、前記第3の層が、第4の層に容量的に接続され、
キャパシタのアノードが、前記第1又は第2の活性層のいずれか一方に接続され、キャパシタのカソードが、前記第1又は第2の活性層の他の一方に接続され、前記第3の層が浮遊して残されている、
ことを特徴とするキャパシタ。 - 前記第4の層が供給電圧に接続されていることを特徴とする、請求項1に記載のキャパシタ。
- 前記供給電圧がグランドであることを特徴とする、請求項2に記載のキャパシタ。
- キャパシタが、インバージョンキャパシタからなることを特徴とする請求項1に記載のキャパシタ。
- 前記第1の活性層がゲートであり、前記第2の活性層がPウェルであり、前記第3の層がNウェルであり、前記第4の層がP基板であることを特徴とする請求項1に記載のキャパシタ。
- 2つのn+拡散領域が前記Pウェルに形成され、前記キャパシタのカソードに接続され、p+拡散領域が前記Pウェルに形成され、前記キャパシタのバルクに接続され、n+拡散領域が前記Nウェルに形成され、アノードがゲートに接続され、該ゲートを介してカソードに容量的に接続され、
前記Pウェルが、第1の寄生ダイオードキャパシタによって前記Nウェルに容量的に接続され、前記Nウェルが、第2の寄生ダイオードキャパシタによって前記P基板に容量的に接続されたことを特徴とする請求項5に記載のキャパシタ。 - キャパシタが、蓄積キャパシタからなることを特徴とする請求項1に記載のキャパシタ。
- 2つのp+拡散領域が前記Pウェルに形成され、前記キャパシタのアノードに接続され、n+拡散領域が前記Nウェルに形成され、カソードがゲートに接続され、該ゲートを介してアノードに容量的に接続され、
前記Pウェルが、第1の寄生ダイオードキャパシタによって前記Nウェルに容量的に接続され、前記Nウェルが、第2の寄生ダイオードキャパシタによって前記P基板に容量的に接続されたことを特徴とする請求項7に記載のキャパシタ。 - キャパシタが、チャージポンプステージに接続されたことを特徴とする請求項1に記載のキャパシタ。
- キャパシタのアノードが、前記チャージポンプステージのチャージ伝送トランジスタのドレインに接続され、キャパシタのカソードが、前記チャージポンプステージのクロック信号に接続され、浮遊されているままの前記第3の層が、電圧に接続されることを特徴とする請求項9に記載のキャパシタ。
- 浮遊されているままの前記第3の層が、リフレッシュ電圧に接続されることを特徴とする請求項10に記載のキャパシタ。
- 浮遊されているままの前記第3の層が、前記チャージポンプステージのポンプ出力に接続されたことを特徴とする請求項10に記載のキャパシタ。
- キャパシタが、電子回路に接続されたことを特徴とする請求項1に記載のキャパシタ。
- キャパシタが、演算増幅器の入力ステージに接続されたことを特徴とする請求項13に記載のキャパシタ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/862,405 US7256438B2 (en) | 2004-06-08 | 2004-06-08 | MOS capacitor with reduced parasitic capacitance |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2005354064A true JP2005354064A (ja) | 2005-12-22 |
Family
ID=34941607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005167699A Pending JP2005354064A (ja) | 2004-06-08 | 2005-06-08 | 低減された寄生静電容量を備えたmosキャパシタ |
Country Status (5)
Country | Link |
---|---|
US (1) | US7256438B2 (ja) |
EP (1) | EP1708265A2 (ja) |
JP (1) | JP2005354064A (ja) |
CN (1) | CN1707813A (ja) |
TW (1) | TW200605375A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113114036A (zh) * | 2020-01-09 | 2021-07-13 | 华邦电子股份有限公司 | 电荷泵装置和提供泵电压的方法 |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20060027871A1 (en) * | 2004-08-05 | 2006-02-09 | Shiao-Shien Chen | [electrostatic discharge protection device] |
US7728362B2 (en) | 2006-01-20 | 2010-06-01 | International Business Machines Corporation | Creating integrated circuit capacitance from gate array structures |
ATE555532T1 (de) * | 2006-06-23 | 2012-05-15 | Bwi Co Ltd Sa | Elektrisches netzverteilungsgehäuse |
US8018254B2 (en) * | 2009-05-26 | 2011-09-13 | Analog Devices, Inc. | Reducing device parasitics in switched circuits |
US20110168782A1 (en) * | 2010-01-12 | 2011-07-14 | Nxp B.V. | Capacitance under a fringe capacitor of a radio frquency integrated circuit |
US8810975B2 (en) * | 2010-07-17 | 2014-08-19 | Lsi Corporation | Input capacitor protection circuit |
US8710908B2 (en) | 2011-01-28 | 2014-04-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | Charge pump and method of biasing deep N-well in charge pump |
TWI472898B (zh) * | 2012-04-13 | 2015-02-11 | Macronix Int Co Ltd | 升壓器系統及其升壓方法 |
US9384815B2 (en) * | 2013-10-08 | 2016-07-05 | Taiwan Semiconductor Manufacturing Co., Ltd. | Mechanisms for preventing leakage currents in memory cells |
CN104617091A (zh) * | 2013-11-01 | 2015-05-13 | 华邦电子股份有限公司 | 集成电路的电容 |
CN104752393B (zh) * | 2013-12-27 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | Mos管电容器的布线结构及布线方法 |
US9837555B2 (en) | 2015-04-15 | 2017-12-05 | Futurewei Technologies, Inc. | Apparatus and method for a low loss coupling capacitor |
TWI595653B (zh) * | 2016-09-13 | 2017-08-11 | 立積電子股份有限公司 | 用於增加信號振幅範圍的電晶體 |
CN107818973B (zh) * | 2016-09-13 | 2019-12-10 | 立积电子股份有限公司 | 一种用于增加信号振幅范围的晶体管 |
US9997606B2 (en) | 2016-09-30 | 2018-06-12 | International Business Machines Corporation | Fully depleted SOI device for reducing parasitic back gate capacitance |
TWI726670B (zh) * | 2020-04-01 | 2021-05-01 | 華邦電子股份有限公司 | 電荷泵裝置和提供泵電壓的方法 |
CN111883596A (zh) * | 2020-06-15 | 2020-11-03 | 东南大学 | 一种降低寄生电容的mos电容及优化方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57166067A (en) * | 1981-04-07 | 1982-10-13 | Toshiba Corp | Bias generating unit for substrate |
JPH09266281A (ja) * | 1996-03-28 | 1997-10-07 | Sony Corp | 昇圧回路 |
JP2003187586A (ja) * | 2001-12-14 | 2003-07-04 | Hitachi Ltd | 不揮発性半導体記憶装置および情報処理装置 |
Family Cites Families (72)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5142495A (en) | 1989-03-10 | 1992-08-25 | Intel Corporation | Variable load for margin mode |
DE3931596A1 (de) | 1989-03-25 | 1990-10-04 | Eurosil Electronic Gmbh | Spannungsvervielfacherschaltung |
US4961010A (en) | 1989-05-19 | 1990-10-02 | National Semiconductor Corporation | Output buffer for reducing switching induced noise |
KR920006991A (ko) | 1990-09-25 | 1992-04-28 | 김광호 | 반도체메모리 장치의 고전압발생회로 |
US5081371A (en) | 1990-11-07 | 1992-01-14 | U.S. Philips Corp. | Integrated charge pump circuit with back bias voltage reduction |
US5142496A (en) | 1991-06-03 | 1992-08-25 | Advanced Micro Devices, Inc. | Method for measuring VT 's less than zero without applying negative voltages |
JP2564067B2 (ja) | 1992-01-09 | 1996-12-18 | 株式会社東芝 | センス回路を有する読み出し出力回路 |
US5280420A (en) | 1992-10-02 | 1994-01-18 | National Semiconductor Corporation | Charge pump which operates on a low voltage power supply |
JP3156447B2 (ja) | 1993-06-17 | 2001-04-16 | 富士通株式会社 | 半導体集積回路 |
EP0631369A1 (en) | 1993-06-21 | 1994-12-28 | STMicroelectronics S.r.l. | Voltage multiplier for high output current with a stabilized output voltage |
JP3463030B2 (ja) | 1993-08-27 | 2003-11-05 | 株式会社東芝 | 不揮発性半導体記憶装置 |
US5553030A (en) | 1993-09-10 | 1996-09-03 | Intel Corporation | Method and apparatus for controlling the output voltage provided by a charge pump circuit |
US6005423A (en) | 1994-02-10 | 1999-12-21 | Xilinx, Inc. | Low current power-on reset circuit |
JP3725911B2 (ja) | 1994-06-02 | 2005-12-14 | 株式会社ルネサステクノロジ | 半導体装置 |
EP0691729A3 (en) | 1994-06-30 | 1996-08-14 | Sgs Thomson Microelectronics | Charge pump circuit with feedback control |
EP0693781B1 (en) | 1994-07-13 | 2002-10-02 | United Microelectronics Corporation | Grounding method for eliminating process antenna effect |
US5612642A (en) | 1995-04-28 | 1997-03-18 | Altera Corporation | Power-on reset circuit with hysteresis |
US5581252A (en) | 1994-10-13 | 1996-12-03 | Linear Technology Corporation | Analog-to-digital conversion using comparator coupled capacitor digital-to-analog converters |
US5534804A (en) | 1995-02-13 | 1996-07-09 | Advanced Micro Devices, Inc. | CMOS power-on reset circuit using hysteresis |
CA2142644C (en) | 1995-02-16 | 1996-11-26 | Marc Etienne Bonneville | Standby power circuit arrangement |
KR970008496A (ko) | 1995-07-04 | 1997-02-24 | 모리시다 요이치 | Mis 반도체 장치와 그 제조방법 및 그 진단방법 |
US5815435A (en) | 1995-10-10 | 1998-09-29 | Information Storage Devices, Inc. | Storage cell for analog recording and playback |
KR100223747B1 (ko) | 1995-12-28 | 1999-10-15 | 김영환 | 고속 저잡음 출력 버퍼 |
US5672959A (en) | 1996-04-12 | 1997-09-30 | Micro Linear Corporation | Low drop-out voltage regulator having high ripple rejection and low power consumption |
US5663907A (en) | 1996-04-25 | 1997-09-02 | Bright Microelectronics, Inc. | Switch driver circuit for providing small sector sizes for negative gate erase flash EEPROMS using a standard twin-well CMOS process |
US5847441A (en) | 1996-05-10 | 1998-12-08 | Micron Technology, Inc. | Semiconductor junction antifuse circuit |
JP3709246B2 (ja) | 1996-08-27 | 2005-10-26 | 株式会社日立製作所 | 半導体集積回路 |
US5760634A (en) | 1996-09-12 | 1998-06-02 | United Microelectronics Corporation | High speed, low noise output buffer |
US5808506A (en) | 1996-10-01 | 1998-09-15 | Information Storage Devices, Inc. | MOS charge pump generation and regulation method and apparatus |
DE69619112D1 (de) | 1996-10-11 | 2002-03-21 | St Microelectronics Srl | Verbesserte positive Ladungspumpe |
US5886561A (en) | 1996-11-18 | 1999-03-23 | Waferscale Integration, Inc. | Backup battery switch |
EP0855788B1 (en) | 1997-01-23 | 2005-06-22 | STMicroelectronics S.r.l. | NMOS negative charge pump |
US6130574A (en) | 1997-01-24 | 2000-10-10 | Siemens Aktiengesellschaft | Circuit configuration for producing negative voltages, charge pump having at least two circuit configurations and method of operating a charge pump |
US6107862A (en) | 1997-02-28 | 2000-08-22 | Seiko Instruments Inc. | Charge pump circuit |
US6028324A (en) | 1997-03-07 | 2000-02-22 | Taiwan Semiconductor Manufacturing Company | Test structures for monitoring gate oxide defect densities and the plasma antenna effect |
JP4253052B2 (ja) | 1997-04-08 | 2009-04-08 | 株式会社東芝 | 半導体装置 |
US5880620A (en) | 1997-04-22 | 1999-03-09 | Xilinx, Inc. | Pass gate circuit with body bias control |
JP3765163B2 (ja) | 1997-07-14 | 2006-04-12 | ソニー株式会社 | レベルシフト回路 |
US6064251A (en) | 1997-08-27 | 2000-05-16 | Integrated Silicon Solution, Inc. | System and method for a low voltage charge pump with large output voltage range |
JP4527277B2 (ja) | 1997-11-12 | 2010-08-18 | デカ・プロダクツ・リミテッド・パートナーシップ | 電解溶液中で作動可能な圧電アクチュエーター |
US5963412A (en) | 1997-11-13 | 1999-10-05 | Advanced Micro Devices, Inc. | Process induced charging damage control device |
IT1296486B1 (it) | 1997-11-21 | 1999-06-25 | Ses Thomson Microelectronics S | Regolatore di tensione per circuiti di memoria a singola tensione di alimentazione, in particolare per memorie di tipo flash. |
US5946258A (en) | 1998-03-16 | 1999-08-31 | Intel Corporation | Pump supply self regulation for flash memory cell pair reference circuit |
JP3580693B2 (ja) | 1998-03-19 | 2004-10-27 | シャープ株式会社 | チャージ・ポンプ回路 |
US6188211B1 (en) | 1998-05-13 | 2001-02-13 | Texas Instruments Incorporated | Current-efficient low-drop-out voltage regulator with improved load regulation and frequency response |
US6094095A (en) | 1998-06-29 | 2000-07-25 | Cypress Semiconductor Corp. | Efficient pump for generating voltages above and/or below operating voltages |
JP3456904B2 (ja) | 1998-09-16 | 2003-10-14 | 松下電器産業株式会社 | 突入電流抑制手段を備えた電源回路、およびこの電源回路を備えた集積回路 |
JP3554497B2 (ja) | 1998-12-08 | 2004-08-18 | シャープ株式会社 | チャージポンプ回路 |
US6081456A (en) | 1999-02-04 | 2000-06-27 | Tower Semiconductor Ltd. | Bit line control circuit for a memory array using 2-bit non-volatile memory cells |
US6154081A (en) | 1999-06-15 | 2000-11-28 | Delphi Technologies, Inc. | Load circuit having extended reverse voltage protection |
US6337502B1 (en) | 1999-06-18 | 2002-01-08 | Saifun Semicinductors Ltd. | Method and circuit for minimizing the charging effect during manufacture of semiconductor devices |
JP2001051730A (ja) | 1999-08-05 | 2001-02-23 | Fujitsu Ltd | スイッチ回路及びシリーズレギュレータ |
US6353356B1 (en) | 1999-08-30 | 2002-03-05 | Micron Technology, Inc. | High voltage charge pump circuits |
US6297974B1 (en) | 1999-09-27 | 2001-10-02 | Intel Corporation | Method and apparatus for reducing stress across capacitors used in integrated circuits |
JP2001143487A (ja) | 1999-11-15 | 2001-05-25 | Nec Corp | 半導体記憶装置 |
US6828638B2 (en) * | 1999-12-22 | 2004-12-07 | Intel Corporation | Decoupling capacitors for thin gate oxides |
TW476179B (en) | 2000-02-11 | 2002-02-11 | Winbond Electronics Corp | Charge pump circuit applied in low supply voltage |
US6246555B1 (en) | 2000-09-06 | 2001-06-12 | Prominenet Communications Inc. | Transient current and voltage protection of a voltage regulator |
US6356469B1 (en) | 2000-09-14 | 2002-03-12 | Fairchild Semiconductor Corporation | Low voltage charge pump employing optimized clock amplitudes |
US6433624B1 (en) | 2000-11-30 | 2002-08-13 | Intel Corporation | Threshold voltage generation circuit |
JP3846293B2 (ja) | 2000-12-28 | 2006-11-15 | 日本電気株式会社 | 帰還型増幅回路及び駆動回路 |
US6452438B1 (en) | 2000-12-28 | 2002-09-17 | Intel Corporation | Triple well no body effect negative charge pump |
US20020145465A1 (en) | 2001-04-05 | 2002-10-10 | Joseph Shor | Efficient charge pump apparatus and method for operating the same |
US6665769B2 (en) | 2001-04-05 | 2003-12-16 | Saifun Semiconductors Ltd. | Method and apparatus for dynamically masking an N-bit memory array having individually programmable cells |
US6577514B2 (en) | 2001-04-05 | 2003-06-10 | Saifun Semiconductors Ltd. | Charge pump with constant boosted output voltage |
US6677805B2 (en) | 2001-04-05 | 2004-01-13 | Saifun Semiconductors Ltd. | Charge pump stage with body effect minimization |
US6654296B2 (en) | 2001-07-23 | 2003-11-25 | Samsung Electronics Co., Ltd. | Devices, circuits and methods for dual voltage generation using single charge pump |
US6791396B2 (en) | 2001-10-24 | 2004-09-14 | Saifun Semiconductors Ltd. | Stack element circuit |
US6515903B1 (en) * | 2002-01-16 | 2003-02-04 | Advanced Micro Devices, Inc. | Negative pump regulator using MOS capacitor |
US6608526B1 (en) | 2002-04-17 | 2003-08-19 | National Semiconductor Corporation | CMOS assisted output stage |
US6816423B2 (en) | 2002-04-29 | 2004-11-09 | Fujitsu Limited | System for control of pre-charge levels in a memory device |
US6842383B2 (en) | 2003-01-30 | 2005-01-11 | Saifun Semiconductors Ltd. | Method and circuit for operating a memory cell using a single charge pump |
-
2004
- 2004-06-08 US US10/862,405 patent/US7256438B2/en not_active Expired - Fee Related
-
2005
- 2005-05-31 TW TW094117808A patent/TW200605375A/zh unknown
- 2005-06-08 EP EP05253514A patent/EP1708265A2/en not_active Withdrawn
- 2005-06-08 JP JP2005167699A patent/JP2005354064A/ja active Pending
- 2005-06-08 CN CN200510076121.5A patent/CN1707813A/zh active Pending
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57166067A (en) * | 1981-04-07 | 1982-10-13 | Toshiba Corp | Bias generating unit for substrate |
JPH09266281A (ja) * | 1996-03-28 | 1997-10-07 | Sony Corp | 昇圧回路 |
JP2003187586A (ja) * | 2001-12-14 | 2003-07-04 | Hitachi Ltd | 不揮発性半導体記憶装置および情報処理装置 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113114036A (zh) * | 2020-01-09 | 2021-07-13 | 华邦电子股份有限公司 | 电荷泵装置和提供泵电压的方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1707813A (zh) | 2005-12-14 |
EP1708265A2 (en) | 2006-10-04 |
US20050269619A1 (en) | 2005-12-08 |
TW200605375A (en) | 2006-02-01 |
US7256438B2 (en) | 2007-08-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2005354064A (ja) | 低減された寄生静電容量を備えたmosキャパシタ | |
US7215179B2 (en) | Booster circuit | |
US7932770B2 (en) | Charge pump circuit | |
JP3872927B2 (ja) | 昇圧回路 | |
US20060028266A1 (en) | Voltage generating circuit | |
US20050275448A1 (en) | Control method for an analogue switch | |
US20060061410A1 (en) | Charge pump circuit | |
JP2010263784A (ja) | チャージポンプ回路及び方法 | |
US20100039167A1 (en) | Charge Pump Circuit | |
US5943271A (en) | Semiconductor integrated circuit device | |
US6573780B2 (en) | Four-phase charge pump with lower peak current | |
JP5700707B2 (ja) | ブートストラップスイッチ回路 | |
US8421522B2 (en) | High voltage generator and method of generating high voltage | |
CN107306082B (zh) | 电荷泵电路 | |
US6812774B2 (en) | Method and apparatus for generating a high voltage | |
JP2006515732A (ja) | 差動回路 | |
JP2011034620A (ja) | シフトレジスタ | |
CN112470383B (zh) | 电荷泵电路装置 | |
US6552397B1 (en) | Charge pump device formed on silicon-on-insulator and operation method | |
TWI286733B (en) | Amplifier circuit | |
Chebli et al. | High-voltage DMOS integrated circuits with floating gate protection technique | |
US12021522B2 (en) | Quasi-adiabatic logic circuits | |
KR100467709B1 (ko) | 단일 위상 클럭을 이용한 힙펌프 회로 및 고전압 발생기 | |
KR940003405B1 (ko) | 기판전압 발생장치 | |
JPS62233064A (ja) | Cmos電圧変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110722 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110727 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120116 |