JP2005354064A - 低減された寄生静電容量を備えたｍｏｓキャパシタ - Google Patents

Abstract

【課題】チャージポンプ、電圧レギュレータ、アンプなどの様なアナログ回路において使用されるＭＯＳ（金属酸化膜半導体）キャパシタにおいて寄生静電容量を低減するための方法及び装置を提供する。
【解決手段】第２の活性層に接続された第１の活性層を備えたキャパシタであって、該第２の活性層は、第３の層に容量的に接続され、該第３の層は第４の層に容量的に接続され、キャパシタのアノードは、第１又は第２の活性層の一方に接続され、キャパシタのカソードは、第１又は第２の活性層の他の一方に接続され、第３の層は、フローティングのままである。第４の層は、グランドのような供給電圧に接続されて良いが、それはグランドに限定されないものである。
【選択図】なし

Description

本発明は、全体的にチャージポンプ、電圧レギュレータ、アンプなどのようなアナログ回路において使用されるＭＯＳ（金属酸化膜半導体）キャパシタに関し、特に、かかるキャパシタにおいて寄生静電容量を低減するための方法及び装置に関する。

一般的な、シングルポリＣＭＯＳ（相補型金属酸化膜半導体）プロセスでは、ゲートキャパシタは、大きな容量を備えた容量性要素である。これらのキャパシタは、所望のゲートキャパシタを有するだけでなく、ウェル及び拡散のようなダイオードエレメントと関連した寄生静電容量をも有する
ＭＯＳキャパシタ１０の例を、図１に示す。ＭＯＳキャパシタ１０は、Ｐ基板１８の上にあるＮウェル１６とコンタクトをとる２つのｎ＋拡散層１４を有する半導体基板の上に配置されたゲートオキサイド１２の上に排泄された導電層１１を有する。ＭＯＳキャパシタ１０のアノードは、ゲートターミナル、即ち、ゲートオキサイド１２の上に排泄された導電層に接続されたターミナルである。２つのｎ＋拡散層１４は、カソード（ソース−ドレイン）を形成する。

正電圧がアノードに印加されたとき、蓄積層が、ゲート酸化膜−半導体接合に形成され、キャパシタンスはゲート静電容量である。２つの拡散層ｐ＋を作り、ウェル（図示せず）に対して別のｎ＋コンタクトを有し、それを蓄積キャパシタとすることにより同じキャパシタンスを達成することも可能である。いったんＶｇ（ゲート電位又はアノード／カソードポテンシャル）がキャパシタに関する閾値電圧より上になると、同じタイプのキャパシタが実質的に同じ容量を示す。ＭＯＳキャパシタ１０はまた、そのカソードで寄生静電容量を示し、それは、Ｎウェル１６とＰ基板１８との間に形成された寄生ダイオードキャパシタ２０によって生じる。寄生ダイオードキャパシタ２０は、ダイオードの空間チャージ層厚さと面積によって決定され、ゲートキャパシタンスの２０％であろう。

かかるＭＯＳキャパシタは、チャージポンプなどの種々のアナログ回路に利用される。四相ディクソンタイプ（four phase Dickson-type）チャージポンプを図２に示し、図３にシングルポンプステージを示す。「Ｃｈａｒｇｅ Ｐｕｍｐ Ｓｔａｇｅ ｗｉｔｈ Ｂｏｄｙ Ｅｆｆｅｃｔ Ｍｉｎｉｍｉｚａｔｉｏｎ」と題する米国特許出願２００２／０１４５４６４号は、どのようにチャージポンプ及びシングルステージが作動するかを説明しており、かかる文献の全体をリファレンスとしてここに組み入れる。図２及び図３を参照して、簡単な説明を下の段落で行う。

チャージポンプは典型的には、より高いレベルに電圧を進行的に上げる縦続（cascaded）ステージを有する。チャージポンプは、電圧の所望の上昇を得るために、ネットワークにおいて一緒に配置されるかかる種々のステージとの、キャパシタ−ダイオード結合の一部であるキャパシタに、更なるチャージを進行的にストアすることにより機能する。ダイオードは、更なる充電（チャージ）をかける前に、キャパシタの放電を妨げるように機能する。

図２のチャージポンプ回路は、直列に接続された複数のチャージ伝送トランジスタ（リファレンス文字 m(i)）を含む。図２では、４つのかかるチャージ伝送トランジスタが示されており、ｍ１、ｍ２、ｍ３及びｍ４と名付けられている。チャージ伝送トランジスタを使用することは、ＣＭＯＳ技術に限定されるものではなく、ｎチャネル又はｐチャネル（ＮＭＯＳ又はＰＭＯＳ）電界効果トランジスタ（ＦＥＴ）のいずれにも使用することができる。ＮＭＯＳは一般的には、正電圧をポンピングするのに使用され（図２で例示されているケースに該当）、一方、ＰＭＯＳは一般的には、負電圧をポンピングするのに使用される。ＭＯＳＦＥＴは、制御電極（即ち、ゲート）、第１の電極（即ち、ドレイン）及び第２の電極（即ち、ソース）を備え、以下に示すように、ノードに接続される。ＭＯＳＦＥＴは典型的には対称的なコンポーネントであり、「ソース」及び「ドレイン」の本当の意味は、電圧がトランジスタのターミナルに加えられたときにだけ可能になるということである。本明細書を通じてソース及びドレインの意味は、最も広い意味としては、そのように解釈されるべきである。好ましくは、チャージ伝送トランジスタｍｉのバルクは、ＮＭＯＳの場合には一般的にはグランドであるリファレンス電圧を受け取るために、リファレンス線（単純化するために図示せず）に接続される。

チャージ伝送トランジスタｍ１のソースは、Ｖｄｄに接続されているノードｎ０に接続される。チャージ伝送トランジスタｍ１のゲートは、ノードｇ１に接続され、ドレインはノードｎ１に接続される。チャージ伝送トランジスタｍ２のソースは、ノードｎ１に接続され、ゲートはノードｇ２に接続され、ドレインはノードｎ２に接続される。チャージ伝送トランジスタｍ３のソースは、ノードｎ２に接続され、ゲートはノードｇ３、ドレインはノードｎ３に接続される。同様に、チャージ伝送トランジスタｍ４のソースは、ノードｎ３に接続され、ゲートはｇ４、ドレインは、ｎ４に接続される。

２相・非オーバーラッピングパルストレインＰＨ１及びＰＨ２は、パルスジェネレータ（図示せず）のようなものから提供される。非オーバーラッピングとは、あるパルスの０乃至１及び１乃至０の電圧遷移は、他のパルスの遷移と重なることがないことを意味する。ＰＨ１及びＰＨ２相は、ノードｎ１、ｎ２、ｎ３及びｎ４内にそれぞれ大きなキャパシタＣ１、Ｃ２、Ｃ３及びＣ４を介してポンプ内にエネルギを注入する。チャージは、ノードｎ（ｉ）に接続されたチャージ伝導トランジスタｍ（ｉ）を介してポンプに沿ってノードｎ（ｉ＋１）に伝送される。

同様に、２相・非オーバーラッピングパルストレインＰＨ１Ａ及びＰＨ２Ａもまた提供される。ＰＨ１Ａ及びＰＨ２Ａ相は、ノードｇ１、ｇ２、ｇ３及びｇ４内にそれぞれ小さなキャパシタＣ１Ａ、Ｃ２Ａ、Ｃ３Ａ及びＣ４Ａを介してポンプ内にエネルギを注入する。キャパシタＣ１Ａ、Ｃ２Ａ、Ｃ３Ａ及びＣ４Ａは、大きなキャパシタＣ１、Ｃ２、Ｃ３及びＣ４よりもより小さな容量を備えるのが望ましい。

複数の補助トランジスタｔｉ（即ち、ｔ１、ｔ２、ｔ３及びｔ４）が備えられる。各補助トランジスタｔ（ｉ）は、各チャージ伝送トランジスタｍ（ｉ）（即ち、それぞれｍ１、ｍ２、ｍ３及びｍ４）のゲートノードｇ（ｉ）に接続されたそのドレインを有する。各補助トランジスタｔ（ｉ）のソースは、各チャージ伝送トランジスタｍ（ｉ）（即ち、ノードｎ（ｉ−１））のソースに接続される。各補助トランジスタｔ（ｉ）のゲートは、各チャージ伝送トランジスタｍ（ｉ）（即ち、ノードｎ（ｉ））のドレインに接続される。各補助トランジスタｔ（ｉ）のバルクは、一般的には接地されている、各チャージ伝送トランジスタｍ（ｉ）のバルクに接続される。補助トランジスタｔ（ｉ）及びＰＨ１Ａ及びＰＨ２Ａ相は、チャージ伝送トランジスタｍ（ｉ）のゲート電圧を制御する。

次いで、同様の仕方で全ての一連のステージの作動と一緒に、ポンプの第１ステージの作動を説明する。
作動は、ＰＨ１相の立ち上がりで開始する。はじめは、ＰＨ１Ａ及びＰＨ２Ａがそれらの低い相にあるとき、チャージ伝送トランジスタｍ１及びｍ２は、接続されていない（即ち、ターンオフ）。次いで、ＰＨ１相が完全に立ち上がり、ノードｎ１内にエネルギを注入し、２ＶｄｄのようなＶｄｄより高く上げられた電圧にまでノードｎ１を上昇させる（または「押す（pushing）」）。ノードｎ１の上昇は、補助トランジスタｔ１を介してＶｄｄにまでノードｇ１を付勢する。チャージ伝送トランジスタｍ１のソースがノードｎ０でＶｄｄに接続されているので、チャージ伝送トランジスタｍ１のゲート−ソース電圧バイアスＶｇｓはゼロであり、トランジスタｍ１がターンオフであることを保証する。

典型的には数ナノ秒オーダである短い時間の後、ＰＨ１Ａ相は上昇し、チャージ伝送トランジスタｍ２を導通させる（即ち、ターンオン）。この時間の間、ノードｎ１は、ノードｎ２よりも高い電圧である。丁度述べたように、チャージ伝送トランジスタｍ２が接続されているので、チャージはノードｎ１からノードｎ２に伝送される。次の相の間、ＰＨ２相は上昇し、ＰＨ１相は落下する。これにより、ノードｎ１は落下し、ノードｎ２は上昇し、チャージは、ノードｎ２からノードｎ３に伝送される。この仕方では、チャージは、ポンプに沿って伝送される。チャージ伝送が行われるとき、ｎ（ｉ）ノードに関して各ｇ（ｉ）ノードは、Ｖｄｄまで上昇する。ポンプの後者のステージでは、ソース及びドレインノード（即ち、ノードｎ３及びｎ４）は、バルクの上に良好に上昇し、通常は接地されている。

従って、チャージポンプでは、エネルギは、クロック信号ＰＨ１及びＰＨ２の振動により大きなキャパシタＣ１乃至Ｃ４を介して注入される。図１を再び参照すると、ＭＯＳキャパシタ１０のカソードは、クロックの一つに接続され、アノードは、ポンプの内部ノードｎ１乃至ｎ４に接続される。カソードの振動は、寄生キャパシタ２０を介してグランドに電流を漏らす。ポンプキャパシタＣ１乃至Ｃ４が非常に大きいので、寄生キャパシタに関する寄生電流は、ポンプの電力消費の多くの部分となり、総電力の２０乃至５０パーセントのレンジになる。

本発明は、アナログ回路でのＭＯＳ寄生静電容量を効率的に低減させる回路（装置及び方法）を提供することを探求し、より詳細は後述する。
本発明の実施形態では、キャパシタは、第２の活性層に容量的に接続された第１の活性層を備え、該第２の活性層は、第３の層に容量的に接続され、該第３の層は、第４の層に容量的に接続され、キャパシタのアノードが、前記第１又は第２の活性層のいずれか一方に接続され、キャパシタのカソードが、前記第１又は第２の活性層の他の一方に接続され、前記第３の層が、浮遊（フローティング、floating）したままにされている。前記第４の層は、グランドのような、供給電圧に接続されているが、それはグランドに限定されるものではない。

本発明の実施形態では、キャパシタは、インバージョン又は蓄積キャパシタであってよい。
更に本発明の実施形態では、第１の活性層はゲートであり、第２の活性層はＰウェルであり、第３の層はＮウェルであり、第４の層はＰ基板である。例えば、インバージョンキャパシタのケースでは、２つのｎ^＋拡散領域は、Ｐウェルに形成され、キャパシタのカソードに接続され、ｐ^＋拡散領域はＰウェルに形成され、キャパシタのバルクに接続され、ｎ^＋拡散領域はＮウェルに形成され、アノードがゲートに接続され、該ゲートを介してカソードに容量的接続され、Ｐウェルは第１の寄生ダイオードキャパシタによってＮウェルに容量的に接続され、Ｎウェルは第２の寄生ダイオードキャパシタによってＰ基板に容量的に接続される。

蓄積キャパシタのケースでは、例えば、２つのｐ＋拡散領域は、Ｐウェルに形成され、キャパシタのアノードに接続され、ｎ＋拡散領域は、Ｎウェルに形成され、カソードがゲートに接続され、該ゲートを介してアノードに容量的に接続され、Ｐウェルは、第１の寄生ダイオードキャパシタによってＮウェルに容量的に接続され、Ｎウェルは、第２の寄生ダイオードキャパシタによってＰ基板に容量的に接続される。

本発明の実施形態では、キャパシタは、チャージポンプステージに接続されて良い。例えば、キャパシタのアノードは、チャージポンプステージのチャージ伝送トランジスタのドレインに接続されて良く、キャパシタのカソードはチャージポンプステージのクロック信号に接続されて良く、フローティングされたままの第３の層は、電圧（例えば、リフレッシュ電圧）、又は、チャージポンプステージのポンプ出力に（例えば、スイッチを介して）接続されても良い。

本発明の実施形態では更に、キャパシタは、電子回路、例えば、演算増幅器の入力ステージに接続されても良い。

本発明の実施形態によって構成され作動する低寄生静電容量を備えるＭＯＳキャパシタ３０を図示する図４Ａを参照する。
この実施形態では、ＭＯＳキャパシタ３０は、トリプル・ウェルＮＭＯＳデバイスからなり、インバージョンキャパシタの例である。トリプル・ウェルＮＭＯＳデバイスは、Ｎウェル３４によってＰ基板３６から分離されたＰウェルを含む。２つのｎ＋拡散領域３８及び４０は、ＭＯＳキャパシタ３０のカソードに接続されるＰウェル３２に形成される（ソース及びドレイン）。ｐ＋拡散領域４２は、バルクに接続されるＰウェル３２に形成される（即ち、ソースに接続される）。ｎ＋拡散領域４４は、Ｎウェル３４に形成され、浮遊電圧に接続され、ウェルコンタクトとして指定される（ｐ＋と同等又はより大きなものである必要はないが、そうであってもよい）。ゲート酸化膜４６（ゲート４６とも参照されうる）は、Ｐウェル３２の頂部に形成される。伝導層４７は、ゲート酸化膜４６の上に形成される。Ｐ基板３６は、供給電圧（Ｖsupply）に接続され、それは例示的には接地される。

ｎ＋拡散領域３８及び４０（ソース及びドレイン）並びにｐ＋拡散領域４２は、全てカソードに短絡され、ゲートはアノードである。アノードは、ゲート酸化膜４６を介してカソードに容量的に接続される。Ｐウェル３２は、第１の寄生ダイオードキャパシタ４３によってＮウェル３４に容量的に接続される。同様にＮウェル３４は、第２の寄生ダイオードキャパシタ４５によって、Ｐ基板３６に容量的に接続される。アノード及びカソードは、ＭＯＳキャパシタ３０の活性層である。

図５は、ＭＯＳキャパシタ３０の記号的表現を示す。接続は、アノードがＡであり、カソードがＣであり、浮遊Ｎウェル３４がＷである。図４Ａに示されたトリプル・ウェルＮＭＯＳデバイスは、殆どのアナログＣＭＯＳプロセスで実装され、チャージポンプが使用される、ＥＰＲＯＭ（消去可能プログラム可能記憶装置）プロセスは、追加のプロセス費用なしで、当業者に知られているものである。

上述のように、Ｎウェル３４は、寄生キャパシタ４３及び４５を直列に有効に接続させる、浮遊を残す。２つのキャパシタンスＣｉ及びＣｊに関して、直列に、均等な容量Ｃｅｑを生じ、以下のように表される；
１／Ｃeq＝１／Ｃｉ ＋ Ｃｊ
例えば、寄生キャパシタ４３と４５の容量が等しいならば、均等な容量は、寄生静電容量４３又は４５のいずれかの容量の１／２である。従って、この関係により、一方は、２分の１だけ寄生ウェル容量を減少させることができる。更に、寄生キャパシタ４３又は４５のいずれかの容量が、その空間チャージ層厚さに反比例しているので、Ｎウェル３４を可能な限り高い電圧に上昇させることが好ましく、空間チャージ層を最大にするために、その電圧でそれを浮遊させたままにしておく。これにより、寄生ダイオードキャパシタ４３及び４５の両方を最大の容量にさせることができる。作動中、Ｎウェル３４は、ドリフトしないように、周期的にリフレッシュされる。これにより、短い時間（２０ｎｓ）、好ましくは、キャパシタを使用する回路がアクティブではないサイクルの間、利用可能な電圧Ｖｒｅｆに限定する必要はないが、そのような時間の間、リフレッシュ電圧にそれを接続することによりなすことができる。

次に図４Ｂを参照すると、低寄生静電容量を備えたＭＯＳキャパシタ５０が図示されており、本発明の他の実施形態で構成され作動するものである。
この実施形態では、ＭＯＳキャパシタ５０は、トリプル・ウェルＭＯＳキャパシタ（非ＮＭＯＳ）であり、蓄積キャパシタの例である。トリプル・ウェルＭＯＳキャパシタは、Ｎウェル５４によりＰ基板５６から隔離されたＰウェル５２を有する。Ｐ基板５６は、供給電圧（Ｖsupply）に接続され、例示的には接地されている。２つのｐ＋拡散領域５８及び６０は、ＭＯＳキャパシタ５０のアノードに接続されるＰウェル５２に形成される（ソース及びドレイン）。ｎ＋拡散領域６２は、Ｎウェル５４に形成され、浮遊電圧に接続される（図４Ａではウェルコンタクト）。ゲート酸化膜６４（ゲート６４とも参照される）は、Ｐウェル５２の頂部に形成される。伝導層６７は、ゲート酸化膜６４に構成される。Ｐウェルは、第１の寄生ダイオードキャパシタ６３によってＮウェルに容量的に接続される。同様に、Ｎウェル５４は、第２の寄生ダイオードキャパシタ６５によってＰ基板５６に容量的に接続される。

この実施形態では、ＭＯＳキャパシタのカソードはゲートであり、ｐ＋拡散領域５８及び６０はアノードに接続される。アノード寄生静電容量は、上述したような、ＭＯＳトランジスタと同様の方式で、Ｎウェル５４浮遊を残すことにより低減される。

次いで、図６を参照すると、図４Ａ又は４ＢのＭＯＳキャパシタ３０又は５０をそれぞれ使用した単一の一般的なチャージポンプステージ７０が例示されており、本発明の実施形態によって構成され作動する。

チャージポンプステージ７０は、上述したように、米国特許出願２００２／０１４５４６４のものと同様の方式で作動し（その方式である必要はない）、図４Ａ又は４ＢのＭＯＳキャパシタ３０又は５０のそれぞれを除いて、加えられる。ＭＯＳキャパシタ３０又は５０のアノード（Ａノード）は、チャージポンプ７０のノードｎ（ｉ）に接続され、それは、アノードが、ＮＭＯＳチャージ伝送トランジスタｍ（ｉ）のドレインに接続されていることを意味する。ＭＯＳキャパシタ３０又は５０のカソード（Ｃノード）は、チャージポンプステージ７０のパルストレイン（即ち、クロック信号）ＰＨに接続される。ＭＯＳキャパシタ３０又は５０のＷノード（即ち、浮遊Ｎウェル３４又は５４にそれぞれ接続されたノード）は、スイッチＳ１を介してチャージポンプステージ７０のポンプ出力に接続される。

スイッチＳ１は、Ｎウェル３４又は５４をポンプ出力にチャージするために、最初に接続させられる。このチャージが完了した後、スイッチＳ１は、非接続とされ、Ｎウェル３４又は５４を浮遊させることができる。スイッチＳ１は、Ｎウェル３４又は５４をリフレッシュさせるために短い時間の間、周期的に接続させる。例えば、スイッチＳ１は、５μｓ毎に１００ｎｓ接続させる。これは、５μｓのうちの４．９μｓ（時間の９８％）は外していることを意味し、回路は電流セーブモードにある。

次いで、図７を参照すると、作動中に、チャージポンプステージ７０のシミュレーションされた波形を図示する。ノードＰＨのステージ・イン（ノードｎ（ｉ−１））、ステージ・アウト（ノードｎ（ｉ））、及びＷ（浮遊Ｎウェル３４又は５４にそれぞれ接続されたノード）に関する波形は、それぞれ、参照番号８１、８２、８３及び８４によって指定される。

図３のような従来技術のポンプステージでは、ＰＨの振動は、寄生Ｎウェルキャパシタからグランドにわたっており、かくして、電力損失が生じていた。本発明では、Ｗノード（約１ボルト）での振幅の大きさは、２つの寄生キャパシタの間の容量的ディバイダに基づいて、ＰＨ（約２ボルト）（波形８４及び８１を比較することにより図７で見ることができ得る）のおおよそ半分である。従って、電力損失は、同様に半減する。

次いで、図８を参照すると、図４ＡのＭＯＳキャパシタ３０（インバージョンキャパシタ）を使用した完全に異なる演算増幅器（オペアンプ、ｏｐ−ａｍｐ）の入力ステージを図示し、本発明の実施形態により構成され作動する。図４ＢのＭＯＳキャパシタ５０（蓄積キャパシタ）もまた同様にオペアンプに使用することができ得ることを理解すべきである。更に、これはキャパシタが接続される電子回路の単なる一例に過ぎないことを理解すべきであり、キャパシタは本発明の範囲内の他の例の電子回路にも接続され得る。

例示された実施形態では、一対のＭＯＳキャパシタ３０は、完全に異なるアンプ９０に対する入力キャパシタとして使用されうる。入力信号ＩＰ１及びＩＰ２は、比較的に弱く、増幅される必要がある。電圧ＶfloatでＷノードを浮遊させることにより、入力インピーダンスは減少する。あるアプリケーションでは、２つの入力のうちの１つが、参照信号であり、並列にかかる多くのアンプに接続され、かくして、入力インピーダンスは、臨海パラメータとなりうる。かかるアプリケーションは、参照電流がセル電流と比較される、ＥＰＲＯＭチップにおけるセンスアンプであってよい。多くのケースでは、寄生キャパシタンスを非常に著しく低減させ、これらの多くのキャパシタを駆動させ得るセンスアンプのグループに関して単一のリファレンスである。

上述したように特定の実施形態によって本発明を示したが、それに限定されるものではないことは、当業者に明らかであろう。本発明の範囲は、添付の特許請求の範囲によってのみ定義される。

本発明は、図面と一緒に詳細な説明を参照して理解されるべきである。

寄生ダイオードキャパシタを備えた、従来技術の典型的なＭＯＳキャパシタの簡略化された回路図である。 閾値電圧キャンセリング４相ディクソンタイプチャージポンプ（threshold-voltage-canceling four-phase Dickson-type charge pump）を備えた従来技術で使用される一般的なチャージポンプアーキテクチャの簡略化された回路図であり、チャージポンプの４つのステージを図示する。 閾値電圧キャンセリング４相ディクソンタイプチャージポンプ（threshold-voltage-canceling four-phase Dickson-type charge pump）を備えた従来技術で使用される一般的なチャージポンプアーキテクチャの簡略化された回路図であり、チャージポンプの単一の一般的なステージを図示する。 低寄生静電容量を備えたＭＯＳキャパシタの簡略化された回路図であり、本発明の実施形態で構成され作動し、インバージョンキャパシタとして構成される。 低寄生静電容量を備えたＭＯＳキャパシタの簡略化された回路図であり、本発明の別の実施形態で構成され作動し、蓄積キャパシタとして構成される。 図４ＡのＭＯＳキャパシタを簡略化し記号化したものである。 図４Ａ又は４ＢのＭＯＳキャパシタを使用したチャージポンプの単一の一般的なステージの簡略化された回路図であり、本発明の実施形態で構成され、作動するものである。 図６のチャージポンプステージのシミュレーションの簡略化されたグラフであり、ここで横軸は時間をμｓで表し、縦軸はノードの電圧をＶで表している。 図４Ａ又は４ＢのＭＯＳキャパシタを使用した完全に異なる演算増幅器の入力ステージの簡略化された回路図であり、本発明の実施形態で構成され、作動するものである。

Claims (14)

1. 第２の活性層に容量的に接続された第１の活性層を備えたキャパシタであって、
   前記第２の活性層が、第３の層に容量的に接続され、前記第３の層が、第４の層に容量的に接続され、
   キャパシタのアノードが、前記第１又は第２の活性層のいずれか一方に接続され、キャパシタのカソードが、前記第１又は第２の活性層の他の一方に接続され、前記第３の層が浮遊して残されている、
   ことを特徴とするキャパシタ。
2. 前記第４の層が供給電圧に接続されていることを特徴とする、請求項１に記載のキャパシタ。
3. 前記供給電圧がグランドであることを特徴とする、請求項２に記載のキャパシタ。
4. キャパシタが、インバージョンキャパシタからなることを特徴とする請求項１に記載のキャパシタ。
5. 前記第１の活性層がゲートであり、前記第２の活性層がＰウェルであり、前記第３の層がＮウェルであり、前記第４の層がＰ基板であることを特徴とする請求項１に記載のキャパシタ。
6. ２つのｎ^＋拡散領域が前記Ｐウェルに形成され、前記キャパシタのカソードに接続され、ｐ^＋拡散領域が前記Ｐウェルに形成され、前記キャパシタのバルクに接続され、ｎ^＋拡散領域が前記Ｎウェルに形成され、アノードがゲートに接続され、該ゲートを介してカソードに容量的に接続され、
   前記Ｐウェルが、第１の寄生ダイオードキャパシタによって前記Ｎウェルに容量的に接続され、前記Ｎウェルが、第２の寄生ダイオードキャパシタによって前記Ｐ基板に容量的に接続されたことを特徴とする請求項５に記載のキャパシタ。
7. キャパシタが、蓄積キャパシタからなることを特徴とする請求項１に記載のキャパシタ。
8. ２つのｐ^＋拡散領域が前記Ｐウェルに形成され、前記キャパシタのアノードに接続され、ｎ^＋拡散領域が前記Ｎウェルに形成され、カソードがゲートに接続され、該ゲートを介してアノードに容量的に接続され、
   前記Ｐウェルが、第１の寄生ダイオードキャパシタによって前記Ｎウェルに容量的に接続され、前記Ｎウェルが、第２の寄生ダイオードキャパシタによって前記Ｐ基板に容量的に接続されたことを特徴とする請求項７に記載のキャパシタ。
9. キャパシタが、チャージポンプステージに接続されたことを特徴とする請求項１に記載のキャパシタ。
10. キャパシタのアノードが、前記チャージポンプステージのチャージ伝送トランジスタのドレインに接続され、キャパシタのカソードが、前記チャージポンプステージのクロック信号に接続され、浮遊されているままの前記第３の層が、電圧に接続されることを特徴とする請求項９に記載のキャパシタ。
11. 浮遊されているままの前記第３の層が、リフレッシュ電圧に接続されることを特徴とする請求項１０に記載のキャパシタ。
12. 浮遊されているままの前記第３の層が、前記チャージポンプステージのポンプ出力に接続されたことを特徴とする請求項１０に記載のキャパシタ。
13. キャパシタが、電子回路に接続されたことを特徴とする請求項１に記載のキャパシタ。
14. キャパシタが、演算増幅器の入力ステージに接続されたことを特徴とする請求項１３に記載のキャパシタ。

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