JP2012069197A - 半導体装置 - Google Patents

Abstract

【課題】面積縮小可能な半導体装置を提供すること。
【解決手段】一端に第１電圧を供給する第１電圧源が接続された第１トランジスタ５００−１と、前記第１トランジスタによって前記第１電圧ＶＳＵＰに充電される第１ノードＮ３と、前記第１ノードに電極の一方が接続され、他方の電極に前記第１電圧を有するクロック信号が供給される第１キャパシタ５００−３と、一端が前記第１ノードに接続され、前記第１ノードの電位（ＶＳＵＰ×２）をオン状態とされる第１タイミングで出力する第１スイッチ素子５００−５と、一端が前記第１ノードに接続され、前記第１ノードの前記電位（ＶＳＵＰ×２）をオン状態とされる前記第１タイミングとは異なる第２タイミングで出力する第２スイッチ素子５００−６とを具備する。
【選択図】図５

Description

本発明の実施形態は、面積縮小可能な電圧発生回路を備えた半導体装置に関する。

今日、半導体メモリは、大型コンピュータの主記憶を始めとしてパーソナルコンピュータ、家電製品、及び携帯電話等に広く利用されている。フラッシュＥＥＰＲＯＭ型の不揮発性メモリとしてＮＡＮＤフラッシュメモリが代表に挙げられる。

このＮＡＮＤフラッシュメモリは、例えばＳＤ^ＴＭカード、ＭＭＣカード、ＭＳカード、ＣＦカードなどの例えば各種メモリカードが挙げられ、画像、動画、音声、ゲーム等の情報を記憶する媒体として使われている。また、デジタルカメラ、デジタルビデオ、ＭＰ３等の音楽機器、及びモバイルパーソナルコンピュータ等の記憶媒体、デジタルテレビ等の記憶媒体としても使用されている。今日、これらＮＡＮＤフラッシュメモリの生産量は市場で伸びている。

フラッシュＥＥＰＲＯＭ型の不揮発性メモリは主にＮＯＲ型とＮＡＮＤ型が有り、ＮＯＲ型は高速読み出しが可能とされ、読み出し回数は１０^１３程度である。このため、携帯機器の命令コード記憶として使われている。しかし、書き込みの実効バンド幅が小さく、Ｆｉｌｅ記録に適していない。

一方、ＮＡＮＤ型は、ＮＯＲ型に比べて高集積化が可能とされる。また、アクセス時間がＮＯＲ型に比して２５μｓ遅いが、バースト読み出しが可能で実効バンド幅が広い。

このため、データの書き込み時間が２００μｓ、データの消去時間が１ｍｓ程度とＮＯＲ型に比べて遅いが、一度にデータ書き込み及びデータ消去の出来るビット数が多い。従って、バーストで書き込みデータを取り込み、一度にページ単位でデータ書き込みが出来るため実効バンド幅が高いメモリであり、上記のようなメモリカード、ＵＳＢメモリや、最近では携帯電話のメモリ等で用いられている。

ＮＡＮＤ型フラッシュメモリでは、データ書き込みやデータ消去の際に２０Ｖ程度の高電圧が用いられる。このため、多段の昇圧回路を用いた電圧発生回路により、高電圧が生成される。しかし、多段に設けられた昇圧回路は回路規模が大きく多くの領域を占めることになる。１つの昇圧回路の領域を小さくすることができれば、昇圧回路の領域を全体的に削減させることができる。

特開２００７−１０９００８号公報

電圧発生回路の占有面積を縮小可能な半導体装置を提供する。

実施形態によれば半導体装置は、一端に第１電圧を供給する第１電圧源が接続された第１トランジスタと、前記第１トランジスタによって前記第１電圧に充電される第１ノードと、前記第１ノードに電極の一方が接続され、他方の電極に第２電圧を有するクロック信号が供給される第１キャパシタと、一端が前記第１ノードに接続され、前記第１ノードの電位をオン状態とされた第１タイミングで出力する第１スイッチ素子と、一端が前記第１ノードに接続され、前記第１ノードの前記電位をオン状態とされた前記第１タイミングとは異なる第２タイミングで出力する第２スイッチ素子とを具備する。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリの全体図。 第１の実施形態に係る高電圧発生回路の概念図。 第１の実施形態に係る昇圧ポンプの概念図。 第１の実施形態に係る昇圧ポンプに供給されるクロックのタイムチャート。 第１の実施形態に係る昇圧ポンプに供給されるクロックを生成する生成回路の概念図。 第１の実施形態に係る生成回路に供給されるクロックのタイムチャート。 第１の実施形態に係る生成回路のレイアウトの概念図。 第２の実施形態に係る生成回路の概念図。 第２の実施形態に係る生成回路に供給されるクロックのタイムチャート。 第２の実施形態に係る生成回路のレイアウトの概念図。

以下、実施形態につき図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

[第１の実施形態]
図１に本実施形態に係るＮＡＮＤ型フラッシュメモリの全体図を示す。

＜１．全体構成例＞
図１に示すように、ＮＡＮＤ型フラッシュメモリは、メモリセルアレイ１、ロウデコーダ２、ドライバ回路３、高電圧発生回路４、センスアンプ５、データ入出力端子６、及び制御部７を備える。

＜メモリセルアレイ１について＞
メモリセルアレイ１は、複数の不揮発性のメモリセルトランジスタＭＴを含んだブロックＢＬＫ０乃至ＢＬＫｓを備える（ｓは自然数）。ブロックＢＬＫ０乃至ＢＬＫｓの各々は、不揮発性のメモリセルトランジスタＭＴが直列接続された複数のＮＡＮＤストリング１５を備えている。ＮＡＮＤストリング１５の各々は、例えば６４個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。

メモリセルトランジスタＭＴは、２値以上のデータを保持可能とする。このメモリセルトランジスタＭＴの構造は、ｐ型半導体基板上にゲート絶縁膜を介在して形成された浮遊ゲート（導電層）と、浮遊ゲート上にゲート間絶縁膜を介在して形成された制御ゲートとを含んだＦＧ型である。なお、メモリセルトランジスタＭＴはＭＯＮＯＳ型であってもよい。ＭＯＮＯＳ型とは、半導体基板上にゲート絶縁膜を介在して形成された電荷蓄積層（例えば絶縁膜）と、電荷蓄積層上に形成され、電荷蓄積層より誘電率の高い絶縁膜（以下、ブロック層と呼ぶ）と、更にブロック層上に形成された制御ゲート電極とを有する構造である。

メモリセルトランジスタＭＴの制御ゲートはワード線として機能し、ドレインはビット線に電気的に接続され、ソースはソース線に電気的に接続されている。またメモリセルトランジスタＭＴは、ｎチャネルＭＯＳトランジスタである。なお、メモリセルトランジスタＭＴの個数は６４個に限られず、１２８個や２５６個、５１２個等であってもよく、その数は限定されるものではない。

またメモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域は選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域は選択トランジスタＳＴ２のドレイン領域に接続されている。

同一行にあるメモリセルトランジスタＭＴの制御ゲート電極はワード線ＷＬ０〜ＷＬ６３のいずれかに共通接続され、同一行にあるメモリセルトランジスタＭＴの選択トランジスタＳＴ１、ＳＴ２のゲート電極は、それぞれセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。なお説明の簡単化のため、以下ではワード線ＷＬ０〜ＷＬ６３を区別しない場合には、単にワード線ＷＬと呼ぶことがある。また、メモリセルアレイ１において同一列にある選択トランジスタＳＴ１のドレインは、いずれかのビット線ＢＬ０〜ＢＬｎに共通接続される。以下、ビット線ＢＬ０〜ＢＬｎ（ｎ：自然数）についても、これらを区別しない場合には一括してビット線ＢＬと呼ぶ。選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続される。

また、同一のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴには一括してデータが書き込まれ、この単位をページと呼ぶ。更に、複数のメモリセルトランジスタＭＴはブロックＢＬＫ単位で一括してデータが消去される。

＜ロウデコーダ２について＞
次にロウデコーダ２について説明する。ロウデコーダ２は、ブロックデコーダ２０、及びｎチャネル型ＭＯＳトランジスタ２１乃至２３を備える。ブロックデコーダ２０は、データの書き込み動作時、読み出し動作時、及び消去時において、制御部７から与えられたブロックアドレスをデコードし、その結果に基づいてブロックＢＬＫを選択する。すなわち、選択されたメモリセルトランジスタＭＴが含まれるブロックＢＬＫに対応するＭＯＳトランジスタ２１乃至２３が接続される制御線ＴＧを選択して、該ＭＯＳトランジスタ２１乃至２３をオン状態とする。このとき、ブロックデコーダ２０からは、ブロック選択信号が出力される。ブロック選択信号とは、データの読み出し、書き込み、消去など行う際に、ロウデコーダ２が複数あるメモリブロックＢＬＫ０乃至ＢＬＫｓのうちいずれかを選択する信号である。またこれにより、ロウデコーダ２は、選択されたブロックＢＬＫに対応するメモリセルアレイ１のロウ方向を選択する。つまり、ブロックデコーダ２０から与えられる選択信号に基づいて、ロウデコーダ２はセレクトゲート線ＳＧＤ１、ＳＧＳ１、及びワード線ＷＬ０〜ＷＬ６３に対し、ドライバ回路３から与えられた電圧をそれぞれ印加する。

＜ドライバ回路３について＞
次にドライバ回路３について説明する。ドライバ回路３は、セレクトゲート線ＳＧＤ１、ＳＧＳ１毎に設けられたセレクトゲート線ドライバ３１、３２、及びワード線ＷＬ毎に設けられたワード線ドライバ３３を備える。本実施形態では、ブロックＢＬＫ０に対応したワード線ドライバ３３、セレクトゲート線ドライバ３１、３２のみを図示する。しかし実際では、これらワード線ドライバ３３、セレクトゲート線ドライバ３１、及び３２は、ブロックＢＬＫ０乃至ブロックＢＬＫｓに設けられた、例えば６４本のワード線ＷＬ及びセレクトゲート線ＳＧＤ１、ＳＧＳ１に共通接続されている。

制御部７から与えられるページアドレスのデコード結果に応じて、ブロックＢＬＫが選択される。ワード線ドライバ３３は選択されたワード線ＷＬを介してドライバ回路３から与えられた必要とされる電圧を、この選択ブロックＢＬＫ内に設けられたメモリセルトランジスタＭＴの制御ゲートへと転送する。またセレクトゲート線ドライバ３１は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＤ１を介し、必要とする電圧を選択トランジスタＳＴ１のゲートへと転送する。この時、セレクトゲート線ドライバ３１は選択トランジスタＳＴ１のゲートに信号ｓｇｄを転送する。具体的には、セレクトゲート線ドライバ３１は、データの書き込み時、読み出し時、消去時、更にはデータのベリファイ時に、セレクトゲート線ＳＧＤ１を介して、例えば信号ｓｇｄを選択トランジスタＳＴ１のゲートに転送する。なお、信号ｓｇｄは、その信号が‘Ｌ’レベルであった場合、０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤ（例えば、１．８[Ｖ]）する。

また、セレクトゲート線ドライバ３１と同様にセレクトゲート線ドライバ３２は、選択ブロックＢＬＫに対応するセレクトゲート線ＳＧＳ１を介し、データの書き込み時、読み出し時、データのベリファイ時にセレクトゲート線ＳＧＳ１を介してそれぞれ必要とする電圧を選択トランジスタＳＴ２のゲートに転送する。この時、セレクトゲート線ドライバ３２は選択トランジスタＳＴ２のゲートに信号ｓｇｓを転送する。信号ｓｇｓは、その信号が‘Ｌ’レベルであった場合０[Ｖ]とされ、‘Ｈ’レベルであった場合電圧ＶＤＤとする。

＜高電圧発生回路４について＞
次に図２を用いて高電圧発生回路４について説明する。図２に示すように、高電圧発生回路４は昇圧ポンプ４０−１、４０−２、４０−３、…、４０−ｎ（ｎ：自然数）を備える。以下、昇圧ポンプ４０−１、４０−２、４０−３、…、４０−ｎを区別しない場合には、単に昇圧ポンプ４０を呼ぶ。複数の昇圧ポンプ４０うち、初段の昇圧ポンプ４０−１は、内部電圧ＶＳＵＰ０を入力電圧として次段の昇圧ポンプ４０−２に電圧ＶＳＵＰ１を出力する。また、昇圧ポンプ４０−２は、昇圧ポンプ４０−１から供給された電圧ＶＳＵＰ１を入力電圧として次段の昇圧ポンプ４０−３に電圧ＶＳＵＰ２を出力する。以下同様に、昇圧ポンプ４０−ｎは電圧ＶＳＵＰ（ｎ−１）を入力電圧として、電圧ＶＳＵＰｎを出力する。

なお、各昇圧ポンプ４０は、クロックＣＬＫが入力されたタイミングで電圧ＶＳＵＰを出力する。なお、初段の昇圧ポンプ４０−１に入力されるＶＳＵＰの大きさは、例えば１．８［Ｖ］、３．６［Ｖ］などの値である。

＜センスアンプ５について＞
センスアンプ５は、データの読み出し時にメモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンスして増幅する。またデータの書き込み時には、対応するビット線ＢＬに書き込みデータを転送する。

＜データ入出力端子６について＞
次にデータ入出力回路６について説明する。データ入出力回路６は、図示せぬＩ／Ｏ端子を介してホスト（host）から供給されたアドレス及びコマンドを制御部７へ出力する。またデータ入出力回路６は、書き込みデータを、データ線Ｄ_ｌｉｎｅを介してセンスアンプ５へと出力する。また、データをホストへ出力する際は、制御部７に基づき、センスアンプ５が増幅したデータを、データ線Ｄ_ｌｉｎｅを介して受け取った後、Ｉ／Ｏ端子を介してホストへ出力する。

＜制御部７について＞
次に制御部７について説明する。制御部７は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。すなわち、データ入出力回路６を介して、図示せぬホストから与えられた上記アドレス、及びコマンドに基づいて、データの書き込み動作、読み出し動作、及び消去動作における動作シーケンスを実行する。制御部７はアドレス、及び動作シーケンスに基づき、ブロック選択信号／カラム選択信号を生成する。

制御部７は、前述したブロック選択信号をロウデコーダ３に出力する。また、制御部７はカラム選択信号をセンスアンプ５に出力する。カラム選択信号とは、センスアンプ５のカラム方向を選択する信号である。

また、制御部７には、図示せぬホストから供給された制御信号が与えられる。制御部７は供給された制御信号により、図示せぬＩ／Ｏ端子を介してホスト（host）からデータ入出力回路６へと供給された信号がアドレスであるのか、データであるのかを区別する。

また、制御部７は（後述する）クロッククロック生成回路５０に転送するクロック信号のタイミングを制御する。このクロック信号はホストから転送されてもよいし、制御部７が自身で生成してもよい。

＜２．高電圧発生回路４の詳細（昇圧ポンプの構成）について＞
次に図３を用いて上述した高電圧発生回路４における昇圧ポンプ４０の内部構成例について説明する。

図示するように、昇圧ポンプ４０は、ｎチャネル型ＭＯＳトランジスタ４００−１〜４００−４、及びキャパシタ素子４００−５〜４００−８を備える。

ＭＯＳトランジスタ４００−１の電流経路の一端には、上記電圧ＶＳＵＰ（内部電圧（例えば１．８Ｖ）または外部電圧）が供給され、他端はノードＮ１に接続される。このＭＯＳトランジスタ４００−１はオン状態で電圧ＶＳＵＰをノードＮ１に転送する。

ＭＯＳトランジスタ４００−２の電流経路の一端はノードＮ１に接続され、他端は出力ノードに接続される。また、ノードＮ１には、キャパシタ素子４００−５を構成する電極の一方が接続され、他の電極にはクロック信号（以下、クロックＣＬＫＶ０）が入力される。ＭＯＳトランジスタ４００−１によってノードＮ１の電圧が電圧ＶＳＵＰに充電された場合であって、その後キャパシタ素子４００−５に、例えばクロックＣＬＫＶ０として、ある大きさの電圧の方形波（例えば、電圧ＶＳＵＰ）が入力されるとノードＮ１の電圧は、電圧ＶＳＵＰ×２とされる。ここで、ＭＯＳトランジスタ４００−１のゲートには、電圧（ＶＳＵＰ＋Ｖｔｈ１）の電圧が印加されると、ノードＮ１の電位は電圧ＶＳＵＰとされる。なお、電圧Ｖｔｈ１とは、ＭＯＳトランジスタ４００−１の閾値電圧である。また、ＭＯＳトランジスタ４００−２がオン状態とされると、ノードＮ１の電圧ＶＳＵＰ×２が出力ノードに転送される。なお、キャパシタ素子４００−５に入力される電圧を電圧ＶＳＵＰとしたが、これに限られない。すなわち、この電圧ＶＳＵＰよりも小さい値でもよいし、当然大きな値でもよい。

従って、キャパシタ素子４００−５に入力される電圧により、出力ノードに出力される電圧は異なった値とされる。以下、実施形態では、一例としてキャパシタ素子４００−５に入力される方形波を電圧ＶＳＵＰとして説明する。

ＭＯＳトランジスタ４００−３の電流経路の一端は、ＭＯＳトランジスタ４００−１の電流経路の一端と共通接続される。つまり、ＭＯＳトランジスタ４００−３の電流経路の一端には上記電圧ＶＳＵＰが供給され、ＭＯＳトランジスタ４００−３の電流経路の他端はノードＮ２に接続され、ゲートは、上記ＭＯＳトランジスタ４００−２のゲートと共通接続される。ＭＯＳトランジスタ４００−１と同様に、このＭＯＳトランジスタ４００−３はオン状態で電圧ＶＳＵＰをノードＮ２に転送する。

ＭＯＳトランジスタ４００−４の電流経路の一端はノードＮ２に接続され、他端はＭＯＳトランジスタ４００−２の電流経路の他端と出力ノードに共通接続される。また、ＭＯＳトランジスタ４００−４のゲートは上記ＭＯＳトランジスタ４００−１のゲートと共通接続される。またノードＮ２には、キャパシタ素子４００−６を構成する電極の一方が接続され、他の電極にはクロックＣＬＫＶ１が入力される。ＭＯＳトランジスタ４００−３によってノードＮ２の電圧が電圧ＶＳＵＰに充電された場合であって、その後例えばクロックＣＬＫＶ１（例えば、電圧ＶＳＵＰ）として方形波がキャパシタ素子４００−６に入力されるとノードＮ２の電圧は、電圧ＶＳＵＰ×２とされる。このＭＯＳトランジスタ４００−４がオン状態とされると、ノードＮ２の電圧ＶＳＵＰ×２が出力ノードに転送される。ここで、ＭＯＳトランジスタ４００−３のゲートには、電圧（ＶＳＵＰ＋Ｖｔｈ３）の電圧が印加されると、ノードＮ１の電位は電圧ＶＳＵＰとされる。なお、電圧Ｖｔｈ３とは、ＭＯＳトランジスタ４００−３の閾値電圧である。また、ＭＯＳトランジスタ４００−４がオン状態とされると、ノードＮ２の電圧ＶＳＵＰ×２が出力ノードに転送される。

更に、キャパシタ素子４００−７の一方の電極は、ＭＯＳトランジスタ４００−２及び４００−３のゲートと共通接続され、他の電極にはクロックＣＬＫＧ０が入力される。キャパシタ素子４００−８の一方の電極は、ＭＯＳトランジスタ４００−１及び４００−４のゲートと共通接続され、他の電極にはクロックＣＬＫＧ１が入力される。つまり、クロックＣＬＫＧ０及びクロックＣＬＫＧ１が補相的に入力されることで、ＭＯＳトランジスタ４００−２と４００−３及び４００−８と４００−１とが交互にオン・オフを繰り返し、出力ノードには電圧ＶＳＵＰが交互に出力される。

＜３．昇圧ポンプ４０における入力クロック動作について＞
次に図４を用いて上記昇圧ポンプに入力されるクロック信号のタイムチャートについて説明する。横軸に時間を取り、縦軸にクロックＣＬＫＶ１、ＣＬＫＧ１、ＣＬＫＶ０、及びＣＬＫＧ０を取る。

まず、時刻ｔ０以前において、ノードＮ１の電位が電圧ＶＳＵＰであるものとする。つまり、図示せぬクロックＣＬＫＧ１によりＭＯＳトランジスタ４００−１によってノードＮ１が電圧ＶＳＵＰに充電されているものとする。次いで時刻ｔ１において電圧ＶＳＵＰに達したクロックＣＬＫＶ０がキャパシタ素子４００−５に入力される。すると、キャパシタ素子４００−５を介してノードＮ１の電位は電圧ＶＳＵＰ×２とされる。この際、ＭＯＳトランジスタ４００−１はクロックＣＬＫＧ１が‘Ｌ’レベルであるためオフ状態である。

また、同時刻ｔ１において電圧ＶＳＵＰ×２に達したクロックＣＬＫＧ０がキャパシタ素子４００−７に印加される。この結果、電圧ＶＳＵＰ×２がＭＯＳトランジスタ４００−３及びＭＯＳトランジスタ４００−２のゲートにそれぞれ印加され、ＭＯＳトランジスタ４００−２及び４００−３がそれぞれオン状態とされる。従って、ＭＯＳトランジスタ４００−２は、ノードＮ１の電圧（ＶＳＵＰ×２−Ｖｔｈ２）を出力ノードに、ＭＯＳトランジスタ４００−３は、電圧ＶＳＵＰをノードＮ２に転送する。ここで、電圧Ｖｔｈ２とは、ＭＯＳトランジスタ４００−２の閾値電圧である。その後、時刻ｔ３において、クロックＣＬＫＧ０及びクロックＣＬＫＶ０はそれぞれ‘Ｌ’レベルとされる。

次いで、時刻ｔ５において電圧ＶＳＵＰに達したクロックＣＬＫＶ１がキャパシタ素子４００−６に供給される。すると、キャパシタ素子４００−６を介してノードＮ２の電位は電圧ＶＳＵＰから電圧ＶＳＵＰ×２に上昇する。この際、クロックＣＬＫＧ０は‘Ｌ’レベルとされることから、ＭＯＳトランジスタ４００−３はオフ状態とされ、ノードＮ２の電位がＭＯＳトランジスタ４００−３を介して電圧源側に逆流しない。

また、時刻ｔ５において電圧ＶＳＵＰ×２に達したクロックＣＬＫＧ１がキャパシタ素子４００−８に供給される。この結果、電圧ＶＳＵＰ×２がＭＯＳトランジスタ４００−４及び４００−１のゲートにそれぞれ印加される。従って、このＭＯＳトランジスタ４００−１、４００−３はオン状態とされ、出力ノードにはノードＮ２から電圧（ＶＳＵＰ×２−Ｖｔｈ４）が転送される。ここで、電圧Ｖｔｈ４とは、ＭＯＳトランジスタ４００−４の閾値電圧である。その後、時刻ｔ７において、クロックＣＬＫＧ１及びクロックＣＬＫＶ１は‘Ｌ’レベルとされ、ＭＯＳトランジスタ４００−４がオフ状態とされる。以降の時刻についても上記記載した動作を繰り返す。

＜４．クロック生成回路５０の構成例について＞
次に、図５を用いて昇圧ポンプ４０に供給されるクロックＣＬＫＧ０及びクロックＣＬＫＧ１を生成するクロック生成回路５０の構成例について説明する。このクロック生成回路５０は上記昇圧ポンプ毎に設けられる。

図示するようにクロック生成回路５０は、ｎチャネル型ＭＯＳトランジスタ５００−１及び５００−２、並びにキャパシタ素子５００−３及び５００−４、並びにインバータ５００−５及び５００−６を備える。

ＭＯＳトランジスタ５００−１の電流経路の一端には外部電圧ＶＳＵＰが供給され、他端はノードＮ３に接続される。このＭＯＳトランジスタ５００−１にゲートはノードＮ４に接続されている。またＭＯＳトランジスタ５００−２の電流経路の一端は、ＭＯＳトランジスタ５００−１の電流経路の一端と共通接続され、他端はノードＮ４に接続される。このＭＯＳトランジスタ５００−２のゲートはノードＮ３に接続されている。ＭＯＳトランジスタ５００−１及び５００−２は、ノードＮ４、Ｎ３の電圧に応じて交互にオン状態とされ、電圧ＶＳＵＰをノードＮ３、Ｎ４に転送する。

キャパシタ素子５００−３の一方の電極にはノードＮ３が接続され、他の電極にはクロックＣＬＫＡが供給される。クロックＣＬＫＡは例えば振幅ＶＳＵＰの信号である。また、キャパシタ素子５００−４の一方の電極はノードＮ４に接続され、他の電極にはクロック／ＣＬＫＡが供給される。このキャパシタ素子５００−４の容量は、後述するようにキャパシタ素子５００−３よりも小さな値である。従って、素子自体がキャパシタ素子５００−３よりも小さい。また、ノードＮ３にはインバータ５００−５、５００−６の一方の電源ノードが接続され、他方の電源ノードは接地されている。インバータ５００−５、５００−６の入力端には、制御部７から出力されたクロック信号／ＣＬＫ０、／ＣＬＫ１がそれぞれ供給される。インバータ５００−５、５００−６は、クロック信号／ＣＬＫ０、／ＣＬＫ１に応じてクロックＣＬＫＧ０、ＣＬＫＧ１を出力する。

図５の左下にインバータ５００−５の一例を示す。なお、インバータ５００−５、５００―６は同一の構成であるため、ここではインバータ５００−５についてのみ説明する。

図示するように、インバータ５００−５はｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタから構成される。ｐチャネル型ＭＯＳトランジスタの電流経路の一端（電源ノード）はノードＮ３に接続され、他端はｎチャネル型ＭＯＳトランジスタの電流経路の一端に接続され、クロックＣＬＫＧ０の出力端とされる。ｎチャネル型ＭＯＳトランジスタの電流経路の他端は接地される。また、これらｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタのゲートにはクロック／ＣＬＫ０が与えられる。

また、インバータ５００−６を構成するｐチャネル型ＭＯＳトランジスタの電流経路の一端は、ノードＮ３が接続され、他端はクロックＣＬＫＧ１を出力する出力端とされ、ゲートにはクロック／ＣＬＫ１が供給される。このクロック／ＣＬＫ０及びクロック／ＣＬＫ１は補相的にインバータ５００−５、５００−６の入力端に供給される。このため、インバータ５００−５及び５００−６はクロックＣＬＫＧ０とクロックＣＬＫＧ１とを交互に出力する。具体的には、上記図４のタイムチャートに示すようなタイミングで、インバータ５００−５及び５００−６はクロックＣＬＫＧ０とクロックＣＬＫＧ１を出力する。

なお、上記図５において、クロックＣＬＫＧ０及びＣＬＫＧ１を出力する構成としてインバータを一例として挙げたが、ノードＮ３の電位と接地電位とをクロックＣＬＫＧ０及びＣＬＫＧ１として交互に出力できる構成であればこれに限られない。つまり、クロック／ＣＬＫ０によって制御され、ノードＮ３とクロックＣＬＫＧ０の出力端とを一時的に電気的接続可能な第１スイッチと、接地電位とクロックＣＬＫＧ０の出力端とを一時的に電気的接続可能な第２スイッチとが設けられていても良い。なお、以下実施形態では、簡単なため一例としてインバータを挙げて説明する。

＜５．クロック生成回路５０のクロック生成動作について＞
次に上記構成における動作について、図６を用いて説明する。図６は、クロック生成回路５０によるクロックＣＬＫＧ０及びクロックＣＬＫＧ１を生成する動作を示したタイムチャートである。図示するように、横軸に時間を取り、縦軸にクロックＣＬＫＧ０、クロックＣＬＫ０、クロックＣＬＫＧ１、クロックＣＬＫ１、及びクロックＣＬＫＡを取る。なお、クロックＣＬＫＡは、クロック／ＣＬＫ０とクロックＣＬＫ１とのＮＡＮＤ演算で得られる信号である。つまり、クロック／ＣＬＫ０とクロックＣＬＫ１とのいずれか一方が‘Ｌ’レベルとされると、クロックＣＬＫＡは‘Ｈ’レベルとされる。まず、前提としてノードＮ４の電位は電圧ＶＳＵＰとする。つまり、ＭＯＳトランジスタ５００−２によってノードＮ４の電位が電圧ＶＳＵＰにまで充電されている場合を想定する。

時刻ｔ０以前ではクロック／ＣＬＫＡ（図６には示していない）が‘Ｈ’レベル（電圧ＶＳＵＰ）とされる。従って、キャパシタ素子５００−４には電圧ＶＳＵＰが供給され、この結果ノードＮ４の電位は電圧ＶＳＵＰから電圧ＶＳＵＰ×２まで充電される。従って、ＭＯＳトランジスタ５００−１がオン状態とされ、ノードＮ３の電位は電圧ＶＳＵＰにまで達する。つまり、クロック／ＣＬＫＡが‘Ｈ’レベル（クロックＣＬＫＡが‘Ｌ’）の期間、ノードＮ３の電位が充電される。

次いで、時刻ｔ１においてクロックＣＬＫＡが電圧ＶＳＵＰに達する。この電圧ＶＳＵＰがキャパシタ素子５００−３に供給されることで、ノードＮ３の電位が上記電圧ＶＳＵＰから電圧ＶＳＵＰ×２まで上昇する。なお、ノードＮ３の電位が電圧ＶＳＵＰにまで達するためＭＯＳトランジスタ５００−１はオフ状態とされる。つまり、ノードＮ３の電位が電圧源に向かって逆流することはない。また、ノードＮ３の電位が電圧ＶＳＵＰ×２とされることから、ＭＯＳトランジスタ５００−２はオン状態とされ、ノードＮ４の電位は電圧ＶＳＵＰにまで充電される。

また同時刻ｔ１において、クロックＣＬＫ０が‘Ｈ’レベル（クロック／ＣＬＫ０＝‘Ｌ’）とされ、インバータ５００−５を構成するｐチャネル型ＭＯＳトランジスタがオン状態とされる。この結果、ノードＮ３の電位ＶＳＵＰ×２がこのインバータ５００−５を介して電圧ＶＳＵＰ×２のクロックＣＬＫＧ０が出力される。

その後、時刻ｔ３においてクロックＣＬＫ０は‘Ｌ’レベルとされインバータ５００−５におけるｐチャネル型ＭＯＳトランジスタはオフ状態とされる。すなわち、同時刻ｔ３においてクロックＣＬＫＧ０も‘Ｌ’レベルとされる。

また、時刻ｔ３においてクロックＣＬＫＡが‘Ｌ’レベルとされることから、再度ノードＮ３の電位が電圧ＶＳＵＰにまで充電される。充電される最大期間は時刻ｔ３〜ｔ４までの期間である。つまり、ＭＯＳトランジスタ５００−１の電流供給率が高ければ高いほどノードＮ３が電圧ＶＳＵＰに達する時間は短くて済み、（ｔ４−ｔ３）の時間も短くなる。簡単化のために、本実施形態では時刻ｔ３〜ｔ４の期間にノードＮ３の電位が電圧ＶＳＵＰに充電されるものとする。

次いで、時刻ｔ４において、クロックＣＬＫＡが電圧ＶＳＵＰに達する。この電圧ＶＳＵＰがキャパシタ素子５００−３に供給されることで、ノードＮ３の電位が上記電圧ＶＳＵＰから電圧ＶＳＵＰ×２まで上昇する。従って、上述したようにノードＮ３の電位が電圧ＶＳＵＰにまで達することからＭＯＳトランジスタ５００−１はオフ状態とされる。つまり、ノードＮ３の電位が電圧源に向かって逆流することはない。

時刻ｔ５において、クロックＣＬＫ１が‘Ｈ’レベル（クロック／ＣＬＫ１＝‘Ｌ’）とされ、インバータ５００−６を構成するｐチャネル型ＭＯＳトランジスタがオン状態とされる。この結果、ノードＮ３の電位ＶＳＵＰ×２がこのインバータ５００−６を介して電圧ＶＳＵＰ×２のクロックＣＬＫＧ１が出力される。

その後、時刻ｔ７においてクロックＣＬＫ１は‘Ｌ’レベルとされインバータ５００−６におけるｐチャネル型ＭＯＳトランジスタはオフ状態とされる。すなわち、同時刻ｔ７においてクロックＣＬＫＧ１も‘Ｌ’レベルとされる。

時刻ｔ８以降も同様な動作を繰り返すことで、クロックＣＬＫＧ０とクロックＣＬＫＧ１とがインバータ５００−５、５００−６から交互に出力される。

＜６．クロック生成回路５０のレイアウトについて＞
次に図７を用いて上記図５で説明したクロック生成回路５０のレイアウトについて説明する。図７に示すように、占有面積の大きなキャパシタ素子５００−３を中央に配置する。このキャパシタ素子５００−３の電極面に沿って、この電極の中心を通る軸Ａに対して線対称となるように、キャパシタ素子５００−３の両側にインバータ５００−５及び５００−６を配置する。このキャパシタ素子５００−３の電圧ＶＳＵＰ×２は配線_Ｃ１、配線_Ｃ２を介してインバータ５００−５及び５００−６に転送する。このときキャパシタ素子５００−３の一方の電極とｐチャネル型ＭＯＳトランジスタのソース端とが配線_Ｃ１、_Ｃ２でそれぞれ接続されている。また、インバータ５００−５を構成するｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタのゲートには、配線_Ｇ１が接続され、この配線_Ｇ１を介してクロック／ＣＬＫ０が供給される。同様に、インバータ５００−６を構成するｐチャネル型ＭＯＳトランジスタ、ｎチャネル型ＭＯＳトランジスタのゲートには、配線_Ｇ２が接続され、この配線_Ｇ１を介してクロック／ＣＬＫ１が供給される。

更に、軸Ａに沿ってキャパシタ素子５００−１に隣接するようにＭＯＳトランジスタ５００−１を配置する。このＭＯＳトランジスタ５００−１のソース端とキャパシタ素子５００−３の一方の電極とが配線_Ｔｒで接続される。

上述したようにこのＭＯＳトランジスタ５００−１には電圧ＶＳＵＰが電圧源から供給されている。この電圧ＶＳＵＰを供給する供給線_{Ｌｉｎｅ−１}を軸Ａと直行する方向であって、且つＭＯＳトランジスタ５００−１を挟んでキャパシタ素子５００−３の反対側に配置する。

この供給線_{Ｌｉｎｅ−１}とインバータ５００−５との間にキャパシタ素子５００−４ａを配置し、後述するＭＯＳトランジスタ５００−２ｂと配線_Ｃ３で接続する。

また供給線_{Ｌｉｎｅ−１}とインバータ５００−６との間にキャパシタ素子５００−４ｂを配置し、後述するＭＯＳトランジスタ５００−２ａと配線_Ｃ４で接続する。これらキャパシタ素子５００−４ａ及び５００−４ｂは、上記キャパシタ素子５００−４の半分の容量を備える。

また、キャパシタ素子５００−３と供給線_{Ｌｉｎｅ−１}との間、且つＭＯＳトランジスタ５００−１とキャパシタ素子５００−４ａとの間にＭＯＳトランジスタ５００−２ａを配置する。同様にキャパシタ素子５００−３と供給線_{Ｌｉｎｅ−１}との間、且つＭＯＳトランジスタ５００−２とキャパシタ素子５００−４ｂとの間にＭＯＳトランジスタ５００−２ｂを配置する。これらＭＯＳトランジスタ５００−２ａ及び５００−２ｂは、上記キャパシタ素子５００−２の半分の電流供給率を備える。

上記ＭＯＳトランジスタ５００−２及びキャパシタ素子５００−４をそれぞれ２つに分割することで、図７に示すような軸Ａを線対称としたレイアウトが形成される。

本実施形態に係る半導体装置であると、クロック生成回路５０の面積縮小が可能となる。すなわち、本実施形態に係るクロック生成回路５０はキャパシタ素子５００−３を用いてノードＮ３の電位を電圧ＶＳＵＰ×２にまで上昇させ、このノードＮ３をインバータ５００−５及び５００−６で共有する構成を備える。またノードＮ３の電位を電圧ＶＳＵＰ×２にまで上昇させる必要があるため、キャパシタ素子５００−１の容量を大きくする必要がある。キャパシタ素子の占有面積は、必要とする容量に比例して大きくなる。

仮に、インバータ５００−５及び５００−６がノードＮ３を共有しておらず、インバータ５００−６に電圧ＶＳＵＰ×２を供給するキャパシタ素子を、更に設けた場合、この更に設けられたキャパシタ素子の面積の分だけクロック生成回路５０の回路面積が大きくなってしまう。

クロック生成回路５０は、クロック／ＣＬＫＧ０及びクロック／ＣＬＫＧ１を交互に出力すればよいことから、クロックＣＬＫＡがこれらクロック／ＣＬＫＧ０とクロック／ＣＬＫＧ１と同期していればよい。つまり、クロック／ＣＬＫＧ０またはクロック／ＣＬＫＧ１のそれぞれがインバータ５００−５及び５００−６に入力されるタイミングで、クロックＣＬＫＡによりノードＮ３の電位が電圧ＶＳＵＰ×２となっていればよい。従ってノードＮ３をインバータ５００−５及び５００−６で共通接続すれば、一方のキャパシタ素子を省略することが出来、面積縮小が実現できる。

なお、キャパシタ素子５００−４はＭＯＳトランジスタ５００−１が電圧ＶＵＳＰをノードＮ３に転送できるよう、このＭＯＳトランジスタ５００−１を駆動するためのものであり、容量はキャパシタ素子５００−３よりも十分小さい。このため、インバータ５００−６を駆動する大容量のキャパシタ素子を設ける場合に比して、本実施形態に係るクロック生成回路５０は、キャパシタ素子５００−３と容量の十分小さいキャパシタ素子５００−４とで済むため、面積縮小を実現できる。

また更に、本実施形態における半導体装置であると、昇圧ポンプ４０−ｎが出力する電圧ＶＳＵＰｎを安定させることが出来る。この理由を以下説明する。

上述したようにクロック生成回路５０のレイアウトは軸Ａを線対称として配置される。このため、クロック生成回路５０を構成する部材に接続され、クロック信号を転送するそれぞれの信号線の長さも同一とされる。これは、信号線の配線容量及び配線抵抗のバラつきを抑えることが出来、この対称に設けられた信号線をそれぞれ伝播する電圧（クロック信号）の波形にバラつきがなくなる。これはインバータ５００−５及び５００−６から出力されるクロックＣＬＫＧ０、クロックＣＬＫＧ１がバラつくことを抑制する。つまり、図２に示すように昇圧ポンプ４０−ｎから出力される電圧ＶＳＵＰｎは波形が安定した電圧が出力される。

［第２の実施形態］
次に、図８を用いて第２の実施形態に係る半導体装置について説明する。図８は、本実施形態に係るクロック生成回路５０の構成例である。

＜１．構成例について＞
図８に示すように、本実施形態に係るクロック生成回路５０は、上記第１の実施形態におけるクロック生成回路５０においてＭＯＳトランジスタ５００−２及びキャパシタ素子５００−４を廃し、ｎチャネル型ＭＯＳトランジスタ５００−７及び５００−８、並びにキャパシタ素子５００−９及び５００−１０を設けた構成である。以下、第１の実施形態におけるクロック生成回路５０と同一の構成については説明を省略する。

図示するように、ＭＯＳトランジスタ５００−７の電流経路の一端には、電圧源ＶＳＵＰ２（例えば、ＭＯＳトランジスタ５００−１の閾値電圧Ｖｔｈ１以上で電圧ＶＳＵＰ未満の電圧）が供給され、他端はノードＮ５に接続され、ゲートはノードＮ６とＭＯＳトランジスタ５００−１のゲートに接続される。つまり、ノードＮ６の電位がＭＯＳトランジスタ５００−７の有する閾値電圧以上に達するとこのＭＯＳトランジスタ５００−７がオン状態とされ、ノードＮ５に電圧ＶＳＵＰ２が転送される。

ＭＯＳトランジスタ５００−８の電流経路の一端には、上記電圧源ＶＳＵＰ２が供給され、他端はノードＮ６に接続され、ゲートはノードＮ５で上記ＭＯＳトランジスタ５００−７の電流経路の他端と共通接続される。つまり、ノードＮ５の電位が上昇し、ＭＯＳトランジスタ５００−８の有する閾値電圧よりも大きな電圧とされると、ＭＯＳトランジスタ５００−８によって、ノードＮ６に電圧ＶＳＵＰ２が転送される。

また、ノードＮ５には、キャパシタ素子５００−９の一方の電極が接続され、他の電極にはクロックＣＬＫＡが供給される。ノードＮ６には、キャパシタ素子５００−１０の一方の電極が接続され、他の電極にはクロックＣＬＫＡが供給される。

更にインバータ５００−５を構成するｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタのゲートにはクロック／ＣＬＫ０が供給される。

また、インバータ５００−６を構成するｐチャネル型ＭＯＳトランジスタ及びｎチャネル型ＭＯＳトランジスタのゲートにはクロック／ＣＬＫ１が供給される。

＜２．クロック生成回路５０の動作について＞
次に図９を用いて上記クロック生成回路５０の動作について説明する。図９は、本実施形態に係るクロック生成回路５０の動作を示すタイムチャートである。図示するように、横軸に時間を取り、縦軸にクロックＣＬＫＧ０、クロックＣＬＫ０、クロックＣＬＫＧ１、クロックＣＬＫ１、及びクロックＣＬＫＡを取る。

まず、時刻ｔ０以前においてノードＮ６の電位が電圧ＶＳＵＰ２であるものとする。すなわち、ＭＯＳトランジスタ５００−８によってＶＳＵＰ２がノードＮ６に転送されているものとする。

時刻ｔ０以前は、クロックＣＬＫＡは‘Ｌ’レベル（クロック／ＣＬＫＡ＝‘Ｈ’）であるため、キャパシタ素子５００−１０に例えば電圧ＶＳＵＰが供給される。この結果、ノードＮ６はそれまでの電圧ＶＳＵＰ２から電圧（ＶＳＵＰ２＋ＶＳＵＰ）に上昇する。この電圧がＭＯＳトランジスタ５００−１、５００−７のゲートにそれぞれ印加され、ノードＮ３の電位はＭＯＳトランジスタ５００−１によって電圧ＶＳＵＰにまで充電される。ここで、ＭＯＳトランジスタ５００−１のゲートに電圧ＶＳＵＰに加え電圧ＶＳＵＰ２を印加するのは、ＭＯＳトランジスタ５００−１によってノードＮ３の電位を確実に電圧ＶＳＵＰにまで上昇させるためである。また、ＭＯＳトランジスタ５００−７がオン状態とされるため、ノードＮ５の電位は電圧ＶＳＵＰ２まで充電される。またノードＮ６の電位は電圧（ＶＳＵＰ＋ＶＳＵＰ２）から放電され、その後ゼロ電位に遷移する。

次いで、時刻ｔ１においてクロックＣＬＫＡが‘Ｈ’レベルとされる。クロックＣＬＫＡによって供給される電圧は、例えば電圧ＶＳＵＰである。このため、キャパシタ素子５００−３によってノードＮ３の電位は電圧ＶＳＵＰ×２にまで充電され、またキャパシタ素子５００−９によってノードＮ５の電位は電圧（ＶＳＵＰ＋ＶＳＵＰ２）にまで充電される。

また同時刻ｔ１において、クロックＣＬＫ０が‘Ｈ’レベル（クロック／ＣＬＫ０＝‘Ｌ’）とされる。従って、インバータ５００−５を構成するｐチャネル型ＭＯＳトランジスタはオン状態とされる。この結果、同時刻ｔ１においてｐチャネル型ＭＯＳトランジスタの出力端からは電圧ＶＳＵＰ×２を有したクロックＣＬＫＧ０が出力される。

その後、時刻ｔ３においてクロックＣＬＫ０及びＣＬＫＧ０はそれぞれ‘Ｌ’レベルとされる。

次いで、時刻ｔ３〜時刻ｔ４においてクロックＣＬＫＡ＝‘Ｌ’レベル（クロック／ＣＬＫＡ＝‘Ｈ’レベル）とされる。これにより、再度ノードＮ６の電位は電圧（ＶＳＵＰ２＋ＶＳＵＰ）とされる。従って、ＭＯＳトランジスタ５００−１、５００−７がそれぞれオン状態とされ、ノードＮ３の電位は電圧ＶＳＵＰ、ノードＮ５の電位は電圧（ＶＳＵＰ２＋ＶＳＵＰ）とされる。その後、時刻ｔ５においてクロックＣＬＫＡ及びクロックＣＬＫ１がそれぞれ‘Ｈ’レベルとされる。

この結果、同時刻ｔ５において電圧（ＶＳＵＰ×２）とされたノードＮ３の電圧がインバータ５００−６から電圧ＶＳＵＰ×２とされたクロックＣＬＫＧ１が出力される。その後、時刻ｔ７においてクロックＣＬＫ１及びクロックＣＬＫＡがそれぞれ‘Ｌ’レベルとされ、クロックＣＬＫＧ１においても‘Ｌ’レベルとされる。

時刻ｔ７以降においても同様であるため、説明を省略する。

＜３．クロック生成回路５０のレイアウトについて＞
次に、図１０を用いて本実施形態に係るクロック生成回路５０のレイアウトについて説明する。なお、上記第１の実施形態と異なるレイアウトについてのみ説明する。

図示するように、電圧ＶＳＵＰを供給する供給線_{Ｌｉｎｅ−１}とインバータ５００−５との間にキャパシタ素子５００−９を配置する。また供給線_{Ｌｉｎｅ−１}とインバータ５００−６との間にキャパシタ素子５００−１０を配置する。また、供給線_{Ｌｉｎｅ−１}に隣接するように電圧ＶＳＵＰ２を供給する供給線_{Ｌｉｎｅ−２}を軸Ａに対して直行する方向に配置する。

また、キャパシタ素子５００−３と供給線_{Ｌｉｎｅ−１}との間、且つＭＯＳトランジスタ５００−１とキャパシタ素子５００−９との間にＭＯＳトランジスタ５００−７を配置する。同様にキャパシタ素子５００−３と供給線_{Ｌｉｎｅ−１}との間、且つＭＯＳトランジスタ５００−１とキャパシタ素子５００−１０との間にＭＯＳトランジスタ５００−８を配置する。

ここで、キャパシタ素子５００−４とキャパシタ素子５００−９及び５００−１０との容量は同じである。このため、これらキャパシタ素子４ａ、４ｂの面積の和がキャパシタ素子９及び１０とそれぞれ同一の大きさとされる。つまり、図７と比べ配置されたキャパシタ素子５００−９及び５００−１０はそれぞれキャパシタ素子４ａ及び４ｂの２倍の面積とされる。またＭＯＳトランジスタ５００−２とＭＯＳトランジスタ５００−７及び５００−８との面積は同一の大きさである。このことから、図７と比べ配置されたＭＯＳトランジスタ５００−７及び５００−８はそれぞれＭＯＳトランジスタ５００−２ａ及び２ｂの２倍の面積とされる。

本実施形態に係る半導体装置の構成であっても従来に比してクロック生成回路５０の面積縮小が可能となる。仮に、ノードＮ３にインバータ５００−５及び５００−６を構成するｐチャネル型ＭＯＳトランジスタの電流経路の一端を共通接続しない場合を考える。この場合、例えばインバータ５００−６がクロックＣＬＫＧ１として電圧ＶＳＵＰ×２を出力するための構成が必要となる。具体的には、電圧ＶＳＵＰをインバータ５００−６を構成するｐチャネル型ＭＯＳトランジスタの電流経路の一端に転送するＭＯＳトランジスタと、この一端に一方の電極が接続され、他の電極に電圧ＶＳＵＰが供給されるキャパシタ素子が接続された場合を考える。

ここで、ＭＯＳトランジスタは電圧ＶＳＵＰを転送するための機能を備えていればよいことから、このＭＯＳトランジスタの面積は、ＭＯＳトランジスタ５００−１よりも小さい。しかし、キャパシタ素子の面積はキャパシタ素子５００−３と同じである。これは、インバータ５００−６を構成するｐチャネル型ＭＯＳトランジスタの電流経路の一端の電位を電圧ＶＳＵＰ×２とする必要があるからである。

これに対し本実施形態に係るクロック生成回路５０であると、上記第１の実施形態と同様に本実施形態に係るクロック生成回路５０においてもノードＮ３でインバータ５００−５及び５００−６が共通接続されている。このため、インバータ５００−５及び５００−６がそれぞれ電圧ＶＳＵＰ×２を転送するタイミングでノードＮ３の電位が電圧ＶＳＵＰ×２とされていればよい。つまり、上記仮定した回路のようにそれぞれのインバータに対応したキャパシタ素子を必要としない。このことから面積縮小を実現できる。これは、インバータ５００−５及び５００−６から出力されるクロックＣＬＫＧ０及びクロックＣＬＫＧ１のタイミングが重ならないことが理由の１つに挙げられる。つまり、インバータ５００−５及び５００−６からクロックＣＬＫＧ０及びクロックＣＬＫＧ１を出力するタイミングでノードＮ３の電位が電圧ＶＳＵＰ×２とされていれば良く、また上述したようにクロックＣＬＫＧ０及びクロックＣＬＫＧ１が出力されるタイミングは重ならないことからキャパシタ素子５００−３で上記仮定した回路と同様の機能を果たすことが出来る。

また、本実施形態に係る半導体装置であると、回路設計が容易になり、また動作を安定させることが出来る。すなわち、本実施形態に係るクロック生成回路５０の構成であると、キャパシタ素子５００−３と電気的に接続される部材を減らすことが出来る。換言すれば、図５に示すように上記第１の実施形態では、キャパシタ素子５００−３の一方の電極がＭＯＳトランジスタ５００−２のゲートに接続され、このＭＯＳトランジスタ５００−２の電流経路の一端はＭＯＳトランジスタ５００−１のゲートに接続される。つまり、キャパシタ素子５００−３を設計する際、インバータ５００−５だけでなく、ＭＯＳトランジスタ５００−２に印加される電圧も考慮して設計しなければならない。つまり、キャパシタ素子５００−３に影響を与えるパラメータは、インバータ５００−５、５００−６の他、ＭＯＳトランジスタ５００−２とされる。このＭＯＳトランジスタ５００−２のセル特性が変化すると、ノードＮ４に流れ込む電流値が変化し、これに伴いＭＯＳトランジスタ５００−１のゲートに印加する電圧値も変化する。すなわちノードＮ３に十分電圧が転送されないといった懸念や、電圧ＶＳＵＰにまで達する時間遅延などさまざまな問題が生じる。

これに対し、本実施形態に係る半導体装置であると、クロック生成回路５０においてキャパシタ素子５００−３の一方の電極にはインバータ５００−５及び５００−６のみが接続されているだけある。このためキャパシタ素子５００−３の設計が容易となり、また他の部材の特性変化に対して影響を受けにくくなる。このため、クロック生成回路５０の動作が安定する。

また更に、上記第１の実施形態と同様に、本実施形態においてもクロック生成回路５０のレイアウトは軸Ａを線対称として配置される。このため、クロック生成回路５０を構成する部材に接続され、クロック信号を転送するそれぞれの信号線の長さも同一とされる。これは、信号線の配線容量及び配線抵抗のバラつきを抑えることが出来、この対称に設けられた信号線をそれぞれ伝播する電圧（クロック信号）の波形にバラつきがなくなる。これはインバータ５００−５及び５００−６から出力されるクロックＣＬＫＧ０、クロックＣＬＫＧ１がバラつくことを抑制する。つまり、図２に示すように昇圧ポンプ４０−ｎから出力される電圧ＶＳＵＰｎは波形が安定した電圧が出力される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…メモリセルアレイ、２…ロウデコーダ、３…ドライバ回路、４…電圧発生回路、５…センスアンプ、６…データ入出力回路、７…制御部、１５…ＮＡＮＤストリング、４０−１〜４０−ｎ…昇圧ポンプ、５０…クロック生成回路、４００−１〜４００−４、５００−１、５００−２、５００−７、５００−８…ＭＯＳトランジスタ、４００−５、４００−６、５００−３、５００−４、５００−９、５００−１０…キャパシタ素子、４００−７、４００−８、５００−５、５００−６…インバータ

Claims (5)

1. 一端に第１電圧を供給する第１電圧源が接続された第１トランジスタと、
   前記第１トランジスタによって前記第１電圧に充電される第１ノードと、
   前記第１ノードに電極の一方が接続され、他方の電極に第２電圧を有するクロック信号が供給される第１キャパシタと、
   一端が前記第１ノードに接続され、前記第１ノードの電位をオン状態とされた第１タイミングで出力する第１スイッチ素子と、
   一端が前記第１ノードに接続され、前記第１ノードの前記電位をオン状態とされた前記第１タイミングとは異なる第２タイミングで出力する第２スイッチ素子と
   を具備することを特徴とする半導体装置。
2. 前記第１キャパシタの電極面に平行し、且つこの電極の中心を通る軸に対して線対称の位置に前記第１スイッチ素子と前記第２スイッチ素子とが配置され、
   前記軸方向に沿って、前記第１キャパシタに隣接するように前記第１トランジスタが配置され、
   前記軸と直行する方向に沿って、且つ前記第１トランジスタを挟んで前記第１キャパシタの反対側に前記電圧源の第１供給線が配置される
   ことを特徴とする請求項１記載の半導体装置。
3. 前記第１キャパシタよりも容量の小さな第２キャパシタと、
   前記第１トランジスタよりも電流供給能力の小さな第２トランジスタと
   を更に備え、
   前記第２キャパシタは、前記容量が半分とされた第３キャパシタ及び第４キャパシタに分割され、前記第３キャパシタが前記軸に沿って前記第１インバータと前記供給線との間に配置され、
   前記第４キャパシタが前記軸に沿って前記第２スイッチ素子と前記供給線との間に配置され、
   前記第２トランジスタは、前記電流供給能力が半分とされた第３トランジスタと第４トランジスタとに分割され、前記第３トランジスタは前記軸に沿って前記第１キャパシタと前記供給線との間及び前記第３キャパシタ及び前記第１トランジスタとの間に配置され、
   前記第４トランジスタは前記軸に沿って前記第１キャパシタと前記供給線との間及び前記第４キャパシタ及び前記第１トランジスタとの間に配置された
   ことを特徴とする請求項２記載の半導体装置。
4. 一端が前記第１電圧よりも小さな第２電圧を出力する第２電圧源が供給され、前記第１トランジスタのゲートに接続される第２ノードの電位に応じて前記第１電圧よりも小さな前記第２電圧を第３ノードに転送する第３トランジスタと、
   前記第３トランジスタが前記第３ノードに転送する前記第２電圧に応じて前記２電圧源から供給される前記第２電圧を前記第２ノードに転送する第４トランジスタと、
   一方の電極が前記第３トランジスタの他端に接続され、他方の電極に前記クロック信号が供給される前記第１キャパシタの容量よりも小さい第６キャパシタと、
   一方の電極が前記第４トランジスタの他端に接続され、他方の電極に前記クロック信号の反転信号が供給される前記第６キャパシタと同じ容量の第７キャパシタと
   を更に具備することを特徴とする請求項１記載の半導体装置。
5. 前記第１キャパシタの電極面に平行し、且つこの電極の中心を通る軸に対して線対称の位置に前記第１スイッチ素子と前記第２スイッチ素子とが配置され、
   前記軸方向に沿って、前記第１キャパシタに隣接するように前記第１トランジスタが配置され、
   前記軸と直行する方向に沿って、且つ前記第１トランジスタを挟んで前記第１キャパシタの反対側に前記第１電圧を転送する第１供給線が配置され、
   前記第１供給線に隣接して、前記第１トランジスタの反対側に前記第２電圧を転送する第２供給線が配置され、
   前記第６キャパシタが前記軸に沿って前記第１スイッチ素子と前記第１供給線との間に配置され、
   前記第７キャパシタが前記軸に沿って前記第２スイッチ素子と前記第１供給線との間に配置され、
   前記第３トランジスタが前記軸に沿って前記第１キャパシタと前記第１供給線との間及び前記第６キャパシタ及び前記第１トランジスタとの間に配置され、
   前記第４トランジスタが前記軸に沿って前記第１キャパシタと前記第１供給線との間及び前記第７キャパシタ及び前記第１トランジスタとの間に配置される
   ことを特徴とする請求項４記載の半導体装置。

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