CN101174459A - 将弱单元用作读取标识符的非易失性半导体存储器器件 - Google Patents

将弱单元用作读取标识符的非易失性半导体存储器器件 Download PDF

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CN101174459A CNA2007101672078A CN200710167207A CN101174459A CN 101174459 A CN101174459 A CN 101174459A CN A2007101672078 A CNA2007101672078 A CN A2007101672078A CN 200710167207 A CN200710167207 A CN 200710167207A CN 101174459 A CN101174459 A CN 101174459A
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Abstract

非易失性半导体存储器被配置为监视读取干扰(例如，由于软编程)的发作并且执行保护其中数据的操作。非易失性半导体存储器具有包括正常存储器单元和标志存储器单元的存储器单元阵列。标志存储器单元被配置为在其数据保留方面比正常存储器单元更易受电压力影响。存储器监视存储在标志存储器单元中的数据，以便监视正常存储器单元的数据保留特性。

Description

将弱单元用作读取标识符的非易失性半导体存储器器件
相关申请的交叉引用
本申请要求2006年11月3日提交的韩国专利申请第10-2006-0108360号的权益，通过引用而将其公开全部内容合并于此。
技术领域
本发明涉及非易失性半导体存储器，更具体地涉及通过将电荷注入浮置栅极中或从中放出电荷来存储数据的非易失性半导体存储器。
背景技术
近年来，随着诸如计算机之类的信息处理设备迅速发展，高速高容量半导体存储器器件被用作信息处理设备的关键组件。
通常，半导体存储器器件可被分类为易失性半导体存储器器件和非易失性半导体存储器器件。易失性半导体存储器器件可被进一步分类为动态随机存取存储器和静态随机存取存储器。易失性半导体存储器器件在读写操作中是快速的，但当其存储器单元断电时丢失数据。非易失性半导体存储器器件可被进一步分类为掩膜只读存储器(MROM)、可编程只读存储器(PROM)、可擦除和可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)等。
非易失性半导体存储器器件即使在断电时也可以永久地保留其存储器单元中的数据，并因此可被用于与其供电状态无关地保留数据。一旦在电子系统中安装了MROM、PROM或EPROM，就难以擦除其中的(程序)数据或将(程序)数据写入其中。反之，在将EEPROM安装到电子系统中之后，可以利用系统自身更容易地电可擦除和可写入EEPROM，因此，EEPROM被越来越多地用作可被不断更新的系统程序存储单位或辅助存储单位。
持续要求开发出用于，例如，诸如数字摄像机和便携式/笔记本计算机之类的计算机或微处理器控制电子设备中的更高密度和更高性能EEPROM器件，其中，EEPROM可被用于取代或补充硬盘驱动器。
随着EEPROM设计和制造技术的进步，NAND(与非)型快闪EEPROM提供了快闪擦除功能。由于其比典型EEPROM更高的集成度，快闪EEPROM可充当高密度和高容量辅助存储单位。依靠EEPROM单位存储器单元阵列的结构，快闪EEPROM可被分类为NAND(与非)型、NOR(或非)型、和AND(与)型。如在现有技术中所公知的，NAND型快闪EEPROM具有比NOR/AND快闪EEPROM更高的集成度。
图1是传统非易失性半导体存储器器件的方块图，图2是图1的存储器单元阵列中的存储器单元的横截面视图。
参照图1，NAND型EEPROM存储器器件包括数据输入/输出缓冲器58、选择字线的行解码器52、列解码器54、列选通器55、用于感测和存储存储器单元晶体管中的输入/输出数据的感测放大器电路53、用于生成升高电压的升压电路56、控制存储器器件的操作的控制电路57、以及存储器单元阵列51。
存储器单元阵列51包括将数据传送到NAND单元单位(或单元串)中的存储器单元晶体管和从NAND单元单位(或单元串)中的存储器单元晶体管传送数据的位线BL、和控制NAND单元单位中的存储器单元晶体管和选择晶体管的栅极的字线WL。
参照示出图1的存储器单元阵列51中的存储器单元的横截面视图的图2，存储器单元形成在n型势阱11上形成的p形势阱12中的NAND单元单位。NAND单元单位包括具有与位线连接的漏极的第一选择晶体管SST、具有与公共源线连接的源极的第二选择晶体管ST、和具有串联在第一选择晶体管SST的源极和第二选择晶体管ST的漏极之间的沟道的16个存储器单元晶体管(位于字线WL0到WL15下面并且与字线WL0到WL15连接)。NAND单元单位在p型势阱12上形成。每个存储器单元晶体管包括在源极和漏极区21之间的沟道上形成的浮置栅极(FG)15、以及经由层间绝缘膜16在浮置栅极15上形成的控制栅极(CG)17，其中，栅极氧化层14介于浮置栅极15与沟道之间。通过施加到控制栅极17的编程电压，使电荷积聚在浮置栅极15上，起编程数据的作用。
将描述NAND型EEPROM的擦除、写入、和读取操作。传统上，擦除和写入(或编程)操作利用F-N隧道电流执行。例如，在擦除操作中，将超高压施加到衬底并且将低压施加到CG。在这种情况下，浮置栅极电压Vfg由CG与FG之间的电容和FG与衬底之间的电容的耦合比确定，并且施加到FG。当施加到FG的浮置栅极电压Vfg与施加到衬底的衬底电压Vsub之间的电压差大于F-N隧道效应(tunneling)的电压差时，积聚在FG中的电子移动到衬底。电子移动降低了含有CG、FG、源极和漏极的存储器单元晶体管的阈值电压Vt。当将足够高电压施加到漏极时，即使将0V电压施加到CG和源极，由于Vt下降到足够低，所以也会有电流流过。这种状态被认为是“擦除”，通常表示成逻辑“1”。
相反，在写入操作中，将0V电压施加到源极和漏极和将超高压施加到CG。在这种情况下，在沟道中形成反型层，源极和漏极两者都具有0V的电位。如果由CG与FG之间的电容和FG与衬底之间的电容的耦合比确定的浮置栅极电压Vfg与沟道电压Vchannel(0V)之间的电压差足以引起F-N隧道效应，则电子从沟道区移动到FG。电子移动提高了阈值电压Vt。即使将预定电压施加到CG，将0V电压施加施加到源极并且将适当电压施加到漏极，也不会有电流流过。这种状态被认为是“编程的”，通常表示成逻辑 “0”。
在存储器单元阵列的结构中，单位页指的是具有与一条字线共有连接的控制栅极的存储器单元晶体管。包括多个存储器单元晶体管的多页的每页被称为单元块。单位单元块通常每条位线包括一个或多个单元串。NAND快闪存储器具有用于快速编程的页编程模式。页编程操作包括数据载入操作和编程操作。在数据载入操作中，将来自输入/输出端子的以字节为单位的数据依次锁存和存储在数据寄存器中。各数据寄存器分别对应于各位线。在编程操作中，经由位线同时将数据寄存器中的数据写入所选择的字线上的存储器单元晶体管。
如上所述，在NAND型EEPROM中，一般以页为单位进行读取、编程和写入操作，而以块为单位进行擦除操作。事实上，存储器单元晶体管的FG和沟道之间的电子移动只发生在编程和擦除操作中。在读取操作中，在终止了擦除和编程操作之后，在没有引起数据丢失的风险的情况下从存储器单元晶体管中读取数据。
在读取操作中，将比施加到所选择的存储器单元晶体管的CG的电压(通常是，地电压)更高的电压(通常是，读取电压)施加到未选择的存储器单元晶体管的CG。于是，电流流过或不流过相应位线视所选择的存储器单元晶体管的编程状态而定。如果在确定电压条件下编程的存储器单元的阈值电压高于参考值，则将该存储器单元检测成断开单元，并且在相关位线上以高电压充电。相反，如果编程的存储器单元的阈值电压低于参考值，则将该存储器单元检测成接通单元，并且将相关位线放电为低电平。该位线状态最后被称为页缓冲器的感测放大器(图1的53)检测为 “0”或“1”。
在快闪EEPROM的存储器单元区域中，主要进行读取操作的区域可以是存储诸如ROM表信息或主存储器单元阵列中的数据的索引信息之类的、需要被快速存取的几个代码数据的区域。读取操作引起的读取干扰发生在属于这样区域的存储器单元中。也就是说，在从存储器单元中读取代码数据超过阈值次数之后，由于每当未选择存储器单元时施加的读取电压压力，读取数据失败，导致读取错误。
因此，当对特定存储器单元区域重复进行读取操作超过阈值数目次数时，存储器单元的阈值电压可能发生变化，导致读取错误。在这种情况下，难以利用，例如，纠错码纠正存在读取错误并且导致整个存储器器件缺陷的数据。
于是，需要一种可以事先防止由于非易失性半导体存储器中的读取干扰的读取错误的解决方案。
发明内容
在本发明的一些实施例中，将非易失性半导体存储器配置为监视读取干扰(例如，由于软编程)的发作并且进行保护其中数据的操作。非易失性存储器可以通过检测存储在弱“标志”/“指示”单元中的数据的变化，来识别读取干扰的发作，所述弱“标志”/“指示”单元比存储器单元阵列的其它“正常”单元更易受读取干扰影响。诸如快闪EEPROM之类的非易失性半导体存储器器件能够有效地防止由于读取干扰的正常单元中的读取错误。
本发明的示范性实施例提供了带有存储器单元阵列的非易失性半导体存储器。存储器单元阵列包括正常存储器单元和标志存储器单元，所述标志存储器单元被配置为在其数据保留方面比正常存储器单元更易受电压力影响，并被用于监视正常存储器单元的数据保留特性。
可以将标志存储器单元配置为比正常存储器单元具有更大的耦合比。可以将标志存储器单元配置为比正常存储器单元更易受软编程影响，和/或可以将其配置为比正常存储器单元更易受其中存储的数据的读取干扰影响。可以将非易失性半导体存储器配置为响应标志存储器单元中的数据的变化，备份存储在正常存储器单元中的数据。
本发明的其它示范性实施例提供了具有存储器单元阵列的电可擦除可编程只读存储器(EEPROM)型非易失性半导体存储器。存储器单元阵列包括正常存储器单元和标志存储器单元，所述正常存储器单元具有每个含有存储数据的浮置栅极和控制栅极的MOS晶体管，所述标志存储器单元被配置为在其数据保留方面比正常存储器单元更易受电压力影响以及用于监视正常存储器单元的数据保留特性。
标志存储器单元可以包括宽度比正常存储器单元的浮置栅极的宽度大的浮置栅极。可以将标志存储器单元配置为比正常存储器单元更易受其中存储的数据的读取干扰影响。可以将非易失性半导体存储器配置为响应标志存储器单元中的数据的变化，备份存储在正常存储器单元中的数据。
本发明的其它示范性实施例提供了包括存储器单元阵列和读取电路的EEPROM型非易失性半导体存储器器件。存储器单元阵列包括正常存储器单元和每一个与正常存储器单元之一相对应的标志存储器单元，其中，正常存储器单元包括每个具有用于存储数据的浮置栅极和控制栅极的MOS晶体管。标志存储器单元具有与正常存储器单元相同的类型，并被配置为在其数据保留方面比正常存储器单元更易受电压力影响。读取电路被配置为选择与输入地址相对应的那几个正常存储器单元并从所选择的正常存储器单元中读取数据。读取电路在初始读取操作中从与所选择的正常存储器单元相对应的至少一个标志存储器单元中读取数据，响应于数据读取识别是否发生了读取干扰，并且当识别出读取干扰时暂停(suspend)对所选择的正常存储器单元进行读取操作。
非易失性半导体存储器器件可以进一步包括配置为当识别出读取干扰时、执行数据往回复制(copy-back)操作以将数据从所选择的正常存储器单元读入存储器单元阵列的第一部分的电路。该器件可以进一步包括配置为在进行了数据往回复制操作之后、执行擦除操作以从所选择的正常存储器单元中擦除数据并初始化所选择的正常存储器单元的数据保留特性的擦除电路。该器件可以进一步包括在执行擦除操作之后、将数据从存储器单元阵列的第一部分往回复制到所选择的正常存储器单元并对所选择的正常存储器单元重新开始读取操作的编程电路。
本发明的其它示范性实施例提供了一种驱动非易失性半导体存储器的方法。在存储器单元阵列的备用单元区域中形成指示单元。将指示单元形成为在其数据保留方面比存储器单元阵列中的正常存储器单元更易受电压力影响。从指示单元中读取数据，并且将其与参考数据相比较。当指示单元中的数据与参考数据不相同时，将与指示单元相对应的所选择的正常存储器单元中的数据复制到存储器的另一部分中，从所选择的正常存储器单元擦除数据，并且将复制到存储器的其它部分的数据重新编程到所选择的正常存储器单元中。
当指示单元中的数据与参考数据不相同时，该方法可以进一步包括从指示单元中擦除数据并重新编程指示单元。当指示单元中的数据与参考数据不相同时，可以暂停读取命令，直到复制到存储器的其它部分的数据被重新编程到所选择的正常存储器单元为止。
本发明的其它示范性实施例提供了一种驱动非易失性半导体存储器的方法。在存储器单元阵列的备用单元区域中形成多个指示单元。指示单元被形成为在其数据保留方面比存储器单元阵列中的正常存储器单元更易受电压力影响，并且使指示单元形成为具有不同的相对于彼此相对易受电压力影响的量。从指示单元中最易受影响一个读取第一数据，并且将其与参考数据相比较。当第一数据与参考数据不相同时，从次最易受影响的指示单元读取第二数据，并且将其与参考数据相比较。当第二数据与参考数据不相同时，对与次最易受影响的指示单元相对应的正常存储器单元的块或页进行数据往回复制操作，对该块或页中的正常存储器单元进行数据擦除操作和擦除核实操作，并将往回复制的数据重新编程到进行了擦除操作和擦除核实操作的正常存储器单元。
于是，比正常存储器单元更易受读取干扰影响的标志单元(或指示单元)中的数据被用作将数据重新编程到正常存储器单元中以防止/避免由正常存储器单元中的读取干扰的发作引起的读取错误时的指示符/标志。
现在参照示出本发明的优选实施例的附图在下文中更充分地描述本发明。但是，本发明可以以许多不同形式实施，而不应被解释为局限于本文提出的实施例。更确切地说，提供这些实施例是为了使本公开内容详尽和完整并向本领域的普通技术人员充分表达本发明的范围。
附图说明
通过参照附图对本发明的优选实施例进行详细描述，对于本领域的普通技术人员来说，本发明的上述和其它特征和优点将更加显而易见，在附图中：
图1是传统非易失性半导体存储器器件的框图；
图2是图1的存储器单元阵列中的存储器单元的横截面图；
图3是根据本发明一些实施例的非易失性半导体存储器器件的框图；
图4是例示图3的存储器单元阵列中的存储器单元的连接结构的等效电路图；
图5是图4的存储器单元的横截面图；以及
图6是例示根据本发明的一些实施例的可以防止读取干扰引起的读取错误的操作的流程图。
具体实施方式
现在将参照示出本发明实施例的附图更充分地描述本发明的实施例。但是，本发明可以以许多不同形式实施，而不应被解释为局限于本文提出的实施例。而是提供这些实施例使得使本公开内容详尽和完整，并向本领域的普通技术人员充分表达本发明的范围。通篇相同的号码表示相同的元件。
应该明白，尽管术语“第一”、“第二”等在本文可被用于描述各种元件，但这些元件不应该受这些术语限制。这些术语只用于将一个元件与另一个元件区分开。例如，可以将第一元件称为第二元件，类似地可以将第二元件称为第一元件，而不偏离本发明的范围。如本文所使用的，术语“和/或”包括相关联列出的项目的一个或多个项目的任意和所有组合。
本文使用的专门术语只是为了描述特定实施例，而不意在限制本发明。除非上下文另有明确指出，如本文所使用的，单数形式“一个”和“该”意在包含复数形式。还应该明白，术语“包括”和/或“包含”用在本文中时，指定存在所述的特征、整数、步骤、操作、元件、和/或组件，但不排除存在或加入一个或多个其它特征、整数、步骤、操作、元件、组件、和/或它们的组。
除非另有定义，本文使用的所有术语(包括技术和科学术语)具有与本发明所属的领域的普通技术人员通常所理解的含义相同的含义。还应该明白，本文使用的术语应该被解释为具有与它们在本说明书和相关技术的语境下的含义一致的含义，而不应该在理想化或过分正式的意义上加以解释，除非在本文中明确地如此定义。
应该理解，当诸如薄膜、层、区域或衬底之类的元件被称为处“在”或扩展“到”另一元件“上”时，其可以直接处在或直接扩展到其它元件上，也可能存在中间元件。相反，当一个元件被称为“直接处在”或“直接扩展到”另一个单元“上”时，不会存在中间单元。还应该理解，当一个单元被称为“与”另一个单元“连接”或“耦接”时，它可以直接与其它元件连接或耦接，也可能存在中间元件。相反，当一个元件被称为“直接与”另一个元件“连接”或“耦接”时，不会存在中间元件。
诸如“在...下”、“在...上”、“上部的”、“下部的”、“水平的”或“垂直的”之类的相关术语在本文中可被用于描述如图中所例示的一个元件、层或区域与另一个元件、层或区域的关系。将理解，除了图中所描述的方向之外，这些术语还意在包含器件的不同方向。
这里参照作为本发明理想化实施例(和中间结构)的示意性例示的横截面例示描述本发明的实施例。为了清楚起见，图中的薄膜、层和区域的厚度可能是被夸大的。另外，由于例如制造技术和/或容限，预计会偏离例示的形状。因此，本发明的实施例不应该被解释为局限于本文例示的区域的特定形状，而是包括由例如制造引起的形状的偏差。例如，例示为长方形的蚀刻/注入区域在其边缘上通常具有圆形或曲线特征和/或存在注入浓度梯度，而不是从注入区域到非注入区域不连续变化。同样，通过注入形成的埋入(buried)区域可能导致埋入区域与通过其发生注入的表面之间的区域中的一些注入。因此，在图中例示的区域本质上是示意性的，其形状不意在例示器件的区域的实际形状，也不意在限制本发明的范围。
现在将参照图3到图6描述本发明的各种实施例。
图3是根据本发明的实施例的非易失性半导体存储器器件的框图，图4是例示图3的存储器单元阵列中的存储器单元的连接结构的等效电路图，图5是图4的存储器单元的横截面图，图6是例示根据本发明的一些实施例的可以防止/避免由读取干扰引起的读取错误的操作的流程图。
参照图3，可以看出存储器单元阵列35具有与如图1所示的结构不同的结构。存储器单元阵列35包括包含正常存储器单元的正常存储器单元阵列36和包括标志存储器单元的标志存储器单元块37。标志存储器单元块37中的一个或多个标志存储器单元被形成为在其数据保留方面比正常存储器单元更易受电压力影响，从而可以利用所述标志存储器单元监视正常存储器单元的数据保留特性的变化。
参照图4，示出了图3的存储器单元阵列35中的存储器单元和一个NAND单元串的标志存储器单元FC0到FC15的等效连接结构。在图4中，在存储器的每个页单元中放置一个标志存储器单元。但是，本发明不局限于此，这是因为可以在每个存储块中放置一个标志存储器单元，或者可以在存储器单元阵列中放置一串标志存储器单元。可替换地，可以使用具有各自不同弱度(degree of weakness)的标志存储器单元，并且可以从标志存储器单元中的最弱者到标志存储器单元中的最强者依次引用它们，从而能够在正常存储器单元的数据保留特性的变化中识别干扰度。
在图3和图4中，正常存储器单元阵列36中的NAND单元串包括串联的多个存储器单元MC0到MC15，并且NAND单元串通过串选择晶体管ST1与位线BL0到BLn中对应的一条连接。各自的NAND单元串中排列在同一行上的多个存储器单元1、2和3共同与对应的字线WL0连接。
每个存储器单元串的EEPROM单元MC15到MC0的晶体管串联在串选择晶体管ST1的源极与地选择晶体管GT1的漏极之间，每个存储器单元串的串选择晶体管ST1的漏极与对应的位线连接，地选择晶体管GT1的源极与公共源线(CSL)连接。
串选择晶体管ST1的各自的栅极共同与串选择线SSL连接，地选择晶体管GT1的各自的栅极共同与地选择线GSL连接。在每个串中，EEPROM单元晶体管MC15到MC0的控制栅极公同与字线WL0到WL15的对应的字线连接，各自的位线BL1到BLn和BLF可操作地与图3的感测放大器电路53连接。
EEPROM元件晶体管、即多个存储器单元MC0到MC15最初被擦除为具有例如大约-3V或更小的阈值电压。当在预定时间间隔内将高压施加到所选择的存储器单元的字线以便编程存储器单元时，将所选择的存储器单元的阈值电压变为更高的阈值电压，而在编程中未选择的存储器单元的阈值电压保持不变。
将图4所示的标志存储器单元FC0到FC15放置在图3的标志存储器单元块37中。
EEPROM标志存储器单元晶体管FC15到FC0被制造为与正常存储器单元相同的类型，并且被串联在标志串选择晶体管SS1的源极与地选择晶体管SS2的漏极之间，标志串选择晶体管SS1的漏极与对应的位线连接，地选择晶体管SS2的源极与公共源线CSL连接。
标志串选择晶体管SS1的栅极与串选择线SSL连接，地选择晶体管SS2的栅极与地选择线GSL连接。EEPROM标志存储器单元晶体管FC15到FC0的控制栅极与字线WL0到WL15中对应的一条连接，位线BLF可操作地与图3的感测放大器电路53连接。
如图4所示，标志存储器单元FC0具有比正常存储器单元MC0大的耦合比。具有较大耦合比的单元晶体管更易受引起存储器单元软编程的电压压力或引起存储器单元读取干扰的电压力影响。正如本文所使用的那样，耦合比指的是CG与FG之间的电容(“C2”)与FG与衬底之间的电容(“C1”)之比，耦合比r被表示为C2/(C1+C2)。
为了提供比正常单元的耦合比大的标志存储器单元的耦合比，增加标志存储器单元的浮置栅极FG的宽度。在本实施例中，如图5所示，将标志存储器单元4的耦合比C2F/(C1F+C2F)设置成比正常存储器单元的耦合比C2/(C1+C2)大大约30％。这使标志存储器单元4的读取干扰特性增加正常存储器单元的读取干扰特性的大约两倍。对应地确定标志存储器单元4的浮置栅极40的宽度。在图5中，参考标号10、11和12分别指示p型衬底、n型势阱、和p型势阱，参考标号25指示器件分离沟(trench)。参考标号30指示栅极氧化层，40指示浮置栅极，45指示O/N/O介电层，50指示控制栅极，60指示绝缘层，和70指示位线。
一旦初始引导非易失性半导体存储器，可以参考存储在如图5所示的制造为具有更大耦合比和易受电压力影响的标志存储器单元中的数据，以确定是否备份存储在正常存储器单元中的数据。
在图4中，以页为单位将标志存储器单元FC0到FC15的每一个放置在正常存储器单元的对应的一个中。标志存储器单元FC0到FC15与正常存储器单元为相同的类型，但被配置为与正常存储器单元相比更易受电压力影响。
如图3所示，选择与输入地址相对应的正常存储器单元并从所选择的正常存储器单元中读取数据的读取电路包括数据输入/输出缓冲器58、行解码器52、列解码器54、列选通器55、感测放大器电路53、和控制电路57。
读取电路在初始读取操作中首先从与所选择的正常存储器单元相对应的标志存储器单元中读取数据，并且当感测到读取干扰时，停止对正常存储器单元进行读取操作。
半导体存储器器件可以进一步包括当对正常存储器单元的读取操作停止时、用于核实-读取来自正常存储器单元的数据并且将数据往回复制到存储器的另一个区域中的正常存储器单元的电路。该器件可以进一步包括在进行了往回复制操作之后、用于进行擦除操作以便初始化正常存储器单元的数据保留特性的擦除电路。对于擦除操作，升压电路56提供升高的擦除电压。擦除操作使正常存储器单元晶体管具有在规定范围内的阈值电压值，从而返回发生干扰之前的存储器单元特性。
该器件可以进一步包括用于将往回复制数据备份到进行了擦除操作的正常存储器单元的编程电路。在这种情况下，升压电路56生成比电源电压高的编程电压。
图6示出了可以防止由读取干扰引起的读取错误的与步骤S10到S15相对应的操作的流程图。
在步骤S10中，当对非易失性半导体存储器器件加电时，初始引导载入。在步骤S11中，读取(标志元件核实读取)预存在对应的标志存储器单元中的数据。如果读取数据是正常的，处理转到步骤S15，其中进行正常操作。在步骤S11中读取数据可以由感测放大器进行。如果应该保留数据“1”的标志存储器单元反而输出数据“0”，则确定发生了可能类似地影响正常存储器单元的读取干扰，于是，可以在半导体存储器器件中执行步骤S12、S13、和S14。
在步骤S12中，通过从受影响的正常存储器单元中读取数据、核实数据、和并且(如果得到核实)将数据移动到存储器的另一个区域的正常存储器单元，来进行数据往回复制操作。核实步骤可以进一步包括纠正在读取数据中识别的一个或多个错误。
在步骤S13中，在进行了往回复制操作之后，进行擦除操作，以便初始化受影响正常存储器单元的数据保留特性。擦除操作使存储器单元晶体管能够返回到规定范围内的阈值电压值，即返回到发生干扰之前的存储器单元特性。这种数据擦除操作是对存储器单元阵列的块或页中的所有正常存储器单元进行的。其结果是，通过擦除操作使由于读取干扰而软编程的正常存储器单元晶体管的阈值电压返回到正常阈值电压。该擦除操作基本上与上述的擦除操作相同。
在步骤S14中，进行编程操作，将往回复制的数据备份到进行了擦除操作的正常存储器单元。该编程操作基本上与上述的编程操作相同。
与正常存储器单元类似，可以依次对标志存储器单元(或指示单元)进行往回复制、擦除和编程操作。如果标志存储器单元中的数据与参考数据不相同，暂停读取命令，然后可以在完成了受影响的正常存储器单元的重新编程操作之后，重新开始读取操作。
根据上述的本发明的实施例，由于被配置为与正常存储器单元相比更易受读取干扰影响的标志存储器单元中的数据被用作当将数据备份在正常存储器单元时的指示符，可以提高存储器单元的数据保留能力。此外，由于标志存储器单元被配置为比正常存储器单元更易受读取干扰影响，识别标志存储器单元中的读取干扰可以用作对于正常存储器单元随后可能发生的即将来临读取干扰的预警。于是，可以在正常存储器单元可能发生读取干扰之前从正常存储器单元中读取数据，并且可以将数据重新编程到正常存储器单元中，以避免这样的干扰。因此，本发明的各种实施例可以提高非易失性半导体存储器的可靠性。
在附图和说明书中，公开了本发明的典型实施例，并且，尽管应用了特定术语，但只是在一般性和描述性的意义上使用它们，而不是用于限制，本发明的范围由所附权利要求书给出。

Claims (18)

1.一种具有存储器单元阵列的非易失性半导体存储器，该存储器单元阵列包括：
正常存储器单元；以及
标志存储器单元，其被配置为在其数据保留方面比正常存储器单元更易受电压力影响，并被用于监视正常存储器单元的数据保留特性。
2.根据权利要求1所述的存储器，其中标志存储器单元具有比正常存储器单元大的耦合比。
3.根据权利要求1所述的存储器，其中标志存储器单元被配置为比正常存储器单元更易受软编程影响。
4.根据权利要求1所述的存储器，其中，标志存储器单元被配置为比正常存储器单元更易受其中所存储的数据的读取干扰影响。
5.根据权利要求1所述的存储器，其中，非易失性半导体存储器被配置为响应标志存储器单元中的数据的变化，备份存储在正常存储器单元中的数据。
6.一种具有存储器单元阵列的电可擦除可编程只读存储器(EEPROM)型非易失性半导体存储器，该存储器单元阵列包括：
正常存储器单元，包括每个具有控制栅极和用于存储数据的浮置栅极的MOS晶体管；以及
标志存储器单元，被配置为在其数据保留方面比正常存储器单元更易受电压力影响，并被用于监视正常存储器单元的数据保留特性。
7.根据权利要求6所述的存储器，其中标志存储器单元包括宽度比正常存储器单元的浮置栅极的宽度大的浮置栅极。
8.根据权利要求7所述的存储器，其中标志存储器单元被配置为比正常存储器单元更易受其中所存储的数据的读取干扰影响。
9.根据权利要求8所述的存储器，其中非易失性半导体存储器被配置为响应标志存储器单元中的数据的变化，备份存储在正常存储器单元中的数据。
10.一种电可擦除可编程只读存储器(EEPROM)型非易失性半导体存储器器件，包括：
存储器单元阵列，包括正常存储器单元和每一个与正常存储器单元之一相对应的标志存储器单元，其中，该正常存储器单元包括每个具有控制栅极和用于存储数据的浮置栅极的MOS晶体管，标志存储器单元具有与正常存储器单元相同的类型，并被配置为在其数据保留方面比正常存储器单元更易受电压力影响；以及
读取电路，其被配置为选择与输入地址相对应的数个正常存储器单元并从所选择的正常存储器单元中读取数据，其中，
读取电路在初始读取操作中从与所选择的正常存储器单元相对应的至少一个标志存储器单元读取数据，响应所读取的数据识别是否发生了读取干扰，并且当识别出读取干扰时暂停对所选择的正常存储器单元进行读取操作。
11.根据权利要求10所述的器件，进一步包括当识别出读取干扰时、被配置为执行数据往回复制操作以将数据从所选择的正常存储器单元读入存储器单元阵列的第一部分的电路。
12.根据权利要求11所述的器件，进一步包括在执行了数据往回复制操作之后、被配置为执行擦除操作以擦除来自所选择的正常存储器单元的数据并初始化所选择的正常存储器单元的数据保留特性的擦除电路。
13.根据权利要求12所述的器件，进一步包括在执行了擦除操作之后、将数据从存储器单元阵列的第一部分往回复制到所选择的正常存储器单元并对所选择的正常存储器单元重新开始读取操作的编程电路。
14.一种具有存储器单元阵列的非易失性半导体存储器，该存储器单元阵列包括：
存储器单元阵列中的正常存储器单元；以及
在正常存储器单元未使用的存储器单元阵列的备用单元区域中形成的指示单元，其中指示单元被配置为在其数据保留方面比正常存储器单元更易受电压力影响，并且指示单元存储数据，该数据在存储器访问正常存储器单元期间被参考并被用作触发备份正常存储器单元中的数据的指示符。
15.一种驱动非易失性半导体存储器的方法，该方法包括：
在存储器单元阵列的备用单元区域中形成指示单元，其中指示单元被形成为在其数据保留方面比存储器单元阵列中的正常存储器单元更易受电压力影响；
从指示单元读取数据，并且将所读取的数据与参考数据相比较；以及
当指示单元中的数据与参考数据不相同时，将与指示单元相对应的所选择的正常存储器单元中的数据复制到存储器的另一部分中，擦除来自所选择的正常存储器单元的数据，并将被复制到存储器的另一部分的数据重新编程到所选择的正常存储器单元中。
16.根据权利要求15所述的方法，当指示单元中的数据与参考数据不相同时，该方法进一步包括：
擦除来自指示单元的数据；以及
重新编程指示单元。
17.根据权利要求16所述的方法，当指示单元中的数据与参考数据不相同时，进一步包括暂停读取操作，直到被复制到存储器的另一部分的数据被重新编程到所选择的正常存储器单元为止。
18.一种驱动非易失性半导体存储器的方法，该方法包括：
在存储器单元阵列的备用单元区域中形成多个指示单元，其中，指示单元被形成为在其数据保留方面比存储器单元阵列中的正常存储器单元更易受电压力影响，并且各指示单元被形成为具有相对于彼此不同的相对易受电压力影响的量；
从指示单元的最易受影响的一个读取第一数据，并且将所读取的第一数据与参考数据相比较；
当第一数据与参考数据不相同时，从次最易受影响的指示单元读取第二数据，并且将第二数据与参考数据相比较；以及
当第二数据与参考数据不相同时，对与次最易受影响的指示单元相对应的正常存储器单元的块或页进行数据往回复制操作，对该块或页中与次最易受影响的指示单元相对应的正常存储器单元进行数据擦除操作和擦除核实操作，并将往回复制的数据重新编程到进行了数据擦除操作和擦除核实操作的正常存储器单元中。
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SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

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