JP2003196986A - 不揮発性半導体メモリ装置およびそのデータ消去方法 - Google Patents
不揮発性半導体メモリ装置およびそのデータ消去方法Info
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- G—PHYSICS
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Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 各メモリセルに対して消去前書き込みによる
ストレス印加を低減して、メモリセルの信頼性を改善で
きる不揮発性半導体メモリ装置のデータ消去方法を提供
すること。 【解決手段】 各メモリセルに対して、消去前書き込み
を行うステップ（Ｓ２１，Ｓ２２）と、消去を行うステ
ップ（Ｓ２３，Ｓ２４）とを有する。消去前書き込みを
行うときの電圧印加条件を通常の書き込みを行うときの
電圧印加条件よりも緩和して、上記消去前書き込み後の
メモリセルのしきい値電圧分布を、通常の書き込み後の
メモリセルのしきい値電圧分布とは実質的に異ならせ
る。
ストレス印加を低減して、メモリセルの信頼性を改善で
きる不揮発性半導体メモリ装置のデータ消去方法を提供
すること。 【解決手段】 各メモリセルに対して、消去前書き込み
を行うステップ（Ｓ２１，Ｓ２２）と、消去を行うステ
ップ（Ｓ２３，Ｓ２４）とを有する。消去前書き込みを
行うときの電圧印加条件を通常の書き込みを行うときの
電圧印加条件よりも緩和して、上記消去前書き込み後の
メモリセルのしきい値電圧分布を、通常の書き込み後の
メモリセルのしきい値電圧分布とは実質的に異ならせ
る。
Description
【０００１】
【発明の属する技術分野】この発明は不揮発性半導体メ
モリ装置およびそのデータ消去方法に関する。なお、不
揮発性半導体メモリ装置は、典型的にはフラッシュメモ
リを指す。
モリ装置およびそのデータ消去方法に関する。なお、不
揮発性半導体メモリ装置は、典型的にはフラッシュメモ
リを指す。
【０００２】
【従来の技術】不揮発性半導体メモリ装置として最も一
般的に用いられているフラッシュメモリセルは、図１に
示すように、基板（ウエル）１０の表面に互いに離間し
て形成されたソース１１、ドレイン１２を備え、これら
のソース・ドレイン間の基板１０上に順に形成されたト
ンネル酸化膜１３、フローティングゲートＦＧ、層間絶
縁膜１４、コントロールゲートＣＧを備えている。
般的に用いられているフラッシュメモリセルは、図１に
示すように、基板（ウエル）１０の表面に互いに離間し
て形成されたソース１１、ドレイン１２を備え、これら
のソース・ドレイン間の基板１０上に順に形成されたト
ンネル酸化膜１３、フローティングゲートＦＧ、層間絶
縁膜１４、コントロールゲートＣＧを備えている。
【０００３】このタイプのフラッシュメモリの動作原理
について述べる。書き込み（「プログラム」とも呼ばれ
る。）時は、下の表１中に示す電圧条件のように、コン
トロールゲートＣＧにＶｐｐ（例えば９Ｖ）を印加し、
ソースを基準電圧Ｖｓｓ（例えば０Ｖ）、ドレインに５
Ｖの電圧を印加する。なお、実際に書き込みを行うセル
のドレインには５Ｖを印加するが、書き込みを行わない
セルのドレインには０Ｖを印加する。これにより、チャ
ネル層では、多くの電流がながれ、ドレインサイドの電
界が高い部分で、ホットエレクトロンが発生し、フロー
ティングゲートＦＧに電子が注入され、図２中に示す書
き込み状態の分布のようにしきい値電圧が上昇する。
について述べる。書き込み（「プログラム」とも呼ばれ
る。）時は、下の表１中に示す電圧条件のように、コン
トロールゲートＣＧにＶｐｐ（例えば９Ｖ）を印加し、
ソースを基準電圧Ｖｓｓ（例えば０Ｖ）、ドレインに５
Ｖの電圧を印加する。なお、実際に書き込みを行うセル
のドレインには５Ｖを印加するが、書き込みを行わない
セルのドレインには０Ｖを印加する。これにより、チャ
ネル層では、多くの電流がながれ、ドレインサイドの電
界が高い部分で、ホットエレクトロンが発生し、フロー
ティングゲートＦＧに電子が注入され、図２中に示す書
き込み状態の分布のようにしきい値電圧が上昇する。
【０００４】
【表１】
【０００５】また、消去（「イレース」とも呼ばれ
る。）時は、図３に示すように、コントロールゲートＣ
ＧにＶｎｎ（例えば−９Ｖ）、ソースにＶｐｅ（例えば
６Ｖ）を印加し、ソースサイドでフローティングゲート
ＦＧから電子を引き抜いて、図２中に示す消去状態の分
布のようにしきい値電圧を低下させる。図３中に示すよ
うに、この消去時には、ＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂ
ａｎｄ Ｔｕｎｎｅｌｉｎｇ）電流が流れる。この電流
が発生すると同時にホットホール、ホットエレクトロン
が発生する。このうち、ホットエレクトロンはドレイン
に流れてしまうが、一方、ホットホールは、トンネル酸
化膜側へ引かれ、トンネル酸化膜内にトラッップされ
る。この現象が一般的に、信頼性を悪化させると言われ
ている。
る。）時は、図３に示すように、コントロールゲートＣ
ＧにＶｎｎ（例えば−９Ｖ）、ソースにＶｐｅ（例えば
６Ｖ）を印加し、ソースサイドでフローティングゲート
ＦＧから電子を引き抜いて、図２中に示す消去状態の分
布のようにしきい値電圧を低下させる。図３中に示すよ
うに、この消去時には、ＢＴＢＴ（Ｂａｎｄ Ｔｏ Ｂ
ａｎｄ Ｔｕｎｎｅｌｉｎｇ）電流が流れる。この電流
が発生すると同時にホットホール、ホットエレクトロン
が発生する。このうち、ホットエレクトロンはドレイン
に流れてしまうが、一方、ホットホールは、トンネル酸
化膜側へ引かれ、トンネル酸化膜内にトラッップされ
る。この現象が一般的に、信頼性を悪化させると言われ
ている。
【０００６】読み出し時は、表１中に示す電圧条件のよ
うに、ドレインに１Ｖを印加し、コントロールゲートＣ
Ｇに５Ｖを印加する。メモリセルのしきい値電圧が低い
場合、つまり消去状態である場合は、セルに電流が流れ
るので、そのメモリセルのデータは”１”と判定され
る。一方、メモリセルのしきい値電圧が高い場合、つま
り書き込み状態である場合は、セルに電流がながれない
ので、そのメモリセルのデータは”０”と判定される。
うに、ドレインに１Ｖを印加し、コントロールゲートＣ
Ｇに５Ｖを印加する。メモリセルのしきい値電圧が低い
場合、つまり消去状態である場合は、セルに電流が流れ
るので、そのメモリセルのデータは”１”と判定され
る。一方、メモリセルのしきい値電圧が高い場合、つま
り書き込み状態である場合は、セルに電流がながれない
ので、そのメモリセルのデータは”０”と判定される。
【０００７】このような動作原理を用いて、書き込み、
消去、読み出しが行われているが、実際のデバイスで
は、消去は、比較的大きな単位で、例えば６４ｋＢ（キ
ロバイト）というようなブロック単位で行われる。この
際、その消去されるべきブロック内のメモリセルは、書
き込み状態のものもあれば、消去状態のものもあるた
め、これら異なるしきい値電圧をもつメモリセルを一括
して適切に消去できるように、本出願人は先に、図４に
示すようなデータ消去方法を提案した（特開平９−３２
０２８２号公報）。
消去、読み出しが行われているが、実際のデバイスで
は、消去は、比較的大きな単位で、例えば６４ｋＢ（キ
ロバイト）というようなブロック単位で行われる。この
際、その消去されるべきブロック内のメモリセルは、書
き込み状態のものもあれば、消去状態のものもあるた
め、これら異なるしきい値電圧をもつメモリセルを一括
して適切に消去できるように、本出願人は先に、図４に
示すようなデータ消去方法を提案した（特開平９−３２
０２８２号公報）。
【０００８】図４から分かるように、消去後のしきい値
電圧分布をできるだけコンパクトなものにし、過消去
（しきい値電圧が０Ｖ以下になることをいう。「オーバ
ーイレース」とも呼ばれる。）をなくすため、まず通常
のチャネルホットエレクトロンによる書き込み（消去前
書き込み）を行う（Ｓ１）。これにより、一旦全てのセ
ルをしきい値電圧５Ｖ以上の書き込み状態としている。
このとき、例えば電源が５Ｖのデバイス（５Ｖ電源版）
では、メモリセル８個を同時に行うことが可能である。
１つのメモリセルの書き込み時間が２μｓとすると、こ
の動作にかかる時間は以下の通りである。 ２μｓ×６４×１０２４×８÷８＝１３１ｍｓ である。この値は、図４中の全処理の実行に要する時間
（これを「トータルのデータ消去時間」と呼ぶ。）を６
００ｍｓとすると、その約２０％占めることになる。
電圧分布をできるだけコンパクトなものにし、過消去
（しきい値電圧が０Ｖ以下になることをいう。「オーバ
ーイレース」とも呼ばれる。）をなくすため、まず通常
のチャネルホットエレクトロンによる書き込み（消去前
書き込み）を行う（Ｓ１）。これにより、一旦全てのセ
ルをしきい値電圧５Ｖ以上の書き込み状態としている。
このとき、例えば電源が５Ｖのデバイス（５Ｖ電源版）
では、メモリセル８個を同時に行うことが可能である。
１つのメモリセルの書き込み時間が２μｓとすると、こ
の動作にかかる時間は以下の通りである。 ２μｓ×６４×１０２４×８÷８＝１３１ｍｓ である。この値は、図４中の全処理の実行に要する時間
（これを「トータルのデータ消去時間」と呼ぶ。）を６
００ｍｓとすると、その約２０％占めることになる。
【０００９】なお、書き込みに必要な電圧は内部で電源
からチャージポンプ回路を用いて昇圧して生成されてい
るため、電源電圧が低い３Ｖ電源版となると、チャージ
ポンプからの電流供給能力が減少してしまうため、１セ
ル当たりの書き込み電流が大きいチャネルホットエレク
トロンを用いる書き込み方式では、同時に書き込みがで
きるセル数が制限されていく。５Ｖ電源版では８個のメ
モリセルを同時に書き込めたが、３Ｖ電源版では同時に
書き込めるメモリセル数は４個と制限される。これによ
り、消去前書き込みに要する時間は２倍（つまり、２６
２ｍｓ）となる。この問題は、電源電圧の低電圧化が進
むにつれて、さらに顕著となる。
からチャージポンプ回路を用いて昇圧して生成されてい
るため、電源電圧が低い３Ｖ電源版となると、チャージ
ポンプからの電流供給能力が減少してしまうため、１セ
ル当たりの書き込み電流が大きいチャネルホットエレク
トロンを用いる書き込み方式では、同時に書き込みがで
きるセル数が制限されていく。５Ｖ電源版では８個のメ
モリセルを同時に書き込めたが、３Ｖ電源版では同時に
書き込めるメモリセル数は４個と制限される。これによ
り、消去前書き込みに要する時間は２倍（つまり、２６
２ｍｓ）となる。この問題は、電源電圧の低電圧化が進
むにつれて、さらに顕著となる。
【００１０】次に、消去前書き込みが正常に行われたか
否かのベリファイ（これを「消去前書き込み後ベリファ
イ」と呼ぶ。）を行う（Ｓ２）。すなわち、メモリセル
のしきい値電圧が５．０Ｖ以上であるかどうかを８ビッ
ト単位で検証する。この場合も、メモリセル８個単位で
行われるので、 １００ｎｓ×６４×１０２４×８÷８＝６．６ｍｓ 程度かかることになる。
否かのベリファイ（これを「消去前書き込み後ベリファ
イ」と呼ぶ。）を行う（Ｓ２）。すなわち、メモリセル
のしきい値電圧が５．０Ｖ以上であるかどうかを８ビッ
ト単位で検証する。この場合も、メモリセル８個単位で
行われるので、 １００ｎｓ×６４×１０２４×８÷８＝６．６ｍｓ 程度かかることになる。
【００１１】次に、実際の消去、つまり消去パルス印加
を行う（Ｓ３）。このとき、ブロック一括で消去パルス
を印加する。なお、前記したようにＢＴＢＴ電流が発生
し、比較的大きな電流が流れる。このパルス印加時間の
トータルは３００ｍｓ程度であり、トータルのデータ消
去時間の約５０％を占める。１セル当たりの消費電流
は、消去がＦＮトンネリング現象を用いて行われること
から、ＢＴＢＴ電流を加味しても１０ｎＡ程度である。
したがって、 １０ｎＡ×６４×１０２４＝１０ｎＡ×６４ｋＢ＝５．
２４ｍＡ となる。
を行う（Ｓ３）。このとき、ブロック一括で消去パルス
を印加する。なお、前記したようにＢＴＢＴ電流が発生
し、比較的大きな電流が流れる。このパルス印加時間の
トータルは３００ｍｓ程度であり、トータルのデータ消
去時間の約５０％を占める。１セル当たりの消費電流
は、消去がＦＮトンネリング現象を用いて行われること
から、ＢＴＢＴ電流を加味しても１０ｎＡ程度である。
したがって、 １０ｎＡ×６４×１０２４＝１０ｎＡ×６４ｋＢ＝５．
２４ｍＡ となる。
【００１２】ここで、消去パルス印加時間を減少させる
ためには、ソースに印加する電圧を高くすればよい。し
かしながら、ソースの電圧を高めるとＢＴＢＴ電流が多
くなり、トンネル酸化膜にトラップされるホールが増加
し、しきい値電圧が変動して信頼性が劣化する。結果と
して、ソースの電圧は、これ以上高めることができず、
消去パルス印加時間の短縮には限界がある。
ためには、ソースに印加する電圧を高くすればよい。し
かしながら、ソースの電圧を高めるとＢＴＢＴ電流が多
くなり、トンネル酸化膜にトラップされるホールが増加
し、しきい値電圧が変動して信頼性が劣化する。結果と
して、ソースの電圧は、これ以上高めることができず、
消去パルス印加時間の短縮には限界がある。
【００１３】最後に、消去が正常に行われたか否かのベ
リファイ（これを「消去後ベリファイ」と呼ぶ。）を行
う（Ｓ４）。すなわち、メモリセルのしきい値電圧が
３．０Ｖ以下であるかどうかを検証する。
リファイ（これを「消去後ベリファイ」と呼ぶ。）を行
う（Ｓ４）。すなわち、メモリセルのしきい値電圧が
３．０Ｖ以下であるかどうかを検証する。
【００１４】このように、一般的なフラッシュメモリで
は、ア）トータルのデータ消去時間が長くかかること、
イ）消費電流が多いことが問題になる。上記ア）のトー
タルのデータ消去時間が長くかかる原因は、全メモリセ
ルについて行う消去前書き込みに時間がかかること、消
去前書き込み後ベリファイに時間がかかること、また、
消去パルス印加時間の短縮に限界があることにある。上
記イ）の消費電流が多い原因は、消去前書き込みがチャ
ネルホットエレクトロンによるため、１セル当たりの書
き込み電流のピーク値が５００μＡと非常に多くの電流
を消費していること、また、消去パルス印加時にＢＴＢ
Ｔ電流が流れることにある。
は、ア）トータルのデータ消去時間が長くかかること、
イ）消費電流が多いことが問題になる。上記ア）のトー
タルのデータ消去時間が長くかかる原因は、全メモリセ
ルについて行う消去前書き込みに時間がかかること、消
去前書き込み後ベリファイに時間がかかること、また、
消去パルス印加時間の短縮に限界があることにある。上
記イ）の消費電流が多い原因は、消去前書き込みがチャ
ネルホットエレクトロンによるため、１セル当たりの書
き込み電流のピーク値が５００μＡと非常に多くの電流
を消費していること、また、消去パルス印加時にＢＴＢ
Ｔ電流が流れることにある。
【００１５】そこで、図１に示した構造を持つメモリセ
ルに対して、消去前書き込みにＦＮ（ファウラ−ノーデ
ハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ））トンネル
現象を用いて一括で書き込む方式が提案されている（特
開平６−９６５９２号公報と特願２０００−０２５７７
９号）。書き込み、消去、消去前書き込み、読み出しに
用いられる各モードの電圧条件は、次の表２に示すよう
なものである（特願２０００−０２５７７９号）。
ルに対して、消去前書き込みにＦＮ（ファウラ−ノーデ
ハイム（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ））トンネル
現象を用いて一括で書き込む方式が提案されている（特
開平６−９６５９２号公報と特願２０００−０２５７７
９号）。書き込み、消去、消去前書き込み、読み出しに
用いられる各モードの電圧条件は、次の表２に示すよう
なものである（特願２０００−０２５７７９号）。
【００１６】
【表２】
【００１７】表２から分かるように、消去前書き込み
時、コントロールゲートＣＧに正の高電圧（例えば９
Ｖ）、基板（ウエル）１０に負の高電圧（例えば−７
Ｖ）を印加することで、基板表面のチャネル層とフロー
ティングゲートＦＧとの間に高電界を発生させ、チャネ
ル層から電子をフローティングゲートＦＧへ注入する。
この方式では、消去前書き込みにＦＮトンネル現象を用
いることから、１セル当たりに消費される電流は１０ｐ
Ａと非常に小さい。したがって、１ブロック同時に消去
が可能である。
時、コントロールゲートＣＧに正の高電圧（例えば９
Ｖ）、基板（ウエル）１０に負の高電圧（例えば−７
Ｖ）を印加することで、基板表面のチャネル層とフロー
ティングゲートＦＧとの間に高電界を発生させ、チャネ
ル層から電子をフローティングゲートＦＧへ注入する。
この方式では、消去前書き込みにＦＮトンネル現象を用
いることから、１セル当たりに消費される電流は１０ｐ
Ａと非常に小さい。したがって、１ブロック同時に消去
が可能である。
【００１８】この方式では、図５に示すように、消去コ
マンドが入力されると、消去後のしきい値電圧をできる
だけコンパクトなものにし、過消去をなくすため、まず
消去前書き込みを行う（Ｓ１１）。この場合、表２中に
示した消去前書き込みモードの電圧条件の通りにメモリ
セルに電圧を印加し、チャネル領域からのＦＮトンネリ
ング現象を用いた書き込みを行って、しきい値電圧を高
める。
マンドが入力されると、消去後のしきい値電圧をできる
だけコンパクトなものにし、過消去をなくすため、まず
消去前書き込みを行う（Ｓ１１）。この場合、表２中に
示した消去前書き込みモードの電圧条件の通りにメモリ
セルに電圧を印加し、チャネル領域からのＦＮトンネリ
ング現象を用いた書き込みを行って、しきい値電圧を高
める。
【００１９】次に、消去前書き込み後ベリファイを行う
（Ｓ１２）。この場合は、書き込みが行われたメモリセ
ルのしきい値電圧とリファレンスセル（しきい値電圧５
Ｖのもの）のしきい値電圧とを比較し、もし、書き込み
が行われたメモリセルのしきい値電圧が１つでも５Ｖ以
下であれば、再度しきい値電圧を高めるためにパルス印
加を行う。全てのメモリセルのしきい値電圧が５Ｖ以上
になると、パルス印加を終了する。これにより、図６に
示すように、一旦全てのセルをしきい値電圧５Ｖ以上の
書き込み状態としている。
（Ｓ１２）。この場合は、書き込みが行われたメモリセ
ルのしきい値電圧とリファレンスセル（しきい値電圧５
Ｖのもの）のしきい値電圧とを比較し、もし、書き込み
が行われたメモリセルのしきい値電圧が１つでも５Ｖ以
下であれば、再度しきい値電圧を高めるためにパルス印
加を行う。全てのメモリセルのしきい値電圧が５Ｖ以上
になると、パルス印加を終了する。これにより、図６に
示すように、一旦全てのセルをしきい値電圧５Ｖ以上の
書き込み状態としている。
【００２０】次に、実際の消去、つまり消去パルス印加
を行う（Ｓ１３）。この場合は、表２中に示した消去モ
ードの電圧印加条件のように、ゲートに負の電圧（−９
Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセ
ルのしきい値電圧を低下させる。続いて、消去後ベリフ
ァイを行う（Ｓ１４）。この場合は、消去が行われたメ
モリセルのしきい値電圧とリファレンスセル（しきい値
電圧３Ｖのもの）のしきい値電圧とを比較し、もし、消
去が行われたメモリセルのしきい値電圧が１つでも３Ｖ
以上であれば、再度しきい値電圧を低下させるためにパ
ルス印加を行う。ブロック内の全てのメモリセルのしき
い値電圧が３Ｖ以下になると、パルス印加を終了する。
を行う（Ｓ１３）。この場合は、表２中に示した消去モ
ードの電圧印加条件のように、ゲートに負の電圧（−９
Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセ
ルのしきい値電圧を低下させる。続いて、消去後ベリフ
ァイを行う（Ｓ１４）。この場合は、消去が行われたメ
モリセルのしきい値電圧とリファレンスセル（しきい値
電圧３Ｖのもの）のしきい値電圧とを比較し、もし、消
去が行われたメモリセルのしきい値電圧が１つでも３Ｖ
以上であれば、再度しきい値電圧を低下させるためにパ
ルス印加を行う。ブロック内の全てのメモリセルのしき
い値電圧が３Ｖ以下になると、パルス印加を終了する。
【００２１】なお、下の表４に、上述の各ベリファイお
よび読み出しで用いられるリファレンスセルのしきい値
電圧をまとめて示している。
よび読み出しで用いられるリファレンスセルのしきい値
電圧をまとめて示している。
【００２２】一方、このＦＮトンネリング現象を用いた
消去パルス印加としては、上記したようなソースサイド
消去を行うのではなく、表３に示すような電圧条件（ゲ
ートに負の電圧−９Ｖ、ウエルに正の電圧７Ｖを印加）
でチャネル消去を行っても良い。
消去パルス印加としては、上記したようなソースサイド
消去を行うのではなく、表３に示すような電圧条件（ゲ
ートに負の電圧−９Ｖ、ウエルに正の電圧７Ｖを印加）
でチャネル消去を行っても良い。
【００２３】
【表３】
【００２４】
【表４】
【００２５】このように消去前書き込みにＦＮトンネル
現象を用いた場合、１メモリセル当たりの書き込み電流
が少ないので、同時に書き込めるメモリセルの個数が大
幅に増大する。したがって、消去前書き込みに要する時
間が大幅に短くなり、トータルのデータ消去時間を２０
ｍｓ程度と短くすることができる。
現象を用いた場合、１メモリセル当たりの書き込み電流
が少ないので、同時に書き込めるメモリセルの個数が大
幅に増大する。したがって、消去前書き込みに要する時
間が大幅に短くなり、トータルのデータ消去時間を２０
ｍｓ程度と短くすることができる。
【００２６】
【発明が解決しようとする課題】しかしながら、データ
消去のための処理開始前に既に消去状態にあったメモリ
セルに対して、消去前書きこみパルスを印加してしきい
値電圧を５Ｖ以上とすることは、それらのメモリセルに
余分なストレスを印加することになる。フラッシュメモ
リのデータ保持特性は基本的に確率で論じられることか
ら、メモリセルに対するストレス印加はできるだけ少な
い方が望ましい。
消去のための処理開始前に既に消去状態にあったメモリ
セルに対して、消去前書きこみパルスを印加してしきい
値電圧を５Ｖ以上とすることは、それらのメモリセルに
余分なストレスを印加することになる。フラッシュメモ
リのデータ保持特性は基本的に確率で論じられることか
ら、メモリセルに対するストレス印加はできるだけ少な
い方が望ましい。
【００２７】そこで、この発明の課題は、各メモリセル
に対して消去前書き込みによるストレス印加を低減し
て、メモリセルの信頼性を改善できる不揮発性半導体メ
モリ装置およびそのデータ消去方法を提供することにあ
る。
に対して消去前書き込みによるストレス印加を低減し
て、メモリセルの信頼性を改善できる不揮発性半導体メ
モリ装置およびそのデータ消去方法を提供することにあ
る。
【００２８】
【課題を解決するための手段】上記課題を解決するた
め、この発明の不揮発性半導体メモリ装置のデータ消去
方法は、電気的に情報の書き込みおよび消去可能な浮遊
ゲート電界効果トランジスタからなるメモリセルが行列
状のアレイを形成するように配置された不揮発性半導体
メモリ装置のデータ消去方法であって、上記各メモリセ
ルに対して、消去前書き込みを行うステップと、消去を
行うステップとを有し、上記消去前書き込みを行うとき
の電圧印加条件を通常の書き込みを行うときの電圧印加
条件よりも緩和して、上記消去前書き込み後のメモリセ
ルのしきい値電圧分布を、通常の書き込み後のメモリセ
ルのしきい値電圧分布とは実質的に異ならせることを特
徴とする。
め、この発明の不揮発性半導体メモリ装置のデータ消去
方法は、電気的に情報の書き込みおよび消去可能な浮遊
ゲート電界効果トランジスタからなるメモリセルが行列
状のアレイを形成するように配置された不揮発性半導体
メモリ装置のデータ消去方法であって、上記各メモリセ
ルに対して、消去前書き込みを行うステップと、消去を
行うステップとを有し、上記消去前書き込みを行うとき
の電圧印加条件を通常の書き込みを行うときの電圧印加
条件よりも緩和して、上記消去前書き込み後のメモリセ
ルのしきい値電圧分布を、通常の書き込み後のメモリセ
ルのしきい値電圧分布とは実質的に異ならせることを特
徴とする。
【００２９】ここで「電圧印加条件」には、印加電圧の
値のほか、印加電圧のパルス幅も含まれる。
値のほか、印加電圧のパルス幅も含まれる。
【００３０】また、「消去前書き込み」とは、続いて消
去を行うことを予定した書き込みを意味し、「通常の書
き込み」とは、続いて消去行うことを予定しない書き込
みを意味する。
去を行うことを予定した書き込みを意味し、「通常の書
き込み」とは、続いて消去行うことを予定しない書き込
みを意味する。
【００３１】この発明の不揮発性半導体メモリ装置のデ
ータ消去方法では、消去前書き込みを行うときの電圧印
加条件を通常の書き込みを行うときの電圧印加条件より
も緩和して、上記消去前書き込み後のメモリセルのしき
い値電圧分布を、通常の書き込み後のメモリセルのしき
い値電圧分布とは実質的に異ならせている。例えば、各
メモリセルがそれぞれ書き込み状態では高しきい値電
圧、消去状態では低しきい値電圧を有する仕様になって
いる場合は、消去前書き込みを行うときの電圧印加条件
を通常の書き込みを行うときの電圧印加条件よりも緩和
して、上記消去前書き込み後のメモリセルのしきい値電
圧分布を、通常の書き込み後のメモリセルのしきい値電
圧分布よりも低くする。このようにした場合、各メモリ
セルに対して消去前書き込みによるストレス印加を低減
できる。したがって、メモリセルの信頼性を改善するこ
とができる。
ータ消去方法では、消去前書き込みを行うときの電圧印
加条件を通常の書き込みを行うときの電圧印加条件より
も緩和して、上記消去前書き込み後のメモリセルのしき
い値電圧分布を、通常の書き込み後のメモリセルのしき
い値電圧分布とは実質的に異ならせている。例えば、各
メモリセルがそれぞれ書き込み状態では高しきい値電
圧、消去状態では低しきい値電圧を有する仕様になって
いる場合は、消去前書き込みを行うときの電圧印加条件
を通常の書き込みを行うときの電圧印加条件よりも緩和
して、上記消去前書き込み後のメモリセルのしきい値電
圧分布を、通常の書き込み後のメモリセルのしきい値電
圧分布よりも低くする。このようにした場合、各メモリ
セルに対して消去前書き込みによるストレス印加を低減
できる。したがって、メモリセルの信頼性を改善するこ
とができる。
【００３２】一実施形態の不揮発性半導体メモリ装置の
データ消去方法は、上記消去前書き込みを行うステップ
および上記消去を行うステップを、それぞれ消去前書き
込み検証用、消去検証用のリファレンスセルのしきい値
電圧を参照して、処理対象となった各メモリセルのしき
い値電圧を検証しながら実行し、上記消去前書き込み検
証用リファレンスセルのしきい値電圧を、上記消去検証
用リファレンスセルのしきい値電圧または読み出し用の
リファレンスセルのしきい値電圧と同一に設定すること
を特徴とする。
データ消去方法は、上記消去前書き込みを行うステップ
および上記消去を行うステップを、それぞれ消去前書き
込み検証用、消去検証用のリファレンスセルのしきい値
電圧を参照して、処理対象となった各メモリセルのしき
い値電圧を検証しながら実行し、上記消去前書き込み検
証用リファレンスセルのしきい値電圧を、上記消去検証
用リファレンスセルのしきい値電圧または読み出し用の
リファレンスセルのしきい値電圧と同一に設定すること
を特徴とする。
【００３３】この一実施形態の不揮発性半導体メモリ装
置のデータ消去方法では、上記消去前書き込みを行うス
テップおよび上記消去を行うステップを、それぞれ消去
前書き込み検証用、消去検証用のリファレンスセルのし
きい値電圧を参照して、処理対象となった各メモリセル
のしきい値電圧を検証しながら実行する。したがって、
確実にデータ消去を行うことができる上、過消去を発生
させることもない。しかも、上記消去前書き込み検証用
リファレンスセルのしきい値電圧を、上記消去検証用リ
ファレンスセルのしきい値電圧または読み出し用のリフ
ァレンスセルのしきい値電圧と同一に設定するので、消
去前書き込み検証用リファレンスセルと消去検証用リフ
ァレンスセルのしきい値電圧または読み出し用のリファ
レンスセルとを共通にして、リファレンスセル数の増加
を抑えることができる。したがって、不揮発性半導体メ
モリ装置を構成するチップの面積増大を防止できる。ま
た、消去前書き込み検証用リファレンスセルをセットす
るためのテスト時間を別途設ける必要が無いので、テス
ト時間の増加を防止できる。
置のデータ消去方法では、上記消去前書き込みを行うス
テップおよび上記消去を行うステップを、それぞれ消去
前書き込み検証用、消去検証用のリファレンスセルのし
きい値電圧を参照して、処理対象となった各メモリセル
のしきい値電圧を検証しながら実行する。したがって、
確実にデータ消去を行うことができる上、過消去を発生
させることもない。しかも、上記消去前書き込み検証用
リファレンスセルのしきい値電圧を、上記消去検証用リ
ファレンスセルのしきい値電圧または読み出し用のリフ
ァレンスセルのしきい値電圧と同一に設定するので、消
去前書き込み検証用リファレンスセルと消去検証用リフ
ァレンスセルのしきい値電圧または読み出し用のリファ
レンスセルとを共通にして、リファレンスセル数の増加
を抑えることができる。したがって、不揮発性半導体メ
モリ装置を構成するチップの面積増大を防止できる。ま
た、消去前書き込み検証用リファレンスセルをセットす
るためのテスト時間を別途設ける必要が無いので、テス
ト時間の増加を防止できる。
【００３４】一実施形態の不揮発性半導体メモリ装置の
データ消去方法は、上記消去前書き込みを、ファウラ−
ノーデハイム現象を用いて行うことを特徴とする。
データ消去方法は、上記消去前書き込みを、ファウラ−
ノーデハイム現象を用いて行うことを特徴とする。
【００３５】この一実施形態の不揮発性半導体メモリ装
置のデータ消去方法では、上記消去前書き込みを、ファ
ウラ−ノーデハイム現象を用いて行うので、チャネルホ
ットエレクトロンによる場合に比して書き込み電流が小
さくなる。したがって、実際に、消去前書き込み後のメ
モリセルのしきい値電圧分布を、通常の書き込み後のメ
モリセルのしきい値電圧分布よりも低くすることができ
る。
置のデータ消去方法では、上記消去前書き込みを、ファ
ウラ−ノーデハイム現象を用いて行うので、チャネルホ
ットエレクトロンによる場合に比して書き込み電流が小
さくなる。したがって、実際に、消去前書き込み後のメ
モリセルのしきい値電圧分布を、通常の書き込み後のメ
モリセルのしきい値電圧分布よりも低くすることができ
る。
【００３６】また、この発明の不揮発性半導体メモリ装
置は、電気的に情報の書き込みおよび消去可能な浮遊ゲ
ート電界効果トランジスタからなるメモリセルが行列状
のアレイを形成するように配置された不揮発性半導体メ
モリ装置であって、データ消去のために、上記各メモリ
セルに対して、消去前書き込みを行う手段と、消去を行
う手段とを有し、上記消去前書き込みを行う手段が用い
る電圧印加条件は通常の書き込みを行う手段が用いる電
圧印加条件よりも緩和されており、上記消去前書き込み
後のメモリセルのしきい値電圧分布が、通常の書き込み
後のメモリセルのしきい値電圧分布とは実質的に異なる
ことを特徴とする。
置は、電気的に情報の書き込みおよび消去可能な浮遊ゲ
ート電界効果トランジスタからなるメモリセルが行列状
のアレイを形成するように配置された不揮発性半導体メ
モリ装置であって、データ消去のために、上記各メモリ
セルに対して、消去前書き込みを行う手段と、消去を行
う手段とを有し、上記消去前書き込みを行う手段が用い
る電圧印加条件は通常の書き込みを行う手段が用いる電
圧印加条件よりも緩和されており、上記消去前書き込み
後のメモリセルのしきい値電圧分布が、通常の書き込み
後のメモリセルのしきい値電圧分布とは実質的に異なる
ことを特徴とする。
【００３７】ここで「電圧印加条件」には、印加電圧の
値のほか、印加電圧のパルス幅も含まれる。
値のほか、印加電圧のパルス幅も含まれる。
【００３８】また、「消去前書き込み」とは、続いて消
去を行うことを予定した書き込みを意味し、「通常の書
き込み」とは、続いて消去行うことを予定しない書き込
みを意味する。
去を行うことを予定した書き込みを意味し、「通常の書
き込み」とは、続いて消去行うことを予定しない書き込
みを意味する。
【００３９】この発明の不揮発性半導体メモリ装置で
は、消去前書き込みを行う手段が用いる電圧印加条件は
通常の書き込みを行う手段が用いる電圧印加条件よりも
緩和されている。これにより、上記消去前書き込み後の
メモリセルのしきい値電圧分布が、通常の書き込み後の
メモリセルのしきい値電圧分布とは実質的に異なる。例
えば、各メモリセルがそれぞれ書き込み状態では高しき
い値電圧、消去状態では低しきい値電圧を有する仕様に
なっている場合は、消去前書き込みを行う手段が用いる
電圧印加条件は通常の書き込みを行う手段が用いる電圧
印加条件よりも緩和されて、上記消去前書き込み後のメ
モリセルのしきい値電圧分布が、通常の書き込み後のメ
モリセルのしきい値電圧分布よりも低くなる。このよう
にした場合、各メモリセルに対して消去前書き込みによ
るストレス印加を低減できる。したがって、メモリセル
の信頼性を改善することができる。
は、消去前書き込みを行う手段が用いる電圧印加条件は
通常の書き込みを行う手段が用いる電圧印加条件よりも
緩和されている。これにより、上記消去前書き込み後の
メモリセルのしきい値電圧分布が、通常の書き込み後の
メモリセルのしきい値電圧分布とは実質的に異なる。例
えば、各メモリセルがそれぞれ書き込み状態では高しき
い値電圧、消去状態では低しきい値電圧を有する仕様に
なっている場合は、消去前書き込みを行う手段が用いる
電圧印加条件は通常の書き込みを行う手段が用いる電圧
印加条件よりも緩和されて、上記消去前書き込み後のメ
モリセルのしきい値電圧分布が、通常の書き込み後のメ
モリセルのしきい値電圧分布よりも低くなる。このよう
にした場合、各メモリセルに対して消去前書き込みによ
るストレス印加を低減できる。したがって、メモリセル
の信頼性を改善することができる。
【００４０】一実施形態の不揮発性半導体メモリ装置
は、上記消去前書き込みを行う手段および上記消去を行
う手段は、それぞれ消去前書き込み検証用、消去検証用
のリファレンスセルのしきい値電圧を参照して、処理対
象となった各メモリセルのしきい値電圧を検証するよう
になっており、上記消去前書き込み検証用リファレンス
セルのしきい値電圧が、上記消去検証用リファレンスセ
ルのしきい値電圧または読み出し用のリファレンスセル
のしきい値電圧と同一であることを特徴とする。
は、上記消去前書き込みを行う手段および上記消去を行
う手段は、それぞれ消去前書き込み検証用、消去検証用
のリファレンスセルのしきい値電圧を参照して、処理対
象となった各メモリセルのしきい値電圧を検証するよう
になっており、上記消去前書き込み検証用リファレンス
セルのしきい値電圧が、上記消去検証用リファレンスセ
ルのしきい値電圧または読み出し用のリファレンスセル
のしきい値電圧と同一であることを特徴とする。
【００４１】この一実施形態の不揮発性半導体メモリ装
置では、上記消去前書き込みを行う手段および上記消去
を行う手段は、それぞれ消去前書き込み検証用、消去検
証用のリファレンスセルのしきい値電圧を参照して、処
理対象となった各メモリセルのしきい値電圧を検証しな
がら上記消去前書き込み、消去を行う。したがって、確
実にデータ消去を行うことができる上、過消去を発生さ
せることもない。しかも、上記消去前書き込み検証用リ
ファレンスセルのしきい値電圧が、上記消去検証用リフ
ァレンスセルのしきい値電圧または読み出し用のリファ
レンスセルのしきい値電圧と同一であるから、消去前書
き込み検証用リファレンスセルと消去検証用リファレン
スセルのしきい値電圧または読み出し用のリファレンス
セルとを共通にして、リファレンスセル数の増加を抑え
ることができる。したがって、不揮発性半導体メモリ装
置を構成するチップの面積増大を防止できる。また、消
去前書き込み検証用リファレンスセルをセットするため
のテスト時間を別途設ける必要が無いので、テスト時間
の増加を防止できる。
置では、上記消去前書き込みを行う手段および上記消去
を行う手段は、それぞれ消去前書き込み検証用、消去検
証用のリファレンスセルのしきい値電圧を参照して、処
理対象となった各メモリセルのしきい値電圧を検証しな
がら上記消去前書き込み、消去を行う。したがって、確
実にデータ消去を行うことができる上、過消去を発生さ
せることもない。しかも、上記消去前書き込み検証用リ
ファレンスセルのしきい値電圧が、上記消去検証用リフ
ァレンスセルのしきい値電圧または読み出し用のリファ
レンスセルのしきい値電圧と同一であるから、消去前書
き込み検証用リファレンスセルと消去検証用リファレン
スセルのしきい値電圧または読み出し用のリファレンス
セルとを共通にして、リファレンスセル数の増加を抑え
ることができる。したがって、不揮発性半導体メモリ装
置を構成するチップの面積増大を防止できる。また、消
去前書き込み検証用リファレンスセルをセットするため
のテスト時間を別途設ける必要が無いので、テスト時間
の増加を防止できる。
【００４２】一実施形態の不揮発性半導体メモリ装置
は、上記消去前書き込みを、ファウラ−ノーデハイム現
象を用いて行うことを特徴とする。
は、上記消去前書き込みを、ファウラ−ノーデハイム現
象を用いて行うことを特徴とする。
【００４３】この一実施形態の不揮発性半導体メモリ装
置では、上記消去前書き込みを、ファウラ−ノーデハイ
ム現象を用いて行うので、チャネルホットエレクトロン
による場合に比して書き込み電流が小さくなる。したが
って、実際に、消去前書き込み後のメモリセルのしきい
値電圧分布を、通常の書き込み後のメモリセルのしきい
値電圧分布よりも低くすることができる。
置では、上記消去前書き込みを、ファウラ−ノーデハイ
ム現象を用いて行うので、チャネルホットエレクトロン
による場合に比して書き込み電流が小さくなる。したが
って、実際に、消去前書き込み後のメモリセルのしきい
値電圧分布を、通常の書き込み後のメモリセルのしきい
値電圧分布よりも低くすることができる。
【００４４】
【発明の実施の形態】以下、この発明の不揮発性半導体
メモリ装置およびそのデータ消去方法を図示の実施の形
態により詳細に説明する。
メモリ装置およびそのデータ消去方法を図示の実施の形
態により詳細に説明する。
【００４５】（第１実施形態）図７は、不揮発性半導体
メモリ装置のための第１実施形態のデータ消去方法のア
ルゴリズムを示している。このデータ消去方法は、概し
て言って、図１に示した構造のメモリセルを有するフラ
ッシュメモリに対して、図５に示したデータ消去方法と
同様に、ＦＮトンネル現象を用いた消去前書き込み（Ｓ
２１）、消去前書き込み後ベリファイ（Ｓ２２）、ＦＮ
トンネル現象を用いた消去パルス印加（Ｓ２３）、およ
び消去後ベリファイ（Ｓ２４）を実行する。このデータ
消去方法が図５に示したデータ消去方法と異なるのは、
消去前書き込み後のベリファイに用いるリファレンスセ
ル（消去前書き込み検証用リファレンスセル）のしきい
値電圧が通常の書き込み後のベリファイに用いるリファ
レンスセルのしきい値電圧（５Ｖ）と異なる点である。
下の表５に、各ベリファイおよび読み出しで用いられる
リファレンスセルのしきい値電圧をまとめて示してい
る。表５から分かるように、消去前書き込み検証用リフ
ァレンスセルのしきい値電圧を、通常の書き込み後のベ
リファイに用いるリファレンスセルのしきい値電圧（５
Ｖ）よりも低い４Ｖに設定している。
メモリ装置のための第１実施形態のデータ消去方法のア
ルゴリズムを示している。このデータ消去方法は、概し
て言って、図１に示した構造のメモリセルを有するフラ
ッシュメモリに対して、図５に示したデータ消去方法と
同様に、ＦＮトンネル現象を用いた消去前書き込み（Ｓ
２１）、消去前書き込み後ベリファイ（Ｓ２２）、ＦＮ
トンネル現象を用いた消去パルス印加（Ｓ２３）、およ
び消去後ベリファイ（Ｓ２４）を実行する。このデータ
消去方法が図５に示したデータ消去方法と異なるのは、
消去前書き込み後のベリファイに用いるリファレンスセ
ル（消去前書き込み検証用リファレンスセル）のしきい
値電圧が通常の書き込み後のベリファイに用いるリファ
レンスセルのしきい値電圧（５Ｖ）と異なる点である。
下の表５に、各ベリファイおよび読み出しで用いられる
リファレンスセルのしきい値電圧をまとめて示してい
る。表５から分かるように、消去前書き込み検証用リフ
ァレンスセルのしきい値電圧を、通常の書き込み後のベ
リファイに用いるリファレンスセルのしきい値電圧（５
Ｖ）よりも低い４Ｖに設定している。
【００４６】
【表５】
【００４７】詳しくは、消去コマンドが入力されると、
消去後のしきい値電圧をできるだけコンパクトなものに
し、過消去をなくすため、まず消去前書き込みを行う
（Ｓ２１）。この場合、表２中に示した消去前書き込み
モードの電圧条件の通りにメモリセルに電圧を印加す
る。すなわち、コントロールゲートＣＧに９Ｖ、基板
（ウエル）に−７Ｖを印加する。これにより、チャネル
領域からのＦＮトンネリング現象を用いた書き込みを行
って、しきい値電圧を高める。
消去後のしきい値電圧をできるだけコンパクトなものに
し、過消去をなくすため、まず消去前書き込みを行う
（Ｓ２１）。この場合、表２中に示した消去前書き込み
モードの電圧条件の通りにメモリセルに電圧を印加す
る。すなわち、コントロールゲートＣＧに９Ｖ、基板
（ウエル）に−７Ｖを印加する。これにより、チャネル
領域からのＦＮトンネリング現象を用いた書き込みを行
って、しきい値電圧を高める。
【００４８】ここで、この消去前書き込みのパルス幅は
１００μｓとする。図８は、この消去前書き込みパルス
の印加による典型的なメモリセルのしきい値電圧Ｖｔ
（ｍＶ）の変化（書き込み特性）を示している。なお、
図８では、トータルのパルス印加時間をストレス印加時
間と表して横軸にとっている。この図８から分かるよう
に、典型的なメモリセルはトータルのパルス印加時間
（ストレス印加時間）が３００μｓになると、しきい値
電圧が４Ｖを超える。書き込み特性の遅いメモリセル
は、典型的なメモリセルよりも約５倍程度遅いと考えら
れるので、３００μｓ×５倍＝１５００μｓ、すなわち
パルス回数約１５回程度で、消去前書き込みが終了す
る。
１００μｓとする。図８は、この消去前書き込みパルス
の印加による典型的なメモリセルのしきい値電圧Ｖｔ
（ｍＶ）の変化（書き込み特性）を示している。なお、
図８では、トータルのパルス印加時間をストレス印加時
間と表して横軸にとっている。この図８から分かるよう
に、典型的なメモリセルはトータルのパルス印加時間
（ストレス印加時間）が３００μｓになると、しきい値
電圧が４Ｖを超える。書き込み特性の遅いメモリセル
は、典型的なメモリセルよりも約５倍程度遅いと考えら
れるので、３００μｓ×５倍＝１５００μｓ、すなわち
パルス回数約１５回程度で、消去前書き込みが終了す
る。
【００４９】図９は、この消去前書き込み後のメモリセ
ルのしきい値電圧分布を示している。この図９から分か
るように、ブロック内には、通常の書き込みによるしき
い値電圧５Ｖ〜６Ｖのメモリセル（図９中の分布１）
と、今回の消去前書き込みによるしきい値電圧４Ｖ〜５
Ｖのメモリセル（図９中の分布２）とが混在している。
ルのしきい値電圧分布を示している。この図９から分か
るように、ブロック内には、通常の書き込みによるしき
い値電圧５Ｖ〜６Ｖのメモリセル（図９中の分布１）
と、今回の消去前書き込みによるしきい値電圧４Ｖ〜５
Ｖのメモリセル（図９中の分布２）とが混在している。
【００５０】次に、消去前書き込み後ベリファイを行う
（Ｓ２２）。この場合は、書き込みが行われたメモリセ
ルのしきい値電圧と消去前書き込み検証用リファレンス
セルのしきい値電圧（４Ｖ）とを比較し、もし、書き込
みが行われたメモリセルのしきい値電圧が１つでも４Ｖ
以下であれば、再度しきい値電圧を高めるためにパルス
印加を行う。全てのメモリセルのしきい値電圧が４Ｖ以
上になると、パルス印加を終了する。
（Ｓ２２）。この場合は、書き込みが行われたメモリセ
ルのしきい値電圧と消去前書き込み検証用リファレンス
セルのしきい値電圧（４Ｖ）とを比較し、もし、書き込
みが行われたメモリセルのしきい値電圧が１つでも４Ｖ
以下であれば、再度しきい値電圧を高めるためにパルス
印加を行う。全てのメモリセルのしきい値電圧が４Ｖ以
上になると、パルス印加を終了する。
【００５１】次に、実際の消去、つまり消去パルス印加
を行う（Ｓ２３）。この場合は、表２中に示した消去モ
ードの電圧印加条件のように、ゲートに負の電圧（−９
Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセ
ルのしきい値電圧を低下させる。続いて、消去後ベリフ
ァイを行う（Ｓ２４）。この場合は、消去が行われたメ
モリセルのしきい値電圧と消去検証用リファレンスセル
のしきい値電圧（３Ｖ）とを比較し、もし、消去が行わ
れたメモリセルのしきい値電圧が１つでも３Ｖ以上であ
れば、再度しきい値電圧を低下させるためにパルス印加
を行う。ブロック内の全てのメモリセルのしきい値電圧
が３Ｖ以下になると、パルス印加を終了する。
を行う（Ｓ２３）。この場合は、表２中に示した消去モ
ードの電圧印加条件のように、ゲートに負の電圧（−９
Ｖ）、ソースに正の電圧（６Ｖ）を印加して、メモリセ
ルのしきい値電圧を低下させる。続いて、消去後ベリフ
ァイを行う（Ｓ２４）。この場合は、消去が行われたメ
モリセルのしきい値電圧と消去検証用リファレンスセル
のしきい値電圧（３Ｖ）とを比較し、もし、消去が行わ
れたメモリセルのしきい値電圧が１つでも３Ｖ以上であ
れば、再度しきい値電圧を低下させるためにパルス印加
を行う。ブロック内の全てのメモリセルのしきい値電圧
が３Ｖ以下になると、パルス印加を終了する。
【００５２】ここで、この消去のパルス幅は１００μｓ
とする。図１０は、この消去パルスの印加による典型的
なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（消去
特性）を示している。なお、図１０では、トータルのパ
ルス印加時間をストレス印加時間と表して横軸にとって
いる。この図１０から分かるように、同一のメモリセル
については、この消去パルス印加前にしきい値電圧が４
Ｖにある場合と５Ｖにある場合とでは、トータルのパル
ス印加時間が増えるにつれて、しきい値電圧が低下しな
がら互いに接近し、トータルのパルス印加時間が０．０
５ｍｓ程度になると、しきい値電圧が同程度となる。こ
のことから、消去パルス印加後の特性は、図２中に示す
消去状態の分布と一致し、消去パルス印加および消去後
ベリファイ（Ｓ２３，Ｓ２４）が完了すると、全てのメ
モリセルのしきい値電圧が３Ｖ以下になると言える。し
たがって、このデータ消去方法によって、確実にデータ
消去を行うことができる上、過消去を発生させることも
ない。
とする。図１０は、この消去パルスの印加による典型的
なメモリセルのしきい値電圧Ｖｔ（ｍＶ）の変化（消去
特性）を示している。なお、図１０では、トータルのパ
ルス印加時間をストレス印加時間と表して横軸にとって
いる。この図１０から分かるように、同一のメモリセル
については、この消去パルス印加前にしきい値電圧が４
Ｖにある場合と５Ｖにある場合とでは、トータルのパル
ス印加時間が増えるにつれて、しきい値電圧が低下しな
がら互いに接近し、トータルのパルス印加時間が０．０
５ｍｓ程度になると、しきい値電圧が同程度となる。こ
のことから、消去パルス印加後の特性は、図２中に示す
消去状態の分布と一致し、消去パルス印加および消去後
ベリファイ（Ｓ２３，Ｓ２４）が完了すると、全てのメ
モリセルのしきい値電圧が３Ｖ以下になると言える。し
たがって、このデータ消去方法によって、確実にデータ
消去を行うことができる上、過消去を発生させることも
ない。
【００５３】上述のように、このデータ消去方法では、
消去前書き込みを、この消去前書き込み後のしきい値電
圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低
くなる条件、つまり従来に比して緩和された条件（しき
い値電圧が４Ｖ程度になる条件）で行っているので、消
去前書き込みによるストレスの印加を低減できる。した
がって、不揮発性半導体メモリ装置の信頼性を改善する
ことができる。しかも、確実にデータ消去を行うことが
できる上、過消去を発生させることもない。
消去前書き込みを、この消去前書き込み後のしきい値電
圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低
くなる条件、つまり従来に比して緩和された条件（しき
い値電圧が４Ｖ程度になる条件）で行っているので、消
去前書き込みによるストレスの印加を低減できる。した
がって、不揮発性半導体メモリ装置の信頼性を改善する
ことができる。しかも、確実にデータ消去を行うことが
できる上、過消去を発生させることもない。
【００５４】図１４に、一実施形態のフラッシュメモリ
１１０の主な回路ブロックを示す。メモリセルは、少な
くとも、本来のデータを格納するメモリセルアレイ（デ
ータ領域）１１１と、リファレンスセルアレイ１１２
（書き込み検証用リファレンスセル、消去検証用リファ
レンスセル、読み出し動作用リファレンスセル等）から
なる。
１１０の主な回路ブロックを示す。メモリセルは、少な
くとも、本来のデータを格納するメモリセルアレイ（デ
ータ領域）１１１と、リファレンスセルアレイ１１２
（書き込み検証用リファレンスセル、消去検証用リファ
レンスセル、読み出し動作用リファレンスセル等）から
なる。
【００５５】図１５に、上記メモリセルアレイ（データ
領域）１１１の１ブロック分のアレイの一例を示す。一
般的なフラッシュメモリと同様に、このようなブロック
が複数個集まって、メモリセルアレイ１１１を構成して
いる。ブロック内では、フローティングゲートトランジ
スタからなるメモリセルが行列状に配列され、ワード線
ＷＬ０にはｍ個のメモリセルのコントロールゲートＣＧ
が接続されている。以下、ワード線ＷＬ１〜ＷＬｎ−１
も同様である。また、ビット線ＢＬ０にはｎ個のメモリ
セルのドレインが接続されている。以下、ビット線ＢＬ
１〜ＢＬｍ−１も同様である。同一ブロック内の各メモ
リセルのソースＳは共通化され、共通ソース線ＳＬに接
続されている。
領域）１１１の１ブロック分のアレイの一例を示す。一
般的なフラッシュメモリと同様に、このようなブロック
が複数個集まって、メモリセルアレイ１１１を構成して
いる。ブロック内では、フローティングゲートトランジ
スタからなるメモリセルが行列状に配列され、ワード線
ＷＬ０にはｍ個のメモリセルのコントロールゲートＣＧ
が接続されている。以下、ワード線ＷＬ１〜ＷＬｎ−１
も同様である。また、ビット線ＢＬ０にはｎ個のメモリ
セルのドレインが接続されている。以下、ビット線ＢＬ
１〜ＢＬｍ−１も同様である。同一ブロック内の各メモ
リセルのソースＳは共通化され、共通ソース線ＳＬに接
続されている。
【００５６】図１４中に示すように、ワード線ＷＬを駆
動するため、データ領域メモリセル用のワード線電圧供
給回路部１１４Ａが設けられている。ワード線電圧供給
回路部１１４Ａは、制御回路部１１７からの制御信号及
びアドレス信号を基にワード線を選択して、表２もしく
は表３のような電圧に昇圧してワード線を駆動する。ま
た、共通ソース線ＳＬを駆動するため、データ領域メモ
リセル用の共通ソース線電圧供給回路部１１５Ａは、制
御回路部１１７からの制御信号及びアドレス信号を基
に、同一ブロック内のソースを共通化してなる共通ソー
ス線ＳＬを選択して、表２もしくは表３のような電圧に
昇圧して共通ソース線ＳＬを駆動する。
動するため、データ領域メモリセル用のワード線電圧供
給回路部１１４Ａが設けられている。ワード線電圧供給
回路部１１４Ａは、制御回路部１１７からの制御信号及
びアドレス信号を基にワード線を選択して、表２もしく
は表３のような電圧に昇圧してワード線を駆動する。ま
た、共通ソース線ＳＬを駆動するため、データ領域メモ
リセル用の共通ソース線電圧供給回路部１１５Ａは、制
御回路部１１７からの制御信号及びアドレス信号を基
に、同一ブロック内のソースを共通化してなる共通ソー
ス線ＳＬを選択して、表２もしくは表３のような電圧に
昇圧して共通ソース線ＳＬを駆動する。
【００５７】リファレンスセルアレイ１１２及びデータ
保護用メモリセルアレイも基本的には、データ領域メモ
リセルアレイ１１１と同じセルで構成されている。リフ
ァレンスセルアレイ１１２用にも、ワード線電圧供給回
路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂが設け
られている。これらのワード線電圧供給回路部１１４
Ｂ、ソース線電圧供給回路部１１５Ｂは、制御回路部１
１７からの制御信号に基づき、表２もしくは表３のよう
な電圧に昇圧して各々の線を駆動している。
保護用メモリセルアレイも基本的には、データ領域メモ
リセルアレイ１１１と同じセルで構成されている。リフ
ァレンスセルアレイ１１２用にも、ワード線電圧供給回
路部１１４Ｂ、ソース線電圧供給回路部１１５Ｂが設け
られている。これらのワード線電圧供給回路部１１４
Ｂ、ソース線電圧供給回路部１１５Ｂは、制御回路部１
１７からの制御信号に基づき、表２もしくは表３のよう
な電圧に昇圧して各々の線を駆動している。
【００５８】また、ビット線電圧供給回路／センスアン
プ回路部１１６Ａは、制御回路部１１７からの制御信号
とアドレス信号を基に、データ領域メモリセルアレイ１
１１のビット線を選択して、表２もしくは表３のような
電圧に昇圧してビット線を駆動すると共に、書き込み
時、消去時、読み出し時はビット線を流れる電流を、別
に設置されているリファレンスセルアレイ１１２内の書
き込み検証用、消去検証用、読み出し動作用各々のリフ
ァレンスセルに流れる電流と比較してセンスアンプ回路
で判定し、検証もしくはデータ読出しを行っている。こ
れらリファレンスセルアレイ１１２を駆動するワード線
電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１
５Ｂ、及びビット線電圧供給回路／センスアンプ回路部
１１６Ｂも基本的には、先のデータ領域メモリセルアレ
イ１１１を駆動するワード線電圧供給回路部１１４Ａ、
ソース線電圧供給回路部１１５Ａ、及びビット線電圧供
給回路／センスアンプ回路部１１６Ａと同じ回路構成で
ある。
プ回路部１１６Ａは、制御回路部１１７からの制御信号
とアドレス信号を基に、データ領域メモリセルアレイ１
１１のビット線を選択して、表２もしくは表３のような
電圧に昇圧してビット線を駆動すると共に、書き込み
時、消去時、読み出し時はビット線を流れる電流を、別
に設置されているリファレンスセルアレイ１１２内の書
き込み検証用、消去検証用、読み出し動作用各々のリフ
ァレンスセルに流れる電流と比較してセンスアンプ回路
で判定し、検証もしくはデータ読出しを行っている。こ
れらリファレンスセルアレイ１１２を駆動するワード線
電圧供給回路部１１４Ｂ、ソース線電圧供給回路部１１
５Ｂ、及びビット線電圧供給回路／センスアンプ回路部
１１６Ｂも基本的には、先のデータ領域メモリセルアレ
イ１１１を駆動するワード線電圧供給回路部１１４Ａ、
ソース線電圧供給回路部１１５Ａ、及びビット線電圧供
給回路／センスアンプ回路部１１６Ａと同じ回路構成で
ある。
【００５９】図１６に、この第１実施形態のデータ消去
方法を実施するのに適したビット線電圧供給回路／セン
スアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）
とリファレンスセルアレイ１１２の構成を模式的に示
す。この図１６では、１ビット線Ｂｉｔｊ分のデータ領
域メモリセルと対応する１ビット線分のセンスアンプ回
路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１
２について詳細に示している。なお、１１６Ａ（Ｂｉｔ
ｊ）′はその１ビット線分のビット線電圧供給回路部を
示している。
方法を実施するのに適したビット線電圧供給回路／セン
スアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）
とリファレンスセルアレイ１１２の構成を模式的に示
す。この図１６では、１ビット線Ｂｉｔｊ分のデータ領
域メモリセルと対応する１ビット線分のセンスアンプ回
路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１
２について詳細に示している。なお、１１６Ａ（Ｂｉｔ
ｊ）′はその１ビット線分のビット線電圧供給回路部を
示している。
【００６０】リファレンスセルアレイ１１２には、読み
出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用
リファレンスセルＣｅｌｌ＿Ｐ、消去検証用リファレン
スセルＣｅｌｌ＿Ｅ及び消去前書き込み検証用リファレ
ンスセルＣｅｌｌ＿ＥＰが設けられている。各リファレ
ンスセルは、この図では省略されているが、他のビット
線に対応する分と共用化されている。これらリファレン
スセルのコントロールゲートＣＧが共通化され、１つの
ワード線ＷＬｒｅｆとしてワード線電圧供給回路部１１
４（図１４中の１１４Ｂ）と接続されている。一方、こ
れらリファレンスセルのソース線は共通化され、先の共
通ソース線電圧供給回路部１１５Ｂと接続されている。
各リファレンスセルのしきい値電圧値は、予め書き込み
を行うことによって、表５のように設定されている。
出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用
リファレンスセルＣｅｌｌ＿Ｐ、消去検証用リファレン
スセルＣｅｌｌ＿Ｅ及び消去前書き込み検証用リファレ
ンスセルＣｅｌｌ＿ＥＰが設けられている。各リファレ
ンスセルは、この図では省略されているが、他のビット
線に対応する分と共用化されている。これらリファレン
スセルのコントロールゲートＣＧが共通化され、１つの
ワード線ＷＬｒｅｆとしてワード線電圧供給回路部１１
４（図１４中の１１４Ｂ）と接続されている。一方、こ
れらリファレンスセルのソース線は共通化され、先の共
通ソース線電圧供給回路部１１５Ｂと接続されている。
各リファレンスセルのしきい値電圧値は、予め書き込み
を行うことによって、表５のように設定されている。
【００６１】この実施形態では、消去前書き込み検証用
リファレンスセルＣｅｌｌ＿ＥＰを設け、そのしきい値
電圧をＣｅｌｌ＿Ｐのしきい値電圧（５Ｖ）より、低い
値（４Ｖ）に設定している。消去前書き込みのベリファ
イを、この消去前書き込み検証用リファレンスセルＣｅ
ｌｌ＿ＥＰに流れる電流と、検証するデータ領域のメモ
リセルに流れる電流を比較することで、さらに書き込み
パルスを印加するか否かを決め、その検証するデータ領
域のメモリセルのしきい値電圧が４Ｖ以上になるように
書き込みパルスを印加していく。消去前書き込みパルス
印加電圧は、例えば、表３に記載のように設定して、消
去を行うべき全てのメモリセル（ブロック単位）に対し
て、ＦＮトンネル現象を用いたチャネル書き込みを実施
する。消去前書き込みパルスは、消去を行うべき全ワー
ド線（ブロック単位）に正の高電圧（例えば、９Ｖ）を
印加し、ビット線にオープンにし、ソースには基準電圧
（例えば、０Ｖ）を印加し、Ｐ型基板（ウェル）には負
電圧（例えば、―７Ｖ）を印加する。これにより、ＦＮ
トンネル現象によりチャネル層からトンネル酸化膜を介
して、フローティングゲートＦＧに電子が注入されるこ
とでメモリセルのしきい値電圧が上昇する。
リファレンスセルＣｅｌｌ＿ＥＰを設け、そのしきい値
電圧をＣｅｌｌ＿Ｐのしきい値電圧（５Ｖ）より、低い
値（４Ｖ）に設定している。消去前書き込みのベリファ
イを、この消去前書き込み検証用リファレンスセルＣｅ
ｌｌ＿ＥＰに流れる電流と、検証するデータ領域のメモ
リセルに流れる電流を比較することで、さらに書き込み
パルスを印加するか否かを決め、その検証するデータ領
域のメモリセルのしきい値電圧が４Ｖ以上になるように
書き込みパルスを印加していく。消去前書き込みパルス
印加電圧は、例えば、表３に記載のように設定して、消
去を行うべき全てのメモリセル（ブロック単位）に対し
て、ＦＮトンネル現象を用いたチャネル書き込みを実施
する。消去前書き込みパルスは、消去を行うべき全ワー
ド線（ブロック単位）に正の高電圧（例えば、９Ｖ）を
印加し、ビット線にオープンにし、ソースには基準電圧
（例えば、０Ｖ）を印加し、Ｐ型基板（ウェル）には負
電圧（例えば、―７Ｖ）を印加する。これにより、ＦＮ
トンネル現象によりチャネル層からトンネル酸化膜を介
して、フローティングゲートＦＧに電子が注入されるこ
とでメモリセルのしきい値電圧が上昇する。
【００６２】一旦消去前書き込みパルスを印加した後、
消去前書き込みベリファイを実施する。消去前書き込み
ベリファイは、ベリファイすべきメモリセルが接続され
ているビット線（図１６でではＢｉｔｊ）を選択するた
め、ビット線選択信号ＣＳＥＬｊをハイレベルにしてビ
ット線選択トランジスタＴｊをオンにする。ベリファイ
を行わない他のビット線選択トランジスタはオフにして
いる（ここでは、８ビット単位でベリファイを行ってい
るが、説明を容易にするため、１ビットを代表して説明
する。）。メモリセルのしきい値電圧を検証するには、
予め書き込みが行われて所定のしきい値電圧になってい
る消去前書き込み検証用リファレンスメモリセルＣｅｌ
ｌ＿ＥＰのしきい値電圧（例えば、４．０Ｖ）と比較を
行う。消去前書き込み検証用リファレンスセルＣｅｌｌ
＿ＥＰにつながるＭＯＳトランジスタＴｅｐをＯＮさせ
るため、選択信号ＲＳＥＬ＿ＥＰをハイレベルにして、
Ｃｅｌｌ＿ＥＰを選択する。リファレンスセル用ワード
線ＷＬｒｅｆ及びベリファイするメモリセルのコントロ
ールゲートＣＧが接続されているワード線ＷＬｉには、
正電圧（例えば、５Ｖ）が印加される。また、データ領
域メモリセル及びリファレンスセルにつながるビット線
では、ベリファイ時（読み出し時）、メモリセルへのデ
ィスターブを考慮して、ドレインバイアス回路ＤＢＣ及
びドレインバイアス参照回路ＤＢＣ＿Ｒｅｆにより、メ
モリセルへ接続されるノードＢＬ＿ＭＥＭ及びＢＬ＿Ｒ
ｅｆが１Ｖ以下になるように制限されている。そして、
データ領域メモリセル及びリファレンスセル双方に配置
されている負荷回路ＬＯＡＤを介して電源Ｖｃｃより電
流を、ベリファイするメモリセルと消去前書き込み検証
用リファレンスセルＣｅｌｌ＿ＥＰに供給する。データ
領域メモリセルアレイ１１１内の選択されたメモリセル
では、書き込みもしくは消去状態に応じて電流が流れ
る。ここで、選択されたデータ領域メモリセルのしきい
値電圧が、しきい値電圧が４．０Ｖ以上になっていれ
ば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンス
セル側のノードＢＬ＿Ｒｅｆを流れる電流より少なくな
る。この電流値の違いは、センスアンプＳ／Ａの入力段
のノードＳＡＩＮ及びＳＡＩＮ＿Ｒｅｆで電圧値の違い
に変換されて、センスアンプＳ／Ａに入力される。この
場合は、負荷回路ＬＯＡＤによる電圧降下により、ＶＳ
ＡＩＮがＶＳＡＩＮ＿Ｒｅｆより高い電圧となる。従っ
て、センスＳ／Ａは、ハイレベル“１”を出力する（メ
モリセルのデータを“０”と識別する。）。消去すべき
全メモリセル（ブロック単位）のしきい値電圧が４．０
Ｖ以上と判定されれば、消去前書き込みは完了する。一
方、データ領域メモリセルアレイ１１１内の選択された
メモリセルのしきい値電圧が４．０Ｖ以下であれば、負
荷回路ＬＯＡＤによる電圧降下により、ＶＳＡＩＮがＶ
ＳＡＩＮ＿Ｒｅｆより低い電圧となる。従って、センス
アンプＳ／Ａは、ロウレベル“０”を出力する（メモリ
セルのデータを“１”と識別する。）。センスアンプの
出力からロウレベルが検出されると、まだ、全てのメモ
リセルが消去前書き込み状態となっていないと判定し、
再度、消去前書き込みパルスを印加する。そして、再
度、ベリファイを実施する。消去すべきメモリセル全て
のしきい値電圧が４．０Ｖ以上となるまで、この消去前
書き込みパルス印加とベリファイを交互に繰り返す。
消去前書き込みベリファイを実施する。消去前書き込み
ベリファイは、ベリファイすべきメモリセルが接続され
ているビット線（図１６でではＢｉｔｊ）を選択するた
め、ビット線選択信号ＣＳＥＬｊをハイレベルにしてビ
ット線選択トランジスタＴｊをオンにする。ベリファイ
を行わない他のビット線選択トランジスタはオフにして
いる（ここでは、８ビット単位でベリファイを行ってい
るが、説明を容易にするため、１ビットを代表して説明
する。）。メモリセルのしきい値電圧を検証するには、
予め書き込みが行われて所定のしきい値電圧になってい
る消去前書き込み検証用リファレンスメモリセルＣｅｌ
ｌ＿ＥＰのしきい値電圧（例えば、４．０Ｖ）と比較を
行う。消去前書き込み検証用リファレンスセルＣｅｌｌ
＿ＥＰにつながるＭＯＳトランジスタＴｅｐをＯＮさせ
るため、選択信号ＲＳＥＬ＿ＥＰをハイレベルにして、
Ｃｅｌｌ＿ＥＰを選択する。リファレンスセル用ワード
線ＷＬｒｅｆ及びベリファイするメモリセルのコントロ
ールゲートＣＧが接続されているワード線ＷＬｉには、
正電圧（例えば、５Ｖ）が印加される。また、データ領
域メモリセル及びリファレンスセルにつながるビット線
では、ベリファイ時（読み出し時）、メモリセルへのデ
ィスターブを考慮して、ドレインバイアス回路ＤＢＣ及
びドレインバイアス参照回路ＤＢＣ＿Ｒｅｆにより、メ
モリセルへ接続されるノードＢＬ＿ＭＥＭ及びＢＬ＿Ｒ
ｅｆが１Ｖ以下になるように制限されている。そして、
データ領域メモリセル及びリファレンスセル双方に配置
されている負荷回路ＬＯＡＤを介して電源Ｖｃｃより電
流を、ベリファイするメモリセルと消去前書き込み検証
用リファレンスセルＣｅｌｌ＿ＥＰに供給する。データ
領域メモリセルアレイ１１１内の選択されたメモリセル
では、書き込みもしくは消去状態に応じて電流が流れ
る。ここで、選択されたデータ領域メモリセルのしきい
値電圧が、しきい値電圧が４．０Ｖ以上になっていれ
ば、ノードＢＬ＿ＭＥＭを流れる電流は、リファレンス
セル側のノードＢＬ＿Ｒｅｆを流れる電流より少なくな
る。この電流値の違いは、センスアンプＳ／Ａの入力段
のノードＳＡＩＮ及びＳＡＩＮ＿Ｒｅｆで電圧値の違い
に変換されて、センスアンプＳ／Ａに入力される。この
場合は、負荷回路ＬＯＡＤによる電圧降下により、ＶＳ
ＡＩＮがＶＳＡＩＮ＿Ｒｅｆより高い電圧となる。従っ
て、センスＳ／Ａは、ハイレベル“１”を出力する（メ
モリセルのデータを“０”と識別する。）。消去すべき
全メモリセル（ブロック単位）のしきい値電圧が４．０
Ｖ以上と判定されれば、消去前書き込みは完了する。一
方、データ領域メモリセルアレイ１１１内の選択された
メモリセルのしきい値電圧が４．０Ｖ以下であれば、負
荷回路ＬＯＡＤによる電圧降下により、ＶＳＡＩＮがＶ
ＳＡＩＮ＿Ｒｅｆより低い電圧となる。従って、センス
アンプＳ／Ａは、ロウレベル“０”を出力する（メモリ
セルのデータを“１”と識別する。）。センスアンプの
出力からロウレベルが検出されると、まだ、全てのメモ
リセルが消去前書き込み状態となっていないと判定し、
再度、消去前書き込みパルスを印加する。そして、再
度、ベリファイを実施する。消去すべきメモリセル全て
のしきい値電圧が４．０Ｖ以上となるまで、この消去前
書き込みパルス印加とベリファイを交互に繰り返す。
【００６３】消去前書き込みが完了すると、消去パルス
（イレースパルス）を印加する。消去（イレース）動作
は、消去すべき全ワード線（ブロック単位）には負電圧
（例えば、−９Ｖ）を印加し、ドレイン及びソースはオ
ープンにし、Ｐ型基板（ウェル）には正の高電圧（例え
ば、７Ｖ）を印加する。これにより、ＦＮトンネル現象
によりフローティングゲートＦＧからトンネル酸化膜を
介してチャネル層に電子が放出されることでメモリセル
のしきい値電圧が下降する。消去状態を検証するベリフ
ァイは、リファレンスセルＣｅｌｌ＿Ｅ（しきい値電圧
３．０Ｖ）を選択して、先の消去前書き込みと同じよう
に、消去パルスが印加されたメモリセルに流れる電流と
リファレンスセルＣｅｌｌ＿Ｅに流れる電流とを比較し
て行う。そして、消去パルス及び消去後ベリファイを繰
り返しながら、消去すべき全データ領域メモリセル（ブ
ロック単位）のしきい値電圧が３．０Ｖ以下になるまで
処理を続けて、終了する。
（イレースパルス）を印加する。消去（イレース）動作
は、消去すべき全ワード線（ブロック単位）には負電圧
（例えば、−９Ｖ）を印加し、ドレイン及びソースはオ
ープンにし、Ｐ型基板（ウェル）には正の高電圧（例え
ば、７Ｖ）を印加する。これにより、ＦＮトンネル現象
によりフローティングゲートＦＧからトンネル酸化膜を
介してチャネル層に電子が放出されることでメモリセル
のしきい値電圧が下降する。消去状態を検証するベリフ
ァイは、リファレンスセルＣｅｌｌ＿Ｅ（しきい値電圧
３．０Ｖ）を選択して、先の消去前書き込みと同じよう
に、消去パルスが印加されたメモリセルに流れる電流と
リファレンスセルＣｅｌｌ＿Ｅに流れる電流とを比較し
て行う。そして、消去パルス及び消去後ベリファイを繰
り返しながら、消去すべき全データ領域メモリセル（ブ
ロック単位）のしきい値電圧が３．０Ｖ以下になるまで
処理を続けて、終了する。
【００６４】（第２実施形態）これまに述べたように、
第１実施形態では、消去前書き込み検証用リファレンス
セルとして、予めしきい値電圧が４Ｖにセットされたフ
ラッシュメモリセルを用いた。しかし、実デバイスへの
適用を考えると、新たにしきい値電圧の違うリファレン
スセルを追加することは望ましいことではない。しきい
値電圧を４Ｖにセットするために、テスト時間が延びる
などの問題点が生じるからである。
第１実施形態では、消去前書き込み検証用リファレンス
セルとして、予めしきい値電圧が４Ｖにセットされたフ
ラッシュメモリセルを用いた。しかし、実デバイスへの
適用を考えると、新たにしきい値電圧の違うリファレン
スセルを追加することは望ましいことではない。しきい
値電圧を４Ｖにセットするために、テスト時間が延びる
などの問題点が生じるからである。
【００６５】そこで、この第２実施形態では、消去前書
き込み検証用リファレンスセルとして、消去検証用リフ
ァレンスセルと同じものを用いることとした。次の表６
に、各リファレンスセルのしきい値電圧をまとめて示し
ている。
き込み検証用リファレンスセルとして、消去検証用リフ
ァレンスセルと同じものを用いることとした。次の表６
に、各リファレンスセルのしきい値電圧をまとめて示し
ている。
【００６６】
【表６】
【００６７】図１１は、この場合のデータ消去方法のア
ルゴリズムを示している。このデータ消去方法は、概し
て言って、図１に示した構造のメモリセルを有するフラ
ッシュメモリに対して、ＦＮトンネル現象を用いた消去
前書き込み（Ｓ３１）、消去前書き込み後ベリファイ
（Ｓ３２）、ＦＮトンネル現象を用いた消去パルス印加
（Ｓ３３）、および消去後ベリファイ（Ｓ３４）を実行
する。このデータ消去方法の特徴は、消去前書き込み検
証用リファレンスセルのしきい値電圧が、第１実施形態
での消去前書き込み検証用リファレンスセルのしきい値
電圧（４Ｖ）と異なり、３Ｖに設定されている点にあ
る。
ルゴリズムを示している。このデータ消去方法は、概し
て言って、図１に示した構造のメモリセルを有するフラ
ッシュメモリに対して、ＦＮトンネル現象を用いた消去
前書き込み（Ｓ３１）、消去前書き込み後ベリファイ
（Ｓ３２）、ＦＮトンネル現象を用いた消去パルス印加
（Ｓ３３）、および消去後ベリファイ（Ｓ３４）を実行
する。このデータ消去方法の特徴は、消去前書き込み検
証用リファレンスセルのしきい値電圧が、第１実施形態
での消去前書き込み検証用リファレンスセルのしきい値
電圧（４Ｖ）と異なり、３Ｖに設定されている点にあ
る。
【００６８】詳しくは、消去前書き込み（Ｓ３１）で
は、図８から分かるように、典型的なメモリセルはトー
タルのパルス印加時間（ストレス印加時間）が４０μｓ
になると、しきい値電圧が３Ｖを超える。書き込み特性
の遅いメモリセルは、典型的なメモリセルよりも約５倍
程度遅いと考えられるので、 ４０μｓ×５倍＝２００μｓ 、すなわち、第１実施形態と同様にパルス幅が１００μ
ｓという条件下では、パルス回数約２回程度で、消去前
書き込みが終了する。
は、図８から分かるように、典型的なメモリセルはトー
タルのパルス印加時間（ストレス印加時間）が４０μｓ
になると、しきい値電圧が３Ｖを超える。書き込み特性
の遅いメモリセルは、典型的なメモリセルよりも約５倍
程度遅いと考えられるので、 ４０μｓ×５倍＝２００μｓ 、すなわち、第１実施形態と同様にパルス幅が１００μ
ｓという条件下では、パルス回数約２回程度で、消去前
書き込みが終了する。
【００６９】なお、書き込みが速過ぎて、しきい値電圧
が高くなり過ぎる場合は、パルス印加電圧を例えばゲー
ト電圧−９Ｖ、基板（ウエル）電圧７Ｖ等に低減しても
良い。
が高くなり過ぎる場合は、パルス印加電圧を例えばゲー
ト電圧−９Ｖ、基板（ウエル）電圧７Ｖ等に低減しても
良い。
【００７０】消去前書き込みおよび消去前書き込み後ベ
リファイ（Ｓ３１，Ｓ３２）が完了すると、メモリセル
のしきい値電圧分布は図１２に示すようなものとなる。
すなわち、ブロック内には、通常の書き込みによるしき
い値電圧５Ｖ〜６Ｖのメモリセル（図１２中の分布１）
と、今回の消去前書き込みによるしきい値電圧３Ｖ〜４
Ｖのメモリセル（図１２中の分布２）とが混在してい
る。
リファイ（Ｓ３１，Ｓ３２）が完了すると、メモリセル
のしきい値電圧分布は図１２に示すようなものとなる。
すなわち、ブロック内には、通常の書き込みによるしき
い値電圧５Ｖ〜６Ｖのメモリセル（図１２中の分布１）
と、今回の消去前書き込みによるしきい値電圧３Ｖ〜４
Ｖのメモリセル（図１２中の分布２）とが混在してい
る。
【００７１】次に、図１３は、消去パルス印加（Ｓ３
３）による典型的なメモリセルのしきい値電圧Ｖｔ（ｍ
Ｖ）の変化（消去特性）を示している。なお、図１３で
は、トータルのパルス印加時間をストレス印加時間と表
して横軸にとっている。この図１３から分かるように、
同一のメモリセルについては、この消去パルス印加前に
しきい値電圧が３Ｖにある場合と５Ｖにある場合とで
は、トータルのパルス印加時間が増えるにつれて、しき
い値電圧が低下しながら互いに接近し、トータルのパル
ス印加時間が０．１ｍｓ程度になると、しきい値電圧が
同程度となる。このことから、消去パルス印加後の特性
は、図２中に示す消去状態の分布と一致し、消去パルス
印加および消去後ベリファイ（Ｓ３３，Ｓ３４）が完了
すると、全てのメモリセルのしきい値電圧が３Ｖ以下に
なると言える。したがって、このデータ消去方法によっ
て、確実にデータ消去を行うことができる上、過消去を
発生させることもない。
３）による典型的なメモリセルのしきい値電圧Ｖｔ（ｍ
Ｖ）の変化（消去特性）を示している。なお、図１３で
は、トータルのパルス印加時間をストレス印加時間と表
して横軸にとっている。この図１３から分かるように、
同一のメモリセルについては、この消去パルス印加前に
しきい値電圧が３Ｖにある場合と５Ｖにある場合とで
は、トータルのパルス印加時間が増えるにつれて、しき
い値電圧が低下しながら互いに接近し、トータルのパル
ス印加時間が０．１ｍｓ程度になると、しきい値電圧が
同程度となる。このことから、消去パルス印加後の特性
は、図２中に示す消去状態の分布と一致し、消去パルス
印加および消去後ベリファイ（Ｓ３３，Ｓ３４）が完了
すると、全てのメモリセルのしきい値電圧が３Ｖ以下に
なると言える。したがって、このデータ消去方法によっ
て、確実にデータ消去を行うことができる上、過消去を
発生させることもない。
【００７２】上述のように、このデータ消去方法では、
消去前書き込みを、この消去前書き込み後のしきい値電
圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低
くなる条件、つまり従来に比して緩和された条件（しき
い値電圧が３Ｖ程度になる条件）で行っているので、消
去前書き込みによるストレスの印加を低減できる。した
がって、不揮発性半導体メモリ装置の信頼性を改善する
ことができる。しかも、確実にデータ消去を行うことが
できる上、過消去を発生させることもない。また、消去
前書き込み検証用リファレンスセルをセットするための
テスト時間も増加することはない。
消去前書き込みを、この消去前書き込み後のしきい値電
圧が通常の書き込み後のしきい値電圧（５Ｖ）よりも低
くなる条件、つまり従来に比して緩和された条件（しき
い値電圧が３Ｖ程度になる条件）で行っているので、消
去前書き込みによるストレスの印加を低減できる。した
がって、不揮発性半導体メモリ装置の信頼性を改善する
ことができる。しかも、確実にデータ消去を行うことが
できる上、過消去を発生させることもない。また、消去
前書き込み検証用リファレンスセルをセットするための
テスト時間も増加することはない。
【００７３】なお、消去前書き込み検証用リファレンス
セルとして、消去検証用リファレンスセルの代わりに、
読み出し動作用リファレンスセルと同じものを用いても
良い。この場合の消去前書き込み検証用リファレンスセ
ルのしきい値電圧は、読み出し用リファレンスセルのし
きい値電圧と同じ３．５Ｖになる。これに伴って、消去
前書き込み後のメモリセルのしきい値電圧（図１２中の
分布２）は３．５Ｖ〜４．５Ｖ付近にシフトする。しか
し、消去パルス印加後の特性は、図２中に示す消去状態
の分布と一致し、消去パルス印加および消去後ベリファ
イ（Ｓ３３，Ｓ３４）が完了すると、全てのメモリセル
のしきい値電圧が３Ｖ以下になる。
セルとして、消去検証用リファレンスセルの代わりに、
読み出し動作用リファレンスセルと同じものを用いても
良い。この場合の消去前書き込み検証用リファレンスセ
ルのしきい値電圧は、読み出し用リファレンスセルのし
きい値電圧と同じ３．５Ｖになる。これに伴って、消去
前書き込み後のメモリセルのしきい値電圧（図１２中の
分布２）は３．５Ｖ〜４．５Ｖ付近にシフトする。しか
し、消去パルス印加後の特性は、図２中に示す消去状態
の分布と一致し、消去パルス印加および消去後ベリファ
イ（Ｓ３３，Ｓ３４）が完了すると、全てのメモリセル
のしきい値電圧が３Ｖ以下になる。
【００７４】図１７に、この第２実施形態のデータ消去
方法を実施するのに適したビット線電圧供給回路／セン
スアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）
とリファレンスセルアレイ１１２の構成を模式的に示
す。この図１７では、１ビット線Ｂｉｔｊ分のデータ領
域メモリセルと対応する１ビット線分のセンスアンプ回
路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１
２について詳細に示している。なお、簡単のため、図１
６中の構成要素と対応する構成要素には、同一の符号を
付している。
方法を実施するのに適したビット線電圧供給回路／セン
スアンプ回路部１１６（１１６Ａ，１１６Ｂを含む。）
とリファレンスセルアレイ１１２の構成を模式的に示
す。この図１７では、１ビット線Ｂｉｔｊ分のデータ領
域メモリセルと対応する１ビット線分のセンスアンプ回
路１１６Ａ（Ｂｉｔｊ）とリファレンスセルアレイ１１
２について詳細に示している。なお、簡単のため、図１
６中の構成要素と対応する構成要素には、同一の符号を
付している。
【００７５】リファレンスセルアレイ１１２には、読み
出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用
リファレンスセルＣｅｌｌ＿Ｐ、消去検証用兼消去前書
き込み検証用リファレンスセルＣｅｌｌ＿Ｅ／ＥＰが設
けられている。つまり、消去前書き込み検証用リファレ
ンスセルＣｅｌｌ＿ＥＰと、消去検証用リファレンスセ
ルをＣｅｌｌ＿Ｅとが兼用されている。
出し用リファレンスセルＣｅｌｌ＿Ｒ、書き込み検証用
リファレンスセルＣｅｌｌ＿Ｐ、消去検証用兼消去前書
き込み検証用リファレンスセルＣｅｌｌ＿Ｅ／ＥＰが設
けられている。つまり、消去前書き込み検証用リファレ
ンスセルＣｅｌｌ＿ＥＰと、消去検証用リファレンスセ
ルをＣｅｌｌ＿Ｅとが兼用されている。
【００７６】この図１７中の回路の動作は、消去前書き
込み検証用リファレンスセルＣｅｌｌ＿ＥＰと、消去検
証用リファレンスセルをＣｅｌｌ＿Ｅとが兼用される点
を除いて、図１６中の回路の動作と基本的には同じであ
るため、説明は省略する。
込み検証用リファレンスセルＣｅｌｌ＿ＥＰと、消去検
証用リファレンスセルをＣｅｌｌ＿Ｅとが兼用される点
を除いて、図１６中の回路の動作と基本的には同じであ
るため、説明は省略する。
【００７７】以上に述べたように、本発明は、電源の低
電圧化及び、大容量化に対応して、消去後のしきい値電
圧分布をコンパクトにするため、消去前書き込みが行わ
れる不揮発性半導体メモリ装置の信頼性向上に有効であ
る。従って、本発明は、例えばメモリセルアレイの構成
の異なるＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＡＣＴ（Ａ
ｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔ
ｒａｎｓｉｓｔｏｒ）型メモリセルアレイ等にも、容易
に適用可能である。
電圧化及び、大容量化に対応して、消去後のしきい値電
圧分布をコンパクトにするため、消去前書き込みが行わ
れる不揮発性半導体メモリ装置の信頼性向上に有効であ
る。従って、本発明は、例えばメモリセルアレイの構成
の異なるＮＡＮＤ型、ＡＮＤ型、ＮＯＲ型、ＡＣＴ（Ａ
ｓｙｍｍｅｔｒｉｃａｌ Ｃｏｎｔａｃｔｌｅｓｓ Ｔ
ｒａｎｓｉｓｔｏｒ）型メモリセルアレイ等にも、容易
に適用可能である。
【００７８】また、書き込み、消去、読み出し時の印加
電圧は、あくまで一例である。例えば、消去時、ワード
線に負電圧を印加する例で説明しているが、基準電圧０
Ｖを印加する方式でも勿論良い。また、これまでの説明
は、“１”値、“０”値の２値を記憶する不揮発性半導
体メモリ装置について説明を行っているが、４値、８値
のような多値を記憶する不揮発性半導体メモリ装置で
も、同様に適用できることは言うまでもない。また、本
実施例では、ＦＮトンネル現象を用いたチャネル消去前
書き込み及びチャネル消去を例に挙げて説明したが、チ
ャネルホットエレクトロンを用いた書き込み方式や、Ｆ
Ｎトンネル現象を用いたドレインサイドでの書き込み
や、ソースサイドを用いた消去方式でも適用可能であ
る。
電圧は、あくまで一例である。例えば、消去時、ワード
線に負電圧を印加する例で説明しているが、基準電圧０
Ｖを印加する方式でも勿論良い。また、これまでの説明
は、“１”値、“０”値の２値を記憶する不揮発性半導
体メモリ装置について説明を行っているが、４値、８値
のような多値を記憶する不揮発性半導体メモリ装置で
も、同様に適用できることは言うまでもない。また、本
実施例では、ＦＮトンネル現象を用いたチャネル消去前
書き込み及びチャネル消去を例に挙げて説明したが、チ
ャネルホットエレクトロンを用いた書き込み方式や、Ｆ
Ｎトンネル現象を用いたドレインサイドでの書き込み
や、ソースサイドを用いた消去方式でも適用可能であ
る。
【００７９】また、本発明は消去前書き込みをＦＮトン
ネル現象を用いて行うことで、１セル当たり、非常に小
さい消費電流で行うことができることから、ブロック単
位での消去前書き込みを行うことができ、消去前書き込
みに要する時間を大きく短縮することができる。また、
消去前書き込みを、ＦＮトンネル現象を用いてチャネル
層からトンネル酸化膜領域を介してフローティングゲー
トＦＧに電子を注入させることで行い、消去を、ＦＮト
ンネル現象を用いてフローティングゲートＦＧから上記
トンネル酸化膜領域を介してチャネル層に電子を放出さ
せて行うので、上記トンネル酸化膜内にトラップされた
ホールを放出することができる等、不揮発性半導体メモ
リ装置の信頼性向上に寄与する。
ネル現象を用いて行うことで、１セル当たり、非常に小
さい消費電流で行うことができることから、ブロック単
位での消去前書き込みを行うことができ、消去前書き込
みに要する時間を大きく短縮することができる。また、
消去前書き込みを、ＦＮトンネル現象を用いてチャネル
層からトンネル酸化膜領域を介してフローティングゲー
トＦＧに電子を注入させることで行い、消去を、ＦＮト
ンネル現象を用いてフローティングゲートＦＧから上記
トンネル酸化膜領域を介してチャネル層に電子を放出さ
せて行うので、上記トンネル酸化膜内にトラップされた
ホールを放出することができる等、不揮発性半導体メモ
リ装置の信頼性向上に寄与する。
【００８０】
【発明の効果】以上より明らかなように、この発明の不
揮発性半導体メモリ装置およびそのデータ消去方法によ
れば、各メモリセルに対して消去前書き込みによるスト
レス印加を低減して、メモリセルの信頼性を改善するこ
とができる。
揮発性半導体メモリ装置およびそのデータ消去方法によ
れば、各メモリセルに対して消去前書き込みによるスト
レス印加を低減して、メモリセルの信頼性を改善するこ
とができる。
【図１】 フラッシュメモリの一般的なメモリセルの構
造を示す図である。
造を示す図である。
【図２】 一般的なフラッシュメモリの書き込み状態、
消去状態のしきい値電圧分布を示す図である。
消去状態のしきい値電圧分布を示す図である。
【図３】 消去時のバイアス印加の仕方を模式的に示す
図である。
図である。
【図４】 従来のフラッシュメモリのデータ消去方法の
アルゴリズムを示す図である。
アルゴリズムを示す図である。
【図５】 従来のフラッシュメモリの別のデータ消去方
法のアルゴリズムを示す図である。
法のアルゴリズムを示す図である。
【図６】 図５のデータ消去方法による消去前書き込み
後のしきい値電圧分布を示す図である。
後のしきい値電圧分布を示す図である。
【図７】 本発明の第１実施形態のフラッシュメモリの
データ消去方法のアルゴリズムを示す図である。
データ消去方法のアルゴリズムを示す図である。
【図８】 図７のデータ消去方法により消去前書き込み
パルス印加がなされたメモリセルのしきい値電圧の変化
を示す図である。
パルス印加がなされたメモリセルのしきい値電圧の変化
を示す図である。
【図９】 図７のデータ消去方法による消去前書き込み
後のしきい値電圧分布を示す図である。
後のしきい値電圧分布を示す図である。
【図１０】 図７のデータ消去方法により消去パルス印
加がなされたメモリセルのしきい値電圧の変化特性を示
す図である。
加がなされたメモリセルのしきい値電圧の変化特性を示
す図である。
【図１１】 本発明の第２実施形態のフラッシュメモリ
のデータ消去方法のアルゴリズムを示す図である。
のデータ消去方法のアルゴリズムを示す図である。
【図１２】 図１１のデータ消去方法による消去前書き
込み後のしきい値電圧分布を示す図である。
込み後のしきい値電圧分布を示す図である。
【図１３】 図１１のデータ消去方法により消去パルス
印加がなされたメモリセルのしきい値電圧の変化特性を
示す図である。
印加がなされたメモリセルのしきい値電圧の変化特性を
示す図である。
【図１４】 本発明の第１、第２実施形態のデータ消去
方法を実行するフラッシュメモリの概略構成を示す図で
ある。
方法を実行するフラッシュメモリの概略構成を示す図で
ある。
【図１５】 上記フラッシュメモリのメモリセルアレイ
（１ブロック分）の構成を示す図である。
（１ブロック分）の構成を示す図である。
【図１６】 上記フラッシュメモリの第１実施形態のデ
ータ消去方法を実行するのに適したビット線電圧供給回
路／センスアンプ回路部の構成を模式的に示す図であ
る。
ータ消去方法を実行するのに適したビット線電圧供給回
路／センスアンプ回路部の構成を模式的に示す図であ
る。
【図１７】 上記フラッシュメモリの第２実施形態のデ
ータ消去方法を実行するのに適したビット線電圧供給回
路／センスアンプ回路部の構成を模式的に示す図であ
る。
ータ消去方法を実行するのに適したビット線電圧供給回
路／センスアンプ回路部の構成を模式的に示す図であ
る。
１１１ データ領域メモリセルアレイ
１１２ リファレンスセルアレイ
１１４，１１４Ａ，１１４Ｂ ワード線電圧供給回路部
１１５，１１５Ａ，１１５Ｂ 共通ソース線電圧供給回
路部 １１６，１１６Ａ，１１６Ｂ ビット線電圧供給回路／
センスアンプ回路部 １１７ 制御回路部
路部 １１６，１１６Ａ，１１６Ｂ ビット線電圧供給回路／
センスアンプ回路部 １１７ 制御回路部
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Ｆターム(参考） 5B025 AA01 AB01 AD04 AD05 AD07
AE08
5F083 EP02 EP23 ER02 ER03 ER05
ER09 ER16 ER22 ER30 GA21
ZA20
5F101 BA01 BB02 BB05 BC02 BC11
BE02 BE05 BE07 BF03 BH26
Claims (6)
- 【請求項１】 電気的に情報の書き込みおよび消去可能
な浮遊ゲート電界効果トランジスタからなるメモリセル
が行列状のアレイを形成するように配置された不揮発性
半導体メモリ装置のデータ消去方法であって、 上記各メモリセルに対して、消去前書き込みを行うステ
ップと、消去を行うステップとを有し、 上記消去前書き込みを行うときの電圧印加条件を通常の
書き込みを行うときの電圧印加条件よりも緩和して、上
記消去前書き込み後のメモリセルのしきい値電圧分布
を、通常の書き込み後のメモリセルのしきい値電圧分布
とは実質的に異ならせることを特徴とする不揮発性半導
体メモリ装置のデータ消去方法。 - 【請求項２】 請求項１に記載の不揮発性半導体メモリ
装置のデータ消去方法において、 上記消去前書き込みを行うステップおよび上記消去を行
うステップを、それぞれ消去前書き込み検証用、消去検
証用のリファレンスセルのしきい値電圧を参照して、処
理対象となった各メモリセルのしきい値電圧を検証しな
がら実行し、 上記消去前書き込み検証用リファレンスセルのしきい値
電圧を、上記消去検証用リファレンスセルのしきい値電
圧または読み出し用のリファレンスセルのしきい値電圧
と同一に設定することを特徴とする不揮発性半導体メモ
リ装置のデータ消去方法。 - 【請求項３】 請求項１に記載の不揮発性半導体メモリ
装置のデータ消去方法において、 上記消去前書き込みを、ファウラ−ノーデハイム現象を
用いて行うことを特徴とする不揮発性半導体メモリ装置
のデータ消去方法。 - 【請求項４】 電気的に情報の書き込みおよび消去可能
な浮遊ゲート電界効果トランジスタからなるメモリセル
が行列状のアレイを形成するように配置された不揮発性
半導体メモリ装置であって、 データ消去のために、上記各メモリセルに対して、消去
前書き込みを行う手段と、消去を行う手段とを有し、 上記消去前書き込みを行う手段が用いる電圧印加条件は
通常の書き込みを行う手段が用いる電圧印加条件よりも
緩和されており、上記消去前書き込み後のメモリセルの
しきい値電圧分布が、通常の書き込み後のメモリセルの
しきい値電圧分布とは実質的に異なることを特徴とする
不揮発性半導体メモリ装置。 - 【請求項５】 請求項４に記載の不揮発性半導体メモリ
装置において、 上記消去前書き込みを行う手段および上記消去を行う手
段は、それぞれ消去前書き込み検証用、消去検証用のリ
ファレンスセルのしきい値電圧を参照して、処理対象と
なった各メモリセルのしきい値電圧を検証するようにな
っており、 上記消去前書き込み検証用リファレンスセルのしきい値
電圧が、上記消去検証用リファレンスセルのしきい値電
圧または読み出し用のリファレンスセルのしきい値電圧
と同一であることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項６】 請求項４に記載の不揮発性半導体メモリ
装置のためのデータ消去方法において、 上記消去前書き込みを、ファウラ−ノーデハイム現象を
用いて行うことを特徴とする不揮発性半導体メモリ装置
のためのデータ消去方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394406A JP3974778B2 (ja) | 2001-12-26 | 2001-12-26 | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
| US10/325,955 US6657898B2 (en) | 2001-12-26 | 2002-12-23 | Nonvolatile semiconductor memory device and data erase method therefor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001394406A JP3974778B2 (ja) | 2001-12-26 | 2001-12-26 | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003196986A true JP2003196986A (ja) | 2003-07-11 |
| JP3974778B2 JP3974778B2 (ja) | 2007-09-12 |
Family
ID=19188863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001394406A Expired - Lifetime JP3974778B2 (ja) | 2001-12-26 | 2001-12-26 | 不揮発性半導体メモリ装置およびそのデータ消去方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6657898B2 (ja) |
| JP (1) | JP3974778B2 (ja) |
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| JP2013196731A (ja) * | 2012-03-21 | 2013-09-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JP2015018591A (ja) * | 2013-07-12 | 2015-01-29 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| CN105453053B (zh) | 2013-08-13 | 2018-10-09 | 英派尔科技开发有限公司 | 存储器系统 |
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|---|---|---|---|---|
| US5361227A (en) * | 1991-12-19 | 1994-11-01 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JPH0696592A (ja) | 1992-09-11 | 1994-04-08 | Toshiba Corp | 不揮発性半導体メモリ装置 |
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- 2001-12-26 JP JP2001394406A patent/JP3974778B2/ja not_active Expired - Lifetime
-
2002
- 2002-12-23 US US10/325,955 patent/US6657898B2/en not_active Expired - Lifetime
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