CN110033810B - 半导体存储装置及其操作方法 - Google Patents

Abstract

本发明提供一种半导体存储装置及其操作方法，可在电源接通时自存储单元阵列中准确地读出设定信息。本发明的闪速存储器(100)包括：存储单元阵列(110)；检测部件，对接通电源进行检测；ROM，至少保存用于执行存储单元阵列的读出动作的代码，且将特殊代码保存于特定的地址；以及控制部件，控制ROM的读出。当利用检测部件检测到电源接通时，控制部件自ROM读出特殊代码，并判定所读出的特殊代码是否正确，在判定为正确的情况下，读出代码，在判定为不正确的情况下，再次读出特殊代码。

Description

半导体存储装置及其操作方法

技术领域

本发明涉及一种闪速存储器等半导体存储装置，尤其涉及一种电源接通时的通电(power on)动作。

背景技术

与非(NAND)型闪速存储器为了保存用于读出、编程、擦除等的电压的设定或者用户的选项(option)的设定等信息而使用熔丝单元(fuse cell)。熔丝单元例如设置于存储单元阵列内的无法由用户访问的存储区域中。闪速存储器在电源接通时，作为充电(powerup)动作而读出保存于熔丝单元中的设定信息，并将其载入配置寄存器(configurationregister)等中。充电动作之后，控制器读出保持于配置寄存器中的设定信息并控制各动作。

例如，专利文献1中公开了如下非易失性存储器：在通电动作中，判定自预检验(pre-check)用熔丝单元中读出的数据是否与预先规定的预检验用数据一致，并将自主熔丝单元中读出的配置信息保存于非易失性存储区域中，判定自后检验(post-check)用熔丝单元中读出的数据是否与预先规定的后检验用数据一致，在预检验及后检验一致的情况下，结束配置信息的读出。

[现有技术文献]

[专利文献]

[专利文献1]美国专利第7,433,247号公报

[发明所要解决的问题]

例如，在被供给3.0V电压的闪速存储器中，当将保证其动作的电压的范围设为2.7V～3.3V时，电源接通时用以使通电动作开始的通电电压电平约为2.2V，此电压比动作保证电压低。在电源接通时的通电电压电平的检测电压中因制程的偏差或动作温度等而发生变动，因此，若将通电电压电平提高至动作保证电压电平，则用于通电动作的时间变长，或者重复进行通电检测和复位，因此将通电电压电平设定得比动作保证电压低一些。

图1是对通电电压电平的熔丝单元的读出动作进行说明的图。在时刻t1，若供给电压上升至作为通电电压电平的2.2V，则成为通电模式(mode)，自存储单元阵列的熔丝单元中读出设定信息，并将设定信息载入配置寄存器中。之后，供给电压为在时刻t2上升至2.7V～3.3V的动作保证电压。

在通电动作中存在以下课题：在以2.2V左右的通电电压电平使微控制器执行的情况下，与通常动作时相比，电源电压低而几乎没有动作余裕，因此若发生电压变动，则无法正确地读出来自ROM的命令代码，因此熔丝单元的读出动作失控，或者ROM的读出在中途停滞(stuck)。

发明内容

本发明是解决这种现有课题者，目的在于提供一种可在电源接通时自存储单元阵列中准确地读出设定信息的半导体存储装置。

[解决问题的技术手段]

本发明的包含CPU及ROM的半导体存储装置的操作方法中，CPU读出保存于ROM中的特殊代码，并判定所读出的特殊代码是否正确，当判定为正确时，接着读出保存于ROM中的代码，当判定为不正确时，再次读出所述特殊代码，且CPU按照所读出的所述代码来控制动作。

在一实施方式中，CPU以比通常动作时自ROM读出数据时的时序周期慢的周期读出所述特殊代码。在一实施方式中，包括检测对半导体存储装置接通电源的步骤，且CPU响应于检测到电源接通而读出特殊代码。在一实施方式中，CPU按照所读出的所述代码而自存储单元阵列中读出设定信息，并将所读出的设定信息保存于寄存器中。

[发明的效果]

根据本发明，当检测到电源接通时，仅在自ROM正确地读出了特殊代码的情况下继续读出代码，因此保证自ROM读出的数据的准确性。结果，可在通电动作时自存储单元阵列中准确地读出设定信息。

附图说明

图1是对充电检测电平的熔丝单元的读出动作进行说明的图。

图2是表示本发明的实施例的闪速存储器的构成的图。

图3是表示本发明的实施例的控制器的内部构成例的图。

图4是示意性地表示本发明的实施例的ROM的构成例的图。

图5是表示本发明的实施例中的通常动作时读出ROM的数据的时序的图。

图6是表示本发明的实施例中的通电动作时读出ROM的数据的时序的图。

图7是表示本发明的实施例中的通电动作时的ROM的数据的读出动作的流程图。

附图标号说明：

100：闪速存储器

110：存储单元阵列

120：输入输出缓冲器

130：地址寄存器

140：控制器

142：CPU

144：ROM

150：字线选择电路

160：页面缓冲器/感测电路

170：列选择电路

180：内部电压产生电路

190：电压检测部

AA、A8、RD1、RD2、…RDA、RDB：数据

Ax：行地址信息

Ay：列地址信息

BLK(0)、BLK(1)、…、BLK(m-1)：存储块

CLK：时钟信号

CODEEN、ROMERR：信号

H、L：电平

S100～S118：步骤

t1、t2：时刻

Vcc：电源电压

Vers：擦除电压

Vpass：通过电压

Vpgm：写入电压(编程电压)

Vread：读出通过电压

WL0、WL1、WL2、…WLn+1：行地址

具体实施方式

其次，参照附图来详细说明本发明的实施方式。这里，例示NAND型的闪速存储器作为优选方式。再者，应注意，附图中为了便于理解而强调表示了各部，与实际器件的比例(scale)并不相同。

[实施例]

将本发明的实施例的闪速存储器的主要部分的构成示于图2。但是，这里所示的闪速存储器的构成为例示，本发明未必限定于这种构成。

本实施例的闪速存储器100包含以下而构成：存储单元阵列110，其中多个存储单元排列成矩阵状；输入输出缓冲器120，连接于外部输入输出端子I/O；地址寄存器(addressregister)130，自输入输出缓冲器120接收地址数据；控制器140，自输入输出缓冲器120接收指令(command)数据等来控制各部；字线选择电路150，自地址寄存器130接收行地址信息Ax，对行地址信息Ax进行解码(decode)，并基于解码结果来进行块的选择和字线的选择等；页面缓冲器/感测电路160，保持自由字线选择电路150所选择的页面中读出的数据，或保持应在所选择的页面编程的输入数据；列选择电路170，自地址寄存器130接收列地址信息Ay，对列地址信息Ay进行解码，并基于所述解码结果来选择页面缓冲器/感测电路160内的列地址的数据；内部电压产生电路180，生成数据的读出、编程和擦除等所需的各种电压(写入电压Vpgm、通过电压Vpass、读出通过电压Vread、擦除电压Vers等)；以及电压检测部190，监视电源接通时自外部端子供给的电源电压Vcc，并检测通电电压电平。

存储单元阵列110在列方向具有m个存储块BLK(0)、BLK(1)、…、BLK(m-1)。在一个存储块中形成多个将多个存储单元串联连接而成的NAND串单元。另外，在存储单元阵列110中包含熔丝单元，所述熔丝单元保存与用于闪速存储器的操作的电压的设定或者用户的选项的设定等相关的设定信息。熔丝单元是无法由用户访问的区域。

在读出动作时，对比特施加正电压，对选择字线施加例如0V，对非选择字线施加通过电压，使比特侧选择晶体管、源极线侧选择晶体管导通，对共用源极线施加0V。在编程动作时，对选择字线施加高电压的编程电压Vpgm，对非选择的字线施加中间电位，使比特侧选择晶体管导通，使源极线侧选择晶体管断开，将与数据“0”或“1”相应的电位供给至比特GBL。在擦除动作时，对块内的所选择的字线施加0V，对P阱施加高电压，将浮动栅极的电子抽出至基板，由此以块为单位来擦除数据。

电压检测部190监视电源接通时被供给至闪速存储器100的电源电压Vcc的电压电平，当被供给的电压电平达到通电电压电平时，将通电检测信号输出至控制器140。通电电压电平比闪速存储器进行通常动作时的电压低一些，例如，当供给至闪速存储器的电压Vcc为3.0V时(动作保证范围例如为2.7V～3.3V)，通电电压电平约为2.2V。

如图3所示，控制器140包含CPU 142或ROM 144等。在ROM 144中保存着用以执行通电动作、读出动作、编程动作、擦除动作等的命令或数据等的代码。CPU 142按照设置于程序计数器中的地址，自ROM 144读出命令等的代码，并对所读出的命令代码进行解码，按照所解码的命令来控制充电动作、读出动作、编程动作、擦除动作等。

控制器140若接收到来自电压检测部190的通电检测信号，则转移至通电动作模式，但在一个通电动作中包含存储单元阵列110的熔丝单元的读出动作。在本实施例中，ROM144保存着用以判定通电动作时是否正确进行了ROM读出的特殊代码。图4中示出ROM 144的存储区域的地址映射(address map)的一例。ROM 144包括矩阵状的阵列，行地址有WL0、WL1、WL2、…WLn+1的地址空间，在一个行中保存例如8位数据。在行地址WL0～行地址WLn中保存着通常动作时所需要的命令等的代码。进而，在追加的行地址WLn+1中保存着用以判定通电动作时自ROM读出的命令代码等是否被正确地读出的特殊代码。特殊代码是包含“0”和“1”的数据模式，例如为AAh(1010…)或55h(0101…)之类的数据模式。

CPU 142自ROM 144读出数据时，按照设置于程序计数器中的行地址来指定ROM144的行地址，并自ROM 144接收由行地址指定的8位命令代码。在响应于通电检测信号来执行通电动作的情况下，首先在程序计数器中设置行地址WLn+1，自ROM 144读出由行地址WLn+1指定的8位特殊代码，并判定所读出的特殊代码是否与期望值(期望值是特殊代码)一致，一致的情况下，使程序计数器的行地址分支到其他行地址，接着自ROM 144读出用于熔丝单元的读出动作的命令代码。在特殊代码与期望值不一致的情况下，再次自ROM 144读出特殊代码，并进行是否与期望值一致的判定。通过对这种自ROM 144的读出进行控制，从而正确地读出用以控制熔丝单元的读出动作的命令代码，并自熔丝单元中读出正确的设定信息。

图5示出通常操作时的ROM的读出时序。通常操作时，即为处于供给电压电平足够高的操作保证电压中，因此可准确地读出保存于ROM 144中的数据的状态。CPU 142与时钟信号CLK的上升边缘同步地使程序计数器递增，并自ROM 144依次读出数据。图中示出与时钟信号CLK同步地自ROM 144读出“RD1”、“RD2”、…“RDA”、“RDB”的例子。若读出“RD1”，则CPU142对其进行解码，并进行与解码内容相应的控制，在此期间，读出接下来的“RD2”，对其进行解码，并进行与解码内容相应的控制。以后，同样地进行与读出的命令代码相应的控制。

图6示出通电动作时读出熔丝单元时的ROM读出时序的一例。通电操作时，CPU 142在程序计数器中设置行地址WLn+1，自ROM 144读出特殊代码，并判定所读出的特殊代码是否正确。例如，若特殊代码为AAh，则判定所读出的特殊代码是否与期望值(AAh)一致。一致的情况下，判定为正确地读出了特殊代码，CPU 142使程序计数器的行地址分支，并自ROM144读出用以执行熔丝单元的读出的命令代码。

另一方面，在特殊代码与期望值不一致的情况下，判定为未正确地读出特殊代码，CPU 142使程序计数器的行地址WLn+1保持原样，再次自ROM144读出特殊代码，并判定所读出的特殊代码是否被正确地读出。重复进行所述处理直至特殊代码与期望值一致。这样，CPU 142仅在正确地读出了特殊代码的情况下，读出用以执行熔丝单元的读出的命令代码。

图6中，CODEEN信号表示读出特殊代码的访问时序，当CODEEN信号为高电平(H电平)时，在程序计数器中设置WLn+1，并读出特殊代码，当CODEEN信号为低电平(L电平)时，在程序计数器中设置用于熔丝单元读出的地址。另外，ROMERR信号表示特殊代码是否正确，例如，在H电平时，表示无法正确地读出特殊代码，在L电平时，表示正确地读出了特殊代码。电源接通时，考虑到供给电压不稳定，从而特殊代码的读出速度比通常动作时的读出速度慢，这里，以1/2的速度读出特殊代码。另外，CPU 142响应于时钟信号CLK的下降边缘而自ROM144读出数据。

当CODEEN信号为H电平时，在程序计数器中设置行地址WLn+1，CPU142响应于时钟信号CLK的下降边缘而自ROM 144读出特殊代码。特殊代码设为AAh。CPU 142将自ROM 144读出的特殊代码保存于寄存器中，并将此寄存器与保存有期望值(AAh)的寄存器加以比较。若两者一致，则ROMERR信号为L电平，且表示正确地读出了特殊代码。响应于ROMERR信号为L电平，而CODEEN信号自H电平转变为L电平，在程序计数器中设置保存有用于熔丝单元的读出动作的命令代码的行地址。然后，CPU 142响应于下一个时钟信号CLK的下降边缘而自ROM144读出“RD1”，对“RD1”进行解码，并执行所述命令。以后，每当正确地读出特殊代码时，便使程序计数器的地址递增。

如果自ROM 144读出的特殊代码为A8h(错误数据)，则由于所读出的特殊代码(A8h)与期望值(AAh)不一致，因此，ROMERR信号转变为H电平，且表示未正确地读出特殊代码。ROMERR信号的H电平的期间与时钟信号CLK的一个周期相等。若ROMERR信号转变为H电平，则响应于此而维持CODEEN信号的H电平。因此，程序计数器的行地址WLn+1保持原样，CPU142在下一个时钟信号CLK的下降边缘再次读出行地址WLn+1的特殊代码。若再次读出的特殊代码为AAh，则基于由程序计数器指定的行地址而读出作为下一个命令代码的“RD4”。

图7中示出本实施例的通电动作时的熔丝单元的读出动作的流程。电源接通时，若利用电压检测部190检测到通电电压电平(S100)，则将所述检测信号提供至控制器140，控制器140以通电模式开始动作(S102)。在程序计数器中设置行地址WLn+1(S104)，与时钟信号CLK同步地自ROM 144读出特殊代码(S106)。其次，CPU 142对所读出的特殊代码与期望值(期望值是特殊代码)进行比较(S108)，若两者一致(S110)，则使程序计数器的地址分支到保存有用以执行熔丝单元的读出动作的命令代码的地址(S112)，并自ROM 144读出所述命令代码(S114)。CPU 142基于所读出的命令代码而执行来自存储单元阵列的熔丝单元的设定信息的读出(S116)。在用以执行熔丝单元的读出的一系列命令代码的读出结束的情况下(S118)，使与熔丝单元的读出相关的通电动作结束。最终，自熔丝单元中读出的设定信息被载入配置寄存器等中。

在一系列命令代码的读出未结束的情况下，返回至步骤S104，再次在程序计数器中设置行地址WLn+1(S104)，并读出特殊代码(S106)，在特殊代码与期望值一致的情况下(S108、S110)，使程序计数器的行地址分支(S112)。在程序计数器中设置使上一个行地址递增+1而成的行地址、或者使上一个行地址递减-1而成的行地址。这样，自ROM读出并执行下一个命令代码。

另外，在特殊代码与期望值不一致的情况下，再次读出特殊代码并与期望值加以比较。作为结果，重复进行所述处理直至特殊代码与期望值一致。与通常动作时的电压相比，通电电压电平低，而且容易发生电压变动，因此，可能出现特殊代码与期望值的不一致。

这样，在本实施例中，仅在正确地读出了特殊代码的情况下读出命令代码，因此可保证所读出的命令代码的准确性。因此，可正确地进行存储单元阵列的熔丝单元的读出，且可将所读出的设定信息正确地载入配置寄存器等中。

对本发明的优选实施方式进行了详细叙述，但本发明并不限定于特定的实施方式，在权利要求所记载的发明主旨的范围内，能够进行各种变形、变更。

Claims (10)

1.一种半导体存储装置，其特征在于，包括：

存储单元阵列；

检测部件，对接通电源进行检测；

只读存储器，至少保存用于执行所述存储单元阵列的读出动作的代码，且将特殊代码保存于特定的地址，所述特殊代码用以判定所述只读存储器是否在接通电源时正确读出所述代码；以及

控制部件，控制所述只读存储器的读出，

当利用所述检测部件检测到电源接通时，所述控制部件自所述只读存储器读出所述特殊代码，并判定所读出的所述特殊代码是否正确，在判定为正确的情况下，读出所述代码以执行所述存储单元阵列的所述读出动作，在判定为不正确的情况下，再次读出所述特殊代码。

2.根据权利要求1所述的半导体存储装置，其特征在于，

所述控制部件按照所读出的所述代码来读出保存于所述存储单元阵列中的设定信息，并将所读出的所述设定信息设定于寄存器中。

3.根据权利要求1所述的半导体存储装置，其特征在于，

所述控制部件与时钟信号同步地读出只读存储器，且所述特殊代码是以比通常动作时读出所述只读存储器时的时序的周期慢的周期被读出。

4.根据权利要求1所述的半导体存储装置，其特征在于，

所述特殊代码是包含0和1的数据模式，

所述控制部件包含中央处理装置，且所述中央处理装置按照程序计数器的地址来读出所述特殊代码或所述代码。

5.根据权利要求1所述的半导体存储装置，其特征在于，

所述检测部件对电源接通时的供给电压达到一定值进行检测，且所述一定值比保证所述半导体存储装置的动作的电压低。

6.根据权利要求1所述的半导体存储装置，其特征在于，

所述存储单元阵列是与非型的非易失性存储单元阵列。

7.一种半导体存储装置的操作方法，所述半导体存储装置包含中央处理器及只读存储器，所述操作方法的特征在于，

所述中央处理器读出保存于所述只读存储器中的特殊代码，所述特殊代码用以判定所述只读存储器是否在接通电源时正确读出所述代码，并判定所读出的所述特殊代码是否正确，当判定为正确时，接着读出保存于只读存储器中的代码，所述代码用以执行存储单元阵列的读出动作，当判定为不正确时，再次读出所述特殊代码，且

所述中央处理器按照所读出的所述代码来控制动作。

8.根据权利要求7所述的操作方法，其特征在于，

所述中央处理器以比通常动作时自所述只读存储器读出数据时的时序周期慢的周期读出所述特殊代码。

9.根据权利要求7所述的操作方法，其特征在于，

包括检测对所述半导体存储装置接通电源的步骤，且

所述中央处理器响应于检测到电源接通而读出所述特殊代码。

10.根据权利要求7所述的操作方法，其特征在于，

所述中央处理器按照所读出的所述代码而自所述存储单元阵列中读出设定信息，并将所读出的设定信息保存于寄存器中。

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