KR20220151545A - 반도체 장치 및 동작 방법 - Google Patents
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Abstract
[과제] 신뢰성이 높은 동작을 실시할 수 있는 반도체 장치 및 동작 방법을 제공한다.
[해결수단] 본 발명의 전압 감시 회로(100)는, 외부 전원 단자의 공급 전압(EXVDD)이 파워온 전압 레벨이 되었는지 여부를 검출하는 파워온 검출부(110)와, 공급 전압이 파워온 전압 레벨이 된 것이 검출되었을 때, 소정 시간을 계시하는 타이머(120)와, 타이머(120)에 의해 소정 시간을 계시하는 기간에, 외부 전원 단자와 GND와의 사이에 관통 전류를 생성시키는 관통 전류 생성부(130)와, 관통 전류를 생성시킨 기간의 공급 전압(EXVDD)의 강하가 파워다운 전압 레벨이 되었는지 여부를 검출하는 파워다운 검출부(140)를 포함한다.
[해결수단] 본 발명의 전압 감시 회로(100)는, 외부 전원 단자의 공급 전압(EXVDD)이 파워온 전압 레벨이 되었는지 여부를 검출하는 파워온 검출부(110)와, 공급 전압이 파워온 전압 레벨이 된 것이 검출되었을 때, 소정 시간을 계시하는 타이머(120)와, 타이머(120)에 의해 소정 시간을 계시하는 기간에, 외부 전원 단자와 GND와의 사이에 관통 전류를 생성시키는 관통 전류 생성부(130)와, 관통 전류를 생성시킨 기간의 공급 전압(EXVDD)의 강하가 파워다운 전압 레벨이 되었는지 여부를 검출하는 파워다운 검출부(140)를 포함한다.
Description
본 발명은, 플래쉬 메모리 등의 반도체 장치에 관한 것으로, 특히, 전원 투입시의 파워온 동작에 관한 것이다.
NAND형 플래쉬 메모리는, 독출, 프로그램, 소거 등을 위한 동작 전압, 타이밍, 내부 전압 등의 설정 정보를 퓨즈셀에 저장하고, 전원 투입시, 파워온 동작으로서 퓨즈셀에 저장된 설정 정보를 독출하고, 이를 주변 회로의 레지스터에 로드한다. 파워온 동작 후, 컨트롤러는, 레지스터에 세트된 설정 정보를 참조해 다양한 동작을 제어한다.
도 1의 (A)는, 플래쉬 메모리에 전원이 투입되었을 때의 파워온 동작을 설명하기 위한 타이밍 차트이다. 전원이 투하되어, 외부 전원 단자의 공급 전압(EXVDD)이 파워온 전압 레벨까지 상승하면, 소정 시간을 계시(計時)하기 위해 내부 타이머가 기동되고, 소정 시간이 지나면 공급 전압(EXVDD)이 안정화되어, 퓨즈셀로부터 설정 정보의 독출이 실시된다. 퓨즈셀은, 메모리 어레이의 유저에 의해 사용되지 않는 영역에 마련되고, 퓨즈셀의 독출은, 파워온 동작시 커맨드를 이용하지 않고 자동적으로 실시된다.
퓨즈셀의 독출은, 컨트롤러가 ROM에 저장된 명령코드 등을 독출하는 것에 의해 실시된다. 퓨즈셀의 독출에서는, 독출 패스 전압이나 프리차지 전압을 생성하기 위해 차지펌프가 기동되는 것이 필요하다. 차지펌프는, 클록에 동기해 전압을 승압하고, 동작이 안정될 때까지는 비교적 큰 펌프 전류를 소비한다. 이 펌프 전류는, 퓨즈셀의 독출 동작시의 소비 전류(Icc)의 대부분을 차지하기 때문에, 차지펌프의 동작 시에, 공급 전압(EXVDD)이 일시적으로 강하하거나 혹은 크게 변동된다.
퓨즈셀의 독출 후, 독출된 설정 정보가 레지스터에 전송되고, 이어서, 메모리 어레이의 1페이지째로부터 리던던트 정보(redundant information) 등이 독출된다. 이렇게 해서, 파워온 동작이 종료되고, 플래쉬 메모리는, 스탠바이 상태가 된다.
플래쉬 메모리의 동작 환경은, 반드시 안정되어 있다고는 할 수 없는 상황이 존재한다. 예를 들면, 외부 전원 단자의 전류 공급이 부족하거나 하면, 공급 전압(EXVDD)의 변동이나 노이즈가 커져, 퓨즈셀의 독출이 올바르게 실시되지 않아, 레지스터에 전송된 설정 정보에 오류를 발생시킨다.
도 1의 (B)는, 외부 전원 단자로부터 공급되는 전류가 제한되는 경우에 실시되는 파워온 동작을 나타내고 있다. 도면에 도시한 바와 같이, 퓨즈셀의 독출 동작에서 차지펌프 등의 내부 회로가 대량의 전류를 소비하는 것에 의해 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD) 부근까지 강하한다. 이때, 공급 전압(EXVDD)이 꽤 낮기 때문에, 퓨즈셀의 독출에 오류를 발생시킬 가능성이 있다.
도 1의 (C)는, 외부 전원 단자로부터 공급되는 전류가 제한되었을 경우에 실시되는 또 하나의 파워온 동작을 나타내고 있다. 도면에 도시한 바와 같이, 퓨즈셀의 독출 동작에서 차지펌프 등의 내부 회로가 대량의 전류를 소비하는 것에 의해 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD) 이하로 강하한다. 파워다운 전압 레벨이 되면, 플래쉬 메모리는 차지펌프를 정지시켜, CPU나 로직 등을 리셋하고, 퓨즈셀의 독출이 중단된다. 그 후, 플래쉬 메모리는 전원을 다시 접속하고, 그리고 공급 전압이 파워온 전압 레벨이 되고나서 소정 시간이 지나면, 퓨즈셀의 독출을 다시 실시한다. 도면에 도시한 바와 같이, 만일, 차지펌프 등의 동작 환경의 소비 전류에 의해, 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD) 이하로 계속해서 강하하면, 파워온 동작과 파워다운 동작이 반복된다. 퓨즈셀의 독출의 실행과 중단이 반복되기 때문에, 틀린 설정 정보가 레지스터에 세트되어, 이후의 메모리 조작이 잘못될 우려가 있다.
게다가, 파워온 동작과 파워다운 동작이 반복되는 경우, 칩에 액세스하지 못해도, 부분적인 퓨즈셀의 독출이 단속적으로 실시되어 버린다. 이러한 독출 동작은, 메모리 어레이에 불필요한 스트레스를 주고, 이후 동작의 신뢰성을 저감시켜 버린다.
본 발명에 따른 반도체 장치의 동작 방법은, 외부 전원 단자의 공급 전압을 감시해, 파워온 전압 레벨을 검출하는 단계와, 파워온 전압 레벨의 검출에 응답하여 소정 시간을 계시하는 단계와, 상기 소정 시간의 계시 중에, 상기 외부 전원 단자와 기준 전위와의 사이에 관통 전류를 생성시키는 단계와, 상기 관통 전류를 생성시켰을 때의 상기 공급 전압의 강하를 검출하는 단계를 가진다.
본 발명에 따른 반도체 장치는, 파워온 검출 수단과, 계측 수단과, 관통 전류 생성 수단과, 전압강하 검출 수단을 포함한다. 파워온 검출 수단은 외부 전원 단자의 공급 전압이 파워온 전압 레벨이 된 것을 검출한다. 계측 수단은 공급 전압이 파워온 전압 레벨이 된 것이 검출된 경우, 소정 시간을 계시한다. 관통 전류 생성 수단은 계측 수단이 소정 시간을 계시 중에, 외부 전원 단자와 기준 전위와의 사이에 관통 전류를 생성시킨다. 전압강하 검출 수단은 관통 전류를 생성시킨 기간에, 상기 공급 전압의 강하가 파워다운 전압 레벨이 되었는지 여부를 검출한다.
본 발명에 의하면, 공급 전압이 파워온 전압 레벨까지 상승한 후, 타이머가 계시하는 소정 시간 중에, 외부 전원 단자와 기준 전위와의 사이에 관통 전류를 생성하고, 상기 관통 전류를 동작 환경의 소비 전류(예를 들면, 도 1의 (B)와 도 1의 (C)에서의 차지펌프의 소비 전류)에 따라 설정할 수 있으므로, 외부 공급 단자로부터 공급되는 전류가 부족한 경우에 반도체 장치의 파워온 동작을 퓨즈셀의 독출 동작에 들어가기 전에 적절히 정지시킬 수 있어, 이에 따라 퓨즈셀로부터 독출하여 레지스터에 세트하는 설정 정보가 틀리는 것을 회피할 수 있다.
[도 1] 기지의 플래쉬 메모리의 파워온 동작을 설명하는 타이밍 차트이다.
[도 2] 본 발명의 실시예에 따른 반도체 장치의 파워온 동작을 실시하는 전압 감시 회로의 구성을 나타내는 도면이다.
[도 3] 도 2에 나타내는 타이머의 구성을 설명하는 도면이다.
[도 4] 본 발명의 실시예에 따른 관통 전류 생성부의 구성을 나타내는 도면이다.
[도 5] 본 발명의 실시예에 따른 관통 전류 생성부의 구성을 나타내는 도면이다.
[도 6] 본 발명의 실시예에 따른 전압 감시 회로의 동작을 설명하기 위한 타이밍 차트이다.
[도 7] 본 발명의 실시예에 따른 플래쉬 메모리의 구성을 나타내는 도면이다.
[도 8] 본 발명의 실시예에 따른 플래쉬 메모리에 전압 감시 회로를 적용했을 때의 파워온 동작을 설명하기 위한 타이밍 차트이다.
[도 2] 본 발명의 실시예에 따른 반도체 장치의 파워온 동작을 실시하는 전압 감시 회로의 구성을 나타내는 도면이다.
[도 3] 도 2에 나타내는 타이머의 구성을 설명하는 도면이다.
[도 4] 본 발명의 실시예에 따른 관통 전류 생성부의 구성을 나타내는 도면이다.
[도 5] 본 발명의 실시예에 따른 관통 전류 생성부의 구성을 나타내는 도면이다.
[도 6] 본 발명의 실시예에 따른 전압 감시 회로의 동작을 설명하기 위한 타이밍 차트이다.
[도 7] 본 발명의 실시예에 따른 플래쉬 메모리의 구성을 나타내는 도면이다.
[도 8] 본 발명의 실시예에 따른 플래쉬 메모리에 전압 감시 회로를 적용했을 때의 파워온 동작을 설명하기 위한 타이밍 차트이다.
본 발명에 따른 반도체 장치는, 예를 들면, NAND형 플래쉬 메모리, 혹은 이러한 플래쉬 메모리를 내장한 마이크로 프로세서, 마이크로 컨트롤러, 로직, ASIC, 화상이나 음성을 처리하는 프로세서, 무선 신호 등의 신호를 처리하는 프로세서 등이다. 이하의 설명에서는, NAND형 플래쉬 메모리를 예시한다.
[실시예]
도 2는, 본 발명의 실시예에 따른 전압 감시 회로의 구성을 나타내는 도면이다. 본 실시예의 전압 감시 회로(100)는, 반도체 장치의 외부 전원 단자로부터 공급되는 공급 전압(EXVDD)을 감시하는 기능을 가지고, 파워온 검출부(110), 타이머(120), 관통 전류 생성부(130) 및 파워다운 검출부(140)를 포함하여 구성된다.
파워온 검출부(110)는, 외부 전원 단자의 공급 전압(EXVDD)이 파워온 전압 레벨이 되었는지 여부를 검출하는데 이용되고, 파워온 검출부(110)에 의해 공급 전압(EXVDD)이 파워온 전압 레벨이 된 것을 검출하면, 그 검출 결과를 나타내는 검출 신호(DET)를 타이머(120)에 제공한다.
타이머(120)는, 검출 신호(DET)에 응답하여 공급 전압(EXVDD)이 안정화될 때까지의 소정 시간을 계시한다. 타이머(120)는, 예를 들면, 클록을 카운트하는 카운터를 포함하고, 클록을 카운트하는 것으로 시간의 계측을 실시한다. 타이머(120)는, 도 3에 도시한 것처럼, 최소 기준이 되는 클록(CLK1)(주기=T1)을 입력하고, 이 클록(CLK1)을 체배(遞倍)한 클록(CLK2, CLK3, …, CLKn)을 생성하고, 이들 클록에 의해 계측해야 할 소정 시간을 계시한다.
도면에 도시한 바와 같이, 타이머(120)는 파워온 검출부(110)가 출력하는 검출 신호가 H레벨이 된 시각(t1)으로부터 계시(計時)가 개시되고, 소정 시간을 지난 시각(t2)에 계시를 종료하고, 공급 전압(EXVDD)이 안정된 것을 나타내는 계시 종료 신호(POR)를 출력한다. 그리고, 내부 회로는, 계시 종료 신호(POR)에 응답해 동작을 개시한다.
또, 타이머(120)는, 논리회로(도시하지 않는다)를 포함할 수 있다. 상기 논리회로는 시간 계측용 클록(CLK1~CLKn)에 의해 관통 전류 생성부(130)를 구동하기 위한 인에이블 신호(EN)를 생성한다. 예를 들면, 클록(CLK1)에 의해 펄스폭(T1/2)을 가지는 인에이블 신호(EN)를 생성하거나, 클록(CLKn)에 의해 펄스폭(T1*n/2)을 가지는 인에이블 신호(EN)를 생성하는 것 등이 가능하다. 게다가, 논리회로는, 복수의 클록을 조합함으로써 펄스폭이 다른 복수의 인에이블 신호를 생성하도록 해도 무방하고, 복수 펄스를 가지는 인에이블 신호를 생성하는 것도 가능하다. 덧붙여서, 인에이블 신호(EN)가 관통 전류 생성부(130)를 구동하는 기간은, 타이머(120)가 공급 전압(EXVDD)이 안정이 되는 소정 시간(t2-t1)과 비교해 매우 작다.
관통 전류 생성부(130)는, 외부 전원 단자와 기준 전위(GND)와의 사이에서 인에이블 신호(EN)에 응답해 관통 전류 경로를 생성한다. 도 4의 (A)에, 관통 전류 생성부(130)의 일례를 나타낸다. 관통 전류 생성부(130)는, 외부 전원 단자와 GND와의 사이에 접속된 NMOS 트랜지스터(Q1)를 포함하고, 트랜지스터(Q1)의 게이트에 인에이블 신호(EN)가 접속된다. 트랜지스터(Q1)는, 인에이블 신호(EN)에 의해 온(On) 되었을 때, 공급 전압(EXVDD)으로부터 기준 전위(GND)를 향해서 드레인 전류(Id)를 방전시킨다.
또, 관통 전류 생성부(130)는, 도 4의 (B)에 도시한 것처럼, 외부 전원 단자와 기준 전위(GND)와의 사이에 복수의 병렬의 관통 전류 경로를 생성하도록 해도 무방하다. 도면에 도시한 바와 같이, 관통 전류 생성부(130A)는, 외부 전원 단자와 GND와의 사이에 병렬 접속된, 인에이블 신호(EN1)에 의해 구동되는 NMOS 트랜지스터(Q1)와, 인에이블 신호(EN2)에 의해 구동되는 NMOS 트랜지스터(Q2)를 포함한다. 트랜지스터(Q1)는, 인에이블 신호(EN1)에 의해 구동될 때 드레인 전류(Id1)를 흘리고, 트랜지스터(Q2)는, 인에이블 신호(EN2)에 의해 구동될 때 드레인 전류(Id2)를 흘리고, 이에 따라, 공급 전압(EXVDD)으로부터 기준 전위(GND)를 향해서, Id1+Id2의 드레인 전류(관통 전류)가 방전된다. 관통 전류(Id1와 Id2)의 크기는, 인에이블 신호(EN1, EN2)의 펄스폭을 각각 설치하는 것이나, 트랜지스터(Q1, Q2)의 사이즈를 각각 설치하는 것에 의해 조정 가능하다.
게다가, 관통 전류 생성부(130B)는, 도 5에 도시한 것처럼, 커런트 미러(current mirror)를 이용해 정전류를 방전시키도록 해도 무방하다. 관통 전류 생성부(130B)는, 내부 공급 전압(INTVDD)과 기준 전위(GND)와의 사이에, 내부 공급 전압(INTVDD)의 변동에 의존하지 않는 정전류를 생성하는 정전류 회로(BGR)와, 커런트 미러를 구성하는 트랜지스터(Qa)와, 인에이블 신호(EN)에 의해 구동되는 트랜지스터(Q1)를 포함하고, 또한, 공급 전압(EXVDD)과 기준 전위(GND)와의 사이에, 커런트 미러를 구성하는 트랜지스터(Qb)와, 인에이블 신호(EN)에 의해 구동되는 트랜지스터(Q2)를 포함한다. 트랜지스터(Qa, Qb)의 게이트는, 노드(NBIAS)를 통해서 정전류 회로(BGR)의 출력에 공통으로 접속되고, 트랜지스터(Qa, Qb)는, 커런트 미러비 n을 가지도록 구성된다. 이에 따라, 관통 전류 생성부(130B)가 인에이블 신호(EN)에 의해 구동되었을 때, 공급 전압(EXVDD)으로부터 기준 전위(GND)를 향해서 커런트 미러에 의해 생성된 드레인 전류(Idn)가 방전된다.
파워다운 검출부(140)는, 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD)에 강하했는지 여부를 검출하고, 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD)에 강하한 것을 검출하면, 리셋 신호(PDDRST)를 내부 회로, 전압 감시 회로(100)의 파워온 검출부(110)나 관통 전류 생성부(130) 등에 출력한다. 내부 회로나 전압 감시 회로(100)는, 리셋 신호(PDDRST)를 수취하면, 클록 발생기 등을 정지시키거나, 레지스터나 CPU 등을 모두 리셋한다.
도 6의 (A), 도 6의 (B)는 본 실시예의 전압 감시 회로의 동작을 설명한다. 여기서, 관통 전류는, 예를 들면, 내부 회로의 소비 전류(Icc)와 대체로 동일해지도록 설치된다(Id≒Icc).
도 6의 (A)는, 외부 전원 단자로부터 공급되는 전류(Isp)가, 내부 회로가 동작했을 때의 소비 전류(Icc)와 비교해 충분히 클 때의 동작을 나타내고 있다(Isp≫Icc). 전원 투입에 의해 외부 전원 단자의 공급 전압(EXVDD)이 상승해, 공급 전압(EXVDD)이 파워온 전압 레벨이 된 것이 검출되면, 타이머(120)가 기동하는 것과 함께, 공급 전압(EXVDD)으로부터 GND를 향해서 관통 전류가 흐른다. 이 예에서, 공급 전류(Isp)가 충분히 크기 때문에 공급 전압(EXVDD)은, 관통 전류(Id)에 의해 강하하지만, 파워다운 전압 레벨(PDD)까지는 강하하지 않는다. 게다가, 타이머(120)에 의해 소정 시간의 계시를 종료하면, 퓨즈셀의 독취를 보통으로 실시할 수 있다.
도 6의 (B)는, 외부 전원 단자로부터 공급되는 전류(Isp)가 제한되고 있을 때의 동작을 나타내고 있다. 이처럼, 공급 전압(EXVDD)이 파워온 전압 레벨이 된 것이 검출되면, 타이머(120)가 기동되는 것과 함께, 공급 전압(EXVDD)으로부터 GND를 향해서 관통 전류(Id)가 흐른다. 이 예에서, 내부 회로의 소비 전류(Icc)가 공급 전류(Isp)에 있어서의 비례가 크기 때문에, 관통 전류(Id)가 흘렀을 때 공급 전압(EXVDD)이 소정 시간을 계시하는 시간에 파워다운 전압 레벨(PDD)까지 강하한다. 파워다운 검출부(140)가 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD)까지 강하한 것을 검출하면, 리셋 신호(PDDRST)를 출력한다. 파워다운 검출부(140)로부터 출력된 리셋 신호(PDDRST)에 응답하여, 파워온 검출부(110), 타이머(120) 및 관통 전류 생성부(130)가 리셋된다.
이와 같이, 외부 전원 단자로부터 공급되는 전류(Isp)가 제한되었을 경우, 타이머(120)가 소정 시간을 계시하는 기간에, 소비 전류(Icc)와 대체로 같은 크기의 관통 전류(Id)를 흘리는 것으로, 관통 전류(Id)에 영향 받더라도 공급 전압(EXVDD)이 파워다운 전압 레벨(PDD)까지 강하하지 않고, 또한 타이머(120)가 소정 시간을 계시하는 기간이 끝난 후에, 퓨즈셀에 대한 독취나 이후에 반도체 장치에 대한 조작을 정확하게 실시할 수 있어, 오류의 발생을 방지할 수 있다.
상기 실시예에서는, 관통 전류(Id)≒소비 전류(Icc)를 예로서 설명하였다. 그렇지만 관통 전류(Id)는, Id=Icc+Im(Im은, 반도체 장치의 동작을 보증하는 마진)과 같이 설정해도 무방하다. 마진(Im)의 크기는, 예를 들면, 내부 회로가 동작할 때의 피크 전류를 고려해 설치하도록 해도 무방하다. 예를 들면, Im > 피크 전류가 되도록 마진(Im)을 설정할 수 있다.
덧붙여서, 관통 전류(Id)는, 외부 전원 단자로부터의 공급 전류(Isp)의 공급 상황을 검출하기 위해서 사용하는 것도 가능하다. 예를 들면, 파워다운 검출부(140) 이외에, 공급 전압(EXVDD)이 감시하려는 전압 레벨(Va)에 강하했는지 여부를 검출하기 위한 전압강하 검출부를 그 밖에 설치할 수 있다. 게다가, 전압강하 검출부의 검출 결과에 의해 공급 전류(Isp)의 공급 상황을 판정하도록 해도 무방하다. 이 판정 결과는, 예를 들면, 플래그 등에 저장하여, 유저가 플래그를 참조하는 것으로 반도체 장치가 놓여 있는 전력 환경을 알 수 있도록 해도 무방하다.
본 실시예의 전압 감시 회로(100)를 플래쉬 메모리에 적용한 예에 대해 도 7을 참조해 설명한다. 도면에 도시한 바와 같이, 플래쉬 메모리(200)는, 복수의 메모리가 형성된 메모리 어레이(210)와, 외부 입출력 단자에 접속된 입출력 버퍼(220)와, 입출력 버퍼(220)로부터 주소 데이터를 수취하는 주소 레지스터(230)와, 입출력 버퍼(220)로부터 커맨드 데이터 등을 수취해, 각 부를 제어하는 컨트롤러(240)와, 주소 레지스터(230)로부터의 행 주소 정보(Ax)에 근거해 블록의 선택 및 워드선의 선택 등을 실시하는 워드선 선택 회로(250)와, 워드선 선택 회로(250)에 의해 선택된 페이지의 독출 데이터를 유지하거나, 선택된 페이지에 프로그램해야 할 프로그램 데이터를 유지하는 페이지 버퍼/센스 회로(260)와, 주소 레지스터(230)로부터의 열 주소 정보(Ay)에 근거해 페이지 버퍼/센스 회로(260)의 열 등을 선택하는 열 선택 회로(270)와, 퓨즈셀로부터 독출된 설정 정보를 저장하는 레지스터(280)와, 외부 전원단의 공급 전압(EXVDD)을 감시하는 전압 감시 회로(100)와, 프로그램 전압(Vpgm), 독출 전압(Vread), 소거 전압(Vers), 패스 전압(Vpass) 등의 내부 전압을 생성하는 내부 전압 발생 회로(290)를 포함하여 구성된다.
메모리 어레이(210)는, 복수의 블록 BLK(0, 1, …, m-1)을 포함하고, 각 블록에는 복수의 NAND 스트링이 형성된다. 또, 메모리 어레이(210)에서의 유저에 의해 사용되지 않는 영역(또는, 액세스할 수 없는 영역)에는 동작 전압이나 타이밍 등의 설정 정보를 저장하기 위한 퓨즈셀이 형성된다. 파워온 동작시, 컨트롤러(240)는, 퓨즈셀에 저장된 설정 정보를 독출하고, 이를 레지스터(280)에 세트한다.
컨트롤러(240)는, 예를 들면, CPU나 ROM/RAM 등의 마이크로 컨트롤러 혹은 스테이트 머신을 포함하여 구성된다. 예를 들면, ROM에는, 파워온 동작, 독출 동작, 프로그램 동작, 소거 동작 등을 실행하기 위한 프로그램이 저장되고, 컨트롤러(240)는, 이들 프로그램을 실행함으로써 각 동작을 제어한다.
독출 동작에서는, 비트선에 정(正)의 전압을 인가하고, 선택 워드선에 예를 들면 0V를 인가하고, 비선택 워드선에 패스 전압을 인가한다. 프로그램 동작에서는, 선택 워드선에 고전압의 프로그램 전압(Vpgm)를 인가하고, 비선택의 워드선에 중간 전위를 인가하고, 「0」또는「1」의 데이터에 따른 전압을 비트선에 공급한다. 소거 동작에서는, 블록 내의 선택된 워드선에 0V를 인가하고, P웰에 고전압을 인가하고, 블록 단위로 데이터를 소거한다.
도 8의 (A), 도 8의 (B)는 플래쉬 메모리(200)의 파워온 동작을 설명한다. 여기서, 관통 전류는, 예를 들면, 파워온 동작 중에 실시하는 메모리 어레이를 독취할 때의 소비 전류(Icc)와 대체로 동일해지도록 설치된다(Id≒Icc). 예를 들면, 소비 전류(Icc)를 독취 동작에서 달성 가능한 최대 전류로 설정할 수 있고, 그 예로서, 차지펌프를 기동할 때의 최대 전류이다.
도 8의 (A)는 외부 전원 단자로부터의 전류(Isp)가 충분히 큰 상태를 나타낸다. 도 8의 (A)를 참고하고, 전원을 온(On)하는 것으로, 외부 전원 단자의 공급 전압(EXVDD)이 상승하고, 전압 감시 회로(100)의 파워온 검출부(110)가 공급 전압(EXVDD)이 파워온 전압 레벨이 된 것을 검출할 때, 타이머(120)가 소정 시간의 계시를 시작하고, 그리고 계시하는 기간에 인에이블 신호(EN)를 관통 전류 생성부(130)에 출력한다. 인에이블 신호(EN)에 응답하여, 관통 전류 생성부(130)는 공급 전압(EXVDD)과 GND와의 사이에 관통 전류 경로를 생성한다.
이 실시예에는, Id≒Icc이기 때문에, 공급된 전류(Isp)가 충분히 큰 경우, 관통 전류(Id)가 흘렀다고 해도, 공급 전압(EXVDD)은 파워다운 전압 레벨(PDD)까지 강하하지 않는다. 그러므로 타이머(120)의 계시 종료 후, 컨트롤러(240)는, 메모리 어레이(210)의 퓨즈셀로부터 설정 정보를 보통으로 독출하고, 독출한 설정 정보를 레지스터(280)에 전송할 수 있다. 게다가, 필요에 따라서 컨트롤러(240)는, 메모리 어레이(210)의 1페이지째로부터 리던던트 정보 등을 독출한다. 해당 퓨즈 독출, 1페이지째 독출은, 파워온 동작의 일부로서 미리 설정할 수 있는 것이며, 컨트롤러(240)는, 외부로부터의 커맨드 없이 이러한 동작을 자동적으로 실시한다. 그 후, 플래쉬 메모리는 스탠바이 상태가 된다.
도 8의 (B)는, 외부 전원 단자로부터의 공급 전류(Isp)가 제한되고 있는 상태를 나타내고 있다. 도면에 도시한 바와 같이, 공급 전압(EXVDD)이 파워온 전압 레벨이 된 것의 검출 후, 타이머(120)가 계시하기 시작하여, 관통 전류가 흐르면, 이에 따라 공급 전압(EXVDD)이 파워다운 전압 레벨까지 강하한다. 이어서 파워다운 검출부(140)가 공급 전압(EXVDD)이 파워다운 전압 레벨까지 강하한 것을 검출하고, 리셋 신호(PDDRST)를 출력한다. 리셋 신호(PDDRST)에 응답하여 타이머(120), 파워온 검출부(110)나 관통 전류 생성부(130)가 리셋되어, 플래쉬 메모리(200)가 공급 전류(Isp)가 제한되고 있는 상태에서 퓨즈셀의 독취 조작에 들어가는 것을 회피할 수 있고, 그리고 오류의 발생을 막을 수 있다. 덧붙여, 이 예에서 퓨즈셀의 반복 독취를 실시하지 않기 때문에, 메모리 어레이에 불필요한 스트레스를 주는 것을 회피할 수 있어, 메모리의 신뢰성을 상승시킨다.
본 발명의 바람직한 실시의 형태에 대해 상술했지만, 본 발명은, 특정 실시 형태로 한정되는 것이 아니고, 특허 청구의 범위에 기재된 발명의 요지의 범위 내에서, 다양한 변형ㆍ변경이 가능하다.
100: 전압 감시 회로
110: 파워온 검출부
120: 타이머
130, 130A, 130B: 관통 전류 생성부
140: 파워다운 검출부
200: 플래쉬 메모리
210: 메모리 어레이
220: 입출력 버퍼
230: 주소 레지스터
240: 컨트롤러
250: 워드선 선택 회로
260: 페이지 버퍼/센스 회로
270: 열 선택 회로
280: 레지스터
290: 내부 전압 발생 회로
Ax: 행 주소 정보
Ay: 열 주소 정보
BLK(0), BLK(1), …, BLK(m-1): 블록
BGR: 정전류 회로
CLK1, CLK2, CLK3, …, CLKn: 클록
DET: 검출 신호
EN, EN1, EN2: 인에이블 신호
EXVDD: 공급 전압
GND: 기준 전위
Icc: 소비 전류
Id, Id1, Id2, Idn: 드레인 전류
Im: 마진
INTVDD: 내부 공급 전압
Isp: 전류
NBIAS: 노드
PDD: 파워다운 전압 레벨
PDDRST: 리셋 신호
POR: 계시 종료 신호
Q1, Q2: NMOS 트랜지스터
Qa, Qb: 트랜지스터
t1, t2: 시각
T1: 주기
T1/2: 펄스폭
T1*n/2: 펄스폭
Va: 전압 레벨
Vers: 소거 전압
Vpass: 패스 전압
Vpgm: 프로그램 전압
Vread: 독출 전압
110: 파워온 검출부
120: 타이머
130, 130A, 130B: 관통 전류 생성부
140: 파워다운 검출부
200: 플래쉬 메모리
210: 메모리 어레이
220: 입출력 버퍼
230: 주소 레지스터
240: 컨트롤러
250: 워드선 선택 회로
260: 페이지 버퍼/센스 회로
270: 열 선택 회로
280: 레지스터
290: 내부 전압 발생 회로
Ax: 행 주소 정보
Ay: 열 주소 정보
BLK(0), BLK(1), …, BLK(m-1): 블록
BGR: 정전류 회로
CLK1, CLK2, CLK3, …, CLKn: 클록
DET: 검출 신호
EN, EN1, EN2: 인에이블 신호
EXVDD: 공급 전압
GND: 기준 전위
Icc: 소비 전류
Id, Id1, Id2, Idn: 드레인 전류
Im: 마진
INTVDD: 내부 공급 전압
Isp: 전류
NBIAS: 노드
PDD: 파워다운 전압 레벨
PDDRST: 리셋 신호
POR: 계시 종료 신호
Q1, Q2: NMOS 트랜지스터
Qa, Qb: 트랜지스터
t1, t2: 시각
T1: 주기
T1/2: 펄스폭
T1*n/2: 펄스폭
Va: 전압 레벨
Vers: 소거 전압
Vpass: 패스 전압
Vpgm: 프로그램 전압
Vread: 독출 전압
Claims (14)
- 반도체 장치의 동작 방법에 있어서,
외부 전원 단자의 공급 전압을 감시해, 파워온 전압 레벨을 검출하는 단계와,
상기 파워온 전압 레벨의 검출에 응답하여, 소정 시간을 계시하는 단계와,
상기 소정 시간의 계시 기간 중에, 상기 외부 전원 단자와 기준 전위와의 사이에 관통 전류를 생성시키는 단계와,
상기 관통 전류를 생성시켰을 때의 상기 공급 전압의 강하를 검출하는 단계
를 가지는 동작 방법. - 제1항에 있어서,
상기 공급 전압의 강하를 검출하는 단계는,
상기 공급 전압이 파워다운 전압 레벨이 되었는지 여부를 검출하는 단계
를 포함하고,
상기 동작 방법은,
상기 공급 전압이 파워다운 전압 레벨이 된 것이 검출되었을 때, 반도체 장치를 리셋하는 단계
를 더 포함하는 동작 방법. - 제1항 또는 제2항에 있어서,
상기 공급 전압의 강하를 검출하는 단계는,
상기 공급 전압이 파워다운 전압 레벨이 되었는지 여부를 검출하는 단계
를 포함하고,
상기 동작 방법은,
상기 공급 전압이 파워다운 전압 레벨이 되지 않은 것이 검출된 경우, 상기 소정 시간의 계시 기간 후에, 내부 회로에 통상의 동작을 실시시키는 단계
를 더 포함하는 동작 방법. - 제3항에 있어서,
상기 통상의 동작은,
반도체 장치의 동작에 관한 설정 정보를 미리 정해진 기억 영역으로부터 독출하는 동작인, 동작 방법. - 제1항 또는 제2항에 있어서,
상기 관통 전류를 생성시키는 단계는,
상기 관통 전류의 크기 및 관통 전류를 흘리는 기간의 적어도 일방을 제어하는 것을 포함하는, 동작 방법. - 제5항에 있어서,
상기 제어하는 것은,
상기 소정 시간을 계시하는 단계에서 사용되는 적어도 하나의 클록 신호를 이용해 실시되는, 동작 방법. - 제1항 또는 제2항에 있어서,
상기 관통 전류를 생성시키는 단계는,
정전류 회로를 이용하여, 관통 전류를 생성시키는, 동작 방법. - 외부 전원 단자의 공급 전압이 파워온 전압 레벨이 되었는지 여부를 검출하는 파워온 검출 수단과,
상기 공급 전압이 상기 파워온 전압 레벨이 된 것이 검출되었을 경우, 소정 시간을 계시하는 계측 수단과,
상기 계측 수단에 의해 상기 소정 시간을 계시하는 기간에, 상기 외부 전원 단자와 기준 전위와의 사이에 관통 전류를 생성시키는 관통 전류 생성 수단과,
상기 관통 전류를 생성시킨 기간에, 상기 공급 전압의 강하가 파워다운 전압 레벨이 되었는지 여부를 검출하는 전압강하 검출 수단
을 포함하는 반도체 장치. - 제8항에 있어서,
반도체 장치는,
상기 전압강하 검출 수단에 의해 파워다운 전압 레벨이 검출되었을 때, 반도체 장치를 리셋하는 리셋 수단
을 더 포함하는 반도체 장치. - 제8항 또는 제9항에 있어서,
반도체 장치는,
상기 전압강하 검출 수단에 의해 상기 공급 전압이 파워다운 전압 레벨에 강하한 것이 검출되지 않은 경우, 상기 소정 시간의 계시가 끝난 후에 내부 회로에 통상의 동작을 실시시키는 실시 수단
을 더 포함하는 반도체 장치. - 제10항에 있어서,
상기 통상의 동작은,
반도체 장치의 동작에 관한 설정 정보를 미리 정해진 기억 영역으로부터 독출하는 동작인, 반도체 장치. - 제9항에 있어서,
상기 관통 전류 생성 수단은,
상기 관통 전류의 크기 및 관통 전류를 흘리는 기간의 적어도 일방을 제어하는 것을 포함하는, 반도체 장치. - 제12항에 있어서,
상기 관통 전류 생성 수단은,
상기 계측 수단에서 사용되는 클록 신호를 이용하여, 상기 관통 전류의 크기 또는 관통 전류를 흘리는 기간을 제어하는, 반도체 장치. - 제9항에 있어서,
상기 관통 전류 생성 수단은,
정전류 회로를 이용하여, 관통 전류를 생성시키는, 반도체 장치.
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659517A (en) * | 1994-09-09 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an improved hierarchical power supply line configuration |
| US6828834B2 (en) * | 2002-09-06 | 2004-12-07 | Atmel Corporation | Power-on management for voltage down-converter |
| US20050117406A1 (en) * | 1997-02-26 | 2005-06-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with main cell array and fuse cell array |
| US20050152202A1 (en) * | 2004-01-13 | 2005-07-14 | Samsung Electronics Co., Ltd. | Portable data storage apparatus |
| KR20190092247A (ko) * | 2018-01-30 | 2019-08-07 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 반도체 기억장치의 동작 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4478066B2 (ja) * | 2004-07-29 | 2010-06-09 | 富士フイルム株式会社 | ディジタル・スチル・カメラの制御装置およびその制御方法 |
| JP4472010B2 (ja) * | 2006-08-09 | 2010-06-02 | 株式会社日立超エル・エス・アイ・システムズ | 記憶装置 |
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-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5659517A (en) * | 1994-09-09 | 1997-08-19 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with an improved hierarchical power supply line configuration |
| US20050117406A1 (en) * | 1997-02-26 | 2005-06-02 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with main cell array and fuse cell array |
| US6828834B2 (en) * | 2002-09-06 | 2004-12-07 | Atmel Corporation | Power-on management for voltage down-converter |
| US20050152202A1 (en) * | 2004-01-13 | 2005-07-14 | Samsung Electronics Co., Ltd. | Portable data storage apparatus |
| KR20190092247A (ko) * | 2018-01-30 | 2019-08-07 | 윈본드 일렉트로닉스 코포레이션 | 반도체 기억장치 및 반도체 기억장치의 동작 방법 |
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