JP2022172612A - 半導体装置および動作方法 - Google Patents
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Abstract
Description
本発明は、フラッシュメモリ等の半導体装置に関し、特に、電源投入時のパワーオン動作に関する。
NAND型フラッシュメモリは、読出し、プログラム、消去等のための動作電圧、タイミング、内部電圧などの設定情報をフューズセルに格納し、電源投入時、パワーオン動作としてフューズセルに格納された設定情報を読み出し、これを周辺回路のレジスタにロードする。パワーオン動作後、コントローラは、レジスタにセットされた設定情報を参照し種々の動作を制御する(例えば、特許文献1)。
図1(A)は、フラッシュメモリに電源が投入されたときのパワーオン動作を説明するためのタイミングチャートである。電源が投下され、外部電源端子の供給電圧EXVDDがパワーオン電圧レベルまで上昇すると、供給電圧EXVDDが安定化するまでの時間を計測するために内部タイマーが起動され、内部タイマーによる時間計測後、フューズセルから設定情報の読出しが行われる。フューズセルは、メモリセルアレイのユーザーによって使用されない領域に設けられ、フューズセルの読出しは、パワーオン動作時にコマンドを用いることなく自動的に行われる。
フューズセルの読出しは、通常のメモリセルアレイからの読出しと同様に、コントローラ(CPU)がROMに格納された命令コード等を読み出すことによって行われる。フューズセルの読出しでは、読出しパス電圧やプリチャージ電圧を生成するためにチャージポンプが起動される。チャージポンプは、クロックに同期して電圧を昇圧し、動作が安定するまでは比較的大きなポンプ電流を消費し、このポンプ電流は、読出し動作時の消費電流Iccの大部分を占める。その結果、チャージポンプの動作時に、供給電圧EXVDDが一時的に降下したり、あるいは大きく変動する。
フューズセルの読出し後、読み出されたデータがレジスタに転送され、次いで、メモリセルアレイの最初のページから冗長情報等が読み出される。こうして、パワーオン動作が終了され、その後、フラッシュメモリは、外部からのコマンドを受け付け可能なスタンバイ状態になる。
フラッシュメモリの動作環境は、必ずしも安定しているとは言えない状況が存在する。例えば、ユーザー側の電流供給が乏しかったりすると、供給電圧EXVDDの変動やノイズが大きくなり、これによりフューズセルの読出しが正しく行われず、間違った設定情報がレジスタにセットされるおそれがある。図1(B)は、外部電源端子から供給される電流Ispが何らかの理由により制限される場合のパワーオン動作を示している。同図に示すように、タイマーによる時間計測後、フューズセルの読出し動作においてチャージポンプ等の消費電流によって供給電圧EXVDDがパワーダウン電圧レベル付近まで降下する。供給電圧EXVDDがかなり低いので、読出しに適切な電圧とは言えない。
図1(C)は、外部電源端子から供給される電流がさらに制限された場合のパワーオン動作を示している。同図に示すように、タイマーによる時間計測後、フューズセルの読出し動作においてチャージポンプ等の消費電流によって供給電圧EXVDDがパワーダウン電圧レベルまで降下する。パワーダウン電圧レベルになると、フラッシュメモリはもはや正確に動作することができなくなる。このため、パワーダウン電圧レベルが検出されると、チャージポンプを停止し、CPUやロジック等をリセットし、フューズセル読出しが中断される。その後、外部電源端子に再び電源が供給され、パワーオン電圧レベルが検出され、タイマーによる時間計測後、フューズセルの読出しが行われる。もし、外部電源端子の電流Ispの制限が継続するならば、パワーオン動作とパワーダウン動作とが繰り返される。
図1(B)や(C)に示すように、外部電源端子から供給される電流が制限された状態でパワーオン動作が行われると、供給電圧EXVDDがパワーダウン電圧レベル近傍で変動し、それ故、フューズセルの読出しが不安定な状態で行われたり、あるいはフューズセルの読出しが部分的に実行され、間違った設定情報がレジスタにセットされたり、あるいは動作の暴走を招くおそれがある。また、図1(C)に示すようにパワーオン動作とパワーダウン動作が繰り返される場合、チップにアクセスすることができないにもかかわらず、部分的なフューズセルの読出しが断続的に行われてしまう。このような読出し動作は、メモリセルアレイに無駄なストレスを与え、動作の信頼性の向上を図るうえで好ましくない。
本発明は、このような従来の課題を解決するものであり、従来と比較して信頼性の高い動作を行うことができる半導体装置および動作方法を提供することを目的とする。
本発明に係る半導体装置の動作方法は、外部電源端子の供給電圧を監視し、パワーオン電圧レベルを検出するステップと、パワーオン電圧レベルの検出に応答して一定時間を計測するステップと、前記一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせるステップと、前記貫通電流を生じさせたときの前記供給電圧の降下を検出するステップとを有する。
ある態様では、前記供給電圧の降下を検出するステップは、前記供給電圧がパワーダウン電圧レベルになったことを検出し、動作方法はさらに、パワーダウン電圧レベルが検出されたとき半導体装置をリセットするステップを含む。ある態様では、動作方法はさらに、前記貫通電流により前記供給電圧がパワーダウン電圧レベルに低下しなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させるステップを含む。ある態様では、前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である。ある態様では、動作方法はさらに、前記通常の動作後に半導体装置のストレステストを実施するステップを含み、当該ストレステストは、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む。ある態様では、前記貫通電流を生じさせるステップは、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む。ある態様では、前記制御することは、前記計測するステップで使用されるクロック信号を用いて実施される。ある態様では、前記貫通電流を生じさせるステップは、定電流回路を用いて貫通電流を生じさせる。
本発明に係る半導体装置は、外部電源端子の供給電圧がパワーオン電圧レベルになったことを検出するパワーオン検出手段と、前記パワーオン電圧レベルが検出された場合、一定時間を計測する計測手段と、前記計測手段による一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせる貫通電流生成手段と、前記貫通電流を生じさせたときの前記供給電圧の降下を検出する電圧降下検出手段とを含む。
ある態様では、半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されたとき半導体装置をリセットするリセット手段を含む。ある態様では、半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させる実施手段を含む。ある態様では、前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である。ある態様では、半導体装置はさらに、前記通常の動作後に半導体装置のストレステストを実施するテスト手段を含み、当該テスト手段は、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む。ある態様では、前記貫通電流生成手段は、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む。ある態様では、前記貫通電流生成手段は、前記計測手段で使用されるクロック信号を用いて前記貫通電流の大きさおよび/または貫通電流を流す期間を制御する。ある態様では、前記貫通電流生成手段は、定電流回路を用いて貫通電流を生じさせる。
本発明によれば、パワーオン電圧レベルの検出後の一定時間の計測中に外部電源端子と基準電位との間に貫通電流を生成するようにしたので、例えば、外部供給端子から供給される電流が制限されている場合に半導体装置のパワーオン動作を適切に停止させることができ、これにより半導体装置の望ましくない動作を回避することできる。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明に係る半導体装置は、例えば、NAND型フラッシュメモリ、あるいはこのようなフラッシュメモリを埋め込むマイクロプロセッサ、マイクロコントローラ、ロジック、ASIC、画像や音声を処理するプロセッサ、無線信号等の信号を処理するプロセッサなどである。以下の説明では、NAND型フラッシュメモリを例示する。
図2は、本発明の実施例に係る電圧監視回路の構成を示すブロック図である。本実施例の電圧監視回路100は、半導体装置の外部電源端子から供給される電圧EXVDDを監視する機能を有し、パワーオン検出部110、タイマー120、貫通電流生成部130およびパワーダウン検出部140を含んで構成される。
パワーオン検出部110は、外部電源端子の供給電圧EXVDDがパワーオン電圧レベルになったことを検出する。例えば、3.3Vの電源電圧が外部電源端子に印加されるとき、パワーオン電圧レベルは1.45Vであり、これがパワーオン検出部110によって検出される。パワーオン検出部110は、パワーオン電圧レベルを検出すると、その検出結果を表す検出信号DETをタイマー120に提供する。
タイマー120は、検出信号DETに応答して供給電圧EXVDDが安定化するまでの一定時間を計測する。タイマー120は、例えば、クロックをカウントするカウンターを含み、クロックをカウントすることで時間の計測を行う。タイマー120は、図3に示すように、最小の基準となるクロックCLK1(周期=T1)を入力し、このクロックCLK1を逓倍したクロックCLK2、CLK3、・・・、CLKnを生成し、これらのクロックにより所望の一定時間を計測する。
t1は、パワーオン検出部110がパワーオン電圧レベルを検出した時刻を示し、時刻t1からタイマー120による計測が開始される。また、t2は、タイマー120による計測を終了する時刻であり、タイマー120は、時刻t2でLレベルからHレベルに遷移する計測終了信号PORを内部回路に出力する。計測終了信号PORは、供給電圧EXVDDが安定したことを示し、それ故、内部回路は、計測終了信号PORに応答して動作を開始する。
また、タイマー120は、時間計測用のクロックから貫通電流生成部130を駆動するためのイネーブル信号ENを生成するためのロジック回路を含む。当該ロジック回路は、例えば、クロックCLK1を用いてパルス幅(T1/2)をもつイネーブル信号ENを生成したり、クロックCLKnを用いてパルス幅(T1*n/2)をもつイネーブル信号ENを生成したり、目的に応じたイネーブル信号を生成することが可能である。さらに、ロジック回路は、複数のクロックを組み合わせることでパルス幅が異なる複数のイネーブル信号を生成するようにしてもよいし、複数パルスをもつイネーブル信号を生成することも可能である。なお、イネーブル信号ENが貫通電流生成部130を駆動する期間は、タイマー120が供給電圧EXVDDの安定を計測する時間と比較して非常に小さい。
貫通電流生成部130は、外部電源端子と基準電位(GND)との間にイネーブル信号ENに応答して貫通電流経路を生成する。図4(A)に、貫通電流生成部130の一例を示す。貫通電流生成部130は、外部電源端子とGNDとの間に接続されたNMOSトランジスタQ1を含み、トランジスタQ1のゲートにイネーブル信号ENが接続される。トランジスタQ1は、イネーブル信号ENにより十分に強くオンされたとき、供給電圧EXVDDからGNDに向けてドレイン電流Idを放電させる。どの程度のドレイン電流Idを放電させるかは、例えば、内部回路を動作させたときの消費電流Iccや外部電源端子から供給される電流Ispに応じて決定され、例えば、貫通電流Idは、Id≒Iccとすることができる。
また、貫通電流生成部130は、図4(B)に示すように、外部電源端子とGNDとの間に複数の並列な貫通電流経路を生成するようにしてもよい。図の例では、貫通電流生成部130Aは、外部電源端子とGNDとの間に並列接続された、イネーブル信号EN1によって駆動されるNMOSトランジスタQ1と、イネーブル信号EN2によって駆動されるNMOSトランジスタQ2とを含む。イネーブル信号EN1は、イネーブル信号EN2と同じパルス幅の信号であってもよいし、異なるパルス幅の信号であってもよい。さらにトランジスタQ1は、トランジスタQ2とサイズが同じであってもよいし(Id1=Id2)、異なるものであってもよい(Id1≠Id2)。トランジスタQ1は、イネーブル信号EN1によって駆動されるときドレイン電流Id1を流し、トランジスタQ2は、イネーブル信号EN2によって駆動されるときドレイン電流Id2を流し、これにより、供給電圧EXVDDからGNDに向けて、Id1+Id2のドレイン電流(貫通電流)が放電される。貫通電流は、イネーブル信号EN1、EN2による時間的な制御、およびトランジスタQ1、Q2の物理的なサイズによって調整可能である。
さらに貫通電流生成部130Bは、図5に示すようにカレントミラーを用いて定電流を放電させるようにしてもよい。貫通電流生成部130Bは、内部供給電圧INTVDDとGNDとの間に、内部供給電圧INTVDDの変動に依存しない定電流を生成する定電流回路BGRと、カレントミラーを構成するトランジスタQaと、イネーブル信号ENによって駆動されるトランジスタQ1とを含み、さらに供給電圧EXVDDとGNDとの間に、カレントミラーを構成するトランジスタQbと、イネーブル信号ENによって駆動されるトランジスタQ2とを含む。トランジスタQa、Qbのゲートは、ノードNBIASを介して定電流回路BGRの出力に共通に接続され、トランジスタQa、Qbは、カレントミラー比nをもつように構成される。これにより、貫通電流生成部130Bがイネーブル信号ENによって駆動されたとき、供給電圧EXVDDからGNDに向けてカレントミラー比によって生成されたドレイン電流Idnが放電される。
パワーダウン検出部140は、供給電圧EXVDDを監視し、供給電圧EXVDDがパワーダウン電圧レベルに降下したことを検出する。パワーダウン電圧レベルは、パワーオン電圧レベルよりも低く(例えば、パワーオン電圧レベルが1.45Vのとき、パワーダウン電圧レベルは1.3V)、供給電圧EXVDDがパワーダウン電圧レベルまで降下すると、内部回路はもはや正常に動作することができなくなる。パワーダウン検出部140は、パワーダウン電圧レベルを検出すると、リセット信号PDDRSTを内部回路や電圧監視回路100のパワーオン検出部110や貫通電流生成部130に出力する。内部回路や電圧監視回路100は、リセット信号PDDRSTを受け取ると、クロック発生器等を停止させたり、レジスタやCPU等を全てリセットする。
次に、本実施例の電圧監視回路の動作について図6を参照して説明する。図6(A)は、外部電源端子から供給される電流Ispが、内部回路が動作したときの消費電流Iccに比較して十分に大きいときの動作を示している(Isp≫Icc)。電源投入により外部電源端子の供給電圧EXVDDが上昇し、パワーオン電圧レベルが検出されると、タイマー120が起動し、これと並行して供給電圧EXVDDからGNDに向けて貫通電流が流される。貫通電流Idは、例えば、内部回路の消費電流Iccと概ね等しくなるように調整される(Id≒Icc)。供給電流Ispが十分に大きいので供給電圧EXVDDは、貫通電流Idによって降下するがパワーダウン電圧レベルまでは降下しない。このため、タイマー120は、一定時間の計測を終了すると、計測終了信号PORを内部回路へ出力し、これに応答して内部回路が通常の動作を実施する。
図6(B)は、外部電源端子から供給される電流Ispが制限されているときの動作を示している。電源投入によりパワーオン電圧レベルが検出されると、タイマー120が起動され、これと並行して供給電圧EXVDDからGNDに向けて貫通電流Idが流される(例えば、Id≒Icc)。電流Ispが制限されているため、貫通電流Idが流されたとき供給電圧EXVDDがパワーダウン電圧レベルまで降下し、これがパワーダウン検出部140によって検出される。パワーダウン検出部140から出力されたリセット信号PDDRSTに応答して、パワーオン検出部110、タイマー120および貫通電流生成部130がリセットされる。リセット後、供給電圧EXVDDがパワーオン電圧レベルになり、これがパワーオン検出部110で検出されると、タイマー120が起動され、その間に上記と同様に貫通電流が流される。
このように、外部電源端子から供給される電流Ispが制限された場合、貫通電流Idを流すことで内部回路を動作させることなくパワーオン動作が停止され、これにより、不安定な電圧で内部回路を動作したり、あるいは内部回路を不完全に動作させることを防止することができる。
上記実施例では、貫通電流Id≒消費電流Iccとする例を説明したが、これは一例であり、例えば、貫通電流Idは、Id=Icc+Im(Imは、半導体装置の動作を保証するマージン)のように設定してもよい。マージンImは、例えば、内部回路が動作するときのピーク電流を考慮して設定するようにしてもよい。内部回路がチャージポンプのように消費電流の変動が大きい回路を有する場合、Im>ピーク電流となるようにマージンImが設定される。
また、貫通電流Idは、外部電源端子からの供給電流Ispを検出するために使用することも可能である。上記実施例では、パワーダウン検出部140が貫通電流Idを流したときの供給電圧EXVDDを監視するようにしたが、パワーダウン検出部140とは別に、供給電圧EXVDDが所望の電圧レベルVa(この電圧レベルVaは、パワーダウン電圧レベルよりも大きい)に降下したことを検出するための電圧降下検出部を設け、電圧降下検出部による電圧レベルVaの検出の有無に基づき外部電源端子の供給電流Ispが要求を満足しているか否かを判定するようにしてもよい。この判定結果は、例えば、フラグなどに格納し、ユーザーがフラグを参照することで半導体装置が置かれている電力環境を知ることができるようにしてもよい。
次に、本実施例の電圧監視回路をフラッシュメモリに適用した例について図7を参照して説明する。同図に示すように、フラッシュメモリ200は、複数のメモリセルが形成されたメモリセルアレイ210と、外部入出力端子に接続された入出力バッファ220と、入出力バッファ220からアドレスデータを受け取るアドレスレジスタ230と、入出力バッファ220からコマンドデータ等を受け取り、各部を制御するコントローラ240と、アドレスレジスタ230からの行アドレス情報Axに基づきブロックの選択およびワード線の選択等を行うワード線選択回路250と、ワード線選択回路250によって選択されたページの読出しデータを保持したり、選択されたページにプログラムすべきプログラムデータを保持するページバッファ/センス回路260と、アドレスレジスタ230からの列アドレス情報Ayに基づきページバッファ/センス回路260の列等を選択する列選択回路270と、フューズセルから読み出された設定情報を格納するレジスタ280と、先の実施例で説明した外部電源端の供給電圧EXVDDを監視する電圧監視回路100と、読出し、プログラムおよび消去等のために必要な種々の電圧(プログラム電圧Vpgm、読出し電圧Vread、消去電圧Vers、パス電圧Vpassなど)を生成する内部電圧発生回路290とを含んで構成される。
メモリアレイ210は、複数のブロックBLK(0、1、・・・、m-1)を含み、各ブロックには複数のNANDストリングが形成される。また、メモリセルアレイ110には、ユーザーによって使用されない領域(またはアクセスできない領域)に動作電圧やタイミングなどの設定情報を格納するフューズセルが形成される。パワーオン動作時、コントローラ240は、フューズセルに格納された設定情報を読出し、これをレジスタ280にセットする。
コントローラ240は、例えば、CPUやROM/RAMなどのマイクロコントローラあるいはステートマシンを含んで構成される。例えば、ROMには、パワーオン動作、読出し動作、プログラム動作、消去動作等を実行するためのプログラムが格納され、コントローラ240は、それらのプログラムを実行することで各動作を制御する。
読出し動作では、ビット線に正の電圧を印加し、選択ワード線に例えば0Vを印加し、非選択ワード線にパス電圧を印加する。プログラム動作では、選択ワード線に高電圧のプログラム電圧Vpgmを印加し、非選択のワード線に中間電位を印加し、「0」または「1」のデータに応じた電圧をビット線に供給する。消去動作では、ブロック内の選択されたワード線に0Vを印加し、Pウエルに高電圧を印加し、ブロック単位でデータを消去する。
次に、フラッシュメモリ200のパワーオン動作について図8(A)のタイミングチャーを参照して説明する。電源がオンされ、外部電源端子に電圧が供給されると、電圧監視回路100のパワーオン検出部110がパワーオン電圧レベルを検出し、この検出に応答してタイマー120が一定時間の計測を開始する。この計測中に、貫通電流生成部130は、タイマー120からのイネーブル信号ENに応答して供給電圧EXVDDとGNDとの間に貫通電流経路を生成する。
図8(A)は、外部電源端子からの電流Ispが制限されていないとき状態を示している。また、貫通電流Idは、パワーオン動作中に行われるメモリセルアレイの読出し時の消費電流Iccに基づき設定される。例えば、消費電流Iccは、読出し動作中に最大となり得る電流であってもよく、それは、例えば、チャージポンプを起動したときの最大電流もしくはそれに近似する電流である。外部電源端子から通常の電流Ispが供給された場合、貫通電流Idが流れたとしても供給電圧EXVDDはパワーダウン電圧レベルまで降下しない。それ故、タイマー120の計測終了後、コントローラ240は、メモリセルアレイ210のフューズセルから設定情報を読出し、読み出した設定情報をレジスタ280にロードする。さらに必要に応じてコントローラ240は、メモリセルアレイ210の最初のページから冗長情報などを読み出す。これらのフューズ読出し、最初のページ読出しは、パワーオン動作として予め設定されたものであり、コントローラ240は、外部からのコマンドなしにこれらの動作を自動的に実施する。その後、フラッシュメモリは、外部からのコマンドを受け付け可能なスタンバイ状態になる。
図8(B)は、外部電源端子からの電流Ispが制限されている状態を示している。この場合、パワーオン電圧レベルの検出後、タイマー120の計測中に貫通電流が流されると、供給電圧EXVDDがパワーダウン電圧レベルまで降下し、これがパワーダウン検出部140によって検出され、リセット信号PDDRSTが出力される。リセット信号PDDRSTに応答してタイマー120がリセットされ、パワーオン検出部110や貫通電流生成部130もリセットされる。
リセット後、供給電圧EXVDDがパワーダウン電圧レベルからパワーオン電圧レベルにまで上昇すると、これがパワーオン検出部110によって検出され、タイマー120が起動し、その計測中に貫通電流が流され、供給電圧EXVDDがパワーダウン電圧レベルまで再び降下し、パワーダウンによるリセットが行われる。このように、電流Ispが制限された電力供給下では、パワーオンとパワーダウンとが繰り返されるが、その間、フューズセルの読出しを完全に排除することができる。これにより、電流Ispが制限される環境においてフューズセルの読出しを実施させないようにしてフラッシュメモリ200の動作の信頼性の向上が図られる。
次に、本発明の他の実施例について説明する。フラッシュメモリ200では、動作の信頼性を向上させるためパワーオン動作時にストレステストを実施することがある。図9(A)は、従来のフラッシュメモリのパワーオン動作時のストレステストを説明するためのタイミングチャートであり、この例は、電流Ispが制限されていない通常の状態を示している。フューズセルの読出し、最初のページの読出しの終了後、スタンバイ状態になり、ここで、ストレステストが実施される。ストレステストは、外部からコマンドを入力し、読出し、プログラムおよび消去などを実施し、その後、フューズセルから設定情報を読出し、ストレステストの前後で設定情報が一致するか否かを判定する。この判定結果は、例えば、ユーザーが参照することができるようにフラグなどに格納される。ストレステストの終了後、スタンバイ状態に戻り、例えば、リセットコマンドによりフラッシュメモリ200がパワーダウンされる。
図9(B)は、電流Ispが制限された状態を示している。フューズセルの読出し等では、供給電圧EXVDDはパワーダウン電圧レベルまで降下しないが、ストレステストでは、読出し動作のときよりも大きなプログラム電圧や消去電圧を印加するためその際にチャージポンプ等の消費電流が大きくなり、供給電圧EXVDDがパワーダウン電圧レベルまで降下すると、その後、再びパワーオン動作が繰り返される。図9(C)は、電流Ispがさらに制限された状態を示しており、ここでは、フューズセルの読出しのときに、供給電圧EXVDDがパワーダウン電圧レベルまで降下し、その後、再びパワーオン動作が繰り返される。電流Ispが制限された動作環境では、パワーオン動作が適切に終了されないにもかかわらず、パワーオン動作の一部であるフューズセルの読出し等が実施されてしまい、これは、好ましいことではない。
図10は、本実施例の電圧監視回路を適用したフラッシュメモリでストレステストを実行したときのタイミングチャートである。図10(A)は、電流Ispが制限されていない状態を示しており、この場合は、図9(A)のときと同様にパワーオン動作後にストレステストが実施され、ストレステストは正常に終了する。図10(B)は、電流Ispが制限された状態であり(図9(B)に対応)、この場合、供給電圧EXVDDのパワーオン電圧レベルが検出されると、タイマー120が起動され、その計測中に貫通電流Idが流され、供給電圧EXVDDがパワーダウン電圧レベルまで降下すると、フラッシュメモリがリセットされ、その後、再び、パワーオン動作が開始される。
図10(C)は、電流Ispがさらに制限されるか、あるいは貫通電流Idを図10(B)のときよりも大きくした状態であり、この場合にも図10(b)と同様の動作が行われる。このように、電流Ispが制限された電力環境下でフラッシュメモリ200を起動させた場合、タイマー120による計測中に外部電源端子とGNDとの間に貫通電流を生じさせることで、フューズセルの読出し等を完全に回避させ、フラッシュメモリ200の動作の信頼性の向上を図ることができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された発明の要旨の範囲内において、種々の変形・変更が可能である。
100:電圧監視回路 110:パワーオン検出部
120:タイマー 130:貫通電流生成部
140:パワーダウン検出部 200:フラッシュメモリ
210:メモリセルアレイ 220:入出力バッファ
230:アドレスレジスタ 240:コントローラ
250:ワード線選択回路 260:ページバッファ/センス回路
270:列選択回路 280:スレジスタ
290:内部電圧発生回路
120:タイマー 130:貫通電流生成部
140:パワーダウン検出部 200:フラッシュメモリ
210:メモリセルアレイ 220:入出力バッファ
230:アドレスレジスタ 240:コントローラ
250:ワード線選択回路 260:ページバッファ/センス回路
270:列選択回路 280:スレジスタ
290:内部電圧発生回路
Claims (16)
- 半導体装置の動作方法であって、
外部電源端子の供給電圧を監視し、パワーオン電圧レベルを検出するステップと、
パワーオン電圧レベルの検出に応答して一定時間を計測するステップと、
前記一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせるステップと、
前記貫通電流を生じさせたときの前記供給電圧の降下を検出するステップと、
を有する動作方法。 - 前記供給電圧の降下を検出するステップは、前記供給電圧がパワーダウン電圧レベルになったことを検出し、
動作方法はさらに、パワーダウン電圧レベルが検出されたとき半導体装置をリセットするステップを含む、請求項1に記載の動作方法。 - 動作方法はさらに、前記貫通電流により前記供給電圧がパワーダウン電圧レベルに低下しなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させるステップを含む、請求項1または2に記載の動作方法。
- 前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である、請求項3に記載の動作方法。
- 動作方法はさらに、前記通常の動作後に半導体装置のストレステストを実施するステップを含み、当該ストレステストは、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む、請求項3または4に記載の動作方法。
- 前記貫通電流を生じさせるステップは、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む、請求項1に記載の動作方法。
- 前記制御することは、前記計測するステップで使用されるクロック信号を用いて実施される、請求項6に記載の動作方法。
- 前記貫通電流を生じさせるステップは、定電流回路を用いて貫通電流を生じさせる、請求項1ないし7いずれか1つに記載の動作方法。
- 外部電源端子の供給電圧がパワーオン電圧レベルになったことを検出するパワーオン検出手段と、
前記パワーオン電圧レベルが検出された場合、一定時間を計測する計測手段と、
前記計測手段による一定時間の計測中に、前記外部電源端子と基準電位との間に貫通電流を生じさせる貫通電流生成手段と、
前記貫通電流を生じさせたときの前記供給電圧の降下を検出する電圧降下検出手段と、
を含む半導体装置。 - 半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されたとき半導体装置をリセットするリセット手段を含む、請求項9に記載の半導体装置。
- 半導体装置はさらに、前記電圧降下手段によりパワーダウン電圧レベルが検出されなかった場合、前記一定時間の計測後に内部回路に通常の動作を実施させる実施手段を含む、請求項9または10に記載の半導体装置。
- 前記通常の動作は、半導体装置の動作に関する設定情報を予め決められた記憶領域から読み出す動作である、請求項11に記載の半導体装置。
- 半導体装置はさらに、前記通常の動作後に半導体装置のストレステストを実施するテスト手段を含み、当該テスト手段は、ストレステスト前に前記記憶領域から読み出された設定情報と、ストレステスト後に前記記憶領域から読み出された設定情報とが一致するか否かを判定することを含む、請求項11または12に記載の半導体装置。
- 前記貫通電流生成手段は、前記貫通電流の大きさおよび貫通電流を流す期間の少なくとも一方を制御することを含む、請求項9に記載の半導体装置。
- 前記貫通電流生成手段は、前記計測手段で使用されるクロック信号を用いて前記貫通電流の大きさおよび/または貫通電流を流す期間を制御する、請求項14に記載の半導体装置。
- 前記貫通電流生成手段は、定電流回路を用いて貫通電流を生じさせる、請求項9ないし15いずれか1つに記載の半導体装置。
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