JP2002063793A - 半導体記憶装置の読み出し装置および読み出し方法 - Google Patents

半導体記憶装置の読み出し装置および読み出し方法

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JP2002063793A JP2000248359A JP2000248359A JP2002063793A JP 2002063793 A JP2002063793 A JP 2002063793A JP 2000248359 A JP2000248359 A JP 2000248359A JP 2000248359 A JP2000248359 A JP 2000248359A JP 2002063793 A JP2002063793 A JP 2002063793A
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Abstract

(57)【要約】 【課題】 内部電源電圧の低下が起こったとしても、メ
モリセルに記憶されているデータを正確に外部に出力す
ることができるようにする。 【解決手段】 メモリセルの出力電圧と、上記メモリセ
ルの出力電圧と比較するための第１のリファレンスレベ
ルの電圧を出力する第１のリファレンスセル６１０の出
力電圧とが比較可能な電圧に達したか否かを第１〜第３
のリファレンスセル６１０、１０１、１０５の出力電圧
に基づいて判断し、比較可能な電圧に達してから、上記
メモリセルの出力電圧と上記第１のリファレンスセル６
１０の出力電圧との比較結果をメモリセルの記憶データ
として第１のラッチ回路６１３に記憶し、出力バッファ
６１４を介して出力するようにすることで、内部電源電
圧の低下が起こったとしても、メモリセルに記憶されて
いるデータを正確に出力することができるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置の
読み出し装置および読み出し方法に関し、特に、記憶さ
れているデータを内部電源電圧を昇圧して読み出す半導
体記憶装置の読み出し装置に用いて好適なものである。
【０００２】
【従来の技術】従来から、データを記憶したメモリセル
の出力電圧と、リファレンスセルの出力電圧とを比較す
ることでメモリセルに記憶されているデータを読み出す
半導体記憶装置があった。上述のような半導体記憶装置
には、メモリセルの閾値電圧とリファレンスセルの閾値
電圧との違いを利用してデータを記憶する不揮発性半導
体記憶装置があった。
【０００３】例えば、フラッシュメモリ等のスタックド
ゲート型不揮発性半導体記憶装置では、メモリセルを構
成するトランジスタのフローティングゲート中に存在す
る電子数により閾値電圧が変化することを利用し、メモ
リセルにデータを記憶していた。２値データを記憶する
メモリセルの場合には、メモリセルの閾値電圧は２つの
閾値電圧範囲の何れかに収まるように設定されていた。
【０００４】また、上述のようにしてメモリセルに記憶
されているデータを読み出す際には、まず、読み出し動
作により得られるメモリセルのセル電流とリファレンス
セルのセル電流とをそれぞれ電圧レベルの信号に変換す
る。そして、変換の結果として得られた電圧レベルの信
号を比較することにより、メモリセルに記憶されている
データが読み出されていた。
【０００５】図５は、従来のメモリセルとリファレンス
セルとの出力レベル（閾値電圧）の関係を説明するため
の図である。なお、図５においては、２値データを記憶
するメモリセルでの出力レベル（閾値電圧）の関係を示
している。
【０００６】図５において、データ‘１’を記憶するメ
モリセルの閾値電圧（ＶTH1）は、第１の閾値電圧であ
る消去ベリファイ用リファレンスセルの閾値電圧（Ｖ
THe）より低く設定されている。データ‘０’を記憶す
るメモリセルの閾値電圧（ＶTH 0）は、第２の閾値電圧
である書き込みベリファイ用リファレンスセルの閾値電
圧（ＶTHw）より高く設定されている。
【０００７】また、第１の閾値電圧（ＶTHe）は第２の
閾値電圧（ＶTHw）より低く、第１の閾値電圧（ＶTHe）
と第２の閾値電圧（ＶTHw）との間に読み出し用リファ
レンスセルの閾値電圧（ＶTHr）が設定されている。す
なわち、閾値電圧は、ＶTH0＞Ｖ THw＞ＶTHr＞ＶTHe＞Ｖ
TH1となるように設定されている。
【０００８】また、近年、携帯情報機器の普及により、
不揮発性半導体記憶装置では低電圧動作が要求されてき
た。不揮発性半導体記憶装置で低電圧動作を行う場合に
は、読み出し動作におけるメモリセルとリファレンスセ
ルとのセル電流の差を増加させるため、一般にワード線
の電圧を昇圧してメモリセルに記憶されているデータを
読み出していた。また、不揮発性半導体記憶装置におい
ては、スタンバイ電流を低減するため、一連の読み出し
動作はワード線の電圧を昇圧するタイミング等も含めて
不揮発性半導体記憶装置が備えるタイミング回路により
制御されてきた。
【０００９】図６は、タイミング回路を用いたフラッシ
ュメモリの従来の読み出し装置の構成例を示す図であ
る。図６において、６０１はアドレスバッファであり、
外部から入力されるアドレスを当該フラッシュメモリで
使用する内部アドレスに変換し出力する。６０２はアド
レス遷移検出回路であり、アドレスバッファ６０１から
供給される内部アドレスの変化を検出する。そして、内
部アドレスの変化を検出した場合には、アドレス遷移検
出回路６０２はアドレス遷移信号ＡＴＤを出力し、タイ
ミング回路６１２およびワード線昇圧回路６０３に通知
する。
【００１０】ワード線昇圧回路６０３は、アドレス遷移
検出回路６０２から供給されるアドレス遷移信号ＡＴＤ
に基づいて、ロウデコーダ６０４により選択されるワー
ド線ＷＬ０、ＷＬ１、…、ＷＬｎを昇圧するための電圧
ＶＷＬを生成する。ロウデコーダ６０４は、アドレスバ
ッファ６０１から供給される内部アドレスに従って、メ
モリセルアレイ６０６のワード線ＷＬ０、ＷＬ１、…、
ＷＬｎを選択し活性化する。
【００１１】また、６０５はコラムデコーダであり、ア
ドレスバッファ６０１から供給される内部アドレスに従
って、メモリセルアレイ６０６のビット線ＢＬ０、ＢＬ
１、…、ＢＬｎを選択し活性化する。これにより、メモ
リセルアレイ６０６内の所望のメモリセルが選択され、
その記憶データを示すセル電流が第１のカスケード型
（以下、Cascade型と記す。）センス回路６０７に供給
される。第１のCascade型センス回路６０７は、コラム
デコーダ６０５から供給されるメモリセルのセル電流を
電圧レベルの信号ＳＡＩに変換しセンスアンプ６０８に
出力する。
【００１２】また、６０９はリファレンスワード線ドラ
イバであり、メモリセルの記憶データが‘０’である
か、‘１’であるかを判定するための基準となるリファ
レンスセル６１０を読み出すためのワード線を活性化す
る。これにより、リファレンスセル６１０のセル電流が
第２のCascade型センス回路６１１に供給される。な
お、リファレンスワード線ドライバ６０９には、メモリ
セルと同じ条件でリファレンスセル６１０を読み出すた
めに、ワード線昇圧回路６０３からワード線の電圧を昇
圧するための電圧ＶＷＬが供給されている。第２のCasc
ade型センス回路６１１は、リファレンスセル６１０か
ら供給されるリファレンスセルのセル電流を電圧レベル
の信号ＳＡＲＥＦに変換しセンスアンプ６０８に出力す
る。
【００１３】センスアンプ６０８は、第１のCascade型
センス回路６０７から供給される信号ＳＡＩと、第２の
Cascade型センス回路６１１から供給される信号ＳＡＲ
ＥＦとの電圧値を比較する。その比較結果により、セン
スアンプ６０８は、メモリセルの記憶データが‘０’で
あるか、‘１’であるか判定を行う。
【００１４】すなわち、第１のCascade型センス回路６
０７から供給される信号ＳＡＩの電圧値が第２のCascad
e型センス回路６１１から供給される信号ＳＡＲＥＦの
電圧値より所定の電圧以上高い場合には、メモリセルの
記憶データは‘０’であると判定する。一方、第１のCa
scade型センス回路６０７から供給される信号ＳＡＩの
電圧値が第２のCascade型センス回路６１１から供給さ
れる信号ＳＡＲＥＦの電圧値より所定の電圧以下低い場
合には、メモリセルの記憶データは‘１’であると判定
する。
【００１５】タイミング回路６１２は、アドレス遷移検
出回路６０２から供給されるアドレス遷移信号ＡＴＤに
基づいて、ワード線の電圧の昇圧タイミングやデータの
ラッチタイミング等の読み出し動作における各回路の動
作タイミングを制御する。
【００１６】６１３はラッチ回路であり、タイミング回
路６１２から供給されるラッチ信号ＬＴに応じて、セン
スアンプ６０８により判定されたメモリセルの記憶デー
タを取り込み、一時記憶する。また、ラッチ回路６１３
は、取り込んだ記憶データを出力バッファ６１４に供給
する。出力バッファ６１４は高い出力能力を有するトラ
ンジスタバッファであり、ラッチ回路６１３から供給さ
れるメモリセルの記憶データを外部に出力する。
【００１７】図７は、図６に示した第１のCascade型セ
ンス回路６０７の回路構成を示す図である。第１のCasc
ade型センス回路６０７は抵抗等の負荷７０１、トラン
ジスタ７０２およびインバータ７０３により構成され、
電源、負荷７０１、トランジスタ７０２、コラムデコー
ダ６０５の出力ノードの順に直列に接続されている。そ
して、負荷７０１とトランジスタ７０２との中間ノード
から信号ＳＡＩの信号線が接続されている。また、トラ
ンジスタ７０２の出力はインバータ７０３を介してトラ
ンジスタ７０２に帰還されている。
【００１８】そして、第１のCascade型センス回路６０
７はトランジスタ７０２の出力電圧を常に所定の電圧に
維持するようにすることで供給されるセル電流を電圧レ
ベルの信号ＳＡＩに変換している。例えば、データ
‘１’を記憶しているメモリセルの閾値電圧が４Ｖより
低く、データ‘０’を記憶しているメモリセルの閾値電
圧が４Ｖより高いとする。そして、トランジスタの出力
電圧を１Ｖに維持するようにして、メモリセルに４Ｖの
ゲート電圧を供給し、メモリセルの記憶データを読み出
す。
【００１９】このとき、メモリセルの記憶データが
‘１’である場合には、供給されるゲート電圧が閾値電
圧より高いため、メモリセルにセル電流が流れ、信号Ｓ
ＡＩの電圧値は低くなる。一方、メモリセルの記憶デー
タが‘０’である場合には、供給されるゲート電圧が閾
値電圧より低いため、メモリセルにセル電流は流れず、
信号ＳＡＩの電圧値は高い値を維持する。
【００２０】図８は、図６に示したフラッシュメモリの
読み出し装置の読み出し動作を説明するためのタイミン
グチャートである。図８において、時刻ｔ10において、
アドレスバッファ６０１に外部からアドレスが供給され
る。アドレスバッファ６０１は、供給されたアドレスを
フラッシュメモリで使用する内部アドレスに変換し、ア
ドレス遷移検出回路６０２に供給する。アドレス遷移検
出回路６０２は、アドレスバッファ６０１から供給され
た内部アドレスが時刻ｔ10以前に供給されていた内部ア
ドレスと異なることを検出し、アドレス遷移信号ＡＴＤ
を活性化する。アドレス遷移信号ＡＴＤが活性化される
ことで、ワード線昇圧回路６０３は昇圧動作を開始す
る。これ以降、電圧ＶＷＬが上昇していく。また、タイ
ミング回路６１２は読み出し動作における各回路の動作
タイミング制御を開始する。
【００２１】また、アドレスバッファ６０１により変換
された内部アドレスは、ロウデコーダ６０４およびコラ
ムデコーダ６０５に供給される。ロウデコーダ６０４、
コラムデコーダ６０５は、供給された内部アドレスに従
って、メモリセルアレイ６０６のワード線、ビット線を
それぞれ選択し活性化する。これにより、所望のメモリ
セルの記憶データを示すセル電流がコラムデコーダ６０
５から第１のCascade型センス回路６０７に供給され、
第１のCascade型センス回路６０７で電圧レベルの信号
ＳＡＩに変換されてセンスアンプ６０８に供給される。
【００２２】同時に、リファレンスセル６１０も読み出
され、第２のCascade型センス回路６１１によりセル電
流から電圧レベルの信号ＳＡＲＥＦに変換されてセンス
アンプ６０８に供給される。このとき、ワード線昇圧回
路６０３による電圧ＶＷＬの昇圧が行われており、第１
のCascade型センス回路６０７および第２のCascade型セ
ンス回路６１１からセンスアンプ６０８に供給される信
号ＳＡＩ、ＳＡＲＥＦの電圧値も図８に示すように徐々
に高くなっていく。
【００２３】そして、時刻ｔ10から比較準備期間が経過
した時刻ｔ11において、タイミング回路６１２はメモリ
セルの記憶データを取り込むためのラッチ信号ＬＴを活
性化し、ラッチ回路６１３に供給する。ここで、比較準
備期間とは、正しい読み出し結果が得られるようにあら
かじめ設定された期間である。比較準備期間は、ワード
線の立ち上がり時間や、信号ＳＡＩと信号ＳＡＲＥＦと
の電圧値がセンスアンプ６０８で比較できる電圧値に達
する時間を考慮して設定されている。
【００２４】活性化したラッチ信号ＬＴを受けたラッチ
回路６１３は、センスアンプ６０８から供給されるメモ
リセルの記憶データをラッチする。これにより、時刻ｔ
12において、外部から入力されたアドレスに対応するメ
モリセルの記憶データが出力バッファ６１４から出力さ
れる。なお、時刻ｔ10から時刻ｔ12までの期間を読出動
作期間と呼ぶ。
【００２５】
【発明が解決しようとする課題】上述したような従来の
読み出し装置においては、読出動作期間（時刻ｔ10から
時刻ｔ12までの期間）は固定の期間であった。すなわ
ち、読み出し動作を開始してからラッチ信号ＬＴが活性
化される（センスアンプ６０８から供給されるメモリセ
ルの記憶データをラッチ回路６１３にラッチする）まで
の時間は、ある一定の時間であった。
【００２６】しかしながら、メモリセルの記憶データを
連続に読み出して出力する場合、例えばページモードで
の読み出し動作やバーストモードでの読み出し動作で
は、短い周期（時間）で出力するデータが変化すること
で内部電源電圧の低下が起こる。この内部電源電圧の低
下にともない、信号ＳＡＩと信号ＳＡＲＥＦとの電圧値
の差も小さくなり、センスアンプ６０８で比較できる電
圧値に達するまでに多くの時間を要していた。特に、低
電圧で動作する不揮発性半導体記憶装置では、内部電源
電圧を昇圧して読み出し動作を行うため、センスアンプ
６０８で比較できる電圧値に達するまでに多くの時間を
要していた。
【００２７】そのため、メモリセルの記憶データを連続
に読み出して出力する場合には、センスアンプ６０８で
比較できる電圧値に達していないときに、ラッチ信号Ｌ
Ｔが活性化されてしまうことがあった。つまり、センス
アンプ６０８が誤ったデータを出力しているときに、ラ
ッチ信号ＬＴが活性化されてしまい、誤ったデータを外
部に出力してしまうという問題があった。
【００２８】本発明は、このような問題を解決するため
に成されたものであり、内部電源電圧の低下が起こった
としても、メモリセルに記憶されているデータを正確に
外部に出力することができるようにすることを目的とす
る。
【００２９】
【課題を解決するための手段】本発明による半導体記憶
装置の読み出し装置は、メモリセルの出力電圧と、上記
メモリセルの出力電圧と比較するための第１のリファレ
ンスレベルの電圧を出力する第１のリファレンスセルの
出力電圧とが比較可能な電圧に達したか否かを判断する
判断手段と、上記判断手段による判断結果に応じて、上
記メモリセルの出力電圧と上記第１のリファレンスセル
の出力電圧とを比較し、上記比較の結果を上記メモリセ
ルの記憶データとして出力する比較手段とを備えること
を特徴とする。
【００３０】本発明の他の特徴とするところは、第１の
リファレンスレベルより高い第２のリファレンスレベル
の電圧を出力する第２のリファレンスセルと、上記第１
のリファレンスレベルより低い第３のリファレンスレベ
ルの電圧を出力する第３のリファレンスセルとを備え、
上記第１のリファレンスセルの出力電圧と上記第２のリ
ファレンスセルの出力電圧とを比較するとともに、上記
第１のリファレンスセルの出力電圧と上記第３のリファ
レンスセルの出力電圧とを比較し、それぞれの比較結果
に基づいて、上記メモリセルの出力電圧と上記第１のリ
ファレンスセルの出力電圧とが比較可能な電圧に達した
か否かを判断することを特徴とする。
【００３１】また、本発明の半導体記憶装置の読み出し
方法は、メモリセルの出力電圧と、上記メモリセルの出
力電圧と比較するための第１のリファレンスレベルの電
圧を出力する第１のリファレンスセルの出力電圧とが比
較可能な電圧に達したか否かを判断し、上記判断結果に
応じて、上記メモリセルの出力電圧と上記第１のリファ
レンスセルの出力電圧との比較結果を上記メモリセルの
記憶データとして出力することを特徴とする。
【００３２】本発明の半導体記憶装置の読み出し方法の
他の特徴とするところは、第１のリファレンスレベルよ
り高い第２のリファレンスレベルの電圧を出力する第２
のリファレンスセルと、上記第１のリファレンスレベル
より低い第３のリファレンスレベルの電圧を出力する第
３のリファレンスセルとを備え、上記第１のリファレン
スセルの出力電圧と上記第２のリファレンスセルの出力
電圧とを比較するとともに、上記第１のリファレンスセ
ルの出力電圧と上記第３のリファレンスセルの出力電圧
とを比較し、それぞれの比較結果に基づいて、上記メモ
リセルの出力電圧と上記第１のリファレンスセルの出力
電圧とが比較可能な電圧に達したか否かを判断すること
を特徴とする。
【００３３】上記のように構成した本発明によれば、メ
モリセルの出力電圧と第１のリファレンスセルの出力電
圧とが比較可能な電圧に達したか否かが判断され、その
判断結果に応じて、上記メモリセルの出力電圧と上記第
１のリファレンスセルの出力電圧との比較結果が上記メ
モリセルの記憶データとして出力される。これにより、
内部電源電圧の低下が起こったとしても、メモリセルの
出力電圧と第１のリファレンスセルの出力電圧とが比較
可能な電圧に達してから、比較結果をメモリセルの記憶
データとして出力することができるようになる。
【００３４】また、第１のリファレンスセルの出力電圧
と第２のリファレンスセルの出力電圧とを比較するとと
もに、上記第１のリファレンスセルの出力電圧と第３の
リファレンスセルの出力電圧とを比較して、メモリセル
の出力電圧と上記第１のリファレンスセルの出力電圧と
が比較可能な電圧に達したか否かを判断するようにした
場合には、内部電源電圧の低下が起こったとしても、第
１のリファレンスレベルの電圧に対して高い電圧と低い
電圧の双方とも、メモリセルの出力電圧と第１のリファ
レンスセルの出力電圧とが比較可能な電圧に達するのを
待って、比較結果をメモリセルの記憶データとして出力
することができるようになる。
【００３５】
【発明の実施の形態】以下に、本発明の一実施形態を図
面に基づいて説明する。図１は、本実施形態による半導
体記憶装置の読み出し装置の一構成例を示すブロック図
である。なお、この図１において、図６に示したブロッ
クと同じブロックには同一の符号を付し、重複する説明
は省略する。また、図６に示したブロックと同じではな
いが、同じ機能を有するブロックには、符号に’を付し
ている。また、図１に示す半導体記憶装置の読み出し装
置は、２値データを記憶するメモリセルの記憶データを
読み出すものである。
【００３６】図１において、６１１’は第２のCascade
型センス回路であり、読み出し用のリファレンスセルで
ある第１のリファレンスセル６１０から供給されるセル
電流を電圧レベルの信号ＳＡＲＥＦ１に変換する。第２
のCascade型センス回路６１１’は、電圧レベルに変換
した信号ＳＡＲＥＦ１を第１のセンスアンプ６０８、第
２のセンスアンプ１０３および第３のセンスアンプ１０
７にそれぞれ供給する。
【００３７】６１２’はタイミング回路であり、アドレ
ス遷移検出回路６０２から供給されるアドレス遷移信号
ＡＴＤに基づいて、ワード線の電圧の昇圧タイミング等
の読み出し動作における各回路の動作タイミングを制御
する。例えば、タイミング回路６１２’は、第２のラッ
チ回路１０４および第３のラッチ回路１０８をリセット
するためのラッチリセット信号ＬＴＲＥＳＥＴを出力し
たりする。また、例えば、タイミング回路６１２’は、
第２のラッチ回路１０４および第３のラッチ回路１０８
がそれぞれ供給される第２のセンスアンプ１０３の出力
および第３のセンスアンプ１０７の出力を記憶するため
のラッチ信号ＬＴを出力したりする。
【００３８】１０１は第２のリファレンスセルであり、
図２に示すように第１のリファレンスセル６１０の出力
レベル（ＶTHr1）より高く、書き込みベリファイ用リフ
ァレンスレベル（ＶTHw）より低い第２のリファレンス
レベル（ＶTHr2）を出力する。なお、図２については後
述する。１０２は第３のCascade型センス回路であり、
第２のリファレンスセル１０１から供給されるセル電流
を電圧レベルの信号ＳＡＲＥＦ２に変換し第２のセンス
アンプ１０３に出力する。
【００３９】第２のセンスアンプ１０３は、第２のCasc
ade型センス回路６１１’から供給される信号ＳＡＲＥ
Ｆ１と、第３のCascade型センス回路１０２から供給さ
れる信号ＳＡＲＥＦ２との電圧差を比較する。この比較
は、（信号ＳＡＲＥＦ１の電圧値）＜（信号ＳＡＲＥＦ
２の電圧値）と、｜（信号ＳＡＲＥＦ１の電圧値）−
（信号ＳＡＲＥＦ２の電圧値）｜≧Ｖu（ Ｖuは所定の
値）との２つの条件について行う。その結果、上記２つ
の条件を同時に満たす場合には、第２のセンスアンプ１
０３は第２のラッチ回路１０４にデータ‘０’を出力
し、それ以外の場合には、第２のラッチ回路１０４にデ
ータ‘１’を出力する。
【００４０】第２のラッチ回路１０４は、タイミング回
路６１２’から供給されるラッチ信号ＬＴに応じて、第
２のセンスアンプ１０３から出力されるデータを記憶す
る。また、第２のラッチ回路１０４は、タイミング回路
６１２’から供給されるラッチリセット信号ＬＴＲＥＳ
ＥＴが活性化されたときには、データ‘１’を強制的に
記憶する。そして、第２のラッチ回路１０４は、記憶し
たデータを信号ＣＯＭＰ２として出力する。この第２の
ラッチ回路１０４は、本発明の第１のラッチ手段を構成
する。
【００４１】１０５は第３のリファレンスセルであり、
図２に示すように第１のリファレンスセル６１０の出力
レベル（ＶTHr1）より低く、消去ベリファイ用リファレ
ンスレベル（ＶTHe）より高い第３のリファレンスレベ
ル（ＶTHr3）を出力する。１０６は第４のCascade型セ
ンス回路であり、第３のリファレンスセル１０５から供
給されるセル電流を電圧レベルの信号ＳＡＲＥＦ３に変
換し第３のセンスアンプ１０７に出力する。
【００４２】第３のセンスアンプ１０７は、第２のCasc
ade型センス回路６１１’から供給される信号ＳＡＲＥ
Ｆ１と、第４のCascade型センス回路１０６から供給さ
れる信号ＳＡＲＥＦ３との電圧差を比較する。この比較
は、（信号ＳＡＲＥＦ１の電圧値）＞（信号ＳＡＲＥＦ
３の電圧値）と、｜（信号ＳＡＲＥＦ１の電圧値）−
（信号ＳＡＲＥＦ３の電圧値）｜≧Ｖl（ Ｖlは所定の
値）との２つの条件について行う。その結果、上記２つ
の条件を同時に満たす場合には、第３のセンスアンプ１
０７は第３のラッチ回路１０８にデータ‘１’を出力
し、それ以外の場合には、第３のラッチ回路１０８にデ
ータ‘０’を出力する。
【００４３】第３のラッチ回路１０８は、タイミング回
路６１２’から供給されるラッチ信号ＬＴに応じて、第
３のセンスアンプ１０７から出力されるデータを記憶す
る。また、第３のラッチ回路１０８は、タイミング回路
６１２’から供給されるラッチリセット信号ＬＴＲＥＳ
ＥＴが活性化されたときには、データ‘０’を強制的に
記憶する。そして、第３のラッチ回路１０８は、記憶し
たデータを信号ＣＯＭＰ３として出力する。この第３の
ラッチ回路１０８は、本発明の第２のラッチ手段を構成
する。
【００４４】１０９はインバータであり、第２のラッチ
回路１０４より供給される信号ＣＯＭＰ２を反転し、Ｎ
ＡＮＤ回路１１０に出力する。ＮＡＮＤ回路１１０は、
入力の一方にインバータ１０９の出力が供給され、他方
に信号ＣＯＭＰ３が供給され、その演算結果を信号ＣＯ
ＭＰ２３として出力する。
【００４５】すなわち、 ＮＡＮＤ回路１１０はインバ
ータ１０９の出力が‘１’（信号ＣＯＭＰ２が‘０’）
で、かつ信号ＣＯＭＰ３が‘１’であるときに信号ＣＯ
ＭＰ２３を‘０’にする。それ以外は、ＮＡＮＤ回路１
１０は信号ＣＯＭＰ２３を‘１’にする。つまり、第２
のラッチ回路１０４にデータ‘０’が記憶され、第３の
ラッチ回路１０８にデータ‘１’が記憶されたときの
み、ＮＡＮＤ回路１１０は信号ＣＯＭＰ２３を‘０’に
し、それ以外は信号ＣＯＭＰ２３を‘１’にする。
【００４６】１１１はパルス発生回路であり、ＮＡＮＤ
回路１１０から供給される信号ＣＯＭＰ２３が‘１’か
ら‘０’に変化したとき、所定時間だけラッチ信号ＬＴ
１を活性化させる。上記ラッチ信号ＬＴ１は、第１のラ
ッチ回路６１３およびタイミング回路６１２’に供給さ
れる。第１のラッチ回路６１３は、上記ラッチ信号ＬＴ
１が活性化されると第１のセンスアンプ６０８の出力を
記憶し、記憶した出力を出力バッファ６１４に供給す
る。また、タイミング回路６１２’は、ラッチ信号ＬＴ
１が活性化されると読み出し動作を完了する。
【００４７】上記第１〜第３のリファレンスセル６１
０、１０１、１０５と、上記第２〜第４のCascade型セ
ンス回路６１１’、１０２、１０６と、上記第２および
第３のセンスアンプ１０３、１０７と、上記第２および
第３のラッチ回路１０４、１０８と、インバータ１０９
と、ＮＡＮＤ回路１１０とは、本発明の判断手段を構成
する。
【００４８】１１２はメモリセル部であり、図６に示し
たロウデコーダ６０４、コラムデコーダ６０５およびメ
モリセルアレイ６０６により構成される。メモリセル部
１１２は、アドレスバッファ６０１から供給される内部
アドレスに従って、所望のメモリセルを選択し、そのメ
モリセルの記憶データを示すセル電流を第１のCascade
型センス回路６０７に供給する。
【００４９】図２は、本実施形態によるメモリセルとリ
ファレンスセルとの出力レベル（閾値電圧）の関係を説
明するための図である。なお、図２においては、２値デ
ータを記憶するメモリセルでの出力レベル（閾値電圧）
の関係を示している。
【００５０】図２において、データ‘１’を記憶するメ
モリセルの出力レベル（閾値電圧Ｖ TH1）は、消去ベリ
ファイ用リファレンスセルの出力レベル（閾値電圧Ｖ
THe）より低く設定される。また、データ‘０’を記憶
するメモリセルの出力レベル（閾値電圧ＶTH0）は、書
き込みベリファイ用リファレンスセルの出力レベル（閾
値電圧ＶTHw）より高く設定される。
【００５１】また、読み出し用のリファレンスセルであ
る第１のリファレンスセル６１０の出力レベル（閾値電
圧ＶTHr1）は、消去ベリファイ用リファレンスセルの出
力レベル（閾値電圧ＶTHe）と書き込みベリファイ用リ
ファレンスセルの出力レベル（閾値電圧ＶTHw）との間
に設定される。そして、第１のリファレンスセル６１０
の出力レベル（閾値電圧ＶTHr1）と書き込みベリファイ
用リファレンスセルの出力レベル（閾値電圧ＶTHw）と
の間に、第２のリファレンスセル１０１の出力レベル
（閾値電圧ＶTHr2）が設定される。
【００５２】同様に、第１のリファレンスセル６１０の
出力レベル（閾値電圧ＶTHr1）と消去ベリファイ用リフ
ァレンスセルの出力レベル（閾値電圧ＶTHe）との間
に、第３のリファレンスセル１０５の出力レベル（閾値
電圧ＶTHr3）が設定される。すなわち、閾値電圧が、Ｖ
TH0＞ＶTHw＞ＶTHr2＞ ＶTHr1＞ ＶTHr3＞ＶTHe＞ＶTH1
となるように、各セルの出力レベルが設定される。ま
た、上記のように出力レベル（閾値電圧）が設定される
ことにより、第２のリファレンスセル１０１のゲート立
ち上がり時間は、第１のリファレンスセル６１０のゲー
ト立ち上がり時間より長くなり、第３のリファレンスセ
ル１０５のゲート立ち上がり時間は、第１のリファレン
スセル６１０のゲート立ち上がり時間より短くなる。
【００５３】次に、図１に示した本実施形態による読み
出し装置の読み出し動作について図３に基づいて説明す
る。図３は、図１に示した読み出し装置の読み出し動作
を説明するためのタイミングチャートである。
【００５４】図３において、時刻ｔ1においてアドレス
バッファ６０１に外部からアドレスが供給される。アド
レスバッファ６０１は、供給されたアドレスを半導体記
憶装置で使用する内部アドレスに変換し、アドレス遷移
検出回路６０２に供給する。アドレス遷移検出回路６０
２は、アドレスバッファ６０１から供給された内部アド
レスが時刻ｔ1以前に供給されていた内部アドレスと異
なることを検出し、アドレス遷移信号ＡＴＤを活性化す
る。アドレス遷移信号ＡＴＤが活性化されることで、ワ
ード線昇圧回路６０３は昇圧動作を開始する。したがっ
て、これ以降、電圧ＶＷＬが上昇していく。
【００５５】また、アドレス遷移信号ＡＴＤが活性化さ
れると、タイミング回路６１２’は読み出し動作におけ
る各回路の動作タイミング制御を開始し、時刻ｔ2にお
いて、ラッチリセット信号ＬＴＲＥＳＥＴを所定時間だ
け活性化する。ラッチリセット信号ＬＴＲＥＳＥＴが活
性化されることにより、第２のラッチ回路１０４にはデ
ータ‘１’が強制的に記憶され、記憶されたデータ
‘１’が信号ＣＯＭＰ２として出力される。また、第３
のラッチ回路１０８にはデータ‘０’が強制的に記憶さ
れ、記憶されたデータ‘０’が信号ＣＯＭＰ３として出
力される。したがって、ＮＡＮＤ回路１１０から出力さ
れる信号ＣＯＭＰ２３は‘１’となる。
【００５６】また、アドレスバッファ６０１により変換
された内部アドレスは、メモリセル部１１２に供給さ
れ、所望のメモリセルの記憶データを示すセル電流がメ
モリセル部１１２から第１のCascade型センス回路６０
７に供給される。そして、第１のCascade型センス回路
６０７により電圧レベルの信号ＳＡＩに変換された後第
１のセンスアンプ６０８に供給される。
【００５７】同時に、第１〜第３のリファレンスセル６
１０、１０１、１０５も読み出される。そして、第１の
リファレンスセル６１０から供給されるセル電流が第２
のCascade型センス回路６１１’により電圧レベルの信
号ＳＡＲＥＦ１に変換されて第１〜第３のセンスアンプ
６０８、１０３、１０７に供給される。
【００５８】また、第２のリファレンスセル１０１から
供給されるセル電流が第３のCascade型センス回路１０
２により電圧レベルの信号ＳＡＲＥＦ２に変換されて第
２のセンスアンプ１０３に供給される。同様に、第３の
リファレンスセル１０５から供給されるセル電流が第４
のCascade型センス回路１０６により電圧レベルの信号
ＳＡＲＥＦ３に変換されて第３のセンスアンプ１０７に
供給される。
【００５９】この間も、ワード線昇圧回路６０３による
電圧ＶＷＬの昇圧が行われており、信号ＳＡＩ、ＳＡＲ
ＥＦ１〜ＳＡＲＥＦ３のそれぞれの電圧値も図３に示す
ように徐々に高くなっていく。
【００６０】そして、読み出し動作の開始時刻である時
刻ｔ1から比較準備期間が経過した時刻ｔ3において、タ
イミング回路６１２’はラッチ信号ＬＴを活性化する。
ここで、比較準備期間は、内部電源電圧が低下しなかっ
た場合に、メモリセルの記憶データを正確に読み出せる
ようにあらかじめ設定されている期間である。
【００６１】ラッチ信号ＬＴが活性化されたことによ
り、時刻ｔ3以降、第２および第３のラッチ回路１０
４、１０８は、第２および第３のセンスアンプ１０３、
１０７からそれぞれ出力されるデータの記憶動作を開始
する。しかし、この時刻ｔ3において、内部電源電圧が
低いと、それに伴なって、信号ＳＡＲＥＦ１〜ＳＡＲＥ
Ｆ３の電圧値も低くなる。この場合には、信号ＳＡＲＥ
Ｆ１〜ＳＡＲＥＦ３が第２および第３のセンスアンプ１
０３、１０７での上述した２つの条件を満足する電圧値
まで達していないため、図３に示すように信号ＣＯＭＰ
２、ＣＯＭＰ３は変化しない。
【００６２】そして、信号ＳＡＲＥＦ１〜ＳＡＲＥＦ３
が第２および第３のセンスアンプ１０３、１０７での２
つの条件を満足する電圧値まで達した時刻ｔ4におい
て、信号ＣＯＭＰ２、ＣＯＭＰ３が変化する。それにと
もない、ＮＡＮＤ回路１１０から出力される信号ＣＯＭ
Ｐ２３が‘１’から‘０’に変化する。
【００６３】信号ＣＯＭＰ２３が‘１’から‘O’に変
化することにより、時刻ｔ5において、パルス発生回路
１１１はラッチ信号ＬＴ１を所定時間活性化する。
【００６４】活性化したラッチ信号ＬＴ１を受けたラッ
チ回路６１３は、メモリセルの出力である信号ＳＡＩと
第１のリファレンスセルの出力である信号ＳＡＲＥＦ１
とが第１のセンスアンプ６０８により比較した結果であ
るメモリセルの記憶データを記憶する。また、活性化し
たラッチ信号ＬＴ１を受けたタイミング回路６１２’
は、ラッチ信号ＬＴを不活性化するとともに、ワード線
昇圧回路６０３の昇圧動作を終了させる。時刻ｔ6にお
いて、第１のラッチ回路６１３に記憶された、外部から
入力されたアドレスに対応するメモリセルの記憶データ
が出力バッファ６１４から出力される。
【００６５】以上詳しく説明したように、本実施形態に
よれば、メモリセルの出力電圧と第１のリファレンスセ
ル６１０から出力されるリファレンスレベルの電圧とが
正しく比較できるか否かを第１〜第３のリファレンスセ
ル６１０、１０１、１０５が出力する第１〜第３のリフ
ァレンスレベルの電圧に基づいて判断する。その結果、
正しく比較できると判断した場合には、ラッチ信号ＬＴ
１を活性化することで、メモリセルの出力電圧と第１の
リファレンスセル６１０から出力されるリファレンスレ
ベルの電圧との比較結果を第１のラッチ回路６１３に記
憶し、出力バッファ６１４を介して外部に出力する。
【００６６】これにより、内部電源電圧の低下が起こっ
たとしても、メモリセルの出力電圧と第１のリファレン
スセル６１０から出力されるリファレンスレベルの電圧
とが比較できる電圧に達するまでは、比較結果をメモリ
セルの記憶データとして出力せず、比較できる電圧に達
した後に比較結果をメモリセルの記憶データとして出力
するので、メモリセルに記憶されているデータを正確に
出力することができる。また、内部電源電圧の低下が起
こらない限り、読み出し動作開始から比較準備期間が経
過した後、直ちにメモリセルの記憶データを読み出すこ
とができる。つまり、内部電源電圧の低下が起こらない
限り、メモリセルの記憶データを読み出す速度が遅くな
ることもない。
【００６７】また、第１のリファレンスレベルの電圧を
出力する第１のリファレンスセル６１０の出力電圧と上
記第１のリファレンスレベルより高い第２のリファレン
スレベルの電圧を出力する第２のリファレンスセル１０
１の出力電圧とを比較し、上記第１のリファレンスセル
の出力電圧と上記第１のリファレンスレベルより低い第
３のリファレンスレベルの電圧を出力する第３のリファ
レンスセル１０５の出力電圧とを比較する。
【００６８】この比較に基づいて、メモリセルの出力電
圧と第１のリファレンスセル６１０から出力される第１
のリファレンスレベルの電圧とが比較できるか否かを判
断するようにしたので、第１のリファレンスレベルの電
圧に対して高い側のレベル（電圧）と低い側のレベル
（電圧）との双方が、比較できる電圧に達した後に比較
結果をメモリセルの記憶データとして出力するので、メ
モリセルに記憶されているデータをより正確に出力する
ことができる。
【００６９】なお、本実施形態では、第２のリファレン
スレベルは書き込みベリファイ用リファレンスレベルよ
り低く、第１のリファレンスレベルより高いレベルとし
ているが第２のリファレンスレベルと書き込みベリファ
イ用リファレンスレベルとが同じでも良い。
【００７０】また、同様に、第３のリファレンスレベル
は消去ベリファイ用リファレンスレベルより高く、第１
のリファレンスレベルより低いレベルとしているが第３
のリファレンスレベルと消去ベリファイ用リファレンス
レベルとが同じでも良い。
【００７１】また、本実施形態では、第１のリファレン
スレベルの電圧と第２のリファレンスレベルの電圧とを
比較するとともに、第１のリファレンスレベルの電圧と
第３のリファレンスレベルの電圧とを比較することで、
メモリセルの出力電圧と第１のリファレンスレベルの電
圧とが比較できるか否かを判断しているが、第１のリフ
ァレンスレベルの電圧と第２のリファレンスレベルの電
圧との比較か、あるいは第１のリファレンスレベルの電
圧と第３のリファレンスレベルの電圧との比較かの何れ
か一方の比較のみ行い、メモリセルの出力電圧と第１の
リファレンスレベルの電圧とが比較できるか否かを判断
するようにしても良い。このようにした場合には、回路
の構成要素を少なくすることができる。また、第２のリ
ファレンスレベルの電圧と第３のリファレンスレベルの
電圧とを比較することで、メモリセルの出力電圧と第１
のリファレンスレベルの電圧とが比較できるか否かを判
断するようにしても良い。
【００７２】また、本実施形態では、２値データを記憶
するメモリセルの記憶データを読み出す読み出し装置に
ついて示したが、本発明は２値データの読み出しに限ら
れたものではなく多値データを記憶するメモリセルの記
憶データを読み出す読み出し装置についても適用するこ
とができる。多値データの読み出しに使用する場合に
は、図４に示すように各データ値を読み出すための第１
のリファレンスレベルをそれぞれ設定し、さらに各第１
のリファレンスレベルに対して、第１のリファレンスレ
ベルより高く当該データ値の書き込みベリファイ用リフ
ァレンスレベル以下の第２のリファレンスレベルと、第
１のリファレンスレベルより低く当該データ値の消去ベ
リファイ用リファレンスレベル以上の第３のリファレン
スレベルとをそれぞれ設定する。
【００７３】この場合には、本実施形態と同様に、第１
のリファレンスレベルの電圧と第２のリファレンスレベ
ルの電圧とを比較する回路と、第１のリファレンスレベ
ルの電圧と第３のリファレンスレベルの電圧とを比較す
る回路とをそれぞれのデータ値毎に設け、すべてのデー
タ値の第１のリファレンスレベルの電圧とメモリセルの
出力電圧とが比較できるか否かを判断することで、メモ
リセルに記憶されているデータを出力するようにすれば
良い。
【００７４】（付記１）メモリセルの出力電圧と、上記
メモリセルの出力電圧と比較するための第１のリファレ
ンスレベルの電圧を出力する第１のリファレンスセルの
出力電圧とを比較してメモリセルの記憶データを読み出
す半導体記憶装置の読み出し装置であって、上記メモリ
セルの出力電圧と上記第１のリファレンスセルの出力電
圧とが比較可能な電圧に達したか否かを判断する判断手
段と、上記判断手段による判断結果に応じて、上記メモ
リセルの出力電圧と上記第１のリファレンスセルの出力
電圧とを比較し、上記比較の結果を上記メモリセルの記
憶データとして出力する比較手段とを備えることを特徴
とする半導体記憶装置の読み出し装置。
【００７５】（付記２）上記第１のリファレンスレベル
より高い第２のリファレンスレベルの電圧を出力する第
２のリファレンスセルと、上記第１のリファレンスレベ
ルより低い第３のリファレンスレベルの電圧を出力する
第３のリファレンスセルとを備え、上記判断手段は、上
記第１のリファレンスセルの出力電圧と上記第２のリフ
ァレンスセルの出力電圧とを比較するとともに、上記第
１のリファレンスセルの出力電圧と上記第３のリファレ
ンスセルの出力電圧とを比較し、それぞれの比較結果に
基づいて、上記メモリセルの出力電圧と上記第１のリフ
ァレンスセルの出力電圧とが比較可能な電圧に達したか
否かを判断することを特徴とする付記１に記載の半導体
記憶装置の読み出し装置。
【００７６】（付記３）上記判断手段は、上記第１のリ
ファレンスセルの出力電圧と上記第２のリファレンスセ
ルの出力電圧との比較結果を記憶する第１のラッチ手段
と、上記第１のリファレンスセルの出力電圧と上記第３
のリファレンスセルの出力電圧との比較結果を記憶する
第２のラッチ手段とを備え、上記メモリセルの記憶デー
タを読み出す際、読み出し開始時に上記第１のラッチ手
段および上記第２のラッチ手段をそれぞれ初期化し、所
定時間を経過した後、上記第１のラッチ手段および上記
第２のラッチ手段にそれぞれ記憶する比較結果が初期化
した値から変化したとき、上記メモリセルの出力電圧と
上記第１のリファレンスセルの出力電圧とが比較可能な
電圧に達したと判断することを特徴とする付記２に記載
の半導体記憶装置の読み出し装置。
【００７７】（付記４）上記第２のリファレンスレベル
の電圧は、上記半導体記憶装置のデータ書き込み時のベ
リファイ用リファレンスレベルの電圧と同じかそれより
も低く、上記第３のリファレンスレベルの電圧は、上記
半導体記憶装置のデータ消去時のベリファイ用リファレ
ンスレベルの電圧と同じかそれよりも高いことを特徴と
する付記２に記載の半導体記憶装置の読み出し装置。
【００７８】（付記５）上記第２のリファレンスセルの
閾値電圧は、上記第１のリファレンスセルの閾値電圧よ
り高く、上記第３のリファレンスセルの閾値電圧は、上
記第１のリファレンスセルの閾値電圧より低いことを特
徴とする付記２に記載の半導体記憶装置の読み出し装
置。
【００７９】（付記６）上記第２のリファレンスセルの
ゲート立ち上がり時間は、第１のリファレンスセルのゲ
ート立ち上がり時間より長く、上記第３のリファレンス
セルのゲート立ち上がり時間は、上記第１のリファレン
スセルのゲート立ち上がり時間より短いことを特徴とす
る付記２に記載の半導体記憶装置の読み出し装置。
【００８０】（付記７）上記第１のリファレンスレベル
と異なる第２のリファレンスレベルの電圧を出力する第
２のリファレンスセルを備え、上記判断手段は、上記第
１のリファレンスセルの出力電圧と上記第２のリファレ
ンスセルの出力電圧とを比較し、その比較結果に基づい
て、上記メモリセルの出力電圧と上記第１のリファレン
スセルの出力電圧とが比較可能な電圧に達したか否かを
判断することを特徴とする付記１に記載の半導体記憶装
置の読み出し装置。
【００８１】（付記８）上記第１のリファレンスレベル
と異なる第２のリファレンスレベルの電圧を出力する第
２のリファレンスセルと、上記第１のリファレンスレベ
ルと異なるとともに、上記第２のリファレンスレベルと
異なる第３のリファレンスレベルの電圧を出力する第３
のリファレンスセルとを備え、上記判断手段は、上記第
２のリファレンスセルの出力電圧と上記第３のリファレ
ンスセルの出力電圧とを比較し、その比較結果に基づい
て、上記メモリセルの出力電圧と上記第１のリファレン
スセルの出力電圧とが比較可能な電圧に達したか否かを
判断することを特徴とする付記１に記載の半導体記憶装
置の読み出し装置。
【００８２】（付記９）上記メモリセルはＮ種の値をと
る記憶データ（Ｎは２以上の自然数）を記憶する半導体
記憶装置であって、上記Ｎ種の値を記憶するメモリセル
の出力電圧とそれぞれ比較するためのＮ−１個の第１の
リファレンスレベルの電圧をそれぞれ出力する第１のリ
ファレンスセルと、上記Ｎ−１個の第１のリファレンス
レベルよりそれぞれ高いＮ−１個の第２のリファレンス
レベルの電圧をそれぞれ出力する第２のリファレンスセ
ルと、上記Ｎ−１個の第１のリファレンスレベルよりそ
れぞれ低いＮ−１個の第３のリファレンスレベルの電圧
をそれぞれ出力する第３のリファレンスセルとを備え、
上記判断手段は、上記第１のリファレンスセルの出力電
圧と上記第１のリファレンスセルに対応する上記第２の
リファレンスセルの出力電圧との比較と、上記第１のリ
ファレンスセルの出力電圧と上記第１のリファレンスセ
ルに対応する上記第３のリファレンスセルの出力電圧と
の比較を、Ｎ−１個の第１のリファレンスセルに対して
それぞれ行い、それぞれの比較結果に基づいて、上記メ
モリセルの出力電圧と上記第１のリファレンスセルの出
力電圧とが比較可能な電圧に達したか否かを判断するこ
とを特徴とする付記１に記載の半導体記憶装置の読み出
し装置。
【００８３】（付記１０）上記第２のリファレンスレベ
ルの電圧は、上記半導体記憶装置の上記第１のリファレ
ンスレベルにより読み出し可能な値のデータ書き込み時
のベリファイ用リファレンスレベルの電圧と同じかそれ
よりも低く、上記第３のリファレンスレベルの電圧は、
上記半導体記憶装置の上記第１のリファレンスレベルに
より読み出し可能な値のデータ消去時のベリファイ用リ
ファレンスレベルの電圧と同じかそれよりも高いことを
特徴とする付記９に記載の半導体記憶装置の読み出し装
置。
【００８４】（付記１１）メモリセルの出力電圧と、上
記メモリセルの出力電圧と比較するための第１のリファ
レンスレベルの電圧を出力する第１のリファレンスセル
の出力電圧とを比較してメモリセルの記憶データを読み
出す半導体記憶装置の読み出し方法であって、上記メモ
リセルの出力電圧と上記第１のリファレンスセルの出力
電圧とが比較可能な電圧に達したか否かを判断し、上記
判断結果に応じて、上記メモリセルの出力電圧と上記第
１のリファレンスセルの出力電圧との比較結果を上記メ
モリセルの記憶データとして出力することを特徴とする
半導体記憶装置の読み出し方法。
【００８５】（付記１２）上記第１のリファレンスレベ
ルより高い第２のリファレンスレベルの電圧を出力する
第２のリファレンスセルと、上記第１のリファレンスレ
ベルより低い第３のリファレンスレベルの電圧を出力す
る第３のリファレンスセルとを備え、上記第１のリファ
レンスセルの出力電圧と上記第２のリファレンスセルの
出力電圧とを比較するとともに、上記第１のリファレン
スセルの出力電圧と上記第３のリファレンスセルの出力
電圧とを比較し、それぞれの比較結果に基づいて、上記
メモリセルの出力電圧と上記第１のリファレンスセルの
出力電圧とが比較可能な電圧に達したか否かを判断する
ことを特徴とする付記１１に記載の半導体記憶装置の読
み出し方法。
【００８６】（付記１３）上記第１のリファレンスセル
の出力電圧と上記第２のリファレンスセルの出力電圧と
の比較結果を記憶する第１のラッチ手段と、上記第１の
リファレンスセルの出力電圧と上記第３のリファレンス
セルの出力電圧との比較結果を記憶する第２のラッチ手
段とを備え、上記メモリセルの記憶データを読み出す
際、読み出し開始時に上記第１のラッチ手段および上記
第２のラッチ手段をそれぞれ初期化し、所定時間を経過
した後、上記第１のラッチ手段および上記第２のラッチ
手段にそれぞれ記憶する比較結果が初期化した値から変
化したとき、上記メモリセルの出力電圧と上記第１のリ
ファレンスセルの出力電圧とが比較可能な電圧に達した
と判断することを特徴とする付記１２に記載の半導体記
憶装置の読み出し方法。
【００８７】（付記１４）上記第２のリファレンスレベ
ルの電圧は、上記半導体記憶装置のデータ書き込み時の
ベリファイ用リファレンスレベルの電圧と同じかそれよ
りも低く、上記第３のリファレンスレベルの電圧は、上
記半導体記憶装置のデータ消去時のベリファイ用リファ
レンスレベルの電圧と同じかそれよりも高いことを特徴
とする付記１２に記載の半導体記憶装置の読み出し方
法。
【００８８】（付記１５）上記第１のリファレンスレベ
ルと異なる第２のリファレンスレベルの電圧を出力する
第２のリファレンスセルを備え、上記第１のリファレン
スセルの出力電圧と上記第２のリファレンスセルの出力
電圧とを比較し、その比較結果に基づいて、上記メモリ
セルの出力電圧と上記第１のリファレンスセルの出力電
圧とが比較可能な電圧に達したか否かを判断することを
特徴とする付記１１に記載の半導体記憶装置の読み出し
方法。
【００８９】（付記１６）上記第１のリファレンスレベ
ルと異なる第２のリファレンスレベルの電圧を出力する
第２のリファレンスセルと、上記第１のリファレンスレ
ベルと異なるとともに、上記第２のリファレンスレベル
と異なる第３のリファレンスレベルの電圧を出力する第
３のリファレンスセルとを備え、上記第２のリファレン
スセルの出力電圧と上記第３のリファレンスセルの出力
電圧とを比較し、その比較結果に基づいて、上記メモリ
セルの出力電圧と上記第１のリファレンスセルの出力電
圧とが比較可能な電圧に達したか否かを判断することを
特徴とする付記１１に記載の半導体記憶装置の読み出し
方法。
【００９０】（付記１７）上記メモリセルはＮ種の値を
とる記憶データ（Ｎは２以上の自然数）を記憶する半導
体記憶装置であって、上記Ｎ種の値を記憶するメモリセ
ルの出力電圧とそれぞれ比較するためのＮ−１個の第１
のリファレンスレベルの電圧をそれぞれ出力する第１の
リファレンスセルと、上記Ｎ−１個の第１のリファレン
スレベルよりそれぞれ高いＮ−１個の第２のリファレン
スレベルの電圧をそれぞれ出力する第２のリファレンス
セルと、上記Ｎ−１個の第１のリファレンスレベルより
それぞれ低いＮ−１個の第３のリファレンスレベルの電
圧をそれぞれ出力する第３のリファレンスセルとを備
え、上記第１のリファレンスセルの出力電圧と上記第１
のリファレンスセルに対応する上記第２のリファレンス
セルの出力電圧との比較をＮ−１個の第１のリファレン
スセルに対してそれぞれ行うとともに、上記第１のリフ
ァレンスセルの出力電圧と上記第１のリファレンスセル
に対応する上記第３のリファレンスセルの出力電圧との
比較をＮ−１個の第１のリファレンスセルに対してそれ
ぞれ行い、それぞれの比較結果に基づいて、上記メモリ
セルの出力電圧と上記第１のリファレンスセルの出力電
圧とが比較可能な電圧に達したか否かを判断することを
特徴とする付記１１に記載の半導体記憶装置の読み出し
方法。
【００９１】（付記１８）上記第２のリファレンスレベ
ルの電圧は、上記半導体記憶装置の上記第１のリファレ
ンスレベルにより読み出し可能な値のデータ書き込み時
のベリファイ用リファレンスレベルの電圧と同じかそれ
よりも低く、上記第３のリファレンスレベルの電圧は、
上記半導体記憶装置の上記第１のリファレンスレベルに
より読み出し可能な値のデータ消去時のベリファイ用リ
ファレンスレベルの電圧と同じかそれよりも高いことを
特徴とする付記１７に記載の半導体記憶装置の読み出し
方法。
【００９２】
【発明の効果】以上説明したように、本発明によれば、
メモリセルの出力電圧と、上記メモリセルの出力電圧と
比較するための第１のリファレンスレベルの電圧を出力
する第１のリファレンスセルの出力電圧とが比較可能な
電圧に達したか否かを判断し、その判断結果に応じて、
上記メモリセルの出力電圧と上記第１のリファレンスセ
ルの出力電圧との比較結果を上記メモリセルの記憶デー
タとして出力するようにして、メモリセルの出力電圧と
第１のリファレンスセルの出力電圧とが比較可能な電圧
に達してから、比較結果をメモリセルの記憶データとし
て出力するので、内部電源電圧の低下が起こったとして
も、メモリセルに記憶されているデータを正確に出力す
ることができる。
【００９３】また、第１のリファレンスセルの出力電圧
と上記第１のリファレンスレベルより高いリファレンス
レベルの電圧を出力する第２のリファレンスセルの出力
電圧とを比較するとともに、上記第１のリファレンスセ
ルの出力電圧と上記第１のリファレンスレベルより低い
リファレンスレベルの電圧を出力する第３のリファレン
スセルの出力電圧とを比較して、メモリセルの出力電圧
と上記第１のリファレンスセルの出力電圧とが比較可能
な電圧に達したか否かを判断するようにした場合には、
内部電源電圧の低下が起こったとしても、第１のリファ
レンスレベルの電圧に対して高い電圧と低い電圧の双方
とも、メモリセルの出力電圧と第１のリファレンスセル
の出力電圧とが比較可能な電圧に達するのを待って、メ
モリセルに記憶されているデータを正確に出力すること
ができる。
【図面の簡単な説明】
【図１】本実施形態による半導体記憶装置の読み出し装
置の一構成例を示すブロック図である。
【図２】本実施形態による２値データを記憶するメモリ
セルの出力レベルとリファレンスセルの出力レベルとの
関係の一例を示す図である。
【図３】本実施形態による読み出し装置の読み出し動作
を説明するためのタイミングチャートである。
【図４】本実施形態による多値データを記憶するメモリ
セルの出力レベルとリファレンスセルの出力レベルとの
関係の一例を示す図である。
【図５】従来の２値データを記憶するメモリセルの出力
レベルとリファレンスセルの出力レベルとの関係を示す
図である。
【図６】従来の読み出し装置の一構成例を示す図であ
る。
【図７】図６に示す第１のCascade型センス回路の構成
を示す図である。
【図８】従来の読み出し装置の読み出し動作を説明する
ためのタイミングチャートである。
【符号の説明】
１０１ 第２のリファレンスセル １０２ 第３のCascade型センス回路 １０３ 第２のセンスアンプ １０４ 第２のラッチ回路 １０５ 第３のリファレンスセル １０６ 第４のCascade型センス回路 １０７ 第３のセンスアンプ １０８ 第３のラッチ回路 １０９ インバータ １１０ ＮＡＮＤ回路 １１１ パルス発生回路 １１２ メモリセル部 ６０１ アドレスバッファ ６０２ アドレス遷移検出回路 ６０３ ワード線昇圧回路 ６０７ 第１のCascade型センス回路 ６０８ 第１のセンスアンプ ６０９ リファレンスワード線ドライバ ６１０ 第１のリファレンスセル ６１１、６１１’ 第２のCascade型センス回路 ６１２、６１２’ タイミング回路 ６１３ 第１のラッチ回路 ６１４ 出力バッファ

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルの出力電圧と、上記メモリセ
    ルの出力電圧と比較するための第１のリファレンスレベ
    ルの電圧を出力する第１のリファレンスセルの出力電圧
    とを比較してメモリセルの記憶データを読み出す半導体
    記憶装置の読み出し装置であって、 上記メモリセルの出力電圧と上記第１のリファレンスセ
    ルの出力電圧とが比較可能な電圧に達したか否かを判断
    する判断手段と、 上記判断手段による判断結果に応じて、上記メモリセル
    の出力電圧と上記第１のリファレンスセルの出力電圧と
    を比較し、上記比較の結果を上記メモリセルの記憶デー
    タとして出力する比較手段とを備えることを特徴とする
    半導体記憶装置の読み出し装置。
  2. 【請求項２】 上記第１のリファレンスレベルより高い
    第２のリファレンスレベルの電圧を出力する第２のリフ
    ァレンスセルと、 上記第１のリファレンスレベルより低い第３のリファレ
    ンスレベルの電圧を出力する第３のリファレンスセルと
    を備え、 上記判断手段は、上記第１のリファレンスセルの出力電
    圧と上記第２のリファレンスセルの出力電圧とを比較す
    るとともに、上記第１のリファレンスセルの出力電圧と
    上記第３のリファレンスセルの出力電圧とを比較し、そ
    れぞれの比較結果に基づいて、上記メモリセルの出力電
    圧と上記第１のリファレンスセルの出力電圧とが比較可
    能な電圧に達したか否かを判断することを特徴とする請
    求項１に記載の半導体記憶装置の読み出し装置。
  3. 【請求項３】 上記判断手段は、上記第１のリファレン
    スセルの出力電圧と上記第２のリファレンスセルの出力
    電圧との比較結果を記憶する第１のラッチ手段と、 上記第１のリファレンスセルの出力電圧と上記第３のリ
    ファレンスセルの出力電圧との比較結果を記憶する第２
    のラッチ手段とを備え、 上記メモリセルの記憶データを読み出す際、読み出し開
    始時に上記第１のラッチ手段および上記第２のラッチ手
    段をそれぞれ初期化し、所定時間を経過した後、上記第
    １のラッチ手段および上記第２のラッチ手段にそれぞれ
    記憶する比較結果が初期化した値から変化したとき、上
    記メモリセルの出力電圧と上記第１のリファレンスセル
    の出力電圧とが比較可能な電圧に達したと判断すること
    を特徴とする請求項２に記載の半導体記憶装置の読み出
    し装置。
  4. 【請求項４】 上記第２のリファレンスレベルの電圧
    は、上記半導体記憶装置のデータ書き込み時のベリファ
    イ用リファレンスレベルの電圧と同じかそれよりも低
    く、上記第３のリファレンスレベルの電圧は、上記半導
    体記憶装置のデータ消去時のベリファイ用リファレンス
    レベルの電圧と同じかそれよりも高いことを特徴とする
    請求項２に記載の半導体記憶装置の読み出し装置。
  5. 【請求項５】 上記メモリセルはＮ種の値をとる記憶デ
    ータ（Ｎは２以上の自然数）を記憶する半導体記憶装置
    であって、 上記Ｎ種の値を記憶するメモリセルの出力電圧とそれぞ
    れ比較するためのＮ−１個の第１のリファレンスレベル
    の電圧をそれぞれ出力する第１のリファレンスセルと、 上記Ｎ−１個の第１のリファレンスレベルよりそれぞれ
    高いＮ−１個の第２のリファレンスレベルの電圧をそれ
    ぞれ出力する第２のリファレンスセルと、 上記Ｎ−１個の第１のリファレンスレベルよりそれぞれ
    低いＮ−１個の第３のリファレンスレベルの電圧をそれ
    ぞれ出力する第３のリファレンスセルとを備え、 上記判断手段は、上記第１のリファレンスセルの出力電
    圧と上記第１のリファレンスセルに対応する上記第２の
    リファレンスセルの出力電圧との比較と、上記第１のリ
    ファレンスセルの出力電圧と上記第１のリファレンスセ
    ルに対応する上記第３のリファレンスセルの出力電圧と
    の比較を、Ｎ−１個の第１のリファレンスセルに対して
    それぞれ行い、それぞれの比較結果に基づいて、上記メ
    モリセルの出力電圧と上記第１のリファレンスセルの出
    力電圧とが比較可能な電圧に達したか否かを判断するこ
    とを特徴とする請求項１に記載の半導体記憶装置の読み
    出し装置。
  6. 【請求項６】 上記第２のリファレンスレベルの電圧
    は、上記半導体記憶装置の上記第１のリファレンスレベ
    ルにより読み出し可能な値のデータ書き込み時のベリフ
    ァイ用リファレンスレベルの電圧と同じかそれよりも低
    く、上記第３のリファレンスレベルの電圧は、上記半導
    体記憶装置の上記第１のリファレンスレベルにより読み
    出し可能な値のデータ消去時のベリファイ用リファレン
    スレベルの電圧と同じかそれよりも高いことを特徴とす
    る請求項５に記載の半導体記憶装置の読み出し装置。
  7. 【請求項７】 メモリセルの出力電圧と、上記メモリセ
    ルの出力電圧と比較するための第１のリファレンスレベ
    ルの電圧を出力する第１のリファレンスセルの出力電圧
    とを比較してメモリセルの記憶データを読み出す半導体
    記憶装置の読み出し方法であって、 上記メモリセルの出力電圧と上記第１のリファレンスセ
    ルの出力電圧とが比較可能な電圧に達したか否かを判断
    し、上記判断結果に応じて、上記メモリセルの出力電圧
    と上記第１のリファレンスセルの出力電圧との比較結果
    を上記メモリセルの記憶データとして出力することを特
    徴とする半導体記憶装置の読み出し方法。
  8. 【請求項８】 上記第１のリファレンスレベルより高い
    第２のリファレンスレベルの電圧を出力する第２のリフ
    ァレンスセルと、 上記第１のリファレンスレベルより低い第３のリファレ
    ンスレベルの電圧を出力する第３のリファレンスセルと
    を備え、 上記第１のリファレンスセルの出力電圧と上記第２のリ
    ファレンスセルの出力電圧とを比較するとともに、上記
    第１のリファレンスセルの出力電圧と上記第３のリファ
    レンスセルの出力電圧とを比較し、それぞれの比較結果
    に基づいて、上記メモリセルの出力電圧と上記第１のリ
    ファレンスセルの出力電圧とが比較可能な電圧に達した
    か否かを判断することを特徴とする請求項７に記載の半
    導体記憶装置の読み出し方法。
  9. 【請求項９】 上記第２のリファレンスレベルの電圧
    は、上記半導体記憶装置のデータ書き込み時のベリファ
    イ用リファレンスレベルの電圧と同じかそれよりも低
    く、上記第３のリファレンスレベルの電圧は、上記半導
    体記憶装置のデータ消去時のベリファイ用リファレンス
    レベルの電圧と同じかそれよりも高いことを特徴とする
    請求項８に記載の半導体記憶装置の読み出し方法。
  10. 【請求項１０】 上記メモリセルはＮ種の値をとる記憶
    データ（Ｎは２以上の自然数）を記憶する半導体記憶装
    置であって、 上記Ｎ種の値を記憶するメモリセルの出力電圧とそれぞ
    れ比較するためのＮ−１個の第１のリファレンスレベル
    の電圧をそれぞれ出力する第１のリファレンスセルと、 上記Ｎ−１個の第１のリファレンスレベルよりそれぞれ
    高いＮ−１個の第２のリファレンスレベルの電圧をそれ
    ぞれ出力する第２のリファレンスセルと、 上記Ｎ−１個の第１のリファレンスレベルよりそれぞれ
    低いＮ−１個の第３のリファレンスレベルの電圧をそれ
    ぞれ出力する第３のリファレンスセルとを備え、 上記第１のリファレンスセルの出力電圧と上記第１のリ
    ファレンスセルに対応する上記第２のリファレンスセル
    の出力電圧との比較をＮ−１個の第１のリファレンスセ
    ルに対してそれぞれ行うとともに、上記第１のリファレ
    ンスセルの出力電圧と上記第１のリファレンスセルに対
    応する上記第３のリファレンスセルの出力電圧との比較
    をＮ−１個の第１のリファレンスセルに対してそれぞれ
    行い、それぞれの比較結果に基づいて、上記メモリセル
    の出力電圧と上記第１のリファレンスセルの出力電圧と
    が比較可能な電圧に達したか否かを判断することを特徴
    とする請求項７に記載の半導体記憶装置の読み出し方
    法。
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