JP2008181661A - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP2008181661A
JP2008181661A JP2008107456A JP2008107456A JP2008181661A JP 2008181661 A JP2008181661 A JP 2008181661A JP 2008107456 A JP2008107456 A JP 2008107456A JP 2008107456 A JP2008107456 A JP 2008107456A JP 2008181661 A JP2008181661 A JP 2008181661A
Authority
JP
Japan
Prior art keywords
memory cell
power supply
write operation
erase operation
flag
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008107456A
Other languages
English (en)
Inventor
Riyoutarou Sakurai
良多郎 櫻井
Hitoshi Tanaka
田中  均
Toshifumi Noda
敏史 野田
Koji Shigematsu
孝次 重松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Technology Corp
Original Assignee
Renesas Technology Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Technology Corp filed Critical Renesas Technology Corp
Priority to JP2008107456A priority Critical patent/JP2008181661A/ja
Publication of JP2008181661A publication Critical patent/JP2008181661A/ja
Pending legal-status Critical Current

Links

Images

Abstract

【課題】書込みまたは消去動作中に電源遮断が発生した場合にも、電源遮断が発生したことを外部装置が認識できるようにする。
【解決手段】不揮発性半導体記憶装置の複数のメモリセルには、データ格納メモリセルと、書込み動作状態または消去動作状態を示すフラグ情報の格納に用いられる書込み動作または消去動作のフラグメモリセルが含まれる。制御部はデータ格納メモリセルへのデータの書込み動作を制御する一方、書込み動作または消去動作に関係してフラグメモリセルへのフラグ情報の格納を制御する。書込み動作または消去動作の途中での電源電圧の供給停止の発生に応答して書込み動作または消去動作を中断する一方、書込み動作または消去動作の間の電源電圧供給停止の発生を示すフラグ情報がフラグメモリセルに格納される。
【選択図】図11

Description

この発明は、記憶情報を電気的に書込み、消去可能な不揮発性半導体記憶装置における書込みまたは消去動作中に電源遮断が発生した場合の対策技術に関し、例えばデータを所定の単位で一括消去可能なフラッシュメモリに利用して有効な技術に関するものである。
フラッシュメモリは、コントロールゲートおよびフローティングゲートを有する2重ゲート構造のMOSFETからなる不揮発性記憶素子をメモリセルに使用しており、フローティングゲートの蓄積電荷量を変えることでMOSFETのしきい値電圧を変化させ情報を記憶するようにしている。
かかるフラッシュメモリにおいては、メモリセルへの書込み・消去動作の際にしきい値電圧を低い状態に変化させることがある。この場合、メモリセルの特性バラツキによってしきい値電圧の変化の仕方にばらつきがあり、しきい値電圧が0V以下に下がってしまう(以下、デプリート状態と称する)ことがある。通常、このようにしきい値電圧が下がり過ぎたメモリセルは書上げもしくは書戻しと呼ばれる動作でしきい値電圧が所定の範囲に入るようにされる。
しかしながら、メモリカードなどに使用されるフラッシュメモリにあっては、停電の発生やユーザーがカードをスロットから引き抜くことで書込みや消去動作の途中で電源が遮断されることがある。そのため、電源遮断によりメモリアレイ内の一部のメモリセルがデプリート状態のままになるおそれがある。かかるデプリート状態のメモリセルが発生すると、図3のように複数のメモリセルMCがビット線BLとソース線SLとの間に並列に接続されてなるいわゆるAND型やNOR型のフラッシュメモリにあっては、選択されていないデプリート状態のメモリセルを通して電流が流れてしまい、選択メモリセルの記憶データを正確に読み出すことができないデプリート不良が発生する。
そして、デプリート不良を起したメモリセルを含むブロックが、メモリ上のファイルの位置を管理するテーブルデータやフォーマット情報などシステムにとって重要なデータを記憶するシステム領域として使用されていた場合には、メモリの認識ができなくなったりシステムの正常動作が不能になるおそれがある。
この発明の目的は、フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合にも、デプリート状態のメモリセルが発生しないようにすることにある。
この発明の他の目的は、フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合には、電源遮断が発生したことを外部装置が認識できるようにすることにある。
この発明のさらに他の目的は、フラッシュメモリのような電気的に書込み、消去可能な不揮発性半導体記憶装置において、書込みまたは消去動作中の電源遮断により、メモリの認識ができなくなったりシステムの正常動作が不能になるのを回避できるようにすることにある。
この発明の前記ならびにほかの目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、本願の第1の発明は、フラッシュメモリのような不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合には、実行中の動作を中断してしきい値電圧を高くする方向へ変化させる書戻し処理を行なうように構成したものである。
上記した手段によれば、書込みまたは消去の動作が完全に終了する前に電源遮断が発生してデプリート状態のメモリセルが発生しても、その後の書戻し処理でメモリセルのしきい値電圧が高くされるため、ブロック全体のデータが正しく読めなくなる事態に至るのを回避できるようになる。
また、本願の他の発明は、フラッシュメモリのような不揮発性半導体記憶装置において、少なくとも書込みまたは消去動作中に電源遮断が発生した場合には、電源遮断が発生したことを外部へ知らせるフラグを設けるようにした。また、望ましくは、電源遮断時にアクセスしていたアドレスを出力する機能を設ける。これにより、ホストCPUなどの外部装置は、電源遮断で破損したメモリ内のデータの修復を行なうことができるようになる。
本願のさらに他の発明は、フラッシュメモリのような不揮発性半導体記憶装置において、書込みまたは消去動作中に電源遮断が発生した場合には、実行中の動作を中断してしきい値電圧を高くする方向へ変化させる書戻し処理を行なうとともに、該書戻し処理が行なえるように電源電圧のレベルに応じて内部電源回路(チャージポンプの段数)を切替え可能に構成したものである。これにより、電源遮断によって電源電圧が低下しても内部電源回路がそれに応じて動作電圧を発生することによって、書戻し処理を確実に実行することができるようになる。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、本発明に従うと、書込みまたは消去の動作が完全に終了する前に電源遮断が発生してデプリート状態のメモリセルが発生しても、その後の書戻し処理でメモリセルのしきい値電圧が高くされるため、ブロック全体のデータが正しく読めなくなる事態に至るのを回避できるようになる。
また、書込みまたは消去の途中で電源遮断が発生したことを外部へ知らせるフラグを設けたことにより、ホストCPUなどの外部装置が、電源遮断で破損したメモリ内のデータの修復を行なうことができるようになる。これによって、電源遮断でシステム領域のデータが破損しても修復を行なうことで、メモリの認識ができなくなったりシステムの正常動作が不能になるのを回避することができる。
さらに、電源電圧のレベルに応じて内部電源(チャージポンプの段数)を切り替えるように構成したので、電源遮断により電源電圧が低下してもそれに応じて内部電源が動作して所望の電圧を発生することによって、書戻し処理を確実に実行することができるようになり、メモリの信頼性が向上するようになる。
以下、本発明の実施の形態を、図面を用いて説明する。
図1は、本発明を適用して有効な不揮発性半導体記憶装置の一例としてのフラッシュメモリの実施例のブロック図を示す。フラッシュメモリには1つのメモリセルに1ビットのデータを記憶可能な2値メモリがあるが、この実施例のフラッシュメモリは1つのメモリセルに2ビットのデータを記憶可能な4値メモリとして構成され、単結晶シリコンのような1個の半導体チップ上に形成される。
図1において、符号10は複数の不揮発性記憶素子(メモリセル)がマトリックス状に配置されたメモリアレイ、11はアドレス(Xアドレス)信号をデコードして前記メモリアレイ10内の対応するワード線WLを選択レベルにするアドレスデコーダで、該アドレスデコーダ11にはワード線WLを選択レベルに駆動するワードドライバ回路が含まれている。メモリアレイ10を構成するメモリセルは、フローティングゲートとコントロールゲートを有するMOSFETからなり、フローティングゲートに注入される電荷の量に応じてしきい値電圧が図2に示すように、4段階のいずかに設定されることにより2ビットの情報を記憶するようにされる。
特に制限されるものでないが、本実施例においては、しきい値電圧が最も高い状態がデータ“01”に対応し、しきい値電圧が2番目に高い状態がデータ“00”、しきい値電圧が3番目に高い状態がデータ“10”、しきい値電圧が最も低い状態がデータ“11”に対応されている。なお、本明細書においては、しきい値電圧が最も低い状態を消去状態と称する。つまり、しきい値電圧を下げる動作を消去と称し、しきい値電圧を上げる動作を書込みもしくは書戻しと称する。本実施例のフラッシュメモリにおいては、メモリアレイ10内のデータを書き換える際に、メモリセルは一旦消去状態にされてからデータに相当するしきい値電圧になるように書込み電圧の印加が行なわれる。
図1において、符号12はメモリアレイ10内のビット線BLに接続され書込みデータを保持したり読出し信号の増幅およびラッチを行なうセンスアンプ、13は1本のワード線に接続された複数のメモリセルのうちバイト単位で書込みデータや読出しデータを選択するYゲート(カラムスイッチ)、14はセンスアンプ12により増幅されたデータ信号または外部から入力された書き込みデータ信号を増幅するメインアンプ、15はメインアンプ14における信号の方向を制御したり外部からのアドレス信号に基づいてもしくは内部でアドレス信号を生成してYゲート13を選択制御したりするアクセス制御回路である。
また、16は外部から入出力端子I/O0〜I/O7を介して入力されたコマンドコードに従って内部の制御信号を生成する制御論理部、17は該制御論理部16の制御シーケンスをマイクロプログラムのような形式で記憶するシーケンス用ROMである。入出力端子I/O0〜I/O7は、上記コマンドの入力の他、書込みデータやアドレスの入力、リードデータの出力にも利用される。書込み時に外部より入出力端子I/O0〜I/O7に入力されたライトデータは前記メインアンプ14およびセンスアンプ12を経てメモリアレイ10に供給され、ライトアドレスは一旦制御論理部16に取り込まれ電圧変換回路18にてレベル変換されてからアドレスデコーダ11に供給される。電圧変換回路18は、制御論理部16からアドレスデコーダ11に供給される書込みパルス幅(=書込み電圧を印加する時間)や書込み電圧レベルを指定する制御信号もレベル変換する。
さらに、制御論理部16は、書込みや消去が成功したか失敗したかを示すビットなどを有するステータスレジスタSTRやアクセス中のアドレスを保持するアドレスレジスタADRを備えており、ステータスレジスタSTRやアドレスレジスタADRの内容は入出力端子I/O0〜7からチップ外部へ出力可能に構成されている。ステータスレジスタSTRには、消去結果を示すビット(消去チェックビット)、書込み結果を示すビット(書込みチェックビット)のほか、チップの内部制御状態を示すビット(以下、R/Bビット)や、後述の動作チェックフラグとして用いられるビットが設けられている。R/Bビットは、それが論理“0”のときはチップが動作状態にあり外部からのアクセスが不能であることを、また“1”のときは、チップ内部は待機状態にあって外部からのアクセスが可能であることを表わすようにされる。
この実施例のフラッシュメモリには、特に制限されないが、電源電圧VCCのレベルを検出する電源電圧検出回路19や該電源電圧検出回路19による電源電圧の立ち上がり検出信号と外部のコントローラから入力されるリセット信号/RESに基づいて制御論理部16に対してパワーオンリセット信号や電源遮断リセット信号などの内部リセット信号を生成するリセット制御部20、リングオシレータなどからなるクロック発生部21、発生されたクロック信号を分周するクロック分周部22、チャージポンプや電圧レギュレータなどからなりアドレスデコーダ11で必要とされる書込み電圧Vwや消去電圧Ve、ベリファイ電圧Vwv,Vevのような高電圧やリファランス電圧Vrefのような低電圧を生成する内部電源回路23を備えている。
また、この実施例のフラッシュメモリは、書込みまたは消去動作の途中で外部のコントローラから入力されるリセット信号/RESに基づいてリセット制御部20が制御論理部16に対して電源遮断を知らせる信号が供給されると、制御論理部16は実行中の動作を中断し、書込みまたは消去対象のメモリセルのしきい値電圧を上げる書戻し処理を実行するように構成されている。
また、この実施例のフラッシュメモリには、外部のコントローラから入力される例えばチップ選択信号/CE、書込み制御信号/WE、出力制御信号/OE、読出し制御信号/RE等が入力される制御ピンC1〜Cnが設けられている。これらの制御ピンに入力された制御信号は制御論理部16に供給される。ここで、特に制限されるものでないが、符号の前に「/」が付記されている信号は、ロウレベルが有効レベルであること意味する。また、制御論理部16からはチップにコマンドを入力することが可能な状態にあるか否かを示すレディ/ビジー信号R/Bがチップ外部へ出力されるようにされている。
この実施例のフラッシュメモリのメモリアレイは、図3に示されているように、128個のメモリセルMC0〜MC127がビット線BL1,BL2……とソース線SL1,SL2……との間に並列に接続されたメモリ列が例えば8512個ワード線方向に並んで配設されている。本明細書ではこれをメモリブロックと称する。横方向つまり同一行のメモリセルはそれぞれ共通のワード線WL0,WL1,……WL127に接続されている。本明細書では、同一のワード線に接続されたメモリセル群をセクタと称する。本実施例のフラッシュメモリは、このセクタを単位として書込みと消去を行なうように構成されている。
次に、上記実施例のフラッシュメモリをメモリカードに使用した場合の構成例を、図4を用いて説明する。
図4に示されているように、メモリカードはフラッシュメモリ100と該フラッシュメモリ100にコマンドやアドレスを供給するマイクロプロセッサなどからなるコントローラLSI200とがセラミックなどのパッケージ300に封止されて構成される。
パッケージ300には、電源電圧VCCおよびVSSが印加される電源端子T1,Tnや外部装置と接続される外部端子T2……が設けられ、電源端子T1,Tnにはボンディングワイヤやプリント配線基板に形成された配線等を介してコントローラLSI200とフラッシュメモリ100の電源端子が接続され、外部端子T2……にはコントローラLSI200の対応する入出力端子が接続されている。フラッシュメモリ100の制御ピンやI/OピンとコントローラLSI200の対応する端子との間もプリント配線基板に形成された配線等を介して接続されており、リセット信号/RESはコントローラLSI200からフラッシュメモリ100へ入力される。
この実施例のメモリカードにおいては、フラッシュメモリ100およびコントローラLSI200とともに数10μF程度の電源コンデンサ400がパッケージ300に内蔵されている。この電源コンデンサ400は電源端子VCCとVSSとの間に接続されて、外部からの電源の供給が遮断されてもしばらくの間、フラッシュメモリ100に電源を供給できるように構成されている。
次に、本実施例のフラッシュメモリにおける消去および書込み動作の手順と、消去または書込み動作中に電源が遮断された場合の処理の手順の一例を、図5のタイミングチャートと図6および図7のフローチャートを用いて説明する。
制御論理部16は、コントローラから消去を指示する第1コマンド(1stCMD)およびそれに付随する上位セクタアドレスSA1と下位セクタアドレスSA2を受信すると、内部電源回路23に対する起動信号や電圧変換回路18に対する電圧の指定信号などを生成して消去の準備を行なう(ステップS1〜S3)。それから、コントローラより開始を指示する第2コマンド(2ndCMD)を受信するとメモリセルに所定の電圧を印加して消去を開始する(ステップS4,S5)。その後、消去ベリファイを行なってしきい値電圧が充分に下がっていなければ再度消去電圧を印加する(ステップS6)。
入力アドレスで指示されたすべてのメモリセルのしきい値電圧が所定の電圧以下に下がると、ステップS7へ移行してデプリート状態すなわちしきい値電圧が0V以下のメモリセルがあるか否かの判定が行なわれる。ここで、デプリート状態のメモリセルがなければ消去動作を終了し、デプリート状態のメモリセルがあればステップS8へ移行してしきい値電圧が低すぎるメモリセルに対してしきい値電圧を少し上げるためのバイアス電圧を印加する。
その後、ステップS9でベリファイを行なってデプリート状態のメモリセルがなくなったか判定し、デプリチャージート状態のメモリセルなくなるまでバイアス電圧の印加を繰り返す。デプリート不良ビットがなくなるとステップS10で、メモリセルがディスターブ状態すなわちしきい値電圧が上がり過ぎた状態になっていないか判定する。そして、しきい値電圧が上がりすぎたものがあればステップS5へ戻ってしきい値電圧を下げる方向の電圧を印加する。すべてのメモリセルのしきい値電圧が所定の範囲に入ったことを確認すると消去動作を終了する。
本実施例のフラッシュメモリは、上記ステップS1〜S4の第1コマンド受信から第2コマンド受信までの間に電源遮断(1)が発生してコントローラからリセット信号/RESが入力されると、直ちに消去動作を終了する。一方、ステップS5,S6の消去のためのバイアス電圧の印加とベリファイを行なっている間に電源遮断(2)が発生してコントローラからリセット信号/RESが入力されると、消去対象のメモリセルのしきい値電圧を最も高いデータ“01”に対応したしきい値電圧まで上げる書込み電圧を印加する書戻し処理を行なう。
また、ステップS7〜S9のデプリートチェックと状態のメモリセルの書戻し処理を行なっている間に電源遮断(3)が発生してコントローラからリセット信号/RESが入力されると、動作を中断してデプリート状態のメモリセルがないかチェックしてなければ消去動作を終了し、デプリート状態のメモリセルがあれば該メモリセルに対してデータ“01”に対応したしきい値電圧まで上げる書戻し処理を行なう。なお、デプリート状態のメモリセルがないときは破線で示すようにステップS10へ移行するようにしてもよい。ステップS10移行の処理は比較的短時間に終了するからである。
さらに、ステップS10のディスターブ判定を行なっている時に電源遮断(4)が発生してコントローラからリセット信号/RESが入力された場合には、直ちに動作を終了するように構成されている。
電源遮断後に行なわれる上記書戻し処理は電源コンデンサ400に蓄積されている電荷がなくなる前に終了するように構成されている。言い換えると、電源遮断後に上記書戻し処理を実行できる程度に電源コンデンサ400の容量値が設定されている。
以上、消去動作について説明したが、書込み動作も図6のフローチャートとほぼ同様である。書込み動作が消去動作と異なる点は、ステップS1で書込みコマンドを受信する点と、ステップS9の後で書込みデータに応じた所望のレベルまでしきい値電圧を上げるためのバイアス電圧印加とベリファイ動作を行なう点にある。
ところで、図6のフローチャートは、電源遮断が発生してコントローラからリセット信号/RESが入力されたときに、フラッシュメモリ内部がどの状態にあるのか制御論理部16が分かっていることを前提にしたものである。
図7には、内部がどの状態にあるのか制御論理部16が容易に判断できるようにした実施例が示されている。この実施例においては、第1コマンド受信後に行なわれる準備動作(初期設定S11)が終了した時点で動作チェックフラグを立てる(ステップS12)とともに、書込みまたは消去のためのバイアス電圧を印加(ステップS13)して最後のベリファイ動作(ステップS14)が終了した時点で動作チェックフラグを下げる処理(ステップS15)が設けられている。
このように、動作チェックフラグを上げたり下げたりする処理を設けておけば、電源遮断が発生してコントローラからリセット信号/RESが入力されたときに、フラッシュメモリ内部がどの状態にあるのか容易に知ることができるため、その状態に応じた処理が可能になる。具体的には、動作チェックフラグが立つ前や動作チェックフラグが下がった後で電源遮断が発生してコントローラからリセット信号/RESが入力された場合には直ちに書込み又は消去動作を終了し、動作チェックフラグが立っている間に電源遮断が発生してコントローラからリセット信号/RESが入力された場合には、書込み又は消去動作を中断(ステップS16)し、しきい値電圧を高くする書戻し処理(ステップS17)を実行して終了する。
なお、図7では図6の一部の処理の手順が簡略化して示されている。具体的には、図7のステップS11は図6のステップS1〜S4の処理に相当し、ステップS13はステップS5,S8に、またステップS14はステップS6,S7,S9に相当する。上記動作チェックフラグは、例えばステータスレジスタSTRの空きビットを利用して設定することができる。また、上記動作チェックフラグは、不揮発性記憶素子を利用して電源が完全に遮断した後も状態を保持するように構成することができる。さらに、上記動作チェックフラグとは別に、以下に述ベるように書込みまたは消去動作中に電源遮断が発生したか否かを電源遮断後も記憶する電源遮断フラグを設けるようにしてもよい。
次に、上記不揮発性メモリの電源遮断フラグの構成例を、図8〜図11を用いて説明する。このうち、図8はワード線毎に電源遮断フラグを設けて電源遮断時に書込み、消去中であったセクタを識別できるようにしたものである。図8において、MCは不揮発性のメモリセル、WLはワード線、WDRは図1のアドレスデコーダ11内に設けられ対応するワード線を選択レベルに駆動するワードドライバである。図8に示されているように、この実施例では、ワード線WLにコントロールゲート端子が接続された不揮発性記憶素子からなるフラグメモリFMと、該フラグメモリFMのドレイン端子に接続されたセンスアンプSAとが設けられているとともに、ワード線WL上にはスイッチMOSFET Qs1,Qs2が設けられている。
上記フラグメモリFMは、例えば初期設定でしきい値電圧が低い消去状態に設定しておいて、電源遮断時にセンスアンプSAに“1”をセットし、ワード線WLに高電圧を印加することによりしきい値電圧を高くすることでフラグがセットされた状態にさせることができる。また、このフラグメモリFMの書込みの際にはスイッチMOSFET Qs1をオフ状態、またQs2をオン状態にしてメモリアレイ内のメモリセルMCに影響を与えないでフラグの設定を行なうことができる。
上記フラグメモリFMの読出しはメモリアレイを構成する記憶素子と同様にプリチャージ方式で行なうようにすることができる。ただし、メモリアレイを構成する記憶素子はしきい値電圧が4段階に設定され2ビットの情報を記憶するため、読出しはワード線に3段階の読出しレベルを設定して行なわれるが、フラグメモリFMの読出しは、ワード線に1つの読出しレベルを設定して、電流が流れるか否かを判定する簡易な判定方式とすることができる。
この実施例は、フラグの数は多くなるが電源遮断時に書込みまたは消去中のセクタの判定が容易になるという利点がある。フラグの立ち下げすなわち消去はメモリアレイ内のメモリセルの消去の際にブロック単位で同時に行なうように構成することができる。
図9は、アドレスのデコード処理が階層的なデコード方式になっている場合にメモリアレイの各ブロックに対応した電源遮断フラグBFMと、複数のブロックの同一ワード線に対応した共通の電源遮断フラグCFMとを設けて、電源遮断時に書込み、消去中であったセクタを識別できるようにしたものである。図9において、BLKはビット線およびソース線を共通にする並列形態のメモリセル列がワード線方向に所定数(例えば8512個)配列されてなるメモリブロック、WLはワード線、WDRはワード線を選択レベルに駆動するワードドライバ、W−DECはブロック内の1本のワード線を選択するワードデコーダ、B−DECは書込みまたは消去対象となるメモリセルを含むブロックを選択するブロックデコーダである。図9には示されていないが、電源遮断フラグBFMとCFMのドレイン端子にはセンスアンプが接続され、書込みと読出しが可能にされる。
この実施例では、電源遮断フラグBFMとCFMを参照することにより、電源遮断時に書込みまたは消去中のセクタを識別することができるとともに、図8の実施例よりもフラグメモリの数が少なくて済むという利点がある。
図10は、電源遮断時に書込み、消去中であったセクタのアドレスを保持するフラグメモリAFMを設けたものである。図10において、ACTは図1の制御論理部16内に設けられているアドレスカウンタ、11はアドレスをデコードしてメモリアレイ内のワード線を選択するアドレスデコーダである。この実施例では、アドレスを記憶するためのフラグメモリAFM1,AFM2……と、該フラグメモリのゲート端子に印加する電圧を生成するドライバDRV1,DRV2……と、各フラグメモリのドレイン端子に接続されセンスアンプSA1,SA2……と、上記ドライバに動作モードに応じて書込み電圧または消去電圧、読出し電圧のいずれかを供給するセレクタSELとが設けられている。フラグメモリAFMとドライバDRVとセンスアンプSAは、アドレスのビット数分だけ設けられる。
この実施例は、図8や図9の実施例に比べてフラグメモリの数を大幅に少なくできるという利点がある。なお、フラグメモリAFMは書込み動作または消去動作が発生するたびに設定を行なってもよいが、電源遮断が発生した時にだけ設定を行なうようにすることもできる。
図11は、書込み、消去中に電源遮断が発生した場合に電源遮断時の動作モードが書込みモードであったのか消去モードであったのかを記憶するモードフラグメモリMFM1,MFM2を設けたものである。この実施例では、制御論理部16から動作モードを示すモード信号が出力されるとともに、該モード信号を入力としフラグメモリMFM1,MFM2のゲート端子に印加する電圧を生成するドライバDRV1,DRV2と、各フラグメモリMFM1,MFM2のドレイン端子に接続されセンスアンプSA1,SA2と、上記ドライバドライバDRV1,DRV2に動作モードに応じて書込み電圧または消去電圧、読出し電圧のいずれかを供給するセレクタSELとが設けられている。
この実施例は、図10の実施例よりもさらにフラグメモリの数を少なくできるという利点がある。なお、フラグメモリMFM1,MFM2は書込み動作または消去動作が発生するたびに設定を行なってもよいが、電源遮断が発生した時に行なうようにすることもできる。また、図11の実施例は、図8〜図10の実施例と組み合わせて適用することで、より優れた利点が得られる。
次に、図8または図9の実施例と図11の実施例を組み合わせた場合におけるフラグの読出し方式の一例を、図12のフローチャートを用いて説明する。
電源が投入されると、制御論理部16はチップ内部の各種レジスタの初期化を行なう(ステップS21)。続いてトリミングや電源設定等のためのヒューズの状態の読出しを行なってから、内部電源回路23に起動信号を送って内部電源を立ち上げる(ステップS22,S23)。ここまでは、従来のフラッシュメモリと同様の動作である。
この実施例では、内部電源立上げ後に制御論理部16がフラグサーチ処理を開始して、先ずステップS24で消去遮断フラグMFM2が立っているか判定し、立っていないときはステップS26へ移行して書込み遮断フラグMFM1が立っているか判定し、いずれのフラグも立っていないときはそのままフラグサーチ処理を終了する。消去遮断フラグMFM2または書込み遮断フラグMFM1が立っているときは、ステップS25,S27でそれぞれステータスレジスタSTRに消去中の電源遮断または書込み中の電源遮断があったことを示すビットをセットする。
それから、アドレスカウンタをオールゼロに初期化して先頭アドレスをアドレスデコーダに供給してフラグメモリFMの読出しを行なう(ステップS28,S29)。次に、読み出したフラグが立っているか判定(ステップS30)し、立っているときはそのときのアドレスカウンタの値を遮断アドレスとしてアドレスレジスタADRにセットして終了する(ステップS31)。一方、ステップS30でフラグが立っていないと判定した時はステップS32でアドレスカウンタをインクリメント(+1)してステップS28へ戻り、次のアドレス(セクタ)のフラグメモリの読み出しを行ない、立っているフラグが見つかるまで上記動作を繰り返す。
図13および図14には、上記フローチャートに従ってアドレスレジスタADRにセットされた遮断アドレスを、外部のコントローラが読み出せるようにしたフラッシュメモリの読出しタイミングの例を示す。
図13は、コントローラがフラッシュメモリに対して所定のコマンドを送って読み出すように構成した場合のタイミングである。
フラッシュメモリは、電源が立ち上がると初期設定およびフラグサーチを行ない、終了するとレディ/ビジー信号R/Bをレディ状態を示すハイレベルに変化させる(タイミングt1)。コントローラはこれを検知するとチップイネーブル信号/CE、出力イネーブル信号/OEをロウレベルに変化させる(タイミングt2,t3)。すると、入出力ピンI/O0〜7からステータスレジスタSTRの内容が出力される(タイミングt4)。その後、コントローラがコマンドイネーブル信号/CMDをロウレベルに変化させるとともに、入出力ピンI/O0〜7から遮断アドレスリードコマンドを入力する(タイミングt5)。そして、リードイネーブル信号/REをロウレベルとハイレベルに交互に変化させると、アドレスレジスタADRに保持されている例えば16ビットの遮断アドレスが8ビットずつ入出力ピンI/O0〜7から出力される(タイミングt6,t7)。
図14は、コントローラがフラッシュメモリに設けられている所定の外部端子に制御信号を入力することにより、アドレスレジスタADRに保持されている遮断アドレスを読み出すように構成した場合のタイミングである。
フラッシュメモリは、電源が立ち上がると初期設定およびフラグサーチを行ない、終了するとレディ/ビジー信号R/Bをレディ状態を示すハイレベルに変化させる(タイミングt11)。コントローラは、電源の立ち上がりと同時にフラッシュメモリの所定の外部端子(オートリード)をハイレベルに固定するとともに、レディ/ビジー信号R/Bのハイレベルの変化を検知してチップイネーブル信号/CEに変化させる(タイミングt12)。それから、リードイネーブル信号/REをロウレベルとハイレベルに交互に変化させると、ステータスレジスタSTRの内容とアドレスレジスタADRに保持されている遮断アドレスが順次入出力ピンI/O0〜7から出力される(タイミングt13,t14,t15)。これにより、パワーオン時における遮断アドレスのオートリードが実行される。
さらに、本実施例のフラッシュメモリは、外部から供給される電源電圧のレベルに応じて内部電源回路23が動作するように構成されている。
図15は、内部電源回路23を構成するチャージポンプの一実施例を示す。この実施例のチャージポンプは、電源電圧端子VCCとクロック入力端子CKinとの間に直列に接続されたスイッチSW1および容量CB1と、スイッチSW1と容量CB1との接続ノードN1と出力端子OUTとの間に直列に接続されたn−1個のスイッチSW2〜SWnと、スイッチSW2〜SWnの各接続ノードN2〜Nnに前記容量CB1と並列に接続された容量CB2〜CBn−1とを備え、奇数番目のノードに接続された容量CB1,CB3,……CBn−2の他端にはクロックφ1またはこれと同相のクロックφ2,φ3が印加され、偶数番目のノードに接続された容量CB2,CB4,……CBn−1の他端にはクロックφ1,φ2,φ3と逆相のクロック/φ1,/φ2,/φ3が印加されている。
また、奇数番目のスイッチSW1,SW3,……SWn−1はクロックφ1によりオン、オフされ、偶数番目のスイッチSW2,SW4,……SWnは逆相のクロック/φ1によりオン、オフされる。これにより、スイッチSW1により容量CB1にチャージされた電荷が容量CB2〜CBn−1を左から右ヘ向って順次転送されて行き昇圧動作が行なわれる。かかる構成のチャージポンプは従来公知のチャージポンプとほぼ同様な構成である。
この実施例のチャージポンプは、上記構成に加え、容量CBn−2とスイッチSWn−1の接続ノードNn−1と出力端子OUTとの間および容量CBn−4とスイッチSWn−3の接続ノードNn−3と出力端子OUTとの間にそれぞれ段数切替え用のスイッチSW11,SW12が設けられている。これらのスイッチSW11,SW12はそれぞれ制御論理部16から供給される切替信号EXC1,EXC2によりオン状態またはオフ状態にされる。
スイッチSW11とSW12が共にオフ状態にされるとSW11とSW12がない場合と同じように動作することで図15の回路は(n−1)段のチャージポンプとして動作し、スイッチSW11がオン、SW12がオフ状態にされるとSW11を介してノードNn−1の電荷が出力端子OUTへ供給されることで図15の回路は(n−3)段のチャージポンプとして動作し、スイッチSW11がオフ、SW12がオン状態にされるとSW12を介してノードNn−3の電荷が出力端子OUTへ供給されることで図15の回路は(n−5)段のチャージポンプとして動作する。つまり、図15のチャージポンプは昇圧段数が変更可能に構成されている。
図16(a)には図15の回路を(n−1)段のチャージポンプとして動作させる場合に印加されるクロックφ1〜φ3,/φ1〜/φ3のタイミングを示す。図示されているように、φ1,φ2,φ3は互いに同一のタイミング、/φ1,/φ2,/φ3も互い同一のタイミングでよい。φ1と/φ1は、電荷が逆方向に転送されるのを防止するため、互いにハイレベルの期間が重ならないようにされた逆相のクロックとされる。図16(b)には図15の回路を(n−3)段のチャージポンプとして動作させる場合に印加されるクロックφ1,φ2,/φ1,/φ2のタイミングを示す。図示されているように、φ1,φ2は互いに同一のタイミング、/φ1,/φ2も互い同一のタイミングとされる。φ3と/φ3はロウレベルに固定される。図16(c)には図15の回路を(n−5)段のチャージポンプとして動作させる場合に印加されるクロックφ1,/φ1のタイミングを示す。φ2とφ2およびφ3と/φ3はロウレベルに固定される。
ところで、図15のチャージポンプは、スイッチSW11をオンさせる(n−3)段動作時に、電荷転送用のスイッチSWn−1はクロックφ3により、またスイッチSWnはクロック/φ3によりオフ状態にさせておいても昇圧動作をする。これに対し、図示されているように、スイッチSW11がオンの時にもスイッチSWn−1をクロックφ1により、またスイッチSWnをクロック/φ1によりオン、オフさせることにより、昇圧用容量CBn−2,CBn−1を平滑容量として利用できるようになる。つまり、平滑容量CDの見かけ上の容量値を増加させることができる。スイッチSW12をオンさせる(n−5)段動作時についても同様であり、昇圧用容量CBn−4,CBn−3,CBn−2,CBn−1を平滑容量として利用できるようになる。
本実施例のフラッシュメモリは、電源電圧VCCのレベルに応じて上記チャージポンプの段数を変更するような制御を行なう。具体的には、電源電圧VCCのレベルが高いときは段数の少ない(n−5)段で動作させ、電源電圧VCCのレベルが少し下がったときは段数を減らして(n−3)段で動作させ、電源電圧VCCのレベルがさらに下がったときは(n−1)段で動作させるように構成されている。これにより、電源電圧VCCが高い時も低い時も所望の所望の昇圧電圧が得られるとともに、出力のリップルを小さくすることができる。すなわち、電源電圧VCCが高い時は段数が少ないため段数が多い場合よりも出力のリップルが大きくなるが、上記実施例のように段数が少ない時は平滑容量CDの容量値が大きくされることによりリップルを抑えることができる。
本発明者らが開発している128MBのフラッシュメモリにおいて見積もりを行なったところ、容量CBn−4,CBn−3,CBn−2,CBn−1を平滑容量として利用しないでその分平滑容量CDの容量値を大きくしようとすると、平滑容量CDの占有面積は0.18mm2、チップサイズに対する比率で約0.4%、内部電源回路23の占有面積に対する比率では約5%も大きくする必要があることが分かった。従って、本実施例を適用することにより、チップサイズを約0.4%小さくすることができる。
図17は内部電源回路23を構成するチャージポンプの他の実施例を示す。この実施例のチャージポンプは、スイッチSW11のオン、オフによりチャージポンプを4段と8段の2段階に切替え可能に構成されている。また、電荷転送用のスイッチ(図15のSW2〜SWn)としてMOSFET QT1〜QT8を用いているとともに、このスイッチMOSFET QT1〜QT8を充分にオンさせて転送効率を高めるためにブースト用の容量CGが設けられている。QGはこのブースト用容量CGをチャージするためのスイッチMOSFETである。
さらに、特に制限されるものでないが、この実施例では、各ノードN0〜N7と電源電圧端子VCCとの間にはダイオードとして動作するMOSFET QBが設けられており、昇圧開始時に各ノードに電荷を直接注入して到達時間を短縮できるように構成されている。なお、LSFは段数切替えスイッチSW11をオン、オフ制御する切替え信号EXCを昇圧電圧VPPに近いレベルまでシフトするレベルシフト回路である。図17の実施例では、段数切替えスイッチSW11にNチャネルMOSFETを用いているが、PチャネルMOSFETを用いるようにしてもよい。
図18(a)には図17の回路を8段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが、また図18(b)には図17の回路を4段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが示されている。図において、FB01,FB02,FB11,FB12は昇圧動作用のクロック、FC1,FC2はブースト用容量CGをたたいて電荷転送用MOSFET QT1〜QT8のゲート電圧を押し上げるクロックである。4段のチャージポンプとして動作させる場合、スイッチSW11はオン状態とされ、クロックFB11,FB12はロウレベル(0V)に固定される。この実施例においても、4段のチャージポンプとして動作するときには、後段の昇圧用容量CBは平滑容量として利用されるように電荷転送用MOSFET QT5〜QT8が制御される。
図19は内部電源回路23を構成するチャージポンプのさらに他の実施例を示す。この実施例のチャージポンプは、図17のチャージポンプでは前段と後段でブースト用のクロックを共通に用いていたものを、別々のブースト用クロックFC01,FC02;FC11,FC12で動作させるようにしたものである。図20(a)には図19の回路を8段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが、また図20(b)には図18の回路を4段のチャージポンプとして動作させる場合に印加されるクロックのタイミングが示されている。図20のようなクロックによってチャージポンプを動作させることにより、図18のチャージポンプよりも4段動作時における平滑容量CDの効率をさらに向上させることができる。
次に、本発明の変形例を説明する。この変形例は、図21に示すように、ヒューズ素子を含む回路などからなり使用する電源電圧に応じて電源を設定する電源設定回路24を設けるとともに、電源電圧検出回路19として電源電圧VCCのレベルを3段階以上に区別して検出し、電源設定状態に応じて電源遮断を検出することができる電源遮断検出回路25を設けたものである。前記段数切替え可能なチャージポンプは、上記電源設定回路24の電源設定に応じて段数が設定されるように構成することもできる。
電源遮断検出回路25は、上記電源電圧検出回路19からの検出信号DTC1,DTC2,DTC3……を電源設定回路24の電源設定状態に応じて選択的に通過させるゲートG1〜G5……と、上記検出信号DTC1,DTC2,DTC3……のいずれかを起動信号および停止信号として動作クロックCLKを計数するカウンタCNTと、該カウンタが計時する時間を設定するタイマ設定レジスタTMRと、カウンタCNTの計数値とタイマ設定レジスタTMRの設定値とを比較するコンパレータCMPとから構成されている。タイマ設定レジスタTMRの設定値は電源設定回路24の電源設定状態に応じて異なる値とされる。
電源設定回路24の電源設定状態が最も高い状態1に設定されていると、ゲートG1とG2が開かれて電源電圧検出回路19からの検出信号DTC1を起動信号としてまた検出信号DTC2を停止信号としてカウンタCNTに供給する。電源設定回路24の電源設定状態が2番目に高い状態2に設定されていると、ゲートG3とG5が開かれて電源電圧検出回路19からの検出信号DTC2を起動信号としてまた検出信号DTC3を停止信号としてカウンタCNTに供給する。
図22には、電源設定回路24において電源設定状態1が設定されている場合の動作波形が示されている。電源電圧VCCが低下して検出レベル1に到達すると検出信号DTC1がハイレベルからロウレベルに変化し、これに応じてカウンタCNTがクロックの計数を開始する。そして、電源電圧VCCがさらに低下して検出レベル2に到達すると検出信号DTC2がハイレベルからロウレベルに変化し、これに応じてカウンタCNTが計数動作を停止する。このときカウンタCNTに計数された値が設定値よりも大きくなるとコンパレータCMPの出力信号である電源遮断検出信号VCDがロウレベルからハイレベルに変化される。これによって制御論理部16は電源遮断が発生したことを知ることができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、実施例においては、1つの記憶素子(メモリセル)に2ビットのデータを記憶可能な4値のフラッシュメモリについて説明したが、本発明は1つの記憶素子に1ビットのデータを記憶する2値のフラッシュメモリや3ビット以上のデータを記憶する多値のフラッシュメモリに対しても適用することができる。
また、実施例においてはメモリセルのしきい値電圧が低い状態を消去状態と称し、しきい値電圧が高い状態を書込み状態と称しているが、メモリセルのしきい値電圧が高い状態を消去状態に対応させ、しきい値電圧が低い状態を書込み状態に対応させるようにしたフラッシュメモリに対しても本発明を適用することができる。
さらに、前記実施例においては、複数の記憶素子がビット線とソース線との間に並列に接続されたいわゆるAND型もしくはNOR型のフラッシュメモリについて説明したが、本発明は記憶素子が直列に接続されたいわゆるNAND型のフラッシュメモリや、MONOS構造のメモリセルを持つ不揮発性メモリ等に対しても適用することができる。NAND型等のフラッシュメモリでは、デプリート状態のメモリセルが存在することによりブロック内のデータがすべて不正確になるということはないが、電源遮断でデプリート状態のまま残ったメモリセルがあっても本発明を適用することで修復が可能になる。
即ち、図8から図14において説明した技術を適用することにより、書込み又は消去途中に電源遮断が生じ、該メモリセルに格納されているデータは不正確であり使用することができない事を知ることができる。これにより該メモリセルに格納されているデータを誤って使用して、望まない結果が生じることを防ぐことができる。またAND型若しくはNOR型のフラッシュメモリではデプリート状態のメモリセルが存在しているとシステム全体として動作できなくなる虞があるため、前記実施例では書込み又は消去途中に電源遮断が生じたか否か確認をする動作を説明したが、NAND型のフラッシュメモリ等であればデプリート状態のメモリセルが存在していてもシステム全体として動作することは可能であるため、読み出しや書込みを行なう際に、確認の動作を行なうようにしても良い。
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるフラッシュメモリに適用した場合について説明したが、この発明はそれに限定されるものでなく、本発明は、電圧を印加してしきい値電圧を変化させて情報の記憶を行なう不揮発性記憶素子を有する半導体メモリに広く利用することができる。
本発明を適用して有効な不揮発性半導体記憶装置の一例としてのフラッシュメモリの実施例を示すブロック図である。 実施例のフラッシュメモリのメモリセルのしきい値電圧分布を示す説明図である。 実施例のフラッシュメモリのメモリアレイの構成例を示す回路説明図である。 実施例のフラッシュメモリを利用したメモリカードの一構成例を示すブロック図である。 実施例のフラッシュメモリにおける消去および書込み動作と、消去または書込み動作中に電源が遮断された場合の処理の動作タイミングの一例を示すタイミングチャートである。 実施例のフラッシュメモリにおける消去および書込み動作の手順と、消去または書込み動作中に電源が遮断された場合の処理の手順の一例を示すフローチャートである。 実施例のフラッシュメモリにおける消去および書込み動作の手順と、消去または書込み動作中に電源が遮断された場合の処理の手順の他の例を示すフローチャートである。 実施例のフラッシュメモリにおける電源遮断フラグの構成例を示す説明図である。 実施例のフラッシュメモリにおける電源遮断フラグの他の構成例を示す説明図である。 実施例のフラッシュメモリにおける電源遮断時のアドレスを保持するフラグの構成例を示す説明図である。 実施例のフラッシュメモリにおける電源遮断時の動作状態を保持するフラグの構成例を示す説明図である。 実施例のフラッシュメモリにおける電源投入時におけるフラグサーチ処理の手順の一例を示すフローチャートである。 実施例のフラッシュメモリにおける電源投入時における遮断アドレスの外部読出しのタイミングの一例を示すタイミングチャートである。 実施例のフラッシュメモリにおける電源投入時における遮断アドレスの外部読出しのタイミングの他の例を示すタイミングチャートである。 内部電源回路を構成するチャージポンプの一実施例を示す回路図である。 (a)は図15の回路を(n−1)段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、(b)は図15の回路を(n−3)段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、(c)は図15の回路を(n−5)段のチャージポンプとして動作させる場合に印加されるクロックのタイミングを示すタイミングチャートである。 内部電源回路を構成するチャージポンプの他の実施例を示す回路図である。 (a)は図17の回路を8段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、(b)は図17の回路を4段のチャージポンプとして動作させる場合に印加されるクロックのタイミングを示すタイミングチャートである。 図17のチャージポンプの変形例を示す回路図である。 (a)は図19の回路を8段のチャージポンプとして動作させる場合に印加されるクロックのタイミング、(b)は図19の回路を4段のチャージポンプとして動作させる場合に印加されるクロックのタイミングを示すタイミングチャートである。 本発明の変形例としての電源遮断検出回路を備えたフラッシュメモリの電源遮断検出部の構成例を示すブロック図である。 図21の電源遮断検出部の動作波形例を示す波形図である。
符号の説明
10 メモリアレイ
11 アドレスデコーダ
16 制御論理部
19 電源検出回路
23 内部電源回路
25 電源遮断検出回路
MC メモリセル
WL ワード線
BL ビット線
SL ソース線
STR ステータスレジスタ
ADR アドレスレジスタ
WDR ワードドライバ
CFM フラグメモリ

Claims (6)

  1. 記憶情報を電気的に書込み、消去可能であってしきい値電圧に対応して情報を記憶する複数のメモリセルを含むメモリアレイと、
    前記メモリアレイに接続された制御部とを有し、
    前記複数のメモリセルには、データの格納に用いられるデータ格納メモリセルと、書込み動作状態を示す書込み動作フラグ情報の格納に用いられる書込み動作フラグメモリセルとが含まれ、
    前記制御部は前記データ格納メモリセルに外部から供給されるデータの書込み動作を制御する一方、前記書込み動作に関係して前記制御部は前記書込み動作フラグメモリセルへの前記書込み動作フラグ情報の格納を制御するものであって、
    前記書込み動作の途中で外部から供給される電源電圧の供給停止が発生したこと応答して前記データ格納メモリセルへの前記書込み動作を中断する一方、前記書込み動作の間に電源電圧供給停止が発生したことを示す前記書込み動作フラグ情報が前記書込み動作フラグメモリセルに格納されることを特徴とする不揮発性半導体記憶装置。
  2. 前記複数のメモリセルには、前記データ格納メモリセルの消去動作状態を示す消去動作フラグ情報の格納に用いられる消去動作フラグメモリセルが更に含まれ、
    前記制御部は前記データ格納メモリセルの消去動作を制御する一方、前記消去動作に関係して前記制御部は前記消去動作フラグメモリセルへの前記消去動作フラグ情報の格納を制御するものであって、
    前記消去動作の途中で外部から供給される電源電圧の供給停止が発生したこと応答して前記データ格納メモリセルの前記消去動作を中断する一方、前記消去動作の間に電源電圧供給停止が発生したことを示す前記消去動作フラグ情報が前記消去動作フラグメモリセルに格納される請求項1に記載の不揮発性半導体記憶装置。
  3. 前記複数のメモリセルには、前記書込み動作の途中または前記消去動作の途中で前記電源電圧供給停止が発生した前記書込み動作または前記消去動作の対象のアドレスを記憶するアドレス記憶フラグメモリセルが更に含まれる請求項1または請求項2に記載の不揮発性半導体記憶装置。
  4. 前記制御部は、外部からの前記電源電圧の供給の開始に応答して前記書込み動作フラグメモリセルに格納された前記書込み動作フラグ情報と前記消去動作フラグメモリセルに格納された前記消去動作フラグ情報とを判定するものである請求項2または請求項3に記載の不揮発性半導体記憶装置。
  5. 外部からの前記電源電圧の供給の開始に応答して、前記アドレス記憶フラグメモリセルに記憶された前記アドレスの情報が読み出されるものである請求項4に記載の不揮発性半導体記憶装置。
  6. 前記電源電圧の供給停止が発生してもしばらくの間に電源を供給する電源コンデンサが接続された請求項1から請求項5のいずれかに記載の不揮発性半導体記憶装置。
JP2008107456A 2008-04-17 2008-04-17 不揮発性半導体記憶装置 Pending JP2008181661A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2008107456A JP2008181661A (ja) 2008-04-17 2008-04-17 不揮発性半導体記憶装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008107456A JP2008181661A (ja) 2008-04-17 2008-04-17 不揮発性半導体記憶装置

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2002278905A Division JP4133166B2 (ja) 2002-09-25 2002-09-25 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
JP2008181661A true JP2008181661A (ja) 2008-08-07

Family

ID=39725404

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008107456A Pending JP2008181661A (ja) 2008-04-17 2008-04-17 不揮発性半導体記憶装置

Country Status (1)

Country Link
JP (1) JP2008181661A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012144062A1 (ja) * 2011-04-22 2012-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US9257192B2 (en) 2013-02-12 2016-02-09 Samsung Electronics Co., Ltd. Memory system performing multi-step erase operation based on stored metadata

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62214595A (ja) * 1986-03-15 1987-09-21 Hitachi Ltd 不揮発性記憶装置
JPH11272569A (ja) * 1998-03-19 1999-10-08 Hitachi Ltd フラッシュメモリを使用した外部記憶装置のデータ回復方式
JP2001043146A (ja) * 1999-07-27 2001-02-16 Ricoh Co Ltd 不揮発性メモリ装置および画像形成装置
JP2001344156A (ja) * 2000-06-02 2001-12-14 Canon Inc フラッシュメモリを有する装置およびデータの書き換え方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62214595A (ja) * 1986-03-15 1987-09-21 Hitachi Ltd 不揮発性記憶装置
JPH11272569A (ja) * 1998-03-19 1999-10-08 Hitachi Ltd フラッシュメモリを使用した外部記憶装置のデータ回復方式
JP2001043146A (ja) * 1999-07-27 2001-02-16 Ricoh Co Ltd 不揮発性メモリ装置および画像形成装置
JP2001344156A (ja) * 2000-06-02 2001-12-14 Canon Inc フラッシュメモリを有する装置およびデータの書き換え方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012144062A1 (ja) * 2011-04-22 2012-10-26 ルネサスエレクトロニクス株式会社 半導体装置
US9257192B2 (en) 2013-02-12 2016-02-09 Samsung Electronics Co., Ltd. Memory system performing multi-step erase operation based on stored metadata

Similar Documents

Publication Publication Date Title
JP4133166B2 (ja) 不揮発性半導体記憶装置
JP5901902B2 (ja) 不揮発性メモリ装置の動作方法
JP5072723B2 (ja) 不揮発性半導体記憶装置
KR101196936B1 (ko) 불휘발성 반도체 기억 장치
JP3920501B2 (ja) 不揮発性半導体記憶装置及びそのデータ消去制御方法
US7952958B2 (en) Non-volatile semiconductor storage system
US8937833B2 (en) Semiconductor memory device including memory cells and a peripheral circuit and method of operating the same
US8406062B2 (en) Charge recycling memory system and a charge recycling method thereof
TWI553640B (zh) 非揮發性記憶體裝置、包含該裝置的記憶體系統以及電子裝置
CN107785049B (zh) 半导体存储装置及存储器系统
JP2003217288A (ja) リードディスターブを緩和したフラッシュメモリ
CN103943149A (zh) 非易失性存储器件、存储系统及其外部电源控制方法
JPH11260076A (ja) 半導体記憶装置
JP2008016112A (ja) 半導体記憶装置
KR20140026115A (ko) 반도체 메모리 장치 및 이의 동작 방법
US8233327B2 (en) Method of programming nonvolatile memory device
US7551490B2 (en) Flash memory device and method of reading data from flash memory device
JP4209219B2 (ja) 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
JP2021034066A (ja) センスアンプ回路及び半導体メモリ装置
JP2009048750A (ja) 不揮発性半導体記憶装置
CN111128285B (zh) 半导体存储装置
JP4248269B2 (ja) 半導体不揮発性記憶装置
US20150194220A1 (en) Semiconductor device and memory system including the same
JP2008181661A (ja) 不揮発性半導体記憶装置
JP2013246849A (ja) メモリシステム

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20100527

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100909

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110127