TWI736798B - 半導體儲存裝置及其操作方法 - Google Patents

半導體儲存裝置及其操作方法 Download PDF

Info

Publication number
TWI736798B
TWI736798B TW107135111A TW107135111A TWI736798B TW I736798 B TWI736798 B TW I736798B TW 107135111 A TW107135111 A TW 107135111A TW 107135111 A TW107135111 A TW 107135111A TW I736798 B TWI736798 B TW I736798B
Authority
TW
Taiwan
Prior art keywords
read
code
memory
special code
cell array
Prior art date
Application number
TW107135111A
Other languages
English (en)
Other versions
TW201931378A (zh
Inventor
須藤直昭
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Publication of TW201931378A publication Critical patent/TW201931378A/zh
Application granted granted Critical
Publication of TWI736798B publication Critical patent/TWI736798B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/20—Initialising; Data preset; Chip identification
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/143—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using laser-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C2029/0407—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals on power on

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Read Only Memory (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Memory System (AREA)

Abstract

本發明提供一種半導體儲存裝置及其操作方法，可在電源接通時自儲存單元陣列中準確地讀出設定資訊。本發明的快閃記憶體（100）包括：儲存單元陣列（110）；檢測部件，對接通電源進行檢測；ROM，至少保存用於執行儲存單元陣列的讀出動作的代碼，且將特殊代碼保存於特定的位址；以及控制部件，控制ROM的讀出。當利用檢測部件檢測到電源接通時，控制部件自ROM讀出特殊代碼，並判定所讀出的特殊代碼是否正確，在判定為正確的情況下，讀出代碼，在判定為不正確的情況下，再次讀出特殊代碼。

Description

半導體儲存裝置及其操作方法
本發明涉及一種快閃記憶體等半導體儲存裝置，尤其涉及一種電源接通時的通電(power on)動作。
反及(NAND)型快閃記憶體為了保存用於讀出、編程、抹除等的電壓的設定或者使用者的選項(option)的設定等資訊而使用熔絲單元(fuse cell)。熔絲單元例如設置於儲存單元陣列內無法由使用者存取的儲存區域中。快閃記憶體在電源接通時，作為充電(power up)動作而讀出保存於熔絲單元中的設定資訊，並將其載入配置暫存器(configuration register)等中。充電動作之後，控制器讀出保持於配置暫存器中的設定資訊並控制各動作。
例如，專利文獻1中公開了如下非揮發性記憶體：在通電動作中，判定自預檢驗(pre-check)用熔絲單元中讀出的資料是否與預先規定的預檢驗用資料一致，並將自主熔絲單元中讀出的配置資訊保存於非揮發性儲存區域中，判定自後檢驗(post-check)用熔絲單元中讀出的資料是否與預先規定的後檢驗 用資料一致，在預檢驗及後檢驗一致的情況下，結束配置資訊的讀出。
[現有技術文獻]
[專利文獻]
[專利文獻1]美國專利第7,433,247號公報
例如，在被供給3.0V電壓的快閃記憶體中，當將保證其動作的電壓的範圍設為2.7V~3.3V時，電源接通時用以使通電動作開始的通電電壓位準約為2.2V，此電壓比動作保證電壓低。在電源接通時的通電電壓位準的檢測電壓中因製程的偏差或動作溫度等而發生變動，因此，若將通電電壓位準提高至動作保證電壓位準，則用於通電動作的時間變長，或者重複進行通電檢測和重置，因此將通電電壓位準設定得比動作保證電壓低一些。
圖1是對通電電壓位準的熔絲單元的讀出動作進行說明的圖。在時刻t1，若供給電壓上升至作為通電電壓位準的2.2V，則成為通電模式(mode)，自儲存單元陣列的熔絲單元中讀出設定資訊，並將設定資訊載入配置暫存器中。之後，供給電壓為在時刻t2上升至2.7V~3.3V的動作保證電壓。
在通電動作中存在以下課題：在以2.2V左右的通電電壓位準使微控制器執行的情況下，與通常動作時相比，電源電壓低而幾乎沒有動作餘裕，因此若發生電壓變動，則無法正確地讀出來自ROM的命令代碼，因此熔絲單元的讀出動作失控，或者ROM 的讀出在中途停滯(stuck)。
本發明是解決這種現有課題者，目的在於提供一種可在電源接通時自儲存單元陣列中準確地讀出設定資訊的半導體儲存裝置。
本發明的包含CPU及ROM的半導體儲存裝置的操作方法中，CPU讀出保存於ROM中的特殊代碼，並判定所讀出的特殊代碼是否正確，當判定為正確時，接著讀出保存於ROM中的代碼，當判定為不正確時，再次讀出所述特殊代碼，且CPU按照所讀出的所述代碼來控制動作。
在一實施形態中，CPU以比通常動作時自ROM讀出資料時的時序週期慢的週期讀出所述特殊代碼。在一實施形態中，包括檢測對半導體儲存裝置接通電源的步驟，且CPU回應於檢測到電源接通而讀出特殊代碼。在一實施形態中，CPU按照所讀出的所述代碼而自儲存單元陣列中讀出設定資訊，並將所讀出的設定資訊保存於暫存器中。
根據本發明，當檢測到電源接通時，僅在自ROM正確地讀出了特殊代碼的情況下繼續讀出代碼，因此保證自ROM讀出的資料的準確性。結果，可在通電動作時自儲存單元陣列中準確地 讀出設定資訊。
100:快閃記憶體
110:儲存單元陣列
120:輸入輸出緩衝器
130:位址暫存器
140:控制器
142:CPU
144:ROM
150:字元線選擇電路
160:頁面緩衝器/感測電路
170:行選擇電路
180:內部電壓產生電路
190:電壓檢測部
AA、A8、RD1、RD2、…RDA、RDB:資料
Ax:列位址資訊
Ay:行位址資訊
BLK(0)、BLK(1)、…、BLK(m-1):儲存區塊
CLK:時脈信號
CODEEN、ROMERR:信號
H、L:電位準
S100~S118:步驟
t1、t2:時刻
Vcc:電源電壓
Vers:抹除電壓
Vpass:通過電壓
Vpgm:寫入電壓(編程電壓)
Vread:讀出通過電壓
WL0、WL1、WL2、…WLn+1:列位址
圖1是對充電檢測電位準的熔絲單元的讀出動作進行說明的圖。
圖2是表示本發明的實施例的快閃記憶體的構成的圖。
圖3是表示本發明的實施例的控制器的內部構成例的圖。
圖4是示意性地表示本發明的實施例的ROM的構成例的圖。
圖5是表示本發明的實施例中的通常動作時讀出ROM的資料的時序的圖。
圖6是表示本發明的實施例中的通電動作時讀出ROM的資料的時序的圖。
圖7是表示本發明的實施例中的通電動作時的ROM的資料的讀出動作的流程圖。
其次，參照附圖來詳細說明本發明的實施方式。這裡，例示NAND型的快閃記憶體作為優選形態。再者，應注意，附圖中為了便於理解而強調表示了各部，與實際器件的比例(scale)並不相同。
[實施例]
將本發明的實施例的快閃記憶體的主要部分的構成示於圖2。但是，這裡所示的快閃記憶體的構成為例示，本發明未必限定於這種構成。
本實施例的快閃記憶體100包含以下而構成：儲存單元陣列110，其中多個儲存單元排列成矩陣狀；輸入輸出緩衝器120，連接於外部輸入輸出端子I/O；位址暫存器(address register)130，自輸入輸出緩衝器120接收位址資料；控制器140，自輸入輸出緩衝器120接收指令(command)資料等來控制各部；字元線選擇電路150，自位址暫存器130接收列位址資訊Ax，對列位址資訊Ax進行解碼(decode)，並基於解碼結果來進行區塊的選擇和字元線的選擇等；頁面緩衝器/感測電路160，保持自由字元線選擇電路150所選擇的頁面中讀出的資料，或保持應在所選擇的頁面編程的輸入資料；行選擇電路170，自位址暫存器130接收行位址資訊Ay，對行位址資訊Ay進行解碼，並基於所述解碼結果來選擇頁面緩衝器/感測電路160內的行位址的資料；內部電壓產生電路180，生成資料的讀出、編程和抹除等所需的各種電壓(寫入電壓Vpgm、通過電壓Vpass、讀出通過電壓Vread、抹除電壓Vers等)；以及電壓檢測部190，監視電源接通時自外部端子供給的電源電壓Vcc，並檢測通電電壓位準。
儲存單元陣列110在行方向具有m個儲存區塊BLK(0)、BLK(1)、…、BLK(m-1)。在一個儲存區塊中形成多個將多個儲存單元串聯連接而成的NAND串單元。另外，在儲存單元陣列 110中包含熔絲單元，所述熔絲單元保存與用於快閃記憶體的操作的電壓的設定或者使用者的選項的設定等相關的設定資訊。熔絲單元是無法由使用者存取的區域。
在讀出動作時，對位元線施加正電壓，對選擇字元線施加例如0V，對非選擇字元線施加通過電壓，使位元線側選擇電晶體、源極線側選擇電晶體導通，對共用源極線施加0V。在編程動作時，對選擇字元線施加高電壓的編程電壓Vpgm，對非選擇的字元線施加中間電位，使位元線側選擇電晶體導通，使源極線側選擇電晶體斷開，將與資料“0”或“1”相應的電位供給至位元線GBL。在抹除動作時，對區塊內的所選擇的字元線施加0V，對P阱施加高電壓，將浮動閘極的電子抽出至基板，由此以區塊為單位來抹除資料。
電壓檢測部190監視電源接通時被供給至快閃記憶體100的電源電壓Vcc的電壓位準，當被供給的電壓位準達到通電電壓位準時，將通電檢測信號輸出至控制器140。通電電壓位準比快閃記憶體進行通常動作時的電壓低一些，例如，當供給至快閃記憶體的電壓Vcc為3.0V時(動作保證範圍例如為2.7V~3.3V)，通電電壓位準約為2.2V。
如圖3所示，控制器140包含CPU 142或ROM 144等。在ROM 144中保存著用以執行通電動作、讀出動作、編程動作、抹除動作等的命令或資料等的代碼。CPU 142按照設置於位址計數器中的位址，自ROM 144讀出命令等的代碼，並對所讀出的命 令代碼進行解碼，按照所解碼的命令來控制充電動作、讀出動作、編程動作、抹除動作等。
控制器140若接收到來自電壓檢測部190的通電檢測信號，則轉移至通電動作模式，但在一個通電動作中包含儲存單元陣列110的熔絲單元的讀出動作。在本實施例中，ROM 144保存著用以判定通電動作時是否正確進行了ROM讀出的特殊代碼。圖4中示出ROM 144的儲存區域的位址映射(address map)的一例。ROM 144包括矩陣狀的陣列，列位址有WL0、WL1、WL2、…WLn+1的位址空間，在一個列中保存例如8位元資料。在列位址WL0~列位址WLn中保存著通常動作時所需要的命令等的代碼。進而，在追加的列位址WLn+1中保存著用以判定通電動作時自ROM讀出的命令代碼等是否被正確地讀出的特殊代碼。特殊代碼是包含“0”和“1”的資料模式，例如為AAh(1010…)或55h(0101…)之類的資料模式。
CPU 142自ROM 144讀出資料時，按照設置於位址計數器中的列位址來指定ROM 144的列位址，並自ROM 144接收由列位址指定的8位元命令代碼。在回應於通電檢測信號來執行通電動作的情況下，首先在位址計數器中設置列位址WLn+1，自ROM 144讀出由列位址WLn+1指定的8位元特殊代碼，並判定所讀出的特殊代碼是否與期望值(期望值是特殊代碼)一致，一致的情況下，使位址計數器的列位址分支到其他列位址，接著自ROM 144讀出用於熔絲單元的讀出動作的命令代碼。在特殊代碼與期望 值不一致的情況下，再次自ROM 144讀出特殊代碼，並進行是否與期望值一致的判定。通過對這種自ROM 144的讀出進行控制，從而正確地讀出用以控制熔絲單元的讀出動作的命令代碼，並自熔絲單元中讀出正確的設定資訊。
圖5示出通常操作時的ROM的讀出時序。通常操作時，即為處於供給電壓位準足夠高的操作保證電壓中，因此可準確地讀出保存於ROM 144中的資料的狀態。CPU 142與時脈信號CLK的上升邊緣同步地使位址計數器遞增，並自ROM 144依次讀出資料。圖中示出與時脈信號CLK同步地自ROM 144讀出“RD1”、“RD2”、…“RDA”、“RDB”的例子。若讀出“RD1”，則CPU 142對其進行解碼，並進行與解碼內容相應的控制，在此期間，讀出接下來的“RD2”，對其進行解碼，並進行與解碼內容相應的控制。以後，同樣地進行與讀出的命令代碼相應的控制。
圖6示出通電動作時讀出熔絲單元時的ROM讀出時序的一例。通電操作時，CPU 142在位址計數器中設置列位址WLn+1，自ROM 144讀出特殊代碼，並判定所讀出的特殊代碼是否正確。例如，若特殊代碼為AAh，則判定所讀出的特殊代碼是否與期望值(AAh)一致。一致的情況下，判定為正確地讀出了特殊代碼，CPU 142使位址計數器的列位址分支，並自ROM 144讀出用以執行熔絲單元的讀出的命令代碼。
另一方面，在特殊代碼與期望值不一致的情況下，判定為未正確地讀出特殊代碼，CPU 142使位址計數器的列位址 WLn+1保持原樣，再次自ROM 144讀出特殊代碼，並判定所讀出的特殊代碼是否被正確地讀出。重複進行所述處理直至特殊代碼與期望值一致。這樣，CPU 142僅在正確地讀出了特殊代碼的情況下，讀出用以執行熔絲單元的讀出的命令代碼。
圖6中，CODEEN信號表示讀出特殊代碼的存取時序，當CODEEN信號為高電位準(H電位準)時，在位址計數器中設置WLn+1，並讀出特殊代碼，當CODEEN信號為低電位準(L電位準)時，在位址計數器中設置用於熔絲單元讀出的位址。另外，ROMERR信號表示特殊代碼是否正確，例如，在H電位準時，表示無法正確地讀出特殊代碼，在L電位準時，表示正確地讀出了特殊代碼。電源接通時，考慮到供給電壓不穩定，從而特殊代碼的讀出速度比通常動作時的讀出速度慢，這裡，以1/2的速度讀出特殊代碼。另外，CPU 142回應於時脈信號CLK的下降邊緣而自ROM 144讀出資料。
當CODEEN信號為H電位準時，在位址計數器中設置列位址WLn+1，CPU 142回應於時脈信號CLK的下降邊緣而自ROM 144讀出特殊代碼。特殊代碼設為AAh。CPU 142將自ROM 144讀出的特殊代碼保存於暫存器中，並將此暫存器與保存有期望值(AAh)的暫存器加以比較。若兩者一致，則ROMERR信號為L電位準，且表示正確地讀出了特殊代碼。回應於ROMERR信號為L電位準，而CODEEN信號自H電位準轉變為L電位準，在位址計數器中設置保存有用於熔絲單元的讀出動作的命令代碼的列位 址。然後，CPU 142響應於下一個時脈信號CLK的下降邊緣而自ROM 144讀出“RD1”，對“RD1”進行解碼，並執行所述命令。以後，每當正確地讀出特殊代碼時，便使位址計數器的位址遞增。
如果自ROM 144讀出的特殊代碼為A8h(錯誤資料)，則由於所讀出的特殊代碼(A8h)與期望值(AAh)不一致，因此，ROMERR信號轉變為H電位準，且表示未正確地讀出特殊代碼。ROMERR信號的H電位準的期間與時脈信號CLK的一個週期相等。若ROMERR信號轉變為H電位準，則回應於此而維持CODEEN信號的H電位準。因此，位址計數器的列位址WLn+1保持原樣，CPU 142在下一個時脈信號CLK的下降邊緣再次讀出列位址WLn+1的特殊代碼。若再次讀出的特殊代碼為AAh，則基於由位址計數器指定的列位址而讀出作為下一個命令代碼的“RD4”。
圖7中示出本實施例的通電動作時的熔絲單元的讀出動作的流程。電源接通時，若利用電壓檢測部190檢測到通電電壓位準(S100)，則將所述檢測信號提供至控制器140，控制器140以通電模式開始動作(S102)。在位址計數器中設置列位址WLn+1(S104)，與時脈信號CLK同步地自ROM 144讀出特殊代碼(S106)。其次，CPU 142對所讀出的特殊代碼與期望值(期望值是特殊代碼)進行比較(S108)，若兩者一致(S110)，則使位址計數器的位址分支到保存有用以執行熔絲單元的讀出動作的命令代碼的位址(S112)，並自ROM 144讀出所述命令代碼(S114)。CPU 142基於所讀出的命令代碼而執行來自儲存單元陣列的熔絲 單元的設定資訊的讀出(S116)。在用以執行熔絲單元的讀出的一系列命令代碼的讀出結束的情況下(S118)，使與熔絲單元的讀出相關的通電動作結束。最終，自熔絲單元中讀出的設定資訊被載入配置暫存器等中。
在一系列命令代碼的讀出未結束的情況下，返回至步驟S104，再次在位址計數器中設置列位址WLn+1(S104)，並讀出特殊代碼(S106)，在特殊代碼與期望值一致的情況下(S108、S110)，使位址計數器的列位址分支(S112)。在位址計數器中設置使上一個列位址遞增+1而成的列位址、或者使上一個列位址遞減-1而成的列位址。這樣，自ROM讀出並執行下一個命令代碼。
另外，在特殊代碼與期望值不一致的情況下，再次讀出特殊代碼並與期望值加以比較。作為結果，重複進行所述處理直至特殊代碼與期望值一致。與通常動作時的電壓相比，通電電壓位準低，而且容易發生電壓變動，因此，可能出現特殊代碼與期望值的不一致。
這樣，在本實施例中，僅在正確地讀出了特殊代碼的情況下讀出命令代碼，因此可保證所讀出的命令代碼的準確性。因此，可正確地進行儲存單元陣列的熔絲單元的讀出，且可將所讀出的設定資訊正確地載入配置暫存器等中。
對本發明的優選實施方式進行了詳細敘述，但本發明並不限定於特定的實施方式，在權利要求書所記載的發明主旨的範圍內，能夠進行各種變形、變更。
100‧‧‧快閃記憶體
110‧‧‧儲存單元陣列
120‧‧‧輸入輸出緩衝器
130‧‧‧位址暫存器
140‧‧‧控制器
150‧‧‧字元線選擇電路
160‧‧‧頁面緩衝器/感測電路
170‧‧‧行選擇電路
180‧‧‧內部電壓產生電路
190‧‧‧電壓檢測部
Ax‧‧‧列位址資訊
Ay‧‧‧行位址資訊
Vcc‧‧‧電源電壓
BLK(0)、BLK(1)、…、BLK(m-1)‧‧‧儲存區塊
Vers‧‧‧抹除電壓
Vpass‧‧‧通過電壓
Vpgm‧‧‧寫入電壓(編程電壓)
Vread‧‧‧讀出通過電壓

Claims (9)

  1. 一種半導體儲存裝置，包括：儲存單元陣列；檢測部件，對接通電源進行檢測；唯讀記憶體，至少保存用於執行所述儲存單元陣列的讀出動作的代碼，且將用於判定在電源接通時自所述唯讀記憶體讀出的所述代碼是否被正確地讀出的特殊代碼保存於特定的位址；以及控制部件，控制所述唯讀記憶體的讀出，當利用所述檢測部件檢測到所述電源接通時，所述控制部件自所述唯讀記憶體讀出所述特殊代碼，並判定所讀出的所述特殊代碼是否正確，在判定為正確的情況下，讀出用於執行所述儲存單元陣列的所述讀出動作的所述代碼，在判定為不正確的情況下，再次讀出所述特殊代碼。
  2. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述控制部件按照所讀出的所述代碼來讀出保存於所述儲存單元陣列中的設定資訊，並將所讀出的所述設定資訊設定於暫存器中。
  3. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述控制部件與時脈信號同步地讀出唯讀記憶體，且所述特殊代碼是以比通常動作時讀出所述唯讀記憶體時的時序的週期慢的週期被讀出。
  4. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述特殊代碼是包含0和1的資料模式，所述控制部件包含中央處理裝置，且所述中央處理裝置按照位址計數器的位址來讀出所述特殊代碼或所述代碼。
  5. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述檢測部件對電源接通時的供給電壓達到固定值進行檢測，且所述固定值比保證所述半導體儲存裝置的動作的電壓低。
  6. 如申請專利範圍第1項所述的半導體儲存裝置，其中，所述儲存單元陣列是反及型的非揮發性儲存單元陣列。
  7. 一種半導體儲存裝置的操作方法，所述半導體儲存裝置包含中央處理器及唯讀記憶體，其中，所述中央處理器讀出保存於所述唯讀記憶體中用於判定在電源接通時自所述唯讀記憶體讀出的代碼是否被正確地讀出的特殊代碼，所述代碼用於執行一儲存單元陣列的讀出動作，並判定所讀出的特殊代碼是否正確，當判定為正確時，接著讀出保存於唯讀記憶體中用於執行所述儲存單元陣列的所述讀出動作的所述代碼，當判定為不正確時，再次讀出所述特殊代碼，且所述中央處理器按照所讀出的所述代碼來控制動作。
  8. 如申請專利範圍第7項所述的操作方法，其中，所述中央處理器以比通常動作時自所述唯讀記憶體讀出資料時的時序週期慢的週期讀出所述特殊代碼。
  9. 如申請專利範圍第7項所述的操作方法，其中，所述中央處理器按照所讀出的所述代碼而自所述儲存單元陣列中讀出設定資訊，並將所讀出的設定資訊保存於暫存器中。
TW107135111A 2018-01-11 2018-10-04 半導體儲存裝置及其操作方法 TWI736798B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2018-002593 2018-01-11
JP2018002593A JP6494139B1 (ja) 2018-01-11 2018-01-11 半導体記憶装置

Publications (2)

Publication Number Publication Date
TW201931378A TW201931378A (zh) 2019-08-01
TWI736798B true TWI736798B (zh) 2021-08-21

Family

ID=65999176

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107135111A TWI736798B (zh) 2018-01-11 2018-10-04 半導體儲存裝置及其操作方法

Country Status (5)

Country Link
US (1) US10825533B2 (zh)
JP (1) JP6494139B1 (zh)
KR (1) KR102146165B1 (zh)
CN (1) CN110033810B (zh)
TW (1) TWI736798B (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10593730B1 (en) 2018-10-10 2020-03-17 Micron Technology, Inc. Three-dimensional memory array
JP6748760B1 (ja) 2019-05-13 2020-09-02 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6796681B2 (ja) 2019-05-13 2020-12-09 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
JP6792667B2 (ja) 2019-05-13 2020-11-25 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
US10832790B1 (en) * 2019-09-26 2020-11-10 Western Digital Technologies, Inc. Performance of non data word line maintenance in sub block mode
JP6908762B1 (ja) 2020-07-02 2021-07-28 ウィンボンド エレクトロニクス コーポレーション パワーダウン検出回路および半導体記憶装置
JP6975296B1 (ja) * 2020-08-17 2021-12-01 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置および動作方法
JP7476389B1 (ja) 2023-04-07 2024-04-30 華邦電子股▲ふん▼有限公司 半導体記憶装置の初期設定装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030097618A1 (en) * 2001-11-19 2003-05-22 Yong-Un Kim Microcontroller capable of correcting program codes and method for driving the same
US20070081377A1 (en) * 2005-09-26 2007-04-12 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
JP2007102931A (ja) * 2005-10-04 2007-04-19 Sanyo Electric Co Ltd メモリ制御回路
US20070147144A1 (en) * 2005-12-26 2007-06-28 Naoya Tokiwa Semiconductor integrated circuit device
TW201621906A (zh) * 2014-12-02 2016-06-16 華邦電子股份有限公司 快閃記憶體、記憶體模組、電腦程式產品以及動作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11212945A (ja) * 1998-01-26 1999-08-06 Mitsubishi Electric Corp マイクロコンピュータおよびそのメモリ
US6121886A (en) * 1999-05-18 2000-09-19 General Electric Company Method for predicting fault conditions in an intelligent electronic device
US6545899B1 (en) * 2001-12-12 2003-04-08 Micron Technology, Inc. ROM embedded DRAM with bias sensing
DE10217710C1 (de) 2002-04-20 2003-11-20 Infineon Technologies Ag Halbleiterschaltung mit Fuses und Ausleseverfahren für Fuses
US20080270811A1 (en) * 2007-04-26 2008-10-30 Super Talent Electronics Inc. Fast Suspend-Resume of Computer Motherboard Using Phase-Change Memory
KR100898673B1 (ko) * 2007-08-08 2009-05-22 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 동작 방법
KR101818445B1 (ko) * 2011-07-08 2018-01-16 삼성전자주식회사 메모리 컨트롤러, 이의 동작 방법, 및 상기 메모리 컨트롤러를 포함하는 전자 장치들
US8780640B2 (en) * 2011-12-02 2014-07-15 Cypress Semiconductor Corporation System and method to enable reading from non-volatile memory devices
CN103794253B (zh) 2012-10-30 2017-02-08 北京兆易创新科技股份有限公司 一种Nand闪存和读取其配置信息的方法和装置
JP5905547B1 (ja) * 2014-09-05 2016-04-20 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置
CN105512054B (zh) * 2015-12-09 2018-11-09 上海兆芯集成电路有限公司 主机接口控制器以及储存装置控制方法
CN106017727B (zh) * 2016-05-16 2018-11-06 合肥市芯海电子科技有限公司 一种多芯片温度测试及标定系统及方法
JP2017224370A (ja) * 2016-06-15 2017-12-21 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
CN109409141B (zh) * 2017-08-18 2020-08-11 纬创资通（中山）有限公司 电子装置及电子装置的充电控制方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030097618A1 (en) * 2001-11-19 2003-05-22 Yong-Un Kim Microcontroller capable of correcting program codes and method for driving the same
US20070081377A1 (en) * 2005-09-26 2007-04-12 Macronix International Co., Ltd. Method and circuit for reading fuse cells in a nonvolatile memory during power-up
JP2007102931A (ja) * 2005-10-04 2007-04-19 Sanyo Electric Co Ltd メモリ制御回路
US20070147144A1 (en) * 2005-12-26 2007-06-28 Naoya Tokiwa Semiconductor integrated circuit device
TW201621906A (zh) * 2014-12-02 2016-06-16 華邦電子股份有限公司 快閃記憶體、記憶體模組、電腦程式產品以及動作方法

Also Published As

Publication number Publication date
CN110033810B (zh) 2021-10-08
KR102146165B1 (ko) 2020-08-20
US20190214095A1 (en) 2019-07-11
JP2019121414A (ja) 2019-07-22
JP6494139B1 (ja) 2019-04-03
CN110033810A (zh) 2019-07-19
US10825533B2 (en) 2020-11-03
TW201931378A (zh) 2019-08-01
KR20190085839A (ko) 2019-07-19

Similar Documents

Publication Publication Date Title
TWI736798B (zh) 半導體儲存裝置及其操作方法
KR100706816B1 (ko) 프로그램 속도를 향상시킬 수 있는 불휘발성 메모리 장치및 그것의 프로그램 방법
KR101070995B1 (ko) 비휘발성 메모리 디바이스의 프로그래밍
KR101434403B1 (ko) 플래시 메모리 장치, 그것의 프로그램 방법, 그리고 그것을포함하는 메모리 시스템
JP6467078B1 (ja) 半導体記憶装置
JP4931404B2 (ja) 不揮発性メモリ装置
KR100997300B1 (ko) 다중 레벨 셀 비휘발성 메모리 디바이스에서의 단일 래치 데이터 회로
JP2007122855A (ja) 信頼性を向上させることができるフラッシュメモリ装置
JP2009301616A (ja) 不揮発性半導体記憶装置
US20160062656A1 (en) Command Set Extension for Non-Volatile Memory
JP2009146474A (ja) 不揮発性半導体記憶装置
US11107541B2 (en) Memory device and method of operating the memory device
JP4209219B2 (ja) 不揮発性半導体記憶装置および記憶装置並びに不良記憶素子検出修復方法
US11705213B2 (en) Semiconductor memory device capable of re-reading the setting information after power-on operation and operation method thereof
CN111933208B (zh) 半导体存储装置
KR100430608B1 (ko) 반도체기억장치
TWI727424B (zh) 半導體記憶裝置
US20240145008A1 (en) Memory device and operating method of the memory device