KR100430608B1

KR100430608B1 - 반도체기억장치

Info

Publication number: KR100430608B1
Application number: KR10-1998-0043381A
Authority: KR
Inventors: 데쓰지 다케구찌; 하루오 쇼지
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 1998-01-27
Filing date: 1998-10-16
Publication date: 2004-08-09
Also published as: JPH11213680A; KR19990066789A; US6215717B1; JP3905204B2

Abstract

본 발명은 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 설정을 실행함으로써 기입 보호 설정에 요하는 시간을 단축할 수 있는 반도체 기억 장치를 제공하는 것을 목적으로 하며, 본 발명의 반도체 기억 장치는 기입 영역이 소정의 블록으로 분할 되고, 상기 블록 단위로 기억 정보의 개서을 방지 할 수 있는 반도체 기억 장치에서, 임의의 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하는 기입 보호 수단을 갖는 구성으로 된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}

본 발명은, 기입 영역이 소정의 블록으로 분할되고 상기 블록 단위로 기억 정보의 재기입을 방지 할 수 있는 반도체 기억장치에 관한 것이다.

최근에 비휘발성 반도체 기억장치의 단일 전원화에 따라 기억 정보를 잘못하여 재기입 해버리는 것을 방지하는 기능 즉, 기입 보호 기능의 요구가 높아지고 있다.

종래의 반도체 기억장치는, 기입 영역이 소정의 블록으로 분할되고, 상기 블록 단위로 기억 정보의 재기입을 방지하는 기능, 즉 기입 보호 기능을 가지며, 기입 보호의 설정을 각 블록 단위로 실행하고 있다.

상기 기입 보호 기능을 갖는 종래의 반도체 기억장치에 관한 기입 보호 회로를 예를 들어 도 12의 구성도에 따라 설명한다.

종래의 반도체 기억장치에 있어서, 도 12의 기입 보호 회로(201)는 기입 보호 정보를 설정하기 위한 제어를 실행하는 기입 보호 제어 회로(212)와, 기입 보호 설정을 실행하는 블록을 지정하기 위한 어드레스 신호를 입력하는 입력 버퍼 회로(23)와, 상기 어드레스 신호를 디코딩하여 기입 보호 정보를 설정하는 블록을 지정하는 디코더 회로(24)와, 기입 보호 제어 회로(212)의 제어에 의해 지정된 블록에 대하여 기입 보호 설정을 실행하는 기입 보호 설정 회로(211)로 구성된다.

상기와 같이 구성된 기입 보호 회로(201)는 구체적으로는 외부로부터의 OE(output enable), WE(write enable) 등의 제어신호 및 어드레스 신호에 의거하여 블록 단위로 기입 보호 설정을 실행한다. 즉, 기입 보호를 설정할 블록이 복수개 존재하는 경우는 각 블록 단위의 기입 보호 설정을 복수회로 나누어 실행한다.

또한, 도 12에 나타낸 종래의 반도체 기억장치는 기입 보호 회로(201)에 의한 어드레스 신호(A6)를 기입 보호 설정의 제어신호로서 사용하고, 최상위의 어드레스(도 12에서는 Ai를 나타냄)(A14, A15, A16)를, 기입 보호 설정을 실행할 블록을 지정하기 위한 신호로서 사용한다.

또한, 기입 보호 회로(201)를 구성하는 기입 보호 설정 회로(211)는, 예를들어 도 13에 나타낸 바와 같이, 각 블록 단위로 기입 보호 정보를 기억하는 보호 기억 회로(221a～221g)를 가지며, 각 보호 기억 회로(221a～221g)에서 기입 보호 정보를 기억함으로써 기입 보호를 설정한다.

또한, 종래의 반도체 기억장치는 데이터의 기입 처리를 실행할 때마다 도 13에 나타낸 신호 PDCB를 0 VCC→0.5 VCC로 설정하여 N채널 트랜지스터(33)를 ON상태로 하고, 저항(34), 인버터(35), 인버터(36)를 통하여 기입 보호 신호(WP), 즉 상기 기입 처리에 대응하는 블록의 기입 보호 정보(도 13에 나타낸 보호 기억 회로(221a～221g)의 어느 하나의 기입 보호 정보)를 판독한다. 또한, 여기서 말하는 기입 보호 정보라 함은 각 블록의 기입 보호가 설정되어 있는가 또는 해제되어 있는가 여부를 나타내는 정보를 말한다.

예를 들어, 종래의 반도체 기억장치는 상기 블록의 기입 보호 정보(WP)가 'H' 이면 상기 블록을 기입 보호 설정 상태로서 인식하고, 'L' 이면 상기 블록을 기입 보호 해제 상태로서 인식한다.

여기서, 종래의 기입 보호 회로(201)의 기입 보호 설정 동작을 도 16에 의거하여 간단히 설명한다.

어드레스 신호(Ai: A14, A15, A16)가 입력 버퍼 회로(23)에 입력된 경우, 디코더 회로(24)는 어드레스 신호(Ai)를 디코딩하여 기입 보호 설정을 실행하는 블록으로서, 예를 들어 블록 0을 지정하여, 상기 블록 0에 대응하는 블록 신호(BLK0)를 'H' 로 설정한다(도 16, ①).

이 상태에서 고전압 검출 회로(41)에 의거하여 제어 신호(OE)가 확인되고,또한 입력 버퍼 회로(42, 43)를 통하여 유효한 어드레스 신호(A6) 및 제어신호(WE)가 입력된 경우, 도 14에 나타낸 기입 보호 제어 회로(212)는 NAND 게이트(47) 및 인버터(48, 49)를 통하여 기입 보호 설정을 제어하기 위한 기입 신호(WPP) 및 콘트롤 게이트 신호(WPG)를 출력한다.

즉, 제어 신호(OE)=12V, 어드레스 신호(A6)= 'L' , 제어 신호(WE)='L'의 경우, 기입 보호 제어 회로(212)는 신호 WPP 및 WPG를 'H' 로 하여 기입 보호 설정 회로(211)에 대한 기입 보호 설정을 제어한다(도 16, ②).

여기서, 기입 보호 설정 회로(211)는 예를 들어 도 13에 나타낸 블록 0(신호 (BLK0))에 대응하는 기입 보호 기억 회로(221a)에, 기입 보호의 설정을 나타내는 기입 보호 정보를 기억한다. 또한, 상기 기입 보호 기억 회로(221a)는 예를 들어 도 15에 나타낸 바와 같이 기입 보호 정보를 기억하는 기억 회로(CAM 셀 : Content Addressable Memory)(81) 및 P 채널 트랜지스터(82), N 채널 트랜지스터(83), NAND 게이트(84)를 가지며, 신호 WPP, WPG에 의거하여 지정된 블록에 기입 보호 정보를 기억한다.

이와 같이 종래의 기입 보호 회로(201)는 블록0(BLK0)의 기입 보호 설정을 실행하고, 다시 어드레스 신호(Ai)를 순차 전환함으로써 다른 블록(BLKn)에 대해서도 마찬가지로 기입 보호 설정을 실행한다(도 16, ③④⑤⑥⑦⑧).

그러나, 종래의 반도체 기억장치는 기입 보호를 설정할 블록이 복수개 존재하는 경우, 각 블록 단위의 기입 보호 설정을 복수회로 나누어 실행해야만 하고,기입 회수 만큼의 시간(단일 블록에 대한 기입 보호 설정의 시간: 약 100㎲ × 기입 보호를 설정할 블록수)을 요한다.

본 발명의 목적은 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 설정을 실행함으로써 기입 보호 설정에 요하는 시간을 단축할 수 있는 반도체 기억장치를 제공하는 것이다.

도 1은 본 발명의 기입 보호 설정 회로의 구성도.

도 2는 본 발명의 반도체 기억장치의 전체 구성도.

도 3은 본 발명의 반도체 기억장치에서의 기입 보호 설정 회로의 위치를 나타내는 도면.

도 4는 기입 보호 제어 회로의 구성도.

도 5는 입력 버퍼 회로의 구성도.

도 6은 디코드 회로의 구성도.

도 7은 기입 보호 기억 회로의 구성도.

도 8은 래치 회로의 구성도.

도 9는 고전압 검출 회로의 구성도.

도 10은 기입 보호 설정의 타이밍 챠트.

도 11은 도 1과 다른 기입 보호 설정 회로(21a)의 구성도.

도 12는 종래의 기입 보호 회로의 구성도.

도 13은 종래의 기입 보호 설정 회로의 구성도.

도 14는 종래의 기입 보호 제어 회로의 구성도.

도 15는 종래의 기입 보호 기억 회로의 구성도.

도 16은 종래의 기입 보호 설정의 타이밍 차트.

※ 도면의 주요부분에 대한 부호의 설명 ※

1: 기입 보호 회로 2: RY/BY 버퍼

3: 제어 회로 4: 저Vcc 검출 회로

5: 기입 회로 6: 기입/소거 펄스 타이머

7: 소거 회로 8: CE/OE 회로

9: 입출력 버퍼 10: 데이터 래치

11: 디코더 12: 메모리 셀

21: 기입 보호 설정 회로 21a: 기입 보호 설정 회로

22: 기입 보호 제어 회로 23: 입력 버퍼 회로

24: 디코더 회로

31a, 31b, 31c, 31d, 31e, 31f, 31g: 래치 회로

32a, 32b, 32c, 32d, 32e, 32f, 32g: 기입 보호 기억 회로

33: N 채널 트랜지스터 34: 저항

35, 36: 인버터 41: 고전압 검출 회로

42, 43: 입력 버퍼 회로 44: 지연 회로

45: 인버터 46: NOR 게이트

47: NAND 게이트 48, 49: 인버터

50: NAND 게이트 51: 인버터

61: NOR 게이트 62, 63, 64: 인버터

71: NAND 게이트 72, 73, 74: 인버터

81: 기억 회로 82: P 채널 트랜지스터

83: N 채널 트랜지스터 84: NAND 게이트

91, 92, 93: N 채널 트랜지스터 94, 95: 인버터

101, 102: P 채널 트랜지스터 103: N 채널 트랜지스터

104, 105: 인버터 112: P 채널 트랜지스터

113: N 채널 트랜지스터 114, 115: 인버터

116: P 채널 트랜지스터 117: N 채널 트랜지스터

118, 119, 120: 인버터 121: P 채널 트랜지스터

122: N 채널 트랜지스터 123, 124: 인버터

211: 기입 보호 설정 회로 212: 기입 보호 제어 회로

221a, 221b, 221c, 221d, 221e, 221f, 221g: 기입 보호 기억 회로

그래서, 상기 과제를 해결하기 위해 본 발명의 반도체 기억장치는, 청구항 1의 기재와 같이, 개별 블록 단위로 각각 재기입될 수 있는 소정 수의 블록으로 분할된 기입 영역; 및 상기 소정 수의 블록 중에서 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하여 상기 복수의 블록에 대한 재기입을 방지하는 기입 보호 수단(후술하는 실시예의 기입 보호 회로(1), 기입 보호 설정 회로(21, 21a)에 상당)을 갖는 구성으로 된다.

본 발명의 반도체 기억장치는 기입 보호를 설정하는 블록이 복수개 존재하는 경우, 종래와 같이 각 블록 단위의 기입 보호 설정을 복수회로 나누어 실행하지 않고, 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정할 수 있다.

따라서, 본 발명의 반도체 기억장치는 기입 보호를 설정할 블록이 복수개 존재하는 경우에도 단일 블록에 대한 기입 보호 설정의 시간과 동일한 시간만이 요구되기 때문에 종래의 반도체 기억장치와 비교하여 기입 보호 설정에 필요한 시간을 단축하는 것이 가능하다.

또한, 본 발명의 반도체 기억장치는, 청구항 2의 기재와 같이, 개별 블록 단위로 각각 재기입될 수 있는 소정 수의 블록으로 분할된 기입 영역; 및 상기 소정수의 블록 중에서 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하여 상기 복수의 블록에 대한 재기입을 방지하는 기입 보호 수단을 구비하고, 상기 기입 보호 수단은, 상기 기입 보호 정보가 설정될 상기 복수의 블록을 지정하기 위한 어드레스 신호를 디코딩하는 디코딩 수단; 및 외부에서 제공된 제어 신호에 기초하여 상기 기입 보호 정보를 설정하기 위한 동작을 제어하는 기입 보호 제어 수단(후술하는 실시예의 기입 보호 제어 회로(22)에 상당)을 더 구비하며, 상기 기입 보호 수단은 상기 기입 보호 제어 수단의 제어하에 상기 디코딩 수단에 의해 지정된 상기 복수의 블록에 대하여 상기 기입 보호 정보를 동시에 설정하는 구성으로 된다.

청구항 2 기재의 반도체 기억장치에 있어서, 상기 기입 보호 수단은 상기 기입 보호 제어 수단의 제어에 의해 상기 디코딩 수단에 의해 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하는 것이 가능하다.

따라서, 본 발명의 반도체 기억장치는, 청구항 1 기재의 반도체 기억장치와 동일하게 기입 보호를 설정할 블록이 복수개 존재하는 경우에도 단일의 블록에 대한 기입 보호 설정의 시간과 동일한 시간만이 요구되기 때문에 종래의 반도체 기억 장치와 비교하여 기입 보호 설정에 요하는 시간을 단축하는 것이 가능하다.

또한, 청구항 2 기재의 반도체 기억장치를 구성하는 상기 기입 보호 수단은, 청구항 3의 기재와 같이, 기입 보호 정보가 제공될 상기 복수의 블록을 지시하는디코딩 신호를 개별 블록 단위로 래치하는 래치 수단(후술하는 실시예의 래치 회로(31a, 31b, 31c, 31d, 31e, 31f, 31g에 상당); 및 상기 래치 수단에 의해 래치된 상기 디코딩 신호에 기초하여 개별 블록 단위로 상기 기입 보호 정보를 저장하는 기입 보호 기억 수단(후술하는 실시예의 기입 보호 기억 회로(32a, 32b, 32c, 32d, 32e, 32f, 32g에 상당)을 더 구비하며, 상기 복수의 블록에 대응하는 디코딩 신호가 상기 래치 수단에 의해 미리 래치됨으로써, 기입 보호 정보가 상기 복수의 블록에 대하여 동시에 설정되는 구성으로 된다.

따라서, 본 발명의 반도체 기억장치에 있어서, 기입 보호 수단은 미리 상기 래치 수단에 의해 복수의 블록에 대응하는 각 디코딩 신호를 래치함으로써 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하는 것이 가능하다.

또한, 청구항 2 기재의 반도체 기억장치를 구성하는 상기 기입 보호 수단은, 청구항 4의 기재와 같이, 상기 디코딩 수단에 의해 블록이 지정됨과 동시에 상기 디코딩 수단에 의해 지정된 블록 이외의 블록 중 적어도 하나가 지정되도록, 상기 어드레스 신호 이외의 입력 신호를 디코딩하는 입력 신호 디코딩 수단(후술하는 실시예의 조합 회로에 상당); 및 상기 디코딩 수단에 의해 디코딩된 제 1 신호 및 상기 입력 신호 디코딩 수단에 의해 디코딩된 제 2 신호에 기초하여 개별 블록 단위로 기입 보호 정보를 저장하는 기입 보호 기억 수단(후술하는 실시예의 기입 보호 기억 회로(32a, 32b, 32c, 32d, 32e, 32f, 32g에 상당)을 더 구비하며, 상기 디코딩 수단 및 상기 입력 신호 디코딩 수단에 의해 지정된 복수의 블록에 대하여 동시에 기입 보호 정보가 설정되는 구성으로 된다.

따라서, 본 발명의 반도체 기억장치에서 기입 보호 수단은 상기 디코딩 수단과 상기 입력 신호 디코딩 수단에 의해 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하는 것이 가능하다.

또한, 청구항 4 기재의 반도체 기억장치에서, 청구항 5에 기재된 바와 같이, 상기 입력 신호 디코딩 수단에 의해 지정된 블록 및 상기 디코딩 수단에 의해 지정된 블록은 연속하는 블록의 선두 또는 후미에 위치한, 상기 디코딩 수단에 의해 지정된 블록과 연속하여 배치되는 것을 특징으로 한다.

청구항 5의 반도체 기억장치는 특히 다음 경우에 유용하다.

예를 들어, BIOS(Basic Input/Output System: OS 중의 하드웨어에 의존하는 제어 프로그램군) 저장용으로 사용되는 플래시 메모리는 시스템 기동 중에 선두 어드레스로부터 판독되기 때문에 부트(boot)를 실행하기 위한 블록(이후, 부트 블록이라함)이 선두 블록으로부터 연속하여 배치된다.

BIOS는 통상의 시스템 사용시에 재기입하는 일이 없기 때문에 상기 플래시 메모리는 잘못하여 재기입되지 않도록 선두 블록으로부터 연속하는 블록에 대하여 기입 보호 정보를 설정한다.

이하 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정 할 수 있는 반도체 기억장치의 실시예를 도면에 의거해 설명한다.

도 2는 본 발명의 반도체 기억장치의 전체 구성을 나타낸다.

도 2에서 본 발명의 반도체 기억장치는 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정 할 수 있는 본 발명의 기입 보호 회로(1)와, 종래로부터의 RY/BY 버퍼(2)와, 제어 회로(3)와, 저Vcc 검출 회로(4)와, 기입 회로(5)와, 기입/소거 펄스 타이머(6)와, 소거 회로(7)와, CE/OE 회로(8)와, 입출력 버퍼(9)와, 데이터 래치(10)와, 디코더(11)와, 메모리 셀(12)로 구성된다. 또한, 본 발명의 반도체 기억장치는 메모리 셀(12)의 기입 영역이 소정의 블록으로 분할되고, 상기 블록 단위로 기억 정보의 잘못된 재기입을 방지하는 기능, 즉 기입 보호 기능을 가지며, 기입 보호의 설정을 각 블록 단위로 실행한다.

상기 도 2에 나타낸 본 발명의 반도체 기억장치는 상기 반도체 기억장치를 구성하는 각 회로의 처리에 의해 어드레스 신호(A0～A16) 및 제어 신호(WE: 기입 이네이블, CE: 칩 이네이블, OE: 출력 이네이블) 등의 정보에 의거해 메모리 셀(12)로부터의 데이터(데이터 신호: DQ0～DQ15)의 판독 처리, 메모리 셀(12)에 대한 데이터의 기입 처리 및 메모리 셀(12)내의 데이터를 소거하는 처리, 기입 보호를 설정하는 복수의 블록에 대하여 각 블록 단위의 기입 보호 설정을 복수회로 나누어 실행하는 처리 등, 종래와 마찬가지로 반도체 기억장치로서의 통상의 처리를 실행한다. 또한, 도 2에서 어드레스 신호의 비트 수는 설명의 편의상 17비트로 하지만 상기 비트 수는 그에 제한되지 않고 메모리 용량에 따라 다르다.

더욱이, 본 발명의 반도체 기억장치는 기입 보호를 설정할 블록이 복수개 존재하는 경우에 기입 보호 설정에 요하는 시간을 단축하기 위해 기입 보호 회로(1)에 의해 임의로 지정된 복수개의 블록에 대하여 동시에 기입 보호 정보를 설정하는 가능을 갖는다.

도 3은 본 발명의 반도체 기억장치의 일부를 구성하는 기입 보호 회로(1)의구성을 나타낸다.

본 발명의 반도체 기억장치를 구성하는 기입 보호 회로(1)는 기입 보호 제어 회로(22)와, 입력 버퍼 회로(23)와, 디코드 회로(24)와, 기입 보호 설정 회로(21)로 구성 되며, 외부로부터의 제어 신호(OE, WE) 및 어드레스 신호(A6, Ai)에 의거하여 블록 단위로 기입 보호 설정을 실행한다.

또한, 도 2에 나타낸 본 발명의 반도체 기억장치는 기입 보호 회로(1)에 의해 어드레스 신호(A6)를 기입 보호 설정의 제어 신호로서 사용하고, 최상위의 어드레스 신호(도 3에서는 Ai를 나타냄)(A14, A15, A16)를 기입 보호 설정을 실행할 블록을 지정하기 위한 신호로서 사용한다.

여기서, 도 3에 나타낸 본 발명의 기입 보호 회로(1)를 구성하는 상기 각 회로(기입 보호 제어 회로(22), 입력 버퍼 회로(23), 디코더 회로(24), 기입 보호 설정 회로(21)에 상당)를 도면에 의거하여 상세히 설명한다.

기입 보호 제어 회로(22)는 기입 보호 정보를 설정하기 위한 제어를 실행하는 기능을 갖는다. 상기 기입 보호 제어 회로(22)는 예를 들어 도 4에 나타낸 바와 같이 제어 신호(OE)의 '12V'를 검출했을 때에 신호 OEH='H'를 출력하는 고전압 검출 회로(41)와, 어드레스 신호(A6)를 수신하는 입력 버퍼 회로(42)와, 제어 신호(WE)를 수신하는 입력 버퍼 회로(43)와, 지정된 블록에 대한 기입 보호 정보의 설정을 제어하기 위한 각 게이트(지연 회로(44), 인버터(45), NOR 게이트(46), NAND 게이트(47), 인버터(48, 49), NAND 게이트(50), 인버터(51)에 상당)로 구성된다.

상기와 같이 구성되는 기입 보호 제어 회로(22)는 제어 신호(OE)의 0V→12V로의 변화를 검출한 경우, 즉, 신호 OEH의 0V →5V의 상승에 있어서 지연 회로(44), 인버터(45), 및 NOR 게이트(46)에 의해 파두미분(波頭微分)을 취함으로써 1 펄스의 리셋 신호(WPLRST)를 생성하여, 후술하는 래치 회로(31a～31g)를 리셋한다.

또한, 기입 보호 제어 회로(22)는 제어 신호 OE=12V, WE='L', 어드레스 신호 A6='L'일 때(기입 보호 정보 설정시), 기입 보호 정보 기입 신호(WPP)를 'H'로 하고, 또 후술하는 기억 회로(81)를 제어하는 제어 게이트 신호(WPG)를 'VCC'로 한다.

또한, 기입 보호 제어 회로(22)는 제어 신호 OE=12V, WE='L', 어드레스 신호 A6='H' 일 때 후술하는 래치 회로의 이네이블 신호(WPLEN)를 'H'로 한다.

또한, 고전압 검출 회로(41)는 도 9에 나타낸 각 게이트(P 채널 트랜지스터(101, 102), N 채널 트랜지스터(103), 인버터(104, 105)에 상당)로 구성되며, 제어 신호 OE=12V를 신호 OEH=5V로 레벨 변환한다. 또한, 입력 버퍼 회로(42, 43)는 도 5에 나타낸 각 게이트(NOR 게이트(61), 인버터(62, 63, 64)에 상당)로 구성되며, 어드레스 신호(A6) 및 제어 신호(WE)를 수신하여 후속하는 회로를 구동한다(도 5의 어드레스 신호(Ai)는 각각 어드레스 신호 A6, 또는 제어 신호 WE로 교체된다).

또한, 도 3의 입력 버퍼 회로(23)는 기입 보호 설정을 실행할 블록을 지정하기 위한 어드레스 신호(Ai)를 입력하는 기능을 갖는다. 상기 입력 버퍼 회로(23)는 상기 입력 버퍼 회로(41, 42)와 마찬가지로 도 5에 나타낸 각 게이트(NOR 게이트(61), 인버터(62, 63, 64)에 상당)로 구성되며, 어드레스 신호(Ai)를 수신하여 후속하는 회로를 구동한다.

또한, 도 3의 디코더 회로(24)는 어드레스 신호(Ai)를 디코딩하여 기입 보호 정보를 설정하는 블록을 지정하는 기능을 갖는다. 상기 디코더 회로(24)는 예를 들어 도 6에 나타낸 바와 같이, NAND 게이트(71), 인버터(72, 73, 74)로 구성되며, 어드레스 신호 A14='H', A15='H', A16='H'일 때, 메모리 셀(12)의 블록으로서, 예를 들어 블록0을 지정하는 블록 신호 BLK0를 'H'로 한다. 또한, 도 6에 나타낸 디코더 회로(24)는 설명의 편의상 블록 신호 BLK0를 생성하는 회로만으로 구성되지만 어드레스 신호(A14, A15, A16)의 조합에 의해 8종의 블록에 대응하는 블록 신호 (BLK0, BLK1 …BLK7)를 생성 가능하다. 또한 어드레스 신호(Ai)의 비트 수를 증가시킴으로써, 더 많은 블록에 대응하는 것도 가능하다.

또한, 도 3의 기입 보호 설정 회로(21)는 기입 보호 제어 회로(22)의 제어에 의해 디코더 회로(24)에 의해 지정된 블록에 대하여 기입 보호 설정을 실행하는 기능을 갖는다. 상기 기입 보호 설정 회로(21)는 예를 들어 도 1에 나타낸 바와 같이 디코더 회로(24)로부터의 블록 신호(BLKn: n은 블록 번호를 나타냄)을 메모리 셀(12)의 각 블록마다 래치하는 각 래치 회로(래치 회로(31a～31g)에 상당)와, 각 래치 회로로부터의 기입 보호 정보(BLKLn)를 블록마다 기억하는 각 기입 보호 기억 회로(기입 보호 기억 회로(32a～32G)에 상당)와, 각 기입 보호 기억 회로에 의해 각 블록마다 기억된 기입 보호 정보 중에서 데이터 기입 처리의 대상이 되는 블록의 기입 보호 정보를 기입 보호 신호(WP)로서 판독하는 판독 회로(N 채널 트랜지스터(33), 저항(34), 인버터(35, 36)에 상당)로 구성된다. 또한, 메모리 셀(12)의 블록에 대응하는 각 래치 회로 및 각 기입 보호 기억 회로의 수량은 이것에 제한 되지 않는다.

또한, 여기서 말하는 기입 보호 정보라 함은 각 블록의 기입 보호가 설정되어 있는가 또는 해제되어 있는가의 여부를 나타내는 정보를 말한다. 예를 들어, 본 발명의 반도체 기억장치는 상기 블록의 기입 보호 정보(WP)가 'H' 이면 상기 블록을 기입 보호 설정 상태로서 인식하고, ' L'이면 상기 블록을 기입 보호 해제 상태로서 인식한다.

도 1의 기입 보호 설정 회로(21)의 각 래치 회로는 예를 들어, 도 8에 나타낸 바와 같이 N 채널 트랜지스터(91, 92, 93)와 인버터(94, 95)로 구성되며, 기입 보호 제어 회로(22)로부터의 리셋 신호(WPLRST)가 'L', 이네이블 신호(WPLEN)가 'H'일 때, 임의로 블록에 기입 보호 설정을 실행하는 경우, 임의로 블록 신호 BLKn=' H'를 래치하여, 기입 보호 정보로서 신호 BLKLn을 출력한다.

또한, 도 1의 각 기입 보호 기억 회로는, 예를 들어 도 7에 나타낸 바와 같이, 기억 회로(CAM 셀: Content Addressable Memory)(81)와, P 채널 트랜지스터(82)와, N 채널 트랜지스터(83)와, NAND 게이트(84)로 구성되며, 기입 보호 제어 회로(22)로부터의 기입 보호 정보 기입 신호(WPP)가 'H', 제어 게이트 신호(WPG)가 ' VCC'인 경우, 지정된 블록 n에 대응하는 기억 회로(81)에 기입 보호 정보 BLKLn를 기억한다.

따라서, 상기 도 1과 같이 구성되는 기입 보호 설정 회로(21)는 기입 보호의 대상이 되는 메모리 셀(12)의 블록이 복수개 존재하는 경우, 예를 들어 블록0, 블록1, 블록2, 블록3이 기입 보호 설정의 대상인 경우, 미리 래치 회로(31a, 31b, 31c, 31d)에 의해서 블록 신호 BLK0= 'H', BLK1= 'H', BLK2= 'H', BLK3= 'H'를 래치하고, 이 상태에서 기입 보호 정보 기입 신호(WPP)를 ' H', 콘트롤 게이트 신호(WPG)를 'VCC'로 함으로써 지정된 복수개의 블록0, 1, 2, 3에 대하여 동시에 기입 보호 정보를 설정할 수 있다.

또한, 도 1의 각 기입 보호 기억 회로의 출력이 와이어드 오아(wired OR)의 구성을 하기 때문에 본 발명의 반도체 기억장치의 제어 회로(3)는 데이터의 기입 처리의 대상이 되는 블록을 지정하여, N 채널 트랜지스터(33)가 ON 되도록 신호 PDSCB를 제어함으로써(도 1에 나타낸 신호: PDCB를 0VCC→0.5VCC로 설정), 상기 블록의 기입 보호 정보(WP)를 판독할 수 있다.

여기서, 도 2에 나타낸 본 발명의 반도체 기억장치에서 기입 보호 회로(1)의 기입 보호 설정 동작을 도 10을 참조하여 설명한다.

도 10에 나타낸 타이밍 챠트는 예를 들어, 메모리 셀(12)의 블록0, 블록1, 블록2, 블록3, 블록4에 기입 보호 설정을 실행하는 경우를 나타낸다.

제어 신호 OE의 0V→12V 가 고전압 검출 회로(41)에 의해서 검출되면, 신호 OEH가 0V→5V로 되고, 리셋 신호(WPLRST)는 'H' 펄스를 출력한다. 이에 의해 래치 회로(31a～31g)의 기입 보호 정보(BLKLn)가 리셋된다.

여기서, 예를 들어 어드레스 신호 A16= 'L', A15='L', A14='L'이 입력 버퍼회로(23)에 입력된 경우, 디코더 회로(24)는 어드레스 신호(Ai)를 디코딩하여 기입 보호 설정을 실행할 블록으로서, 예를 들어 블록0을 지정하고, 상기 블록0에 대응하는 블록 신호(BLK0)를 ' H'로 설정한다(도 10, ①).

이 상태에서, 고전압 검출 회로(41)에 의해 제어 신호 OE=12V의 계속이 확인되며, 또 입력 버퍼 회로(42, 43)를 통하여 어드레스 신호 A6= 'H', 및 제어 신호 WE='L'가 입력된 경우, 이네이블 신호(WPLEN)가 ' H'로 되고, 래치 회로(31a)는 이네이블 신호(WPLEN)의 상승에서 상기 블록 신호(BLK0)를 래치한다(도10, ②).

그다음, 어드레스 신호 A16, A15, A14가 순서대로 'LLH', 'LHL', 'LHH'로 변화된 경우, 디코더 회로(24)는 예를 들어, 블록1, 블록2, 블록3을 순서대로 지정하고, 각각의 타이밍에서 상기 블록에 대응하는 블록 신호 BLK1, BLK2, BLK3을 순서대로 ' H'로 설정한다(도 10, ③⑤⑦).

또한, 래치 회로(31b), 래치 회로(31c), 래치 회로(31d)도 각각의 타이밍에서 도 10의 ②와 동일하게 상기 블록 신호 BLK1, BLK2, BLK3을 래치한다(도 10, ④⑥⑧).

이 상태에서 기입 보호 제어 회로(22)는 NAND 게이트(47) 및 인버터(48, 49)를 통하여, 기입 보호 설정을 제어하기 위한 기입 신호(WPP) 및 제어 게이트 신호 (WPG)를 출력한다.

즉, 고전압 검출 회로(41)에 의해서 제어 신호 OE=12V의 계속이 확인되고, 또 어드레스 신호 A6= 'L', 제어 신호 WE='L'인 경우, 기입 보호 제어 회로(22)는 신호 WPP를 ' H', WPG를 'VCC'로 한다(도 10, ⑨).

도 10의 ⑨에서 상승하는 타이밍에서 기입 보호 기억 회로(32a, 32b, 32c, 32d)는 기입 보호 정보 BLKL0, BLKL1, BLKL2, BLKL3을 동시에 기억한다.

이와 같이 도 2에 나타낸 본 발명의 반도체 기억장치는 기입 보호의 대상이 되는 메모리 셀(12)의 블록이 복수개 존재하는 경우, 각 블록에 대한 기입 보호 설정을 동시에 실행함으로써 종래의 반도체 기억장치와 비교하여 기입 보호 설정에 요하는 시간을 단축하는 것이 가능하다(도 10, 도16 참조)

한편, 도 11은 도 11과는 다른 기입 보호 설정 회로(12a)의 구성을 나타낸다.

이하, 도 11에 나타낸 기입 보호 설정 회로(21a)를 이용한 경우의 도 2의 본 발명의 반도체 기억장치에 대하여 설명한다. 또한 도 3의 기입 보호 설정 회로(21)는 도 11에 나타낸 기입 보호 설정 회로(21a)로 치환하여 설명한다.

도 11에 나타낸 기입 보호 설정 회로(21a)는 기입 보호 설정 회로(21)와 마찬가지로, 기입 보호 제어 회로(22)의 제어에 의해 디코더 회로(24)에 의해 지정된 블록에 대하여 기입 보호 설정을 실행하는 기능을 갖는다. 상기 기입 보호 설정 회로(21a)는 예를 들어 도 11에 나타낸 바와 같이 디코드 회로(24)로부터의 블록 신호(BLKn)를 기입 보호 정보(BLKLn)로서 각 블록마다 기억하는 각 기입 보호 기억 회로(기입 보호 기억 회로(32a～32g)에 상당)와 어드레스 신호(Ai) 이외의 어드레스 신호를 이용하여 블록으로의 기입 보호 설정과 동시에 기입 보호 설정을 실행하는 기입 보호 정보(BLKL1, BLKL2, BLKL3)를 생성하는 조합 회로(P 채널 트랜지스터(112), N 채널 트랜지스터(113), 인버터(114, 115), P 채널트랜지스터(116), N 채널 트랜지스터(117), 인버터(118, 119, 120), P 채널 트랜지스터(121), N 채널 트랜지스터(122), 인버터(123, 124)에 상당)와, 각 기입 보호 기억 회로에 의해서 각 블록마다 기억된 기입 보호 정보 중에서 데이터 기입 처리의 대상이 되는 블록의 기입 보호 정보를 기입 보호 신호(WP)로서 판독하는 판독 회로(N 채널 트랜지스터(33), 저항(34), 인버터(35, 36)에 상당)로 구성된다. 또한, 메모리 셀(12)의 블록에 대응하는 각 기입 보호 기억 회로의 수량은 그에 한정되지 않는다. 또한, 앞에서 설명한 기입 보호 설정 회로(21)와 동일한 구성에 대해서는 동일 부호를 부여하고 설명을 생략한다.

또한, 여기서 말하는 기입 보호 정보라 함은 각 블록의 기입 보호가 설정되어 있는지 또는 해제되어 있는지를 나타내는 정보를 말한다. 예를 들어 본 발명의 반도체 기억장치는 상기 블록의 기입 보호 정보(WP)가 'H' 이면, 상기 블록을 기입 보호 설정 상태로서 인식하고, ' L'이면, 상기 블록을 기입 보호 해제 상태로서 인식한다.

도 11의 기입 보호 정보(BLKL1, BLKL2, BLKL3)를 생성하는 조합 회로를 가짐으로써 본 발명의 반도체 기억장치는 이하의 처리 동작을 실행한다.

예를 들어 블록0이 기입 보호의 대상일 때(블록 신호: BLK0= 'H'), 또 어드레스 신호 A2, A1, A0가 각각 ' LLL'인 경우, 본 발명의 반도체 기억장치는 기입 보호 정보 BLKL0='H'만을 기입 보호 기억 회로(31a)에 기억한다.

또한, 예를 들어 블록0이 기입 보호의 대상일 때(블록 신호: BLK0='H'), 또 어드레스 신호 A2, A1, A0가 각각 'LLH'인 경우, 본 발명의 반도체 기억장치는 기입 보호 정보 BLKL0='H', BLKL1='H'를 각각 기입 보호 기억 회로(31a, 31b)에 동시에 기억한다.

또한, 예를 들어 블록0이 기입 보호 대상일 때(블록 신호: BLK0='H'), 또 어드레스 신호 A2, A1이 각각 'LH'인 경우, 본 발명의 반도체 기억장치는 기입 보호 정보 BLKL0='H', BLKL1='H', BLKL2='H'를 각각 기입 보호 기억 회로(31a, 31b, 31c)에 동시에 기억한다.

또한, 예를 들어 블록0이 기입 보호 대상일 때(블록 신호: BLK0='H') 또 어드레스 신호 A2가 각각 'H'인 경우, 본 발명의 반도체 기억장치는 기입 보호 정보 BLKL0='H', BLKL1='H', BLKL2='H', BLKL3='H'를 각각 기입 보호 기억 회로(31a, 31b, 31c, 31d)에 동시에 기억한다.

이와 같이 도 2에 나타낸 반도체 기억장치에서 도 11에 나타낸 기입 보호 설정 회로(21a)를 이용한 경우, 디코더 회로(24)에 의해서 지정되는 블록과, 동시에 어드레스 신호(A2, A1, A0)를 디코딩함으로써 상기 블록 이외의 적어도 하나의 블록을 지정하는 것이 가능하다.

따라서, 본 발명의 반도체 기억장치는 상기 디코더 회로(24)와 상기 조합 회로에 의해서 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정할 수 있다. 또한, 상기 조합 회로에 의해서 디코딩하는 신호는 어드레스신호 A2, A1, A0이외의 다른 신호라도 좋다. 또한, 디코딩하는 신호의 비트 수를 증가시킴으로써 더 많은 블록에 대하여 동시에 기입 보호를 설정할 수 있다.

또한, 본 발명의 반도체 기억장치는 도 11의 기입 보호 설정 회로(21a)를 이용함으로써 상기 디코더 회로(24)에 의해서 지정되는 블록을 선두 블록으로 하고, 연속하는 블록에 대해서도 동시에 기입 보호를 설정할 수 있다. 이와 같은 경우는 특히 다음 경우에 유용하다.

예를 들어, BIOS(Basic Input/Output System: OS 중 하드웨어에 의존하는 제어 프로그램군) 저장용으로 사용하는 플래시 메모리는 시스템 기동 중에 선두 어드레스로부터 판독되기 때문에, 부트를 실행하기 위한 블록(이후, 부트 블록이라 함)이 선두 블록으로부터 연속하여 배치된다.

BIOS는 통상의 시스템 사용시에 잘못하여 재기입되는 일이 업도록 하기 위해, 플래시 메모리가 잘못하여 재기입되는 일이 없도록 선두 블록으로부터 연속하는 블록에 대하여 기입 보호 정보를 설정한다.

또한, 시스템 확장시에 BIOS용의 메모리를 확장한 경우도, 부트 블록은 선두 블록으로부터 연속하여 배치될 필요가 있다. 이 경우에도 본 발명의 반도체 기억 장치에 의하면 어드레스 신호 A2, A1, A0를 디코딩함으로써 확장전과 마찬가지로 선두 블록과 동시에 기입 보호 설정이 가능하며, 또 그 제어 프로그램을 단순화 및 공통화할 수 있다. 또한, 상기의 설명에서는 부트 블록을 선두에 배치하는 경우(Bottom Boot Block)에 대하여 설명하였으나, 최종에 배치하는 경우(Top Boot Block)에 대해서도 마찬가지이다.

상술한 바와 같이 본 발명의 반도체 기억장치에 의하면 기입 보호를 설정할 블록이 복수개 존재하는 경우, 종래와 같이 각 블록 단위의 기입 보호 설정을 복수회로 나누어 실행하지 않아도 좋고, 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하는 것이 가능하다.

따라서, 본 발명에 의하면 기입 보호를 설정할 블록이 복수개 존재하는 경우에도 단일의 블록에 대한 기입 보호 설정 시간과 마찬가지의 시간밖에 필요하지 않기 때문에 종래의 반도체 기억장치와 비교하여 기입 보호 설정에 요하는 시간을 단축할 수 있는 반도체 기억장치를 제공할 수 있다.

Claims

개별 블록 단위로 각각 재기입될 수 있는 소정 수의 블록으로 분할된 기입 영역; 및

상기 소정 수의 블록 중에서 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하여 상기 복수의 블록에 대한 재기입을 방지하는 기입 보호 수단을 구비하는 것을 특징으로 하는 반도체 기억장치.
개별 블록 단위로 각각 재기입될 수 있는 소정 수의 블록으로 분할된 기입 영역; 및

상기 소정 수의 블록 중에서 임의로 지정된 복수의 블록에 대하여 동시에 기입 보호 정보를 설정하여 상기 복수의 블록에 대한 재기입을 방지하는 기입 보호 수단을 구비하고,

상기 기입 보호 수단은,

상기 기입 보호 정보가 설정될 상기 복수의 블록을 지정하기 위한 어드레스 신호를 디코딩하는 디코딩 수단; 및

외부에서 제공된 제어 신호에 기초하여 상기 기입 보호 정보를 설정하기 위한 동작을 제어하는 기입 보호 제어 수단을 더 구비하며,

상기 기입 보호 수단은 상기 기입 보호 제어 수단의 제어하에 상기 디코딩 수단에 의해 지정된 상기 복수의 블록에 대하여 상기 기입 보호 정보를 동시에 설정하는 것을 특징으로 하는 반도체 기억장치.
제 2 항에 있어서, 상기 기입 보호 수단은,

기입 보호 정보가 제공될 상기 복수의 블록을 지시하는 디코딩 신호를 개별 블록 단위로 래치하는 래치 수단; 및

상기 래치 수단에 의해 래치된 상기 디코딩 신호에 기초하여 개별 블록 단위로 상기 기입 보호 정보를 저장하는 기입 보호 기억 수단을 더 구비하며,

상기 복수의 블록에 대응하는 디코딩 신호가 상기 래치 수단에 의해 미리 래치됨으로써, 기입 보호 정보가 상기 복수의 블록에 대하여 동시에 설정되는 것을 특징으로 하는 반도체 기억장치.
제 2 항에 있어서, 상기 기입 보호 수단은,

상기 디코딩 수단에 의해 블록이 지정됨과 동시에 상기 디코딩 수단에 의해 지정된 블록 이외의 블록 중 적어도 하나가 지정되도록, 상기 어드레스 신호 이외의 입력 신호를 디코딩하는 입력 신호 디코딩 수단; 및

상기 디코딩 수단에 의해 디코딩된 제 1 신호 및 상기 입력 신호 디코딩 수단에 의해 디코딩된 제 2 신호에 기초하여 개별 블록 단위로 기입 보호 정보를 저장하는 기입 보호 기억 수단을 더 구비하며,

상기 디코딩 수단 및 상기 입력 신호 디코딩 수단에 의해 지정된 복수의 블록에 대하여 동시에 기입 보호 정보가 설정되는 것을 특징으로 하는 반도체 기억장치.
제 4 항에 있어서, 상기 입력 신호 디코딩 수단에 의해 지정된 블록 및 상기 디코딩 수단에 의해 지정된 블록은 연속하는 블록의 선두 또는 후미에 위치한 상기 디코딩 수단에 의해 지정된 블록과 연속하여 배치되는 것을 특징으로 하는 반도체 기억장치.