JPH09128982A

JPH09128982A - 保護機能を有するｅｅｐｒｏｍ

Info

Publication number: JPH09128982A
Application number: JP26563095A
Authority: JP
Inventors: Itsuhin Rin; 逸彬林; Zonko Yo; 存孝楊
Original assignee: MINSEI KAGI KOFUN YUGENKOSHI; MINSEI KAGI KOFUN YUUGENKOUSHI
Current assignee: MINSEI KAGI KOFUN YUGENKOSHI; MINSEI KAGI KOFUN YUUGENKOUSHI
Priority date: 1995-10-13
Filing date: 1995-10-13
Publication date: 1997-05-16

Abstract

(57)【要約】（修正有）【課題】任意のメモリ・セルに対して保護機能を有す
るＥＥＰＲＯＭ。【解決手段】ＥＥＰＲＯＭにおいて、すべてのバイト
又はワードにつき、１個の保護ビットを入れることがで
きる。この保護ビットは、データ・メモリ配列の中にお
ける同一のＥＥＰＲＯＭセルを利用して達成される。デ
ータ・バイト（ワード）ごとに、１個の保護ビットによ
りそれを保護する。使用者がメモリを使用する前、前記
ビットは既にリセットされている。対応するバイト（ワ
ード）は保護される必要がある場合、プログラミングで
“保護”モードに設定される。実行サイクルごとに前記
保護ビットを読み出す為のセッションが設けられ、読み
出された結果によって前記バイト（ワード）への書き込
みを行うかを決める。保護モードである場合、その内容
を変える高レベル電圧は前記バイト（ワード）に導入さ
れない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路で
あるＥＥＰＲＯＭ（電気的消去型ＰＲＯＭ）に関し、よ
り詳しくは、保護機能を有するＥＥＰＲＯＭに関する。
本発明のＥＥＰＲＯＭは、独特な保護構造を有し、特定
のバイト、ワード、部分バイト又は部分ワードにつき、
保護の態様を設定することができる。更に、本発明は小
さなスペースで収納できるＥＥＰＲＯＭにおける保護構
造を提供する。

【０００２】

【従来の技術】ＥＥＰＲＯＭ（電気的消去型ＰＲＯＭ）
は、回路設計を行う際常に利用される不揮発性（non-vo
latile) メモリである。ＥＥＰＲＯＭにおいては、シス
テムの電源が切れた後でもメモリの内容が保存されてい
る。一般に、ＥＥＰＲＯＭは、構成(configuration) デ
ータ又はパスワード・データなどの重要な情報を保存す
るために使われる。他の類似する応用分野において、例
えば、メモリが単に読み出しの機能を有すれば良く、書
き込みの必要がない、或は書き込みが許されない（例え
ば、特定な用途の為のアドレス資料）場合、このＥＥＰ
ＲＯＭに“保護”機能を設定しなければならない。ま
た、あるシステムの設計おいては、間違った動作によっ
てメモリの資料が再書き込みされることがある。最も一
般的な例であるが、システム（ＥＥＰＲＯＭを含む）の
電源を入れたとき、異なるチップにおいては、異なる電
源オン・リセット電圧レベルが設定されることがある。
このような場合、ＥＥＰＲＯＭはその入力端において、
起こるべきでないノイズを受け取る可能性がある。この
とき、ＥＥＰＲＯＭは、このノイズによって誤動作し、
再書き込みコマンドを実行し、ＥＥＰＲＯＭに間違った
資料が記憶される。

【０００３】

【発明が解決しようとする課題】従来、このような問題
を解決するため、ＥＥＰＲＯＭの中で別に保護回路を設
け、この保護回路によりＥＥＰＲＯＭの全部のメモリ・
セルのための保護モードを提供するようにしたものが知
られている。しかしながら、この従来技術においては、
全部のメモリ・セルに対して保護するか或いは保護しな
いという２つの選択肢しかなく、実用的ではないという
問題がある。このような従来構造のものを用いて、メモ
リの一部又は全部のメモリ・セルのために個別的な保護
モードを設定すると、回路の設計が複雑になり、コスト
が高くなり、さらに、回路が複雑となり、その結果、チ
ップの面積が増えるという問題がある。そこで、本発明
の第１の目的は、任意のメモリ・セルに対して保護機能
を有するＥＥＰＲＯＭを提供することにある。本発明の
第２の目的は、使用者が任意にメモリから読み出し専用
データ或は読み出し／書き込みデータを入手することが
できるメモリ構造を提供することにある。本発明の第３
の目的は、設計が簡単な、小さなチップ・スペースで収
納することができる保護機能を有するＥＥＰＲＯＭを提
供することにある。

【０００４】

【課題を解決するための手段】上記の目的を達成するた
めに本発明の保護機能を有するＥＥＰＲＯＭは、記憶信
号を記憶する複数のメモリ・セルと、保護信号を記憶す
る保護セルと、前記保護信号を読みだし、前記複数のメ
モリ・セル及び保護セルについて消去及び書き込みの動
作を制御する制御セルと、前記複数のメモリ・セル又は
前記保護セルにおける記憶信号を第１信号に再書き込み
する消去手段と、前記複数のメモリ・セルから選ばれた
セル又は前記保護セルにおける記憶信号を第２信号に再
書き込みする書込手段と、前記保護セルの記憶信号によ
り、前記消去手段及び／又は前記書込手段が動作するか
否かをを決める判断手段と、を有することを特徴として
いる。また、本発明において、前記複数のメモリ・セル
の各セル及び保護セルは、それぞれ２個のｎＭＯＳを有
することが好ましい。さらに、本発明において、前記判
断手段は、前記保護セルが保護信号を記憶するとき、前
記消去手段及び前記書き込み手段が動作しないと決める
ことが好ましい。

【０００５】より具体的に説明すると、本発明は、ＥＥ
ＰＲＯＭを保護し、半導体集積回路に適用できるような
構造を提供する。本発明のＥＥＰＲＯＭにおいて、すべ
てのバイト又は最小のデータ単位につき、１個の保護ビ
ットを入れることができる。この保護ビットは、データ
・メモリ配列の中における同一のＥＥＰＲＯＭセルを用
いて達成する。従って、前記保護ビットはデータ・メモ
リ配列の中に設けられることができ、且つチップの面積
はほとんど増大しない。本発明の実施例においては、デ
ータ・バイト（ワード）ごとに１個の保護ビットにより
保護する。前記保護ビットは“能動”状態では、前記バ
イト（ワード）における資料につき、プログラム命令が
あっても書き込まれることがない。前記保護ビットは、
使用者にとって、単方向の操作であり、使用者がメモリ
を使用する前、前記ビットがリセットされる。前記バイ
ト（ワード）は、保護処理が必要であるなら、プログラ
ミングで“保護”モードに設定する。実行サイクルごと
に１個の保護ビットを読み出すためのセッションが設け
られ、読み出された結果により前記バイト（ワード）へ
の書き込みを行うか否かを決める。前記バイト（ワー
ド）の保護モードで、その内容を変える高レベル電圧が
前記バイト（ワード）に導入されることはない。

【０００６】

【発明の実施の形態及び実施例】以下、添付の図１乃至
図１０を参照して、本発明の保護機能を有するＥＥＰＲ
ＯＭの実施の一形態（実施例を含む）を説明する。図１
に示すように、１バイトは、制御ビットnMOS NC と、保
護ビットnMOS EES、nMOS NS と、１バイトの資料を表わ
すビット：EE0,N0；EE1,N1；EE2,N2；EE3,N3；EE4,N4；
EE5,N5；EE6,N6及びEE7,N7と、を含む。前記保護ビット
と資料ビットとがそれぞれ２個のｎＭＯＳを有する。一
方、図２に示すように、従来のＥＥＰＲＯＭ回路におけ
る保護機能を有しないバイト回路は、図１に示す本発明
のバイト回路と異なっている。最も顕著な違いは、従来
の回路には保護ビットEES 及びNSが設けられていないこ
とである。図１に示す本発明による回路は、１バイトの
場合に適用されたものであるが、本発明はこれに限ら
す、ＥＥＰＲＯＭにおいて、１ワードを表わすメモリ・
セル（８ビットとは限らない）ごとに１個の保護ビット
を設置するようにしてもよい。本発明において、最も優
れていることは、１個の付加保護ビットを従来の回路に
設けることにより、保護の効果が達成できる点にある。
このため、他の複雑な回路を用いて保護機能を設ける必
要がない。

【０００７】以上には回路設計上の観点から説明した。
本発明の実施例において、上述した回路が保護機能を発
揮するため、独特な自動制御タイミングが用いられる。
図３は、本発明のＥＥＰＲＯＭ回路におけるタイミング
・チャートを示す。この図３に示すタイミング・チャー
トから明らかなように、本発明のＥＥＰＲＯＭ回路にお
ける制御動作は、読み出し保護ビット（ＴＲＤ）と、三
段式リセット・サイクル（ＴＲＳ）と、消去サイクル
（ＴＥＲ）、及び書き込みサイクル（ＴＷＲ）等の４つ
の制御信号を含む。高電圧ＶＰＰが内部に生じ、又は外
部から導入される。従って、消去サイクル（ＴＥＲ）が
１であるとき、或は書き込みサイクル（ＴＷＲ）が１で
あるときに、高い電界が提供される。消去サイクル（Ｔ
ＥＲ）又は書き込みサイクル（ＴＷＲ）中、電荷がトン
ネル効果 (tunnel effect)によりその薄い酸化物チャネ
ルに入ったり、出たりすることにより、消去又は書き込
みの動作が完了する。本発明の制御方法では、上述した
ＶＰＰ電圧が生じる前、システムが読み出し保護ビット
（ＴＲＤ）サイクルで、前記保護ビットの資料を読み出
しておき、且つ読み出された保護ビット資料の内容、及
び処理したいビット・アドレスの違いにより、適用され
る処理タイミングを決める。

【０００８】図４、図５及び図６は、他の保護モード、
及び処理したい資料ビット又は保護ビットに従ってそれ
ぞれ適用される制御タイミングを表わす。システムが、
操作過程において、目的により自動的に適用されるタイ
ミングを選択する。また、三段式リセット・サイクル
（ＴＲＳ）において、ＶＰＰ電圧が入力される前又は入
力された後に、全体のワード・ライン又はビット・ライ
ンにおける電荷を取り除くことにより、好ましく妨害か
ら免れることができる。図７及び図８は、それぞれ、本
発明のＥＥＰＲＯＭにおいて、消去サイクル及び書き込
みサイクルにおける回路信号を示す。図９は、本発明の
ＥＥＰＲＯＭにおいて、正常動作モードで読み出し又は
消去するときのフロー・チャートを示す。本発明のＥＥ
ＰＲＯＭにおいて、１バイトのメモリに対して“消去”
処理を実行する場合、図７に示すように、まず電子を浮
動ゲートに入り込ませ、且つしきい値電圧を上げる。こ
の場合、資料を“１”と定義する。上記状況になるた
め、nMOS EE のゲート電圧をＶＰＰに設定し、また、ド
レーンとソースとを接地させる。

【０００９】前記メモリ・セルに書き込むとき、図８に
示すように、まず浮動ゲートの中における電子を移し、
且つしきい値電圧を下げる。この場合: 資料を“０”と
定義する。上記状況になるため、nMOS EE のゲート電圧
を接地させ、また、ドレーンにバイアス電圧ＶＰＰを施
し、ソースを浮動に設定する。図１及び図２に示された
回路において、バイト方式で処理する場合、そのnMOSEE
の各ゲートは互いにつながっている。従って、前記保
護ビット又は資料ビットを消去する場合、同一のバイト
（ワード）の保護ビット又は資料ビットは全部消去され
る。しかしながら、ＶＰＰ電圧はドレーンを介してnMOS
EE に入り、このドレーンは、各ビット・ラインに対し
て保護ビット及び資料ビットの内容を再書き込むことが
できる。図９に示すように、あるバイトの資料（“0011
1010”に設定する）を“01010101”に変更したい場合、
まず読み出し保護ビット（ＴＲＤ）サイクルでそのアド
レスの保護ビット値を読み出す。次にその値は“０”で
あると判断する場合、図６に示すようなサイクルに入
る。この操作において、消去及び書き込み動作は全部許
されなくなり、保護ビット及び資料ビットの書き込みも
許されない。このとき、前記バイトが保護モードの状態
にあるからである。

【００１０】一方、読み出し保護ビット（ＴＲＤ）サイ
クルで読み出された保護ビットの値が“１”であると判
断する場合、図３に示すようなサイクルに入る。次に、
消去サイクル（ＴＥＲ）サイクルで、資料ビットを組合
してなる値“00111010”を“11111111”に変換する。ま
た、書き込みサイクル（ＴＷＲ）で資料ビットを組み合
わせた値“11111111”を“01010101”に変換し、全体の
動作を終了する。上記過程において、再書き込み動作
は、図４に示すように、保護ビットに影響を及ぼさな
い。保護ビットの内容は単に消去サイクル（ＴＥＲ）サ
イクルで変動があるのみである。即ち、その値が“１”
に再書き込みされる。しかしながら、保護ビットの値
は、元々“１”であるので、その値は上記過程において
も、変更されない。他の例を説明する。正常動作モード
において、保護ビットに対してプログラミングしたい場
合、資料ビットの変動は望ましくない。従って、資料ビ
ットは、図６のタイミングを用い、書き込み及び消去の
動作が生じないようにする。また、仮に保護ビットが
“０”から“１”に変更する場合、保護モードが解かれ
ることになり、これは許されないので、この場合には、
図６のタイミングを用いる。同様に、“０”から“０”
に変更する場合も図６のタイミングを用いる。もし保護
ビットは“１”から“０”に、或は“１”から“１”に
変更する場合なら、図５のタイミングを用いる。書き込
みサイクル（ＴＷＲ）が作動し、且つ消去サイクル（Ｔ
ＥＲ）が作動しない場合のみ、資料の書き込みが許され
る。

【００１１】以上説明した２つの例における操作過程お
いて、図９に示す対照表が参照される。図９は全部の操
作ができる正常モードを示している。図９は、本発明に
おいて、前記保護ビットを増やした後、正常モードで違
うプログラム・命令の環境特質に対し、システムが自動
制御タイミングの詳細な対照表をどのように選択するか
について示している。ただし、実際使用する場合には適
宜修正するようにしてもよい。また、保護ビットは単向
性を有するため、生産過程において、完全なテストを行
なうことができない。このため、正常モードを除き、別
に１個のテスト・モードを増やし、正確な実行を保証す
る必要がある。前記テスト・モードでは、保護ビットは
存在しないと仮定し、保護ビットの値は双方向的であ
り、即ち、“０”から“１”に変換したり、“１”から
“０”に変換したり、することができる。よって、保護
ビットの操作性能につき、完全なテストを行うことがで
きる。図１０は本発明のテスト・モードを示し、このテ
スト・モードにおいて、適用されるタイミングの対照表
を選ぶ。このテスト・モードを利用し、テストの結果が
正しいかどうかを確認でき、再びチップを利用する可能
性が判断できる。勿論、システムはテスト・モードに入
ることが制限される。

【００１２】以上、本発明の好適な実施の形態及び実施
例について説明したが、本発明は、これらに限定される
ものではなく、本発明の要旨を逸脱しない範囲において
種々変形実施が可能であり、これらの変形実施は本発明
の範囲内にあると認められるるべきである。

【００１３】

【発明の効果】上述したように、本発明の保護機能を有
するＥＥＰＲＯＭよれば、従来のＥＥＰＲＯＭメモリ・
セルの中で１個の保護ビットを増やしさらに特殊な制御
手段を付け加えることにより、任意の最小メモリ・セル
に対し、直接に保護の機能を提供することができる。

【図面の簡単な説明】

【図１】本発明の保護機能を有するＥＥＰＲＯＭにお
ける１バイトの回路図を示す。

【図２】従来のＥＥＰＲＯＭ回路における１バイトの
回路図を示す。

【図３】本発明の保護機能を有するＥＥＰＲＯＭにお
ける消去及び再書き込み可能なモードでのタイミング・
チャートを示す。

【図４】本発明の保護機能を有するＥＥＰＲＯＭ回路
における消去可能で再書き込み不可能なモードでのタイ
ミング・チャートを示す。

【図５】本発明の保護機能を有するＥＥＰＲＯＭ回路
における消去不可能で再書き込み可能なモードでのタイ
ミング・チャートを示す。

【図６】本発明の保護機能を有するＥＥＰＲＯＭ回路
における消去及び再書き込み不可能である保護モードで
のタイミング・チャートを示す。

【図７】本発明の保護機能を有するＥＥＰＲＯＭ回路
における消去サイクルでの回路信号を示す。

【図８】本発明の保護機能を有するＥＥＰＲＯＭ回路
における書き込みサイクルでの回路信号を示す。

【図９】本発明の保護機能を有するＥＥＰＲＯＭ回路
における正常動作モードで読み出し書き込み又は消去す
るときのフロー・チャートを示す。

【図１０】本発明の保護機能を有するＥＥＰＲＯＭ回
路におけるテスト動作モードで読み出し又は消去される
ときのフロー・チャートを示す。

Claims

【特許請求の範囲】

【請求項１】記憶信号を記憶する複数のメモリ・セル
と、保護信号を記憶する保護セルと、前記保護信号を読みだし、前記複数のメモリ・セル及び
保護セルについて消去及び書き込みの動作を制御する制
御セルと、前記複数のメモリ・セル又は前記保護セルにおける記憶
信号を第１信号に再書き込みする消去手段と、前記複数のメモリ・セルから選ばれたセル又は前記保護
セルにおける記憶信号を第２信号に再書き込みする書込
手段と、前記保護セルの記憶信号により、前記消去手段及び／又
は前記書込手段が動作するか否かを決める判断手段と、を有することを特徴とするＥＥＰＲＯＭ。
【請求項２】前記複数のメモリ・セルの各セル及び保
護セルは、それぞれ２個のｎＭＯＳを有することを特徴
とする請求項１記載のＥＥＰＲＯＭ。
【請求項３】前記判断手段は、前記保護セルが保護信
号を記憶するとき、前記消去手段及び前記書き込み手段
が動作しないと決めることを特徴とする請求項１又は請
求項２記載のＥＥＰＲＯＭ。