JP5691243B2 - プロセス評価用半導体集積回路 - Google Patents

Description

この発明は、半導体製造プロセスの評価に用いるＴＥＧ（Test Element Group）として好適なプロセス評価用半導体集積回路に関する。

半導体の微細プロセスを開発する場合、あるいは新しい半導体製造工場を立ち上げる場合、最も重要なのは、早期のうちにクリーンルームのごみ、欠陥対策を講じ、かつ、加工（リソグラフィ）の工程を最適化するとともに、目標品質を満たす製品が高歩留まりで得られるようにトランジスタの特性を理想的な特性に近づけ、かつ、トランジスタの特性ばらつきを抑えることである。現状では、ごみによる加工不良や加工限界による不良の発生状況を調べるため、いわゆるプロセスレベルＴＥＧが用いられる。この種のプロセスレベルＴＥＧの一例として、大規模なメタル配線パターンであって、各部の配線幅と配線間隔を加工限界の寸法からそれよりも十分大きな寸法まで各種変えたメタル配線パターンを備えたＴＥＧがある。このＴＥＧを製造し、ＴＥＧに多数設けられたメタル配線のオープン（断線）不良の測定箇所やメタル配線間のショート（短絡）不良の測定箇所の測定を行い、測定結果に統計処理を施すことにより配線幅や配線間隔の寸法に対する不良の発生確率の依存性を調べるのである。一方、トランジスタに関する製造プロセスの良し悪し（製造プロセスが理想的なトランジスタを製造できる状態になっているか否か）を調べるためには、例えば単体トランジスタからなるＴＥＧが用いられる。各部の寸法を加工限界からそれより十分大きな寸法まで各種変えた各種の単体トランジスタを有するＴＥＧを多数製造し、これらのＴＥＧの各単体トランジスタの各部の寸法を測定するとともに、各トランジスタの電気的特性を測定し、各部の寸法の測定結果および各トランジスタの電気的特性の統計処理を行うのである。なお、ＴＥＧを用いた製造プロセスの評価に関する技術文献として、例えば特許文献１〜３がある。

特開平７−０１４９００号公報 特開２００１−２３７３７７号公報 特開２００７−２９９８８５号公報

上述したプロセスレベルＴＥＧを使用したプロセス評価技術では、統計処理に用いる大規模な測定データを得るために、多数のプロセスレベルＴＥＧについてオープン不良やショート不良の測定を行う必要があり、膨大な手間が掛かる。また、不良があった場合には、その原因を究明するために、オープン不良やショート不良の発生箇所を特定する必要があるが、どこで不良を起こしているかの判定が困難であり、目視に頼るしかない。また、単体トランジスタＴＥＧを使用してプロセス評価を行う場合も、統計処理に用いる大規模な測定データを得るために、各寸法毎に数百個程度の個数を測定する必要があり、プロセス評価に膨大な時間が掛かる。

また、近年の半導体集積回路に関する市場要求である低電圧化の要求が、プロセスの最適化の作業をさらに難しくしている。すなわち、半導体集積回路の電源電圧を低くした場合には、極めて厳密なプロセスコントロールを行わないと、要求品質を満たす半導体集積回路を高歩留まりで製造することが難しくなるのである。これは、電源電圧が低くなると、トランジスタの電気的特性の理想状態からの僅かなずれが、回路内の各部の動作マージンを不足させ、半導体集積回路の機能に支障を与えるからである。この問題を解決するためには、ごみのないクリーンな環境を実現し、かつ、加工不良の発生しない安定した加工工程を実現するだけでは足りず、プロセスパラメータの微調整を行い、製造されるトランジスタの電気的特性のばらつきを抑えて、理想的な状態に収束させる微妙なプロセスコントロールが必要になる。

しかし、従来のような単体トランジスタの電気的特性の評価によりこのようなプロセスコントロールを行うとなると、製造ラインのプロセスパラメータのばらつきに起因したトランジスタの特性のばらつきを正確に調べるために、膨大な個数の単体トランジスタの電気的特性を評価することが必要になり、そのための工数は膨大なものとなる。このため、低電圧で動作する半導体集積回路を高歩留まりで量産化できるようにするために長期間が掛かり、量産開始が遅れるという問題があった。

この発明は、以上説明した事情に鑑みてなされたものであり、微妙なプロセスコントロールのための判断材料となる情報を短時間のうちに採取することができるプロセス評価用半導体集積回路を提供することを目的とする。

この発明では、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）などのメモリをプロセス評価用半導体集積回路とする。これらのメモリは、多数のメモリセルをチップ内の広範囲に敷き詰めた構成を有する。通常、各メモリセルは、最小限の素子サイズで作られ、また、最小限の間隔でチップ内に並べられる。従って、プロセスが良好な状態でないと、全てのメモリセルを正常に製造することは困難である。その意味で、多数のメモリセルを備えたメモリは、プロセスの良し悪しの評価に好適な最良のプロセス評価用半導体集積回路であるといえる。また、メモリでは、各メモリセルに対して個別的にアクセスすることが可能である。このため、メモリ内の一部のメモリセルにごみによる不良や加工不良、オープン不良、ショート不良、あるいはトランジスタの電気的特性に起因した不良等が発生している場合、そのメモリセルに対するアクセスが正常に行われないことを確認することにより、その不良となっているメモリセルを特定することができる。従って、その不良となっているメモリセルを調べ、原因究明を行うことができる。

この発明の特徴は、このようなメモリをプロセス評価用半導体集積回路としたことに加え、このプロセス評価用半導体集積回路としてのメモリに対し、トランジスタの電気的特性が標準的な状態からずれたときの影響（具体的には回路内の各部の動作マージンの不足）の度合いを際立たせる手段を設けた点にある。

この発明が適用される第１の典型例は、ＳＲＡＭ（Static Random Access Memory）である。このＳＲＡＭは、低電圧化の要求が最も強いメモリである。その一方、ＳＲＡＭは、トランジスタの電気的特性のばらつきに対して敏感なメモリであり、トランジスタの電気的特性の標準的な状態からの僅かなずれが動作不良の原因となる。その意味で、ＳＲＡＭは、プロセスの状態の良し悪しの影響を非常に受けやすく、プロセス評価用半導体集積回路として極めて好適である。

この発明の好ましい態様では、トランジスタの電気的特性の標準的な状態からのずれの影響を際立たせることを可能にするため、ＳＲＡＭにおいてメモリセルに電源電圧を供給する給電系統と、メモリセル以外の回路に電源電圧を供給する給電系統とを分離し、メモリセルに供給する電源電圧を他の回路に対する電源電圧と独立に制御可能な構成とする。

この態様によれば、メモリセルに対する電源電圧のみを低くして、各メモリセルに対するアクセスが正常に行われるか否かの測定を行うことができる。この測定は、例えばＬＳＩテスタを使用して簡単に行うことができる。

ここで、メモリセルに対する電源電圧が低い状況下では、メモリセルの動作マージンが減り、メモリセルを構成するトランジスタの電気的特性が標準的な状態から僅かにずれただけで、そのメモリセルが正常に動作しなくなることがある。そして、ＳＲＡＭには膨大な数のメモリセルがあるので、その中には、電源電圧が低下すると、トランジスタの電気的特性の標準的な状態からの微妙なずれにより正常に動作しなくなるメモリセルが現れ得る。このようなメモリセルの所在は、ＬＳＩテスタを使用した測定により容易に確認することが可能である。そして、低電圧下において動作不良を起こすメモリセルと、低電圧下でも動作不良を起こさないメモリセルとが判明した場合、両メモリセルのトランジスタの詳細な電気的特性を測定すればよい。この測定を行うことで、動作不良を起こすメモリセルとそうでないメモリセルとではトランジスタの電気的特性にどのような差異があるかが分かり、要求品質を満たすＳＲＡＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

この発明の他の態様では、ビット線を介してメモリセルからのデータ読み出しを行うセンスアンプの動作条件を制御する手段がＳＲＡＭに設けられる。より具体的には、ある態様では、メモリセルからのデータ読み出し時、ビット線を介してメモリセルに接続される負荷の大きさを可変制御する手段がＳＲＡＭに設けられる。ビット線を介してメモリセルに接続される負荷が重くなると、メモリセルを構成するトランジスタの駆動能力の僅かな不足により、センスアンプが正常な動作をしなくなることがある。従って、この態様においても、要求品質を満たすＳＲＡＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

別の態様では、メモリセルからのデータ読み出し時に、センスアンプの動作タイミングを制御する内部制御信号の発生タイミングを可変制御する手段がＳＲＡＭに設けられる。この態様によれば、センスアンプを通常より厳しいタイミングで動作させると、センスアンプを構成するトランジスタの電気的特性の標準状態からの微妙なずれによりセンスアンプに動作不良が発生し易くなる。従って、この態様においても、要求品質を満たすＳＲＡＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

この発明の他の態様では、アクセス対象であるメモリセルのトランスファゲートを能動化する行選択電圧を任意に制御する手段をＳＲＡＭに設ける。

この態様によれば、行選択電圧を低くすると、メモリセルのトランスファゲートの動作マージンが減り、このトランスファゲートの電気的特性の標準的な状態からのずれによりメモリセルの動作不良が発生し易くなる。従って、この態様においても、要求品質を満たすＳＲＡＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

行選択電圧を可変にするための手段には各種のものが考えられる。ある好ましい態様では、行選択電圧を発生するロウデコーダに対する電源電圧の給電系統を他の回路のための電源電圧の給電系統と分離し、ロウデコーダに対する電源電圧を他の回路に対する電源電圧と独立に制御可能な構成が採用される。他の好ましい態様では、ロウデコーダにおいて行選択電圧を出力する出力段をレベルシフタとし、このレベルシフタに対する電源電圧をＳＲＡＭ外部から制御可能な構成が採用される。なお、行選択電圧を出力する回路に対して供給する電圧をＳＲＡＭ外部から供給する代わりに、チップ内に電源電圧を降圧する降圧回路または電源電圧を昇圧する昇圧回路を設け、これらにより降圧または昇圧された電源電圧を行選択電圧を出力する回路に供給してもよい。

この発明が適用される第２の典型例は、マスクＲＯＭである。このマスクＲＯＭでは、１個のトランジスタによりメモリセルが構成される。従って、膨大な数のメモリセルからなるマスクＲＯＭを構成可能である。その意味において、マスクＲＯＭは、極めて好適なプロセス評価用半導体集積回路となる。

この発明の好ましい態様では、メモリセルからのデータ読み出し時に、メモリセルに流れる電流を基準電流と比較することによりメモリセルからの読み出しデータの判定を行うセンスアンプを有するマスクＲＯＭに対し、基準電流を切り換える手段を設ける。

この態様によれば、基準電流の切り換えを行いつつマスクＲＯＭ内の各メモリセルからのデータ読み出しが正常に行われるか否かの判定を行うことにより、各メモリセルを構成するトランジスタの出力電流の大きさを調べることができる。従って、この態様によれば、要求品質を満たすマスクＲＯＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

この発明の他の態様では、メモリセルからのデータ読み出し時に、読み出し対象であるメモリセルを構成するトランジスタに行選択電圧を与えるロウデコーダを有するマスクＲＯＭに対し、行選択電圧を切り換えるための手段を設ける。

この態様によれば、行選択電圧の切り換えを行いつつマスクＲＯＭ内の各メモリセルからのデータ読み出しが正常に行われるか否かの判定を行うことにより、各メモリセルを構成するトランジスタの出力電流の行選択電圧に対する依存性を調べることができる。従って、この態様によれば、要求品質を満たすマスクＲＯＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

この発明のさらに好ましい態様では、上記の基準電流を切り換える手段と行選択電圧を切り換える手段の両方をマスクＲＯＭに設ける。この態様によれば、基準電流および行選択電圧の組み合わせを切り換えつつマスクＲＯＭ内の各メモリセルからのデータ読み出しが正常に行われるか否かの判定を行うことにより、各メモリセルを構成するトランジスタの出力電流特性の類型を調べることができる。従って、この態様によれば、要求品質を満たすマスクＲＯＭを高歩留まりで製造するためのプロセスコントロールのための判断資料を短時間のうちに取得することができる。

この発明の第１の適用対象例であるＳＲＡＭの一般的な構成例を示すブロック図である。 同ＳＲＡＭの具体的な回路構成を示す回路図である。 同ＳＲＡＭのＳＲＡＭセルアレイにおける１個のメモリセルの構成例を示す回路図である。 メモリセルのＳＮＭ（Static Noise Margin；静的雑音余裕度）の測定方法を例示する図である。 メモリセルのＳＮＭの測定結果を例示する図である。 この発明によるプロセス評価用半導体集積回路の第１実施形態であるＳＲＡＭの構成を示す回路図である。 この発明によるプロセス評価用半導体集積回路の第２実施形態であるＳＲＡＭのセンスアンプの構成を示す回路図である。 同実施形態におけるリードアクセス時の各部の波形を示す波形図である。 同実施形態における制御回路を示す図である。 同制御回路の構成例を示す回路図である。 この発明の第２の適用対象例であるマスクＲＯＭの構成例を示す回路図である。 同マスクＲＯＭにおいてメモリセルを構成するトランジスタのゲート電圧−ドレイン電流特性の例を示す図である。 同マスクＲＯＭのセンスアンプの構成例を示す回路図である。 この発明によるプロセス評価用半導体集積回路の第２実施形態であるマスクＲＯＭにおいて、アクセス対象であるメモリセルに流れる電流と比較する基準電流の切り換えを行うための負荷回路の構成を示す回路図である。 同実施形態において、アクセス対象であるメモリセルに流れる電流と比較する基準電流の切り換えを行う回路の他の例を示す図である。 同実施形態において、アクセス対象であるメモリセルに与える行選択電圧を発生する行選択回路の構成例を示す回路図である。

以下、図面を参照し、この発明の実施形態について説明する。
＜この発明の第１の適用対象例＞
図１は、この発明の第１の適用対象例であるＳＲＡＭの一般的な構成例を示すブロック図である。図１において、ＳＲＡＭセルアレイ１００は、各々１ビットの情報を記憶するメモリセルを行列状に配列した回路である。制御回路９００は、外部から与えられる各種の制御信号に応じて、所望のメモリセルに対するライトアクセスやリードアクセスを行うための各種の内部制御信号を発生する回路である。ＳＲＡＭには、大別して非同期ＳＲＡＭと同期ＳＲＡＭがある。非同期ＳＲＡＭの場合、制御回路９００には、例えばチップイネーブル信号ＣＥＢ、出力イネーブル信号ＯＥＢ、ライトイネーブル信号ＷＥＢが与えられる。この場合、制御回路９００は、ライトイネーブル信号ＷＥＢおよびチップイネーブル信号ＣＥＢの両方がアクティブレベル（この例ではＬレベル）になるのに応じて、ライトアクセスを実行するための内部制御信号を発生する。また、制御回路９００は、出力イネーブル信号ＯＥＢおよびチップイネーブル信号ＣＥＢの両方がアクティブレベル（この例ではＬレベル）になるのに応じて、リードアクセスを実行するための内部制御信号を発生する。同期ＳＲＡＭの場合、同期タイミングを指示するクロックＣＬＫが制御回路９００に与えられる。制御回路９００は、このクロックＣＬＫに基づいて、ライトアクセスやリードアクセスのための各種内部制御信号を発生する。

入出力バッファ５００は、入力バッファとしての機能と出力バッファとしての機能を併有する１６ビット幅の入出力回路である。入出力バッファ５００は、ライトアクセス時には、制御回路９００による制御の下、入力バッファとして機能し、データ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５を介して入力される１６ビットの書込データを書込回路６００に供給する。また、入出力バッファ５００は、リードアクセス時には、制御回路９００による制御の下、出力バッファとして機能し、センスアンプ４００から出力される１６ビットの読出データをデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５から出力する。

カラムゲート７００は、書込回路６００およびセンスアンプ４００と、ＳＲＡＭセルアレイ１００との間に介在する複数のスイッチの集合体であり、ＳＲＡＭセルアレイ１００内の任意のアドレスに対応した１６個のメモリセルと書込回路６００およびセンスアンプ４００との相互接続をする役割を果たす。

書込回路６００は、ライトアクセス時に、カラムゲート７００を介して接続されたＳＲＡＭセルアレイ１００内の１６ビット分のメモリセルに対し、入出力バッファ５００を介して与えられる１６ビットの書込データを各々書き込む回路である。センスアンプ４００は、リードアクセス時に、カラムゲート７００を介して接続されたＳＲＡＭセルアレイ１００内の１６ビット分のメモリセルからデータを各々読み出し、入出力バッファ５００に出力する回路である。

アドレス入力回路８００には、ライトアクセス時およびリードアクセス時、アクセス先である１６個のメモリセルのアドレスを特定する２４ビットのアドレスデータＡ０〜Ａ２３が与えられる。アドレス入力回路８００は、ライトアクセスまたはリードアクセスが行われるとき、制御回路９００による制御の下、アクセス対象のメモリセルを特定するアドレスデータＡ０〜Ａ２３を保持する。

アドレス入力回路８００から出力されるアドレスデータＡ０〜Ａ２３は、行アドレスデータ（上位ビットデータ）と列アドレスデータ（下位ビットデータ）とに分離され、行アドレスデータはロウデコーダ２００に、列アドレスデータはカラムデコーダ３００に供給される。ロウデコーダ２００は、ＳＲＡＭセルアレイ１００を構成する各メモリセルのうち行アドレスにより指定された行に属する各メモリセルを選択する。カラムデコーダ３００は、ＳＲＡＭセルアレイ１００においてロウデコーダ２００により選択された行に属する各メモリセルのうち列アドレスにより指定された列に属するメモリセルをカラムゲート７００に選択させ、書込回路６００およびセンスアンプ４００に接続させる回路である。

図２は、図１に示すＳＲＡＭの詳細な内部構成を例示する回路図である。なお、この図２では、図面が煩雑になるのを防止するため、図１に示すＳＲＡＭセルアレイ１００の全てのメモリセルではなく、図１に示されるデータ入出力端子Ｉ／Ｏ０〜Ｉ／Ｏ１５を介して入出力される１６ビットのデータのうちの第０ビットの格納先となる範囲のメモリセル行列Ｍｍｎ−０（Ｍｍｎ−０におけるインデックス“０”は第０ビット〜第１５ビットの中の第０ビットを指す）のみが図示されている。また、図２では、図面が煩雑になるのを防止するため、カラムゲート７００を構成する全スイッチのうち、図示されたメモリセル行列Ｍｍｎ−０と書込回路６００およびセンスアンプ４００の間に介在するスイッチのみが図示されている。

図２に示すように、第０ビットの記憶エリアとして用いられるメモリセル行列Ｍｍｎ−０は、ｍ＋１行、ｎ＋１列のメモリセルＭｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）により構成されている。メモリセル行列Ｍｍｎ−０では、列毎に、当該列に属するｍ＋１個のメモリセルＭｉｊ（ｉ＝０〜ｍ）の並び方向に沿って１対のビット線ＢＩＴｊおよびＢＩＴｊＢが配線されており、行毎に、当該行に属するｎ＋１個のメモリセルＭｉｊ（ｊ＝０〜ｎ）にの並び方向に沿ってワード線が配線されている。

図１におけるロウデコーダ２００は、図２に示すｍ＋１個の行選択回路２００−ｉ（ｉ＝０〜ｍ）により構成されている。この行選択回路２００−ｉ（ｉ＝０〜ｍ）の各々は、メモリセル行列Ｍｍｎ−０の各行のワード線に接続されている。行選択回路２００−ｉ（ｉ＝０〜ｍ）の各々は、行アドレスが示す行番号ｉ’と当該行選択回路２００−ｉに対応付けられた行の番号ｉとが一致するときにアクティブレベル（Ｌレベル）を出力するＮＡＮＤゲート２０１と、このＮＡＮＤゲート２０１の出力信号をレベル反転した行選択電圧ＷＬｉをワード線に出力するインバータ２０２とを有する。これらの行選択回路２００−ｉ（ｉ＝０〜ｍ）の働きにより、各行に対応した行選択電圧ＷＬｉ（ｉ＝０〜ｍ）のうち行アドレスが示す行番号ｉ’に対応した行選択電圧ＷＬｉ’のみがＨレベルとされ、他の行選択電圧ＷＬｉ（ｉ≠ｉ’）はＬレベルとされる。これがロウデコーダ２００によって行われる行選択の動作である。

カラムゲート７００は、メモリセル行列Ｍｍｎ−０に対応したスイッチ群として、ｎ＋１対のスイッチ対ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）を有している。このｎ＋１対のスイッチ対ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）は、ｎチャネルのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor；金属酸化膜半導体構造の電界効果トランジスタ。以下、単にトランジスタという。）により各々構成されている。スイッチ対ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）の各一端は、メモリセル行列Ｍｍｎ−０の各列に対応したビット線対ＢＩＴｊおよびＢＩＴｊＢ（ｊ＝０〜ｎ）に各々接続されており、各他端は第０ビットに対応したグローバルビット線対ＤＬおよびＤＬＢに各々共通接続されている。

図１におけるカラムデコーダ３００は、図２に示すｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）により構成されている。この列選択回路３００−ｊ（ｊ＝０〜ｎ）は、メモリセル行列Ｍｍｎ−０の各列に各々対応付けられており、スイッチ対（トランジスタ対）ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）の各ゲートに列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）を各々供給する。列選択回路３００−ｊ（ｊ＝０〜ｎ）の各々は、列アドレスが示す列番号ｊ’と当該列選択回路３００−ｊに対応付けられた列の番号ｊとが一致するときにアクティブレベル（Ｌレベル）を出力するＮＡＮＤゲート３０１と、このＮＡＮＤゲート３０１の出力信号をレベル反転し、列選択電圧ＣＯＬｊとしてスイッチ対ＣＧｊおよびＣＧｊＢの両ゲートに出力するインバータ３０２とを有する。これらの列選択回路３００−ｊ（ｊ＝０〜ｎ）の働きにより、スイッチ対（トランジスタ対）ＣＧｊおよびＣＧｊＢ（ｊ＝０〜ｎ）のうち列アドレスが示す列番号ｊ’に対応したスイッチ対（トランジスタ対）ＣＧｊ’およびＣＧｊ’ＢのみがＯＮとなり、他のスイッチ対（トランジスタ対）ＣＧｊおよびＣＧｊＢ（ｊ≠ｊ’）はＯＦＦとなる。従って、列アドレスが示す列番号ｊ’に対応した列のビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂのみがスイッチ対（トランジスタ対）ＣＧｊ’およびＣＧｊ’Ｂを介してグローバルビット線対ＤＬおよびＤＬＢに接続される。

ライトアクセス時には、書込回路６００がこのようにしてグローバルビット線対ＤＬおよびＤＬＢに接続されたビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂを介し、同ビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂに接続されたｍ＋１個のメモリセルのうち行アドレスに基づいて選択された１個のメモリセルに対して書込データ（ここでは第０ビット）を書き込む。また、リードアクセス時には、センスアンプ４００が、このようにしてグローバルビット線対ＤＬおよびＤＬＢに接続されたビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂを介し、同ビット線対ＢＩＴｊ’およびＢＩＴｊ’Ｂに接続されたｍ＋１個のメモリセルのうち行アドレスに基づいて選択された１個のメモリセルからデータ（ここでは第０ビット）を読み出し、入出力バッファ５００に出力する。
以上、第０ビットの記憶に関連した部分の構成のみを説明したが、他の第１〜第１５ビットの記憶に関連した部分の構成も同様である。

図３はＳＲＡＭセルアレイ１００における１個のメモリセルの具体的な構成例を示す回路図である。この図３において、ＢＬおよびＢＬＢは、図２におけるビット線対ＢＩＴｊおよびＢＩＴｊＢ（ｊ＝０〜ｎ）の中のいずれかのビット線対であり、ＷＬは図２における行選択電圧ＷＬｉ（ｉ＝０〜ｍ）の中のいずれかの行選択電圧である。

図３に示すように、メモリセルは、ＰチャネルトランジスタＰ１およびＰ２と、ＮチャネルトランジスタＮ１、Ｎ２、Ｔａ１およびＴａ２とを有している。ここで、ＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１は、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されており、ＣＭＯＳインバータを構成している。ＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２も、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿されており、ＣＭＯＳインバータを構成している。これらのＣＭＯＳインバータは、互いに相手の出力信号を各々に対する入力信号としており、フリップフロップを構成している。ＮチャネルトランジスタＴａ１は、ビット線ＢＬとＰチャネルトランジスタＰ１およびＮチャネルトランジスタＮ１の両ドレインの接続点との間に介挿されている。また、ＮチャネルトランジスタＴａ２は、ビット線ＢＬＢとＰチャネルトランジスタＰ２およびＮチャネルトランジスタＮ２の両ドレインの接続点との間に介挿されている。これらのＮチャネルトランジスタＴａ１およびＴａ２は、ライトアクセス時およびリードアクセス時に、ワード線を介してゲートにＨレベルの行選択電圧ＷＬが与えられることによりＯＮとなり、ビット線ＢＬとビット線ＢＬＢをトランジスタＰ１およびＮ１の共通接続点とトランジスタＰ２およびＮ２の共通接続点に各々接続するトランスファゲートとして働く。

このメモリセルに対するライトアクセスは、次のようにして行われる。
（１）図１および図２に示すカラムデコーダ３００が当該メモリセルの属する列に対応したビット線対をカラムゲート７００を介して書込回路６００に接続する。
（２）図１および図２に示す書込回路６００が、書込データ“１”／“０”に応じた正逆２相のビット信号を、カラムゲート７００を介して接続されたビット線対ＢＬおよびＢＬＢに出力する。さらに詳述すると、書込回路６００は、書込データが“１”である場合は、Ｈレベルの正相ビット信号をビット線ＢＬに、Ｌレベルの逆相ビット信号をビット線ＢＬＢに出力し、書込データが“０”である場合は、Ｌレベルの正相ビット信号をビット線ＢＬに、Ｈレベルの逆相ビット信号をビット線ＢＬＢに出力する。
（３）図１および図２に示すロウデコーダ２００が当該メモルセルに対する行選択電圧ＷＬをＨレベルとし、その後、Ｌレベルに戻す。これにより、トランジスタＰ１およびＮ１の両ドレインの接続点の電位がビット線ＢＬの電位となるとともに、トランジスタＰ２およびＮ２の両ドレインの接続点の電位がビット線ＢＬＢの電位となり、その後、この状態が当該メモリセルにおいて維持される。

一方、メモリセルに対するリードアクセスは、次のようにして行われる。
（１）図１および図２に示すカラムデコーダ３００が当該メモリセルの属する列に対応したビット線対をカラムゲート７００を介してグローバルビット線対ＤＬおよびＤＬＢに接続する。
（２）図示しないプリチャージ回路が、グローバルビット線対ＤＬおよびＤＬＢと、カラムゲート７００を介してグローバルビット線対ＤＬおよびＤＬＢに接続されたビット線対ＢＬおよびＢＬＢにプリチャージ電位を与える。
（３）図１および図２に示すロウデコーダ２００が当該メモルセルに対する行選択電圧ＷＬをＨレベルとし、当該メモリセルのトランジスタＴａ１およびＴａ２をＯＮにする。ここで、当該メモリセルが“１”を記憶している場合には、トランジスタＮ１がＯＦＦ、トランジスタＮ２がＯＮとなっているため、ビット線ＢＬＢおよびグローバルビット線ＤＬＢの電位がプリチャージ電位から低下する。一方、当該メモリセルが“０”を記憶している場合には、トランジスタＮ１がＯＮ、トランジスタＮ２がＯＦＦとなっているため、ビット線ＢＬおよびグローバルビット線ＤＬの電位がプリチャージ電位から低下する。
（４）図１および図２に示すセンスアンプ４００が、グローバルビット線ＤＬおよびＤＬＢ間の電位差を差動増幅することにより、当該メモリセルの記憶データに対応した信号Ｄｏｕｔを出力する。

以上説明したメモリセルに対するアクセス動作には、メモリセルを構成する各トランジスタのパラメータまたは電気的特性、具体的には各トランジスタの閾値電圧Ｖｔ、相互コンダクタンスｇｍ、モビリティμ、あるいはベータ値βのばらつきが影響を与える。また、トランジスタＴａ１、Ｔａ２は、ソースおよびドレインの両方が固定されていないので、これらのトランジスタのバックゲートバイアス特性のばらつきがメモリセルに対するアクセスの動作に影響を与える。
以上が本発明の第１の適用対象例であるＳＲＡＭの詳細である。以下説明する第１〜第４実施形態は、本発明をこのようなＳＲＡＭに適用した実施形態である。

＜第１実施形態＞
ＳＲＡＭの各部の特性のうちトランジスタの特性ばらつき（プロセスパラメータの変動に起因した特性ばらつき）の影響を受けやすい特性として、メモリセルのＳＮＭがある。本実施形態では、このＳＮＭに着目する。

図４は、ＳＮＭの測定方法の一例を示す図である。また、図５（ａ）〜（ｄ）は、ＳＮＭの測定結果を例示するものである。この図５（ａ）〜（ｄ）において、横軸はトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０を示し、縦軸はトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１を示す。

図４に例示する測定方法では、図３に示すメモリセルにおいて、ＳＲＡＭの高電位側電源電圧ＶＤＤを１．０Ｖ、ＰチャネルトランジスタＰ１およびＰ２が属するＮウェルの電圧を１．０Ｖ、低電位側電源電圧ＶＳＳを０Ｖ、ＮチャネルトランジスタＮ１、Ｎ２が属するＰウェルの電圧を０Ｖ、ワード線ＷＬに対する行選択電圧を電源電圧ＶＤＤと同じ電圧、トランスファゲートとしてのＮチャネルトランジスタＴａ１、Ｔａ２が属するＰウェルの電圧を０Ｖとし、測定１および２を行う。ここで、測定１では、ビット線ＢＬを開放状態とし、ビット線ＢＬＢを電源電圧ＶＤＤと同じ電圧に固定し、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を０ＶからＶＤＤ（図４の例では１．０Ｖ）まで上昇させたときのトランジスタＰ２およびＮ２の共通接続点の電圧Ｖ１の変化を観測する。図５（ａ）〜（ｄ）における破線は、この測定１において得られた電圧Ｖ０の変化に応じた電圧Ｖ１の変化の様子を示すものである。また、測定２では、ビット線ＢＬＢを開放状態とし、ビット線ＢＬを電源電圧ＶＤＤと同じ電圧に固定し、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を０ＶからＶＤＤ（図４の例では１．０Ｖ）まで上昇させたときのトランジスタＰ１およびＮ１の共通接続点の電圧Ｖ０の変化を観測する。図５（ａ）および（ｃ）における実線は、この測定２において得られた電圧Ｖ１の変化に応じた電圧Ｖ０の変化の様子を示すものである。

図５（ａ）〜（ｄ）において破線の曲線および実線の曲線は各々バタフライ曲線と呼ばれる。これらの２本のバタフライ曲線は、途中で互いに交差して、上下および左右の位置関係が入れ替わる。そして、図５（ａ）〜（ｄ）の各々には、破線のバタフライ曲線と実線のバタフライ曲線との間に挟まれた２つの領域内に各々収まる２個の正方形が描かれているが、この正方形の大きさがＳＮＭの大きさである。さらに詳述すると、破線のバタフライ曲線が右上、実線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ１およびＮ１の両ドレインの接続点の電圧Ｖ０を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第１のＳＮＭという）である。また、実線のバタフライ曲線が右上、破線のバタフライ曲線が左下となる領域における両バタフライ曲線間の正方形は、トランジスタＰ２およびＮ２の両ドレインの接続点の電圧Ｖ１を上昇させるようなノイズが発生するとき、メモリセルの記憶内容を反転させないノイズレベルの許容値を示すＳＮＭ（以下、便宜上、第２のＳＮＭという）である。

図５（ａ）および（ｃ）は、ＳＲＡＭの電源電圧ＶＤＤを１．０ＶとしたときのＳＮＭ特性を各々例示している。図５（ａ）に示す例では、メモリセルを構成する各トランジスタのベータ値βや閾値電圧Ｖｔのバランスが取れており、第１のＳＮＭおよび第２のＳＮＭが同程度であり、かつ、いずれも十分な大きさとなっている。従って、このメモリセルでは、安定したライトアクセスおよびリードアクセスが可能である。

ところが、バタフライ曲線は、トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２の各々のベータ値のバランスや閾値電圧のバランスに左右される。例えば図５（ａ）において、トランジスタＰ２のベータ値βｐとトランジスタＮ２のベータ値βｎとのベータレシオβｐ／βｎが高くなると、破線のバタフライ曲線は右上方向に張り出す。逆にこのベータレシオβｐ／βｎが低くなると、破線のバタフライ曲線は、左下方向に退行する。また、トランジスタＮ２と閾値電圧Ｖｔｎが増加して、トランジスタＰ２の閾値電圧Ｖｔｐが減少すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０が高くなる。逆にトランジスタＮ２と閾値電圧Ｖｔｎが減少して、トランジスタＰ２の閾値電圧Ｖｔｐが増加すると、破線のバタフライ曲線が急激に立ち下がる電圧Ｖ０は低くなる。

また、電圧Ｖ０を０ＶからＶＤＤまで上昇させる過程において、トランジスタＮ２がＯＮするとき、このトランジスタＮ２にトランジスタＴａ２を介して電流が流れ込むため、電圧Ｖ１はＶＳＳレベル（０Ｖ）まで下がり切らず、ＶＳＳレベルから浮く。仮にトランジスタＴａ２を介して流れ込む電流が一定である場合、このときの電圧Ｖ１のＶＳＳレベルからの浮きは、トランジスタＮ２の閾値電圧Ｖｔｎが高いほど、あるいはトランジスタＮ２のベータ値βｎが低いほど大きくなる。

このように破線のバタフライ曲線は、トランジスタＰ２、Ｎ２の閾値電圧やベータ値の変化の影響を受ける。一方、実線のバタフライ曲線は、主にトランジスタＰ１、Ｎ１のベータ値のバランス、閾値電圧のバランスの変化の影響を受ける。このようにバタフライ曲線が各トランジスタの閾値電圧やベータ値の変化の影響を受けるため、第１および第２のＳＮＭも、各トランジスタの閾値電圧やベータ値の変化の影響を受けることとなる。

図５（ｃ）に示す例では、メモリセルを構成する各トランジスタの閾値電圧Ｖｔまたはベータ値間にアンバランスが生じており、第１のＳＮＭは十分な大きさがあるが、第２のＳＮＭがやや小さくなっている。

このようにメモリセルを構成する各トランジスタの特性（具体的には閾値電圧ＶＴやベータ値）がばらつくと、これに起因して第１および第２のＳＮＭの各々の大きさにばらつきが生じる。しかしながら、ＳＲＡＭの電源電圧ＶＤＤが１．０Ｖと高い場合には、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭへの影響の度合いは比較的小さい。このため、第１および第２のＳＮＭの両方が十分な大きさとなるように、メモリセルを構成する各トランジスタの特性ばらつきを抑えることは比較的容易である。

ところが、ＳＲＡＭの電源電圧ＶＤＤが小さくなると、メモリセルを構成する各トランジスタの特性ばらつきの第１および第２のＳＮＭに対する影響の度合いが大きくなる。図５（ｂ）および（ｄ）はその例を示すものである。この図５（ｂ）および（ｄ）の例では、ＳＲＡＭの電源電圧ＶＤＤを０．５Ｖとしている。図５（ｂ）に示す例では、電源電圧ＶＤＤが０．５Ｖであるため、第１および第２のＳＮＭはかなり小さなものとなるが、メモリセルを構成する各トランジスタの特性のバランスが取れているため、第１および第２のＳＮＭは、正常なライトアクセスおよびリードアクセスを可能ならしめる大きさとなっている。ところが、図５（ｄ）に示す例では、メモリセルを構成する各トランジスタの特性に微妙なアンバランスがあり、その影響により第２のＳＮＭが殆どなくなっている。このように動作マージンが不足した状態ではライトアクセスおよびリードアクセスに支障が生じる。

このようにＳＲＡＭの電源電圧ＶＤＤが小さくなると、トランジスタの特性ばらつきのＳＮＭへの影響の度合いが大きくなり、トランジスタの特性の理想状態からの微妙なずれにより、十分な大きさの第１のＳＮＭおよび第２のＳＮＭが得られなくなり、動作不良が発生し易くなる。本実施形態はこの点を利用するものである。

図６は本実施形態によるプロセス評価用半導体集積回路の一例であるＳＲＡＭの構成を示す回路図である。図２と比較すれば明らかなように、本実施形態によるＳＲＡＭでは、メモリセルに電源電圧を供給する給電系統と、メモリセル以外の回路に電源電圧を供給する給電系統とが分離されており、メモリセルに供給する電源電圧を他の回路に対する電源電圧と独立に制御可能な構成となっている。

図６における電源端子ＶＤＤ（Ｃ）およびＶＳＳ（Ｃ）は、各々メモリセル専用の電源端子（ボンディングパッド）である。ＳＲＡＭセルアレイ１００を構成する全てのメモリセルのＰチャネルトランジスタＰ１およびＰ２の各ソースは電源端子ＶＤＤ（Ｃ）に接続され、全てのメモリセルのＮチャネルトランジスタＮ１およびＮ２の各ソースは電源端子ＶＳＳ（Ｃ）に接続されている。

また、図６における電源端子ＶＤＤおよびＶＳＳは、ＳＲＡＭにおけるメモリセル以外の回路のための電源端子である。図１における制御回路９００、アドレス入力回路８００、ロウデコーダ２００、カラムデコーダ３００、書込回路６００、センスアンプ４００、入出力バッファ５００等、メモリセル以外の回路は、この電源端子ＶＤＤおよびＶＳＳを介して電源電圧の供給を受ける。従って、各メモリセルにおいて、ワード線ＷＬに与えられる行選択電圧は、電源端子ＶＤＤに与えられる電圧ＶＤＤと同じ電圧値または電源端子ＶＳＳに与えられる電圧ＶＳＳと同じ電圧値となる。また、ライトアクセス時にビット線ＢＬおよびＢＬＢに与えられる各電圧は、電源端子ＶＤＤに与えられる電圧ＶＤＤと同じ電圧値または電源端子ＶＳＳに与えられる電圧ＶＳＳと同じ電圧値となる。また、リードアクセス時にビット線ＢＬおよびＢＬＢに与えられるプリチャージ電圧は、電源端子ＶＤＤに与えられる電圧ＶＤＤと同じ電圧値となる。

本実施形態では、このようなＳＲＡＭを例えば次のようにしてプロセス評価に使用する。まず、メモリセル以外の回路のための電源端子ＶＤＤを例えば電位１．０Ｖに固定するとともに、メモリセル専用の電源端子ＶＳＳ（Ｃ）とメモリセル以外の回路のための電源端子ＶＳＳの電位を０Ｖに固定し、メモリセル専用の電源端子ＶＤＤ（Ｃ）およびＶＳＳ（Ｃ）間に与える可変の電源電圧を通常の電圧値（例えば１．０Ｖ）から所定電圧ずつ段階的に低下させ（すなわち、電源端子ＶＤＤ（Ｃ）の電位を段階的に低下させ）、各電源電圧において、ＳＲＡＭセルアレイ１００を構成する全メモリセルに対するテストデータの書き込みと全メモリセルからのテストデータの読み出しを行い、ＳＲＡＭセルアレイ１００における各メモリセルに対するライトアクセスおよびリードアクセスが正常に行われるか否かを判定する（第１の測定）。

次に、メモリセル以外の回路のための電源端子ＶＳＳを例えば電位０Ｖに固定するとともに、メモリセル専用の電源端子ＶＤＤ（Ｃ）とメモリセル以外の回路のための電源端子ＶＤＤの電位を例えば電位１．０Ｖに固定し、メモリセル専用の電源端子ＶＤＤ（Ｃ）およびＶＳＳ（Ｃ）間に与える可変の電源電圧を通常の電圧値（例えば１．０Ｖ）から所定電圧ずつ段階的に低下させ（すなわち、電源端子ＶＳＳ（Ｃ）の電位を段階的に上昇させ）、各電源電圧において、ＳＲＡＭセルアレイ１００を構成する全メモリセルに対するテストデータの書き込みと全メモリセルからのテストデータの読み出しを行い、ＳＲＡＭセルアレイ１００における各メモリセルに対するライトアクセスおよびリードアクセスが正常に行われるか否かを確認する（第２の測定）。

これらの第１および第２の測定において、メモリセル以外の回路のための電源電圧ＶＤＤ−ＶＳＳを変化させないのは、メモリセルを他の回路から切り離して評価するため、すなわち、メモリセルへのライトアクセスのための制御信号やリードアクセスのための制御信号は十分なレベルのものを発生させ、メモリセル自体の特性不良以外の原因によりライトアクセスやリードアクセスが失敗に終わることがないようにするためである。

ここで、ＳＲＡＭセルアレイ１００を構成するメモリセルは、膨大な数に上り、ＳＲＡＭのチップの広範囲に分布している。従って、チップ内の各メモリセルのトランジスタは比較的大きな特性ばらつきを持ち、この各メモリセルのトランジスタの特性ばらつきに起因して、各メモリセルの第１および第２のＳＮＭにもばらつきが生じる。そして、電源端子ＶＤＤ（Ｃ）およびＶＳＳ（Ｃ）間に与える電源電圧を小さくしてゆくと、トランジスタの特性ばらつきの第１および第２のＳＮＭへの影響の度合いが大きくなるため、ＳＲＡＭセルアレイ１００を構成する全メモリセルの中に、第１または第２のＳＮＭが不足して、上述の第１の測定または第２の測定のいずれかにおいて正常なライトアクセスまたはリードアクセスが行われないメモリセルが発生し始める。

このように電源電圧を低下させたときに正常なライトアクセスまたはリードアクセスが行われなくなるメモリセルと、電源電圧を低下させても正常なライトアクセスおよびリードアクセスが行われるメモリセルとを特定し、両メモリセルの各トランジスタの詳細な特性（閾値電圧、駆動能力等）を測定するのである。このような測定を行うことで、正常で安定なＳＲＡＭの動作を得る上での阻害要因となるトランジスタの特性を特定することができる。

従って、本実施形態によれば、メモリセルに与える電源電圧のみを変えてプロセス評価用半導体集積回路の測定を行い、その結果をプロセス条件の調整に活用し、目標品質を満たすＳＲＡＭや他の半導体集積回路を高歩留まりで製造することができるように半導体製造プロセスのプロセス条件を最適化することができる。

なお、以上説明した実施形態では、メモリセルとメモリセル以外の他の回路とで、高電位側電源端子をＶＤＤ（Ｃ）とＶＤＤに、低電位側電源端子をＶＳＳ（Ｃ）とＶＳＳに分離したが、高電位側電源端子および低電位側電源端子の一方のみをメモリセルとメモリセル以外の他の回路とで分離し、高電位側電源端子および低電位側電源端子の他方については、メモリセルとメモリセル以外の他の回路とで共用にしてもよい。また、このようにメモリセル専用の電源端子を設ける代わりに、外部からの制御信号によって出力電圧値を制御可能な降圧回路をＳＲＡＭチップ内に設け、電源端子ＶＤＤおよびＶＳＳ間の電源電圧をこの降圧回路により降圧した電源電圧をメモリセルに与えるようにしてもよい。

＜第２実施形態＞
ＳＲＡＭにおいて、センスアンプ４００は、トランジスタの特性ばらつきの影響を受けやすい回路である。そして、このセンスアンプ４００の動作点を変えると、トランジスタの特性ばらつきのセンスアンプ４００の動作への影響の度合いを変えることができる。本実施形態は、この点を利用したプロセス評価用半導体集積回路を提供するものである。

図７（ａ）は本実施形態におけるＳＲＡＭのセンスアンプの構成例を示す回路図である。このセンスアンプは、１段目アンプ４１０と、イコライジングスイッチ４２０と、２段目アンプ４３０と、イコライジングスイッチ４４０と、負荷回路４１３および４１４とにより構成されている。

図７（ａ）において、グローバルビット線対ＤＬおよびＤＬＢは、上記第１実施形態において説明したように、リードアクセス時に、カラムゲート７００およびビット線対ＢＬおよびＢＬＢ（図２、図３参照）を介してアクセス対象であるメモリセルのトランジスタＴａ１およびＴａ２（図３参照）に接続される。

１段目アンプ４１０は、リードアクセス時に、グローバルビット線対ＤＬおよびＤＬＢに接続されたアクセス対象のメモリセルのトランジスタＴａ１およびＴａ２がＯＮになったときに、グローバルビット線ＤＬおよびＤＬＢ間に発生する電位差を差動増幅するアンプである。この例において、１段目アンプ４１０は、第１の差動増幅器４１１と、第２の差動増幅器４１２とにより構成されている。第１の差動増幅回路４１１および第２の差動増幅回路４１２は、各々の差動トランジスタペアの共通ソースと低電位側電源線との間に２個のＮチャネルトランジスタを有している。これらのうち一方のＮチャネルトランジスタのゲートにはイネーブル信号ＥＮ１が与えられる。また、他方のＮチャネルトランジスタは、所定の大きさの正のバイアス電圧ＢＩＡＳがゲートに与えられ、常時ＯＮとなっている。第１の差動増幅回路４１１は、イネーブル信号ＥＮ１がＨレベルである期間だけ活性化され、グローバルビット線ＤＬの電位Ｖ（ＤＬ）とグローバルビット線ＤＬＢの電位Ｖ（ＤＬＢ）との電位差Ｖ（ＤＬ）−Ｖ（ＤＬＢ）を差動増幅し、差動増幅の結果である信号をセンス線ＳＥＮに出力する。また、第２の差動増幅回路４１２は、イネーブル信号ＥＮ１がＨレベルである期間だけ活性化され、グローバルビット線ＤＬＢの電位Ｖ（ＤＬＢ）とグローバルビット線ＤＬの電位Ｖ（ＤＬ）との電位差Ｖ（ＤＬＢ）−Ｖ（ＤＬ）を差動増幅し、差動増幅の結果である信号をセンス線ＳＥＮＢに出力する。

イコライジングスイッチ４２０は、イコライジング信号ＥＱ１Ｂがゲートに与えられるＰチャネルトランジスタとイコライジング信号ＥＱ１がゲートに与えられるＮチャネルトランジスタとを並列接続したトランスファゲートであり、グローバルビット線ＤＬおよびＤＬＢ間に介挿されている。ここで、イコライジング信号ＥＱ１Ｂは、イコライジング信号ＥＱ１をレベル反転した信号である。

２段目アンプ４３０は、フリップフロップ４３１と、Ｎチャネルトランジスタ４３２および４３３とを有する。ここで、フリップフロップ４３１は、各々の相手方の出力信号を各々に対する入力信号とする２個のＣＭＯＳインバータ４３１ａおよび４３１ｂと、これら２個のＣＭＯＳインバータにおける２個のＮチャネルトランジスタのソースと低電位側電源ＶＳＳとの間に介挿されたＮチャネルトランジスタ４３１ｃとにより構成されている。ここで、ＣＭＯＳインバータ４３１ａの出力端子およびＣＭＯＳインバータ４３１ｂの入力端子は出力ビット線ＯＵＴに接続され、ＣＭＯＳインバータ４３１ｂの出力端子およびＣＭＯＳインバータ４３１ａの入力端子は出力ビット線ＯＵＴＢに接続されている。また、Ｎチャネルトランジスタ４３１ｃのゲートにはイネーブル信号ＥＮ２が与えられる。Ｎチャネルトランジスタ４３２は、ゲートに与えられるイネーブル信号ＥＮ２ＢがＨレベルである期間だけＯＮとなってセンス線ＳＥＮＢを出力ビット線ＯＵＴに接続するトランジスタである。Ｎチャネルトランジスタ４３３は、ゲートに与えられるイネーブル信号ＥＮ２ＢがＨレベルである期間だけＯＮとなってセンス線ＳＥＮを出力ビット線ＯＵＴＢに接続するトランジスタである。ここで、イネーブル信号ＥＮ２Ｂは、イネーブル信号ＥＮ２をレベル反転した信号である。

イコライジングスイッチ４４０は、イコライジング信号ＥＱ２Ｂがゲートに与えられるＰチャネルトランジスタとイコライジング信号ＥＱ２がゲートに与えられるＮチャネルトランジスタとを並列接続したトランスファゲートであり、センス線ＳＥＮおよびＳＥＮＢ間に介挿されている。ここで、イコライジング信号ＥＱ２Ｂは、イコライジング信号ＥＱ２をレベル反転した信号である。

図７（ｂ）は負荷回路４１３および４１４の各々の構成例を示す回路図である。この負荷回路４１３および４１４は、４個のＰチャネルトランジスタを図示のように並列接続してなる同一構成の回路であり、高電位側電源ＶＤＤとグローバルビット線ＤＬ（ＤＬＢ）との間に介挿されている。ここで、負荷回路４１３（４１４）を構成する４個のＰチャネルトランジスタの各ゲートには、プリチャージ信号Ｐｒｅ、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂが各々与えられる。プリチャージ信号Ｐｒｅは、グローバルビット線ＤＬ（ＤＬＢ）およびこれに接続されるビット線ＢＬ（ＢＬＢ）のプリチャージを行う際にＬレベルとされる信号である。このプリチャージ信号Ｐｒｅがゲートに与えられるＰチャネルトランジスタは、プリチャージ回路を構成している。負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂは、各々が与えられる各Ｐチャネルトランジスタをグローバルビット線ＤＬ（ＤＬＢ）およびビット線ＢＬ（ＢＬＢ）に接続されたメモリセルの負荷とする場合にＬレベル、負荷としない場合にＨレベルとされる信号である。

図８はリードアクセス時における各部の信号波形を示す波形図である。リードアクセスの際には、それに先立って、負荷回路４１３（４１４）の中の各１個のＰチャネルトランジスタに対するプリチャージ信号ＰｒｅがＬレベルとされ、当該Ｐチャネルトランジスタを介してグローバルビット線ＤＬ（ＤＬＢ）およびこれに接続されたビット線ＢＬ（ＢＬＢ）に電源電圧ＶＤＤがプリチャージされる。また、このプリチャージが行われる時点において、イコライジング信号ＥＱ１およびＥＱ２はＨレベル（イコライジング信号ＥＱ１ＢおよびＥＱ２ＢはＬレベル）とされ、グローバルビット線ＤＬおよびＤＬＢはイコライジングスイッチ４２０により短絡され、センス線ＳＥＮおよびＳＥＮＢはイコライジングスイッチ４４０により短絡される。また、このプリチャージが行われる時点において、イネーブル信号ＥＮ１およびＥＮ２はＬレベル（イネーブル信号ＥＮ１ＢおよびＥＮ２ＢはＨレベル）であり、第１および第２の差動増幅器４１１および４１２とフリップフロップ４３１は不活性状態、センス線ＳＥＮＢと出力ビット線ＯＵＴとの間およびセンス線ＳＥＮと出力ビット線ＯＵＴＢとの間は短絡状態である。

その後、プリチャージ信号Ｐｒｅが解除される（Ｈレベルとされる）とともに、アクセス対象であるメモリセルに対する行選択電圧ＷＬが立ち上げられる。これによりアクセス対象であるメモリセルのトランジスタＴａ１およびＴａ２がＯＮとなり、同メモリセルのＮチャネルトランジスタＮ１およびＮ２の各ドレインがビット線ＢＬおよびＢＬＢ（図３参照）を介してグローバルビット線ＤＬおよびＤＬＢに各々接続される。

そして、プリチャージ信号Ｐｒｅの解除から少し遅れて、イコライジング信号ＥＱ１が解除され（イコライジング信号ＥＱ１がＬレベル、イコライジング信号ＥＱ１ＢがＨレベルとされ）、イコライジングスイッチ４２０がＯＦＦとされる。このとき、上述したメモリセルのＮチャネルトランジスタＮ１およびＮ２のうちグローバルビット線ＤＬに接続されたＮチャネルトランジスタＮ１がＯＮである場合には、グローバルビット線ＤＬの電位が低下を開始する。一方、グローバルビット線ＤＬＢに接続されたＮチャネルトランジスタＮ２がＯＮである場合には、グローバルビット線ＤＬＢの電位が低下を開始する。

次にイコライジング信号ＥＱ１の解除から所定時間ｔ１だけ遅れて、イネーブル信号ＥＮ１がＨレベルに立ち上げられ、１段目アンプ４１０の第１および第２の差動増幅器４１１および４１２が活性化される。この時点において、ビット線ＤＬおよびＤＬＢ間に十分な電位差（通常は１００ｍＶ程度）があると、第１および第２の差動増幅器４１１および４１２によりグローバルビット線ＤＬおよびＤＬＢ間の電位差の差動増幅が正常に行われる。

次にイネーブル信号ＥＮ１の立ち上げから少し遅れて、イコライジング信号ＥＱ２が解除され（イコライジング信号ＥＱ２がＬレベル、イコライジング信号ＥＱ２ＢがＨレベルとされ）、イコライジングスイッチ４４０がＯＦＦとされる。これにより第１および第２の差動増幅器４１１および４１２によるセンス線ＳＥＮおよびＳＥＮＢの駆動が行われ、センス線ＳＥＮおよびＳＥＮＢ間に電位差が生じ、この電位差が増加し始める。これに伴って、Ｎチャネルトランジスタ４３２を介してセンス線ＳＥＮＢと短絡された出力ビット線ＯＵＴと、Ｎチャネルトランジスタ４３３を介してセンス線ＳＥＮと短絡された出力ビット線ＯＵＴＢとの間にも電位差が生じ、この電位差が増加し始める。

次にイコライジング信号ＥＱ２の解除から所定時間ｔ２だけ遅れて、イネーブル信号ＥＮ２がＨレベルに立ち上げられ（イネーブル信号ＥＮ２ＢがＬレベルに立ち下げられ）、フリップフロップ４３１が活性化されるとともに、出力ビット線ＯＵＴおよびＯＵＴＢがセンス線ＳＥＮＢおよびＳＥＮから各々切り離される。このとき出力ビット線ＯＵＴおよびＯＵＴＢ間には十分な電位差（通常は３００ｍＶ程度）が生じているので、この電位差を増大させる正帰還がフリップフロップ４３１の２個のＣＭＯＳインバータ４３１ａおよび４３１ｂ間で行われ、出力ビット線ＯＵＴおよびＯＵＴＢの一方がＨレベル（＝ＶＤＤ）、他方がＬレベル（＝ＶＳＳ）となる。このようにフリップフロップ４３１は、イネーブル信号ＥＮ２により活性化されることにより、出力ビット線ＯＵＴおよびＯＵＴＢ間に生じた電位差を十分なレベルに増幅して保持する。

以上がＳＲＡＭにおける正常なリードアクセスの動作である。本実施形態によるプロセス評価用半導体集積回路の特徴は、センスアンプがこのような正常なリードアクセスを行うことを妨げ、正常なリードアクセスの困難度を高める回路を設けた点にある。さらに詳述すると、本実施形態の第１の特徴は、リードアクセス時にビット線ＤＬおよびＤＬＢに接続する負荷の重さを調整する機能を備えた負荷回路４１３および４１４にある。

負荷回路４１３および４１４に与える負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂを全てＨレベルとした場合、プリチャージ信号Ｐｒｅおよびイコライジング信号ＥＱ１の解除後、グローバルビット線ＤＬおよびＤＬＢに接続されたＯＮ状態のトランジスタは１個もない。従って、アクセス対象であるメモリセルにおいて例えばＮチャネルトランジスタＮ１がＯＮである場合、このＮチャネルトランジスタＮ１の負荷はビット線ＢＬおよびグローバルビット線ＤＬの浮遊容量のみである。従って、イコライジング信号ＥＱ１の解除後、グローバルビット線ＤＬの電位は大きな勾配で低下してゆき、イネーブル信号ＥＮ１の立ち上がり時においてグローバルビット線ＤＬおよびＤＬＢ間の電位差は、第１および第２の差動増幅器４１１および４１２を正常に動作させるに足る十分な大きさとなる。

しかし、例えば負荷調整信号Ｔ１ＢをＬレベルとした場合には、プリチャージ信号Ｐｒｅおよびイコライジング信号ＥＱ１の解除後、負荷回路４１３の中の１個のＰチャネルトランジスタがグローバルビット線ＤＬに、負荷回路４１４の中の１個のＰチャネルトランジスタがグローバルビット線ＤＬＢに接続された状態となる。従って、アクセス対象であるメモリセルにおいて例えばＮチャネルトランジスタＮ１がＯＮである場合、このＮチャネルトランジスタＮ１に対して負荷回路４１３の中の１個のＰチャネルトランジスタのドレイン電流が流れ込むため、その分だけグローバルビット線ＤＬおよびビット線ＢＬの充電電荷の放電に使用可能なＮチャネルトランジスタＮ１の駆動能力が減る。従って、イコライジング信号ＥＱ１の解除後のグローバルビット線ＤＬの電位の勾配が減り、イネーブル信号ＥＮ１の立ち上がり時においてグローバルビット線ＤＬおよびＤＬＢ間の電位差は、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの全てがＨレベルである場合に比べて小さくなる。

さらに、例えば負荷調整信号Ｔ１Ｂに加えて負荷調整信号Ｔ２ＢをもＬレベルとした場合には、負荷回路４１３の中の２個のＰチャネルトランジスタがグローバルビット線ＤＬに、負荷回路４１４の中の２個のＰチャネルトランジスタがグローバルビット線ＤＬＢに接続される。従って、イコライジング信号ＥＱ１の解除後のグローバルビット線ＤＬまたはＤＬＢの電位の勾配がさらに減り、イネーブル信号ＥＮ１の立ち上がり時においてグローバルビット線ＤＬおよびＤＬＢ間の電位差は、負荷調整信号Ｔ１ＢのみがＬレベルである場合に比べてさらに小さくなる。そして、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの全てをＬレベルとした場合には、イネーブル信号ＥＮ１の立ち上がり時におけるグローバルビット線ＤＬおよびＤＬＢ間の電位差は、負荷調整信号Ｔ１Ｂ、Ｔ２ＢがＬレベルである場合に比べてさらに小さくなるのである。

このようにグローバルビット線ＤＬおよびＤＬＢに接続する負荷回路４１３および４１４内のＰチャネルトランジスタの個数を増やしてゆくと、リードアクセス時にアクセス対象であるメモリセルのＮチャネルトランジスタＮ１またはＮ２の負担が増え、ＳＲＡＭセルアレイ１００（図１参照）の中にＮチャネルトランジスタＮ１またはＮ２の駆動能力が低いメモリセルが存在する場合には、そのメモリセルに対するリードアクセスが失敗に終わる可能性が高くなる。

そこで、本実施形態では、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂを各種設定することにより、メモリセルに対する負荷を段階的に増やし、各負荷条件において、ＳＲＡＭセルアレイ１００の各メモリセルに対するリードアクセスが正常に行われるか否かを調べる測定を行う。このような測定を行うことにより、負荷が軽い状態では見つけることができない一部のメモリセルの駆動能力不足を見つけることができる。また、そのような駆動能力の不足しているメモリセルを見つけ、そのメモリセルを構成しているトランジスタの特性を測定し、その結果をプロセス条件の調整に活用し、目標品質を満たすＳＲＡＭや他の半導体集積回路を高歩留まりで製造することができるように半導体製造プロセスのプロセス条件を最適化することができる。

本実施形態の第２の特徴は、リードアクセスのための内部制御信号の発生タイミングを可変制御するタイミング制御手段をＳＲＡＭに設けたこと、より具体的にはイコライジング信号ＥＱ１の解除からイネーブル信号ＥＮ１の立ち上げまでのインターバル時間ｔ１を調整する機能を設けた点にある。このインターバル時間ｔ１が短いと、アクセス対象であるメモリセルのＮチャネルトランジスタＮ１またはＮ２の駆動能力が低い場合に、イネーブル信号ＥＮ１の立ち上がり時にグローバルビット線ＤＬおよびＤＬＢ間に十分な電位差が発生せず、リードアクセスが失敗に終わる可能性が高まる。そこで、本実施形態では、インターバル時間ｔ１を例えば段階的に短くしつつ、各インターバル時間ｔ１の条件において、ＳＲＡＭセルアレイ１００の各メモリセルに対するリードアクセスが正常に行われるか否かを調べる測定を行う。このような測定を行うことにより、インターバル時間ｔ１が長い状態では見つけることができない一部のメモリセルの駆動能力不足を見つけることができる。

また、インターバル時間ｔ１を短くした場合、メモリセルの微妙な駆動能力不足だけでなく、ビット線ＢＬおよびＢＬＢの配線抵抗のばらつきの検知が容易になる。さらに詳述すると、ＳＲＡＭのチップ内において、センスアンプから近い位置にあるメモリセルとセンスアンプとの間のビット線の配線抵抗は小さいが、センスアンプから遠い位置にあるメモリセルとセンスアンプとの間のビット線の配線抵抗は大きい。また、ビット線の配線幅にもばらつきがあり、ビット線の配線幅が広いと配線抵抗は低くなり、配線幅が狭いと配線抵抗は高くなる。このようにビット線の配線抵抗がばらつきを持つ場合において、インターバル時間ｔ１を短くすると、高い配線抵抗を介してセンスアンプに接続されたメモリセルからデータ読み出しを行う場合に、イネーブル信号ＥＮ１の立ち上がり時にグローバルビット線ＤＬおよびＤＬＢ間に十分な電位差が発生せず、リードアクセスが失敗に終わる可能性が高まる。従って、インターバル時間ｔ１を短くしてメモリセルからのデータ読み出しを行うことにより、ビット線の配線抵抗のばらつきの調査が容易になる。

本実施形態の第３の特徴は、リードアクセスのための内部制御信号の発生タイミングを可変制御するための他のタイミング制御手段をＳＲＡＭに設けたこと、より具体的にはイコライジング信号ＥＱ２の解除からイネーブル信号ＥＮ２の立ち上げまでのインターバル時間ｔ２を調整する機能を設けた点にある。このインターバル時間ｔ２が短いと、例えば差動増幅器４１１または４１２の駆動能力が低い場合に、イネーブル信号ＥＮ２の立ち上がり時にセンス線ＳＥＮおよびＳＥＮＢ間に十分な電位差が発生せず、リードアクセスが失敗に終わる可能性が高まる。そこで、本実施形態では、インターバル時間ｔ２を例えば段階的に短くしつつ、各インターバル時間ｔ２の条件において、ＳＲＡＭセルアレイ１００の各メモリセルに対するリードアクセスが正常に行われるか否かを調べる測定を行う。このような測定を行うことにより、インターバル時間ｔ２が長い状態では見つけることができないリードアクセス不良を見つけることができる。

次に、これらの第１〜第３の特徴を実現するための回路構成例を説明する。本実施形態では、ライトアクセスやリードアクセスのための内部制御信号を発生するための制御回路（上記第１実施形態における制御回路９００に相当するもの）として、図９に示す制御回路９００ａを設ける。この例において、制御回路９００ａは、同期ＳＲＡＭの制御回路であり、同期タイミングを指示するためのクロックＣＬＫが与えられる。また、この制御回路９００ａには、複数ビットからなるモード指定信号ＭＯＤＥと、遅延時間信号Ｔ１およびＴ２が与えられる。本実施形態では、モード指定信号ＭＯＤＥの各ビットの設定により次のモードのいずれかが指定される。

（１）ノーマルモード
このノーマルモードは、ＳＲＡＭの通常の動作モードである。このノーマルモードでは、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂは全て非アクティブレベル（この例ではＨレベル）とされる。また、図８に示すインターバル時間ｔ１およびｔ２は、安定して正常なリードアクセスを可能にする標準的な長さに固定される。

（２）負荷可変モード
この負荷可変モードは、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの少なくとも１つがアクティブレベル（この例ではＬレベル）とされる。さらに詳述すると、負荷可変モードは、負荷調整信号Ｔ１Ｂのみがアクティブレベルとされる第１のモードと、負荷調整信号Ｔ１ＢおよびＴ２Ｂがアクティブレベルとされる第２のモードと、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの全てがアクティブレベルとされる第３のモードとに分かれている。動作モードを第１〜第３のモードのいずれにするかは、モード信号ＭＯＤＥの各ビットの値により定まる。

なお、図７（ｂ）に示す負荷回路４１３（４１４）において、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの与えられる各トランジスタのサイズが異なる場合（すなわち、負荷としての重みが異なる場合）には、モード信号ＭＯＤＥの各ビットの設定により、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの信号値を下記のように変化させてもよい。下記の例において、負荷調整信号Ｔ１Ｂ、Ｔ２Ｂ、Ｔ３Ｂの与えられる各トランジスタの負荷としての重みは各々１、２、４となっている。
＜負荷可変モードを構成する各モード＞
Ｔ１Ｂ Ｔ２Ｂ Ｔ３Ｂ 総合的な負荷の重み
Ｌ Ｈ Ｈ １
Ｈ Ｌ Ｈ ２
Ｌ Ｌ Ｈ ３
Ｈ Ｈ Ｌ ４
Ｌ Ｈ Ｌ ５
Ｈ Ｌ Ｌ ６
Ｌ Ｌ Ｌ ７

（３）内部タイミング可変モード
この内部タイミング可変モードは、図８に示すインターバル時間ｔ１およびｔ２を変化させるモードである。さらに詳述すると、モード指定信号ＭＯＤＥにより内部タイミング可変モードが指定された状態において、制御回路９００ａは、インターバル時間ｔ１を遅延時間信号Ｔ１により指定される長さとし、インターバル時間ｔ２を遅延時間信号Ｔ２により指定される長さとする。

（４）外部タイミング入力モード
この外部タイミング入力モードは、外部から与えられる各信号をイネーブル信号ＥＮ１およびＥＮ２として各々出力するモードである。さらに詳述すると、モード指定信号ＭＯＤＥにより外部タイミング入力モードが指定された状態において、制御回路９００ａは、遅延時間信号Ｔ１の特定ビットの信号をイネーブル信号ＥＮ１として出力し、遅延時間信号Ｔ２の特定ビットの信号をイネーブル信号ＥＮ２として出力する。従って、この外部タイミング入力モードでは、外部から与える遅延時間信号Ｔ１の特定ビットの信号の立ち上がりエッジのタイミングを調整することにより図８に示すインターバル時間ｔ１を任意に調整することができる。また、外部から与える遅延時間信号Ｔ２の特定ビットの信号の立ち上がりエッジのタイミングを調整することにより図８に示すインターバル時間ｔ２を任意に調整することができる。

図１０は、制御回路９００ａにおいて、内部タイミング可変モードおよび外部タイミング入力モードを実現するための回路の構成例を示すものである。この例において、遅延部９０１は、クロックＣＬＫを所定時間だけ遅延させて図８に示すプリチャージ信号Ｐｒｅとして出力する回路である。また、遅延部９０２は、プリチャージ信号Ｐｒｅを所定時間だけ遅延させて図８に示すイコライジング信号ＥＱ１として出力する回路である。また、遅延部９０３は、遅延時間可変の回路であり、モード指定信号ＭＯＤＥにより内部タイミング可変モードが指定された状態では、イコライジング信号ＥＱ１を遅延時間信号Ｔ１により指定されたインターバル時間ｔ１だけ遅延させ、図８に示すイネーブル信号ＥＮ１として出力する。また、遅延部９０３は、モード指定信号ＭＯＤＥにより外部タイミング入力モードが指定された状態では、遅延時間信号Ｔ１の特定ビットの信号をイネーブル信号ＥＮ１として出力する。遅延部９０４は、イネーブル信号ＥＮ１を所定時間だけ遅延させて図８に示すイコライジング信号ＥＱ２として出力する回路である。また、遅延部９０５は、遅延時間可変の回路であり、モード指定信号ＭＯＤＥにより内部タイミング可変モードが指定された状態では、イコライジング信号ＥＱ２を遅延時間信号Ｔ２により指定されたインターバル時間ｔ２だけ遅延させ、図８に示すイネーブル信号ＥＮ２として出力する。また、遅延部９０５は、モード指定信号ＭＯＤＥにより外部タイミング入力モードが指定された状態では、遅延時間信号Ｔ２の特定ビットの信号をイネーブル信号ＥＮ２として出力する。

遅延部９０３および９０５としては、例えば複数のインバータを有し、遅延回路として機能させるインバータの段数を遅延時間信号Ｔ１またはＴ２に応じて切り換える構成のものが考えられる。

＜第３実施形態＞
本実施形態は、前掲図１および図２のＳＲＡＭの構成において、行選択電圧ＷＬを発生するロウデコーダ２００の出力段回路（図２におけるインバータ２０２）に対する電源電圧の給電系統を他の回路のための電源電圧の給電系統と分離したものである。さらに詳述すると、本実施形態では、ロウデコーダ２００の出力段回路に対する電源端子ＶＤＤ（Ｃ）およびＶＳＳ（Ｃ）を他の回路のための電源端子ＶＤＤおよびＶＳＳとは別にし、電源端子ＶＤＤ（Ｃ）およびＶＳＳ（Ｃ）に与える電源電圧を可変にすることにより、行選択電圧を任意に調整することができるようにしたものである。ここで、出力段回路（図２におけるインバータ２０２）は、レベルシフタとすることが好ましい。

本実施形態では、例えば電源端子ＶＤＤ（Ｃ）の電源電圧、すなわち、行選択電圧のＨレベル（＝ＶＤＤ（Ｃ））を段階的に変化させつつ、各メモリセルに対するライトアクセスおよびリードアクセスを行う。ここで、ＳＲＡＭセルアレイ１００を構成する各メモリセルの中にトランジスタＴａ１またはＴａ２（図３参照）の閾値電圧が高く、あるいは相互コンダクタンスｇｍが小さくて、駆動能力の不足したものがある場合、行選択電圧のＨレベルの電圧値を下げてゆくと、そのようなメモリセルに対するライトアクセスやリードアクセスが失敗する可能性が高くなる。そこで、そのようなライトアクセスやリードアクセスが失敗に終わったメモリセルとそうでないメモリセルを特定し、両メモリセルのトランジスタの特性を測定して比較するのである。本実施形態においても上記第１実施形態および第２実施形態と同様な効果が得られる。

なお、このように行選択電圧を出力する回路に対して供給する電圧をＳＲＡＭ外部から供給する代わりに、チップ内に電源電圧を降圧する降圧回路または電源電圧を昇圧する昇圧回路を設け、これらにより降圧または昇圧された電源電圧を行選択電圧を出力する回路に供給してもよい。

＜第４実施形態＞
本実施形態は、前掲図７のＳＲＡＭの構成において、ビット線ＤＬおよびＤＬＢのプリチャージを行う回路の電源電圧の給電系統を他の回路のための電源電圧の給電系統と分離したものである。さらに詳述すると、本実施形態では、プリチャージ電圧を発生する回路に対する電源端子ＶＤＤ（Ｃ）をそれ以外の他の回路のための電源端子ＶＤＤとは別にし、電源端子ＶＤＤ（Ｃ）に与える電源電圧を可変にすることにより、プリチャージ電圧を任意に調整することができるようにしたものである。

本実施形態では、例えばプリチャージ電圧を段階的に変化させつつ、各メモリセルに対するリードアクセスを行う。ここで、ＳＲＡＭセルアレイ１００を構成する各メモリセルの中にトランジスタＮ１またはＮ２（図３参照）の駆動能力の不足したものがある場合、プリチャージ電圧の電圧値を下げてゆくと、そのようなメモリセルに対するリードアクセス時に、プリチャージおよびビット線対のイコライジングの解除後にビット線ＤＬおよびＤＬＢ間に十分な電位差が発生せず、リードアクセスが失敗する可能性が高くなる。そこで、そのようなリードアクセスが失敗に終わったメモリセルとそうでないメモリセルを特定し、両メモリセルのトランジスタの特性を測定して比較するのである。本実施形態においても上記第１〜第３実施形態と同様な効果が得られる。

なお、このようにプリチャージ電圧を出力する回路に対して供給する電圧をＳＲＡＭ外部から供給する代わりに、チップ内に電源電圧を降圧する降圧回路または電源電圧を昇圧する昇圧回路を設け、これらにより降圧または昇圧された電源電圧をプリチャージ電圧を出力する回路に供給してもよい。

＜この発明の第２の適用対象例＞
図１１は、この発明の第２の適用対象例であるマスクＲＯＭの構成例を例示する回路図である。この図１１に示すマスクＲＯＭは、１６ビット幅のマスクＲＯＭであり、１６ビットの読み出しデータＤｏｕｔ０〜Ｄｏｕｔ１５を出力するためのセンスアンプ４００’−０〜４００’−１５を備えている。また、このマスクＲＯＭは、第０ビット〜第１５ビットの各データを各々記憶した１６個のデータ記憶エリア１００’−０〜１００’−１５を各々備えている。ここで、第０ビットの記憶エリアは、ｍ＋１行、ｎ＋１列のメモリセルＭ’ｉｊ−０（ｉ＝０〜ｍ、ｊ＝０〜ｎ）により構成されている。そして、メモリセル行列Ｍ’ｉｊ−０（ｉ＝０〜ｍ、ｊ＝０〜ｎ）では、列毎に、当該列に属するｍ＋１個のメモリセルＭ’ｉｊ−０（ｉ＝０〜ｍ）の並び方向に沿って１本のビット線ＢＩＴｊ−０が配線されており、行毎に、当該行に属するｎ＋１個のメモリセルＭ’ｉｊ−０（ｊ＝０〜ｎ）の並び方向に沿ってワード線が配線されている。そして、各メモリセルＭ’ｉｊ−０は、１個のＮチャネルトランジスタにより構成されており、第ｉ行第ｊ列のメモリセルＭ’ｉｊ−０であるＮチャネルトランジスタは、そのソースが低電位側電源ＶＳＳに接続され、そのゲートが第ｉ行のワード線に接続されている。また、第ｉ行第ｊ列のメモリセルＭ’ｉｊ−０であるＮチャネルトランジスタのドレインは、そのメモリセルの記憶内容が“０”であるか“１”であるかにより状態が異なり、ビット線ＢＩＴｊ−０に接続されるか、あるいは開放状態となっている。以上、第０ビットに対応したデータ記憶エリア１００’−０について説明したが、第１〜第１５ビットに対応したデータ記憶エリア１００’−１〜１００’−１５についても同様である。

上述したＳＲＡＭの例と同様、ｍ＋１個の行選択回路２００−ｉ（ｉ＝０〜ｍ）は行アドレスをデコードするロウデコーダを構成しており、ｎ＋１個の列選択回路３００−ｊ（ｊ＝０〜ｎ）は列アドレスをデコードするカラムデコーダを構成している。そして、行選択回路２００−ｉ（ｉ＝０〜ｍ）の各々は、メモリセル行列Ｍ’ｍｎ−０〜Ｍ’ｍｎ−１５の各行のワード線に接続されている。これらの行選択回路２００−ｉ（ｉ＝０〜ｍ）の働きにより、各行に対する行選択電圧ＷＬｉ（ｉ＝０〜ｍ）のうち行アドレスが示す行番号ｉ’に対応した行選択電圧ＷＬｉ’のみがＨレベルとされ、他の行選択電圧ＷＬ−ｉ（ｉ≠ｉ’）はＬレベルとされる。これがロウデコーダによって行われる行選択の動作である。

カラムゲート７００’は、第０ビットのデータを記憶するメモリセル行列Ｍ’ｉｊ−０（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対応したスイッチ群として、ｎ＋１対のスイッチＣＧｊ−０（ｊ＝０〜ｎ）を有している。このｎ＋１個のスイッチＣＧｊ−０（ｊ＝０〜ｎ）は、Ｎチャネルトランジスタにより各々構成されている。ここで、スイッチＣＧｊ−０（ｊ＝０〜ｎ）の各一端は、メモリセル行列Ｍ’ｉｊ−０（ｉ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに対応したビット線ＢＩＴｊ−０（ｊ＝０〜ｎ）に各々接続されており、各他端は第０ビットに対応したグローバルビット線ＤＬ０に各々共通接続されている。また、カラムゲート７００’は、第１〜第１５ビットのデータを記憶する各メモリセル行列Ｍ’ｉｊ−１（ｉ＝０〜ｍ、ｊ＝０〜ｎ）〜Ｍ’ｉｊ−１５（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対応した各スイッチ群を有している。それらのスイッチ群の構成もメモリセル行列Ｍ’ｉｊ−０（ｉ＝０〜ｍ、ｊ＝０〜ｎ）に対応したスイッチ群と同様である。

列選択回路３００−ｊ（ｊ＝０〜ｎ）は、メモリセル行列Ｍ’ｉｊ−０（ｉ＝０〜ｍ、ｊ＝０〜ｎ）〜Ｍ’ｉｊ−１５（ｉ＝０〜ｍ、ｊ＝０〜ｎ）の各列ｊに各々対応付けられており、スイッチ（トランジスタ）ＣＧｊ−０（ｊ＝０〜ｎ）〜ＣＧｊ−１５（ｊ＝０〜ｎ）の各ゲートに列選択電圧ＣＯＬｊ（ｊ＝０〜ｎ）を各々供給する。

センスアンプ４００’−０〜４００’−１５は、グローバルビット線ＤＬ０〜ＤＬ１５の各々を介してアクセス対象である各メモリセルに流れ込む電流の大きさを判定することによりデータ記憶エリア１００’−０〜１００’−１５からの各読み出しデータを判定し、判定結果を読み出しデータＤｏｕｔ０〜Ｄｏｕｔ１５として各々出力する。

一般にマスクＲＯＭでは、最小寸法のトランジスタがメモリセルとして使用され、このメモリセルを許容限度の間隔で敷き詰めてデータ記憶エリア１００’−０〜１００’−１５を構成する。このため、マスクＲＯＭは、大規模化が可能であり、膨大な個数のメモリセルをマスクＲＯＭに搭載可能である。従って、この発明によるプロセス評価用半導体集積回路として最適である。
以下説明する第５実施形態は、この発明をマスクＲＯＭに適用したプロセス評価用半導体集積回路の実施形態である。

＜第５実施形態＞
前掲図１１のマスクＲＯＭにおいてセンスアンプ４００’−０〜４００’−１５の読み出し動作が正常に行われるためには、ビット線に接続されたメモリセルのトランジスタの特性が正常でなければならない。しかし、このメモリセルを構成するトランジスタの特性には製造ばらつきの影響が現れる。図１２はその例を示すものである。この図１２において、メモリセルであるトランジスタに対するゲート電圧ＶＣＧを示し、縦軸は一定のドレイン−ソース間電圧を与えた場合における同トランジスタのドレイン電流Ｉｄを示している。ここで、特性３は標準的なトランジスタの特性を示し、特性１および５は閾値電圧Ｖｔｈが異常を起こした場合の特性を示し、特性２および４は相互コンダクタンスｇｍが異常を起こした場合の特性を示している。

ここで、トランジスタの特性がこれらの特性１〜５のいずれの類型に当てはまるかを判断するためには、例えばトランジスタに対するゲート電圧を図１２に示すＶａ、Ｖｂ、Ｖｃと変化させ、各々の条件において、トランジスタに流れる電流Ｉｄを３種類の基準電流Ｉｄ１、Ｉｄ２、Ｉｄ３と比較し、Ｉｄが０〜Ｉｄ１の範囲、Ｉｄ１〜Ｉｄ２の範囲、Ｉｄ２〜Ｉｄ３の範囲、Ｉｄ３を越える範囲のいずれに属するかをセンスアンプを用いて判定すればよい。

この判定の方法を具体例を挙げて説明する。トランジスタの特性が例えば特性３であったとする。この場合、センスアンプがアクセス対象のメモリセルであるトランジスタに流れるドレイン電流を各基準電流Ｉｄ１〜Ｉｄ３と比較判定する機能を備えているものとすると、ゲート電圧がＶaであるときにはドレイン電流がＩｄ１よりも小さい旨の判定結果をセンスアンプが出力し、ゲート電圧がＶｂであるときにはドレイン電流がＩｄ１〜Ｉｄ２の間にある旨の判定結果をセンスアンプが出力し、ゲート電圧がＶcであるときにはドレイン電流がＩｄ３を越えている旨の判定結果をセンスアンプが出力する。このようにしてセンスアンプから出力される各判定結果に基づき、トランジスタの特性は特性３に該当すると判断することができるのである。

本実施形態は、センスアンプ４００’−０〜４００’−１５にビット線を介してメモリセルに流れる電流と上記の複数種類の基準電流との比較判定を行わせるための第１の改良と、行選択回路２００−ｉ（ｉ＝０〜ｍ）が出力する行選択電圧（すなわち、メモリセルのトランジスタに対するゲート電圧）を可変にするための第２の改良とを加えることにより、マスクＲＯＭを構成する膨大な数の各メモリセルについて、トランジスタの出力電流特性（ゲート電圧−ドレイン電流特性）が上記特性１〜５のいずれの類型に属するかの判定を可能にするものである。

まず、前者の第１の改良について説明する。図１３は第１の改良の対象となるセンスアンプ（図１１におけるセンスアンプ４００’−０〜４００’−１５に相当）の一般的な構成例を示すものである。図１３に示すように、センスアンプは、差動増幅器４９９を有している。

図１３において、差動増幅器４９９の左側には、リードアクセス時にアクセス対象であるメモリセルＭ’ｉｊに対する電流経路を形成する回路が図示されている。すなわち、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿された負荷回路４７１、Ｎチャネルトランジスタ４７２、カラムゲート用のスイッチＣＧｊおよびメモリセルＭ’ｉｊからなる回路である。ここで、負荷回路４７１は、Ｐチャネルトランジスタからなるカレントミラー回路であり、メモリセルＭ’ｉｊに流れるドレイン電流に依存した比較用電圧ＳＡＩＮを発生する。Ｎチャネルトランジスタ４７２は、所定のバイアス電圧ＢＩＡＳ１がゲートに与えられ、常時ＯＮとなっている。

差動増幅器４９９の右側には基準電圧ＳＡＲＥＦを発生する回路が図示されている。すなわち、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間に直列に介挿された負荷回路４８１、Ｎチャネルトランジスタ４８２、４８３およびＲＥＦ回路４８４からなる回路である。ここで、Ｎチャネルトランジスタ４８２は、Ｎチャネルトランジスタ４７２と同じサイズのトランジスタであり、Ｎチャネルトランジスタ４７２と同様なゲート電圧ＢＩＡＳ１が与えられる。Ｎチャネルトランジスタ４８３は、カラムゲート用のスイッチＣＧｊと同じサイズのＮチャネルトランジスタであり、スイッチＣＧｊに与えられる列選択電圧ＣＯＬと同じレベルのゲート電圧ＣＯＬＲＥＦが与えられる。ＲＥＦ回路４８４は、基準電流を発生する回路であり、メモリセルＭ’ｉｊと同じサイズのＮチャネルトランジスタにより構成されている。このＲＥＦ回路４８４を構成するＮチャネルトランジスタには、メモリセルＭ’ｉｊのアクセス時にメモリセルＭ’ｉｊに流れるドレイン電流とは異なる電流（例えば標準的なメモリセルＭ’ｉｊに流れる電流の１／２の電流）が流れるように、行選択電圧ＷＬと異なるレベルのゲート電圧ＷＬＲＥＦが与えられる。負荷回路４８１は、Ｐチャネルトランジスタからなるカレントミラー回路であり、ＲＥＦ回路４８４に流れるドレイン電流（すなわち、基準電流）に依存した基準電圧ＳＡＲＥＦを発生する。

差動増幅器４９９は、負荷回路４７１が発生する比較用電圧ＳＡＩＮと負荷回路４８１が発生する基準電圧ＳＡＲＥＦとの差動増幅を行う。そして、差動増幅器４９９は、比較用電圧ＳＡＩＮが基準電圧ＳＡＲＥＦよりも低い場合（すなわち、負荷回路４７１からメモリセルＭ’ｉｊ側に流れ込む電流が負荷回路４８１からＲＥＦ回路４８４側に流れ込む基準電流よりも大きい場合）、出力信号ＯＵＴＢをＨレベルとする。また、差動増幅器４９９は、比較用電圧ＳＡＩＮが基準電圧ＳＡＲＥＦよりも高い場合（すなわち、負荷回路４７１からメモリセルＭ’ｉｊ側に流れ込む電流が負荷回路４８１からＲＥＦ回路４８４側に流れ込む基準電流よりも小さい場合）、出力信号ＯＵＴＢをＬレベルとする。この出力信号ＯＵＴＢに基づき、図１１に示す読み出しデータＤｏｕｔ０〜Ｄｏｕｔ１５に相当する信号が生成される。なお、差動増幅器４９９は、差動トランジスタペアの負荷回路を構成するＮチャネルトランジスタ４９９ａおよび４９９ｂのソース同士の接続点と低電位側電源ＶＳＳとの間にＮチャネルトランジスタ４９９ｃを有しており、このＮチャネルトランジスタ４９９ｃのゲートには所定のバイアス電圧ＢＩＡＳ２が与えられる。このＮチャネルトランジスタ４９９ｃは、差動増幅器４９９が最適なゲインで比較用電圧ＳＡＩＮと基準電圧ＳＡＲＥＦとの差動増幅を行うように差動増幅器４９９の動作点を調整する役割を果たしている。

本実施形態では、上記第１の改良を行うため、図１３における負荷回路４７１として、図１４に示す負荷回路４５０をマスクＲＯＭに設ける。この負荷回路４５０において、Ｐチャネルトランジスタ４５１〜４５４のドレインおよびゲートは、図１３におけるＮチャネルトランジスタ４７２のドレインと共通接続されており、この共通接続点が比較用電圧ＳＡＩＮを発生するノードとなっている。また、Ｐチャネルトランジスタ４５１〜４５４の各ソースと高電位側電源ＶＤＤとの間にはＰチャネルトランジスタ４５５〜４５８が各々介挿されている。ここで、Ｐチャネルトランジスタ４５５〜４５８の各ゲートには、プリチャージ信号Ｐｒｅ、電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３Ｂが各々与えられる。これらのプリチャージ信号Ｐｒｅ、電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３Ｂは、図示しない制御回路がリードアクセスのために発生する内部制御信号である。本実施形態において、この制御回路は、マスクＲＯＭの外部から与えられるモード指定信号に従って電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３Ｂを発生する。

プリチャージ信号Ｐｒｅは、メモリセルＭ’ｉｊに対するリードアクセスのために列選択電圧ＣＯＬがＨレベルとされた後、行選択電圧ＷＬがＨレベルとされる前に一定時間に亙ってＬレベルとされる。このプリチャージ信号ＰｒｅがＬレベルとされる間、Ｐチャネルトランジスタ４５５および４５１がＯＮとなり、グローバルビット線ＤＬおよびビット線ＢＩＴがプリチャージ電圧（電源電圧ＶＤＤの近傍の電圧）に充電される。このプリチャージが行われる間、電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３Ｂは制御回路によって全てＨレベルとされる。

プリチャージ信号ＰｒｅがＨレベルとされ、行選択電圧ＷＬがＨレベルとされると、電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３Ｂのうちの１個がＬレベルとされる。電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３ＢのいずれをＬレベルとするかは制御回路に与えられるモード指定信号の内容に基づいて決定される。電流選択信号Ｉｄ１ＢがＬレベルとされた場合、Ｐチャネルトランジスタ４５６がＯＮとなるので、Ｐチャネルトランジスタ４５２がカレントミラーとして機能する。また、電流選択信号Ｉｄ２ＢがＬレベルとされた場合、Ｐチャネルトランジスタ４５３がカレントミラーとして機能し、電流選択信号Ｉｄ３ＢがＬレベルとされた場合、Ｐチャネルトランジスタ４５４がカレントミラーとして機能する。カレントミラーとして働くＰチャネルトランジスタ４５２、４５３、４５４の各トランジスタサイズの比は、図１２に示す各基準電流の比Ｉｄ１：Ｉｄ２：Ｉｄ３となっている。

ここで、簡単のため、例えばＲＥＦ回路４８４の基準電流値が図１２におけるＩｄ１であり、負荷回路４５０におけるＰチャネルトランジスタ４５２のサイズが負荷回路４８１においてカレントミラーを構成しているＰチャネルトランジスタのサイズと同じであるとする。

まず、メモリセルＭ’ｉｊからの読み出し時、電流選択信号Ｉｄ１ＢがＬレベルにされたとする。このとき、負荷回路４５０のＰチャネルトランジスタ４５２からメモリセルＭ’ｉｊに流れ込む電流が負荷回路４８１からＲＥＦ回路４８４に流れ込む基準電流Ｉｄ１よりも小さい場合には、比較用電圧ＳＡＩＮは基準電圧ＳＡＲＥＦよりも高くなり、差動増幅器４９９の出力信号ＯＵＴＢはＬレベルとなる。これに対し、前者のメモリセルＭ’ｉｊに流れ込む電流が後者の基準電流Ｉｄ１よりも大きい場合には、比較用電圧ＳＡＩＮは基準電圧ＳＡＲＥＦよりも低くなり、差動増幅器４９９の出力信号ＯＵＴＢはＨレベルとなる。

次にメモリセルＭ’ｉｊからの読み出し時、電流選択信号Ｉｄ２ＢがＬレベルにされたとする。この場合、負荷回路４５０では、Ｐチャネルトランジスタ４５２のＩｄ２／Ｉｄ１倍のトランジスタサイズのＰチャネルトランジスタ４５３がカレントミラーとして機能する。従って、負荷回路４５０からメモリセルＭ’ｉｊに流れ込む電流が負荷回路４８１からＲＥＦ回路４８４に流れ込む基準電流Ｉｄ１のＩｄ２／Ｉｄ１倍である基準電流Ｉｄ２よりも小さい場合に、比較用電圧ＳＡＩＮは基準電圧ＳＡＲＥＦよりも高くなり、差動増幅器４９９の出力信号ＯＵＴＢはＬレベルとなる。これに対し、前者の電流が後者の基準電流Ｉｄ２よりも大きい場合には、比較用電圧ＳＡＩＮは基準電圧ＳＡＲＥＦよりも低くなり、差動増幅器４９９の出力信号ＯＵＴＢはＨレベルとなる。

次にメモリセルＭ’ｉｊからの読み出し時、電流選択信号Ｉｄ３ＢがＬレベルにされたとする。この場合、負荷回路４５０では、Ｐチャネルトランジスタ４５２のＩｄ３／Ｉｄ１倍のトランジスタサイズのＰチャネルトランジスタ４５４がカレントミラーとして機能する。従って、負荷回路４５０からメモリセルＭ’ｉｊに流れ込む電流が基準電流Ｉｄ３よりも小さい場合に、差動増幅器４９９の出力信号ＯＵＴＢはＬレベルとなり、前者の電流が後者の基準電流Ｉｄ３よりも大きいと、差動増幅器４９９の出力信号ＯＵＴＢはＨレベルとなる。

以上のように図１４に示す負荷回路４５０を用いることにより、図１２に示す基準電流Ｉｄ１〜Ｉｄ３の各々とメモリセルＭ’ｉｊに流れる電流との比較をセンスアンプに行わせ、第１の改良を実現することができる。

第１の改良の実現の態様としては、図１５（ａ）（ｂ）（ｃ）に示す各態様も考えられる。図１５（ａ）に示す態様では、図１３に示すＮチャネルトランジスタ４８３のソースのノードＢＩＴＲＥＦをボンディングパッドに繋ぎ、マスクＲＯＭの外部の定電流源をこのボンディングパッドに接続し、この外部の定電流源により負荷回路４８１に電流Ｉｄ１、Ｉｄ２、Ｉｄ３のいずれかを流す。図１５（ｂ）に示す態様は、ボンディングパッドを介して外部の定電流源から供給される電流をマスクＲＯＭ内に設けられたカレントミラー４６１を介してＮチャネルトランジスタ４８３のソースのノードＢＩＴＲＥＦに導く構成である。図１５（ｃ）に示す態様は、図１５（ｂ）に示す態様において、外部の定電流源を用いる代わりに、マスクＲＯＭ内部に３個の抵抗Ｒ１、Ｒ２、Ｒ３と３個のＰチャネルトランジスタ４６２ａ、４６２ｂ、４６２ｃとからなる定電流回路４６２を設け、この定電流回路から得られる定電流をカレントミラーを介してＮチャネルトランジスタ４８３のソースのノードＢＩＴＲＥＦに導くようにしたものである。ここで、Ｐチャネルトランジスタ４６２ａ、４６２ｂ、４６２ｃの各ソースは、所定電圧を発生する基準電圧源に接続されており、Ｐチャネルトランジスタ４６２ａ、４６２ｂ、４６２ｃの各ドレインは、抵抗Ｒ１、Ｒ２、Ｒ３を各々介してカレントミラーに接続されている。そして、Ｐチャネルトランジスタ４６２ａ、４６２ｂ、４６２ｃの各ゲートには電流選択信号Ｉｄ１Ｂ、Ｉｄ２Ｂ、Ｉｄ３Ｂが与えられ、抵抗Ｒ１、Ｒ２、Ｒ３のいずれをカレントミラー４６１に電流を供給する定電流源とするかが切り換えられるようになっている。
いずれの態様においても、上記図１４の実施形態と同様な効果が得られる。

次に第２の改良について説明する。本実施形態では、図１１における行選択回路２００−０〜２００−ｍが第２の改良の対象となる。すなわち、本実施形態では、行選択回路２００−１〜２００−ｍの各々の構成を図１６に示すものとする。この図１６に示す１個の行選択回路２００ａは、ＮＡＮＤゲート２０１と、レベルシフタ２１０とにより構成されている。

ＮＡＮＤゲート２０１は、高電位側電源ＶＤＤおよび低電位側電源ＶＳＳ間の電源電圧が与えられ、図示しないアドレス入力回路から与えられる行アドレスが当該行選択回路２００ａの対応付けられた行を示す場合に出力信号をアクティブレベル（ＶＳＳ）とし、当該行を示さない場合は非アクティブレベル（ＶＤＤ）とするゲートである。

レベルシフタ２１０は、Ｎチャネルトランジスタ２１１および２１２とＰチャネルトランジスタ２１３および２１４とにより構成されている。ここで、Ｎチャネルトランジスタ２１１は、ソースが低電位側電源ＶＳＳに接続され、ゲートがＮＡＮＤゲート２０１の出力端子に接続されている。Ｐチャネルトランジスタ２１３は、ドレインがＮチャネルトランジスタ２１１のドレインに接続され、ソースがロウデコーダ用電源端子ＰＡＤ（ＷＬ）に接続されている。このＮチャネルトランジスタ２１１とＰチャネルトランジスタ２１３のドレイン同士の接続点が行選択電圧ＷＬを出力するノードとなっている。Ｎチャネルトランジスタ２１２は、ＮＡＮＤゲート２０１の出力端子とＰチャネルトランジスタ２１３のゲートとの間に介挿されたトランスファゲートであり、ゲートには電源電圧ＶＤＤが与えられる。Ｐチャネルトランジスタ２１４は、ドレインがＰチャネルトランジスタ２１３のゲートに接続され、ソースがロウデコーダ用電源端子ＰＡＤ（ＷＬ）に接続され、ゲートには行選択電圧ＷＬが与えられる。

このような構成において、ＮＡＮＤゲート２０１の出力信号が非アクティブレベル（ＶＤＤ）であるとき、Ｎチャネルトランジスタ２１１がＯＮとなることから、Ｐチャネルトランジスタ２１４がＯＮとなり、Ｐチャネルトランジスタ２１３をＯＦＦさせる。このため、行選択電圧ＷＬは非アクティブレベル（ＶＳＳ）となる。一方、ＮＡＮＤゲート２０１の出力信号がアクティブレベル（ＶＳＳ）になると、Ｎチャネルトランジスタ２１１がＯＦＦ、Ｐチャネルトランジスタ２１３がＯＮとなり、行選択電圧ＷＬはアクティブレベル、すなわち、ロウデコーダ用電源端子ＰＡＤ（ＷＬ）を介して与えられる電源電圧ＶＷＬのレベルとなる。そして、行選択電圧ＷＬが電源電圧ＶＷＬとなることによりＰチャネルトランジスタ２１４がＯＦＦになる。

このように行選択回路２００ａでは、行選択電圧ＷＬのアクティブレベルがロウデコーダ用電源端子ＰＡＤ（ＷＬ）を介して外部から与えられる電源電圧ＶＷＬとなる。従って、この行選択回路２００ａを図１１の行選択回路２００−１〜２００−ｍとして採用すれば、ロウデコーダ用電源端子ＰＡＤ（ＷＬ）に与える電源電圧ＶＷＬを例えば図１２のＶａ、Ｖｂ、Ｖｃのように変化させつつ各メモリセルＭ’ｉｊに対するリードアクセスを行うことで、各メモリセルＭ’ｉｊに与える行選択電圧ＷＬ（メモリセルＭ’ｉｊであるＮチャネルトランジスタに対するゲート電圧）をＶａ、Ｖｂ、Ｖｃのように変化させることができる。

そして、本実施形態によれば、以上説明した第１の改良および第２の改良をマスクＲＯＭに施すことにより、各メモリセルＭ’ｉｊに与える行選択電圧ＷＬをＶａ、Ｖｂ、Ｖｃと変化させつつ、各メモリセルＭ’ｉｊに対するリードアクセスを行い、各メモリセルＭ’ｉｊに流れる電流を図１２と基準電流Ｉｄ１、Ｉｄ２、Ｉｄ３との比較をセンスアンプに行わせ、その比較結果を得ることができる。このような測定は、ＬＳＩテスタを利用して簡単に行うことができる。また、ＬＳＩテスタ側では、マスクＲＯＭのセンスアンプから得られる上記の比較結果に基づき、各メモリセルＭ’ｉｊのゲート電圧−ドレイン電流特性が図１２に例示する特性１〜特性５のいずれの類型に属するかを判別することが可能になる。このような判別処理は、簡単なプログラムをＬＳＩテスタに実行させることにより実現可能である。このように本実施形態によれば、マスクＲＯＭを構成する膨大な数のメモリセルのゲート電圧−ドレイン電流特性の類型を短時間のうちに調べることができる。このようにマスクＲＯＭに搭載された膨大な数のトランジスタのゲート電圧−ドレイン電流特性が短時間のうちに得られるため、マスクＲＯＭ等のＬＳＩを安定した歩留まりで製造するための製造プロセス条件の変更等を迅速に行うことができる。

なお、本実施形態において、行選択電圧を出力する回路（レベルシフタ２１０）に対して供給する電圧をマスクＲＯＭ外部から供給する代わりに、マスクＲＯＭのチップ内に電源電圧を降圧する降圧回路または電源電圧を昇圧する昇圧回路を設け、これらにより降圧または昇圧された電源電圧を行選択電圧を出力する回路に供給してもよい。

また、本実施形態では、基準電流Ｉｄ１、Ｉｄ２、Ｉｄ３を切り換える手段と、行選択電圧を切り換える手段の両方をマスクＲＯＭに設けたが、一方のみを設けてもよい。

１００……ＳＲＡＭセルアレイ、２００……ロウデコーダ、２００−ｉ（ｉ＝０〜ｍ）……行選択回路、３００……カラムデコーダ、３００−ｊ（ｊ＝０〜ｎ）……列選択回路、４００，４００’−０〜４００’−１５……センスアンプ、５００……入出力バッファ、６００……書込回路、７００……カラムゲート、８００……アドレス入力回路、９００，９００ａ……制御回路、１００−０〜１００−ｎ……データ記憶エリア、Ｍｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ），Ｍ’ｉｊ（ｉ＝０〜ｍ、ｊ＝０〜ｎ）……メモリセル、ＣＧｊ（ｊ＝０〜ｎ），ＣＧｊＢ（ｊ＝０〜ｎ）……スイッチ、ＢＩＴｊ（ｊ＝０〜ｎ），ＢＩＴｊＢ（ｊ＝０〜ｎ），ＢＬ，ＢＬＢ……ビット線、ＤＬ，ＤＬＢ，ＤＬ０〜ＤＬ１５……グローバルビット線、４１０……１段目アンプ、４３０……２段目アンプ、４２０，４４０……イコライジングスイッチ、４１３，４１４，４７１，４８１，４５０……負荷回路、４９９……差動増幅器、４８４……ＲＥＦ回路、２１０……レベルシフタ。

Claims (2)

1. スタティックランダムアクセスメモリにおいてビット線を介してメモリセルからのデータ読み出しを行うセンスアンプと、
   センスアンプの動作条件を制御する手段と、を有し、
   前記センスアンプの動作条件を制御する手段は、メモリセルからのデータ読み出し時、ビット線を介してメモリセルに接続される負荷の大きさを可変制御する手段を含むことを特徴とするプロセス評価用半導体集積回路。
2. スタティックランダムアクセスメモリにおいてビット線を介してメモリセルからのデータ読み出しを行うセンスアンプと、
   センスアンプの動作条件を制御する手段と、を有し、
   前記センスアンプは、
   メモリセルからのデータ読み出し時に当該メモリセルに接続される１対のグローバルビット線間に介挿され、第１のイコライジング信号がアクティブレベルとされることによりＯＮとなって前記グローバルビット線間を短絡する第１のイコライジングスイッチと、第１のイネーブル信号がアクティブレベルとされることにより活性化し、前記グローバルビット線間の電位差を差動増幅する１段目アンプと、
   前記１段目アンプから出力される２相の差動信号が与えられる１対のセンス線間に介挿され、第２のイコライジング信号がアクティブレベルとされることによりＯＮとなって前記センス線間を短絡する第２のイコライジングスイッチと、第２のイネーブル信号がアクティブレベルとされることにより活性化し、前記センス線間の電位差を増幅して保持するフリップフロップを有する２段目アンプと、を有し、
   前記センスアンプの動作条件を制御する手段は、メモリセルからのデータ読み出し時に、センスアンプの動作タイミングを制御する内部制御信号の発生タイミングを可変制御するタイミング制御手段であって、前記第２のイコライジング信号をアクティブレベルから非アクティブレベルに変化させた後、前記第２のイネーブル信号を非アクティブレベルからアクティブレベルに変化させるまでのインターバル時間を可変制御するタイミング制御手段を含むことを特徴とするプロセス評価用半導体集積回路。

Images