JPH0536938A - 半導体メモリ装置及び該装置の記憶保持特性の評価方法 - Google Patents
半導体メモリ装置及び該装置の記憶保持特性の評価方法Info
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- JPH0536938A JPH0536938A JP3188700A JP18870091A JPH0536938A JP H0536938 A JPH0536938 A JP H0536938A JP 3188700 A JP3188700 A JP 3188700A JP 18870091 A JP18870091 A JP 18870091A JP H0536938 A JPH0536938 A JP H0536938A
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- memory
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Abstract
(57)【要約】
【目的】 本発明は、半導体メモリ装置に係り、特に、
電源電圧が印加されている間に記憶保持が必要とされる
半導体メモリ装置（例えばＳＲＡＭ）の記憶保持特性の
評価を行う技術に関し、記憶保持特性の確認および評価
に要する時間を短縮し、ひいては良品／不良品の分類の
効率化に寄与することを目的とする。 【構成】 基準の電源電圧Ｖs1の供給を受け、該電源電
圧が印加されている間に記憶保持が必要とされるメモリ
セル回路部10と、基準の電源電圧Ｖs2の供給を受けて該
メモリセル回路部に対するメモリアクセスおよびデータ
の入出力制御を行う周辺回路部20とを具備し、前記メモ
リセル回路部10の基準電圧Ｖs1用電源ラインを前記周辺
回路部20の基準電圧Ｖs2用電源ラインと別個に設けるよ
うに構成する。
電源電圧が印加されている間に記憶保持が必要とされる
半導体メモリ装置（例えばＳＲＡＭ）の記憶保持特性の
評価を行う技術に関し、記憶保持特性の確認および評価
に要する時間を短縮し、ひいては良品／不良品の分類の
効率化に寄与することを目的とする。 【構成】 基準の電源電圧Ｖs1の供給を受け、該電源電
圧が印加されている間に記憶保持が必要とされるメモリ
セル回路部10と、基準の電源電圧Ｖs2の供給を受けて該
メモリセル回路部に対するメモリアクセスおよびデータ
の入出力制御を行う周辺回路部20とを具備し、前記メモ
リセル回路部10の基準電圧Ｖs1用電源ラインを前記周辺
回路部20の基準電圧Ｖs2用電源ラインと別個に設けるよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体メモリ装置に係
り、特に、電源電圧が印加されている間に記憶保持が必
要とされる半導体メモリ装置、例えばスタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）、の記憶保持特
性の評価を行う技術に関する。近年、半導体メモリ装置
は高集積化および微細化への技術的な進展が著しい。こ
の結果、半導体メモリ装置に関する記憶保持特性につい
ても、確実な評価と信頼性が要求されており、そのため
に従来に比して効率的且つ効果的に評価を行う技術を確
立する必要がある。
り、特に、電源電圧が印加されている間に記憶保持が必
要とされる半導体メモリ装置、例えばスタティック・ラ
ンダム・アクセス・メモリ（ＳＲＡＭ）、の記憶保持特
性の評価を行う技術に関する。近年、半導体メモリ装置
は高集積化および微細化への技術的な進展が著しい。こ
の結果、半導体メモリ装置に関する記憶保持特性につい
ても、確実な評価と信頼性が要求されており、そのため
に従来に比して効率的且つ効果的に評価を行う技術を確
立する必要がある。
【０００２】
【従来の技術】従来、半導体メモリ装置の記憶保持特性
を評価する手法、或いは保証されるべき記憶保持特性が
満足されないデバイスを「不良品」としてリジェクトす
る手法として、種々の方式が提案されている。従来の方
式として例えばＳＲＡＭの場合（図１の構成において、
メモリセル回路部の基準の電源電圧Ｖs1と周辺回路部の
基準の電源電圧Ｖs2が共に共通の電源ライン（Ｖss) に
よって供給されている場合）を例にとると、メモリセル
MCにおいてノードＮ1 の情報が“Ｈ”レベル( 従って、
ノードＮ2 の情報は“Ｌ”レベル）の時、抵抗器Ｒ1(ト
ランジスタＱ1) には比較的大きな電流が流れ、トラン
ジスタＱ2(抵抗器Ｒ2)には殆ど電流が流れていない。こ
の場合、ノードＮ1 の情報に注目すると、その情報を保
持するためには、抵抗器Ｒ2に流れる電流（保持電流Ｉ
S ）は、トランジスタＱ2 に流れる電流もしくは他への
漏洩電流（漏洩電流ＩL ）よりも大きいことが必要であ
る。つまり、保持電流ＩS ＞漏洩電流ＩL の条件が満足
されなければならない。逆に、漏洩電流ＩL ＞保持電流
ＩS となった場合には、ノードＮ1 のレベルがトランジ
スタＱ1 のスレッショルドレベル（Ｖth1 とする）以下
となった時に情報の記憶保持ができなくなる。
を評価する手法、或いは保証されるべき記憶保持特性が
満足されないデバイスを「不良品」としてリジェクトす
る手法として、種々の方式が提案されている。従来の方
式として例えばＳＲＡＭの場合（図１の構成において、
メモリセル回路部の基準の電源電圧Ｖs1と周辺回路部の
基準の電源電圧Ｖs2が共に共通の電源ライン（Ｖss) に
よって供給されている場合）を例にとると、メモリセル
MCにおいてノードＮ1 の情報が“Ｈ”レベル( 従って、
ノードＮ2 の情報は“Ｌ”レベル）の時、抵抗器Ｒ1(ト
ランジスタＱ1) には比較的大きな電流が流れ、トラン
ジスタＱ2(抵抗器Ｒ2)には殆ど電流が流れていない。こ
の場合、ノードＮ1 の情報に注目すると、その情報を保
持するためには、抵抗器Ｒ2に流れる電流（保持電流Ｉ
S ）は、トランジスタＱ2 に流れる電流もしくは他への
漏洩電流（漏洩電流ＩL ）よりも大きいことが必要であ
る。つまり、保持電流ＩS ＞漏洩電流ＩL の条件が満足
されなければならない。逆に、漏洩電流ＩL ＞保持電流
ＩS となった場合には、ノードＮ1 のレベルがトランジ
スタＱ1 のスレッショルドレベル（Ｖth1 とする）以下
となった時に情報の記憶保持ができなくなる。
【０００３】例えば図３に示されるように、当該メモリ
デバイスが良品の場合（破線表示）には、ノードＮ1 の
レベルは“Ｈ”レベル（ほぼＶccの電位）を維持し、上
述の条件（ＩS ＞ＩL ）が満足される。しかしながら、
もし不良品である場合（実線表示）には、デバイスの温
度状態に応じてそれぞれノードＮ1 のレベルが時間の経
過に伴い低下し、ＩS ＜ＩL の状態となり、最終的には
トランジスタＱ1 のスレッショルドレベルＶth1 以下の
レベルまで低下する。
デバイスが良品の場合（破線表示）には、ノードＮ1 の
レベルは“Ｈ”レベル（ほぼＶccの電位）を維持し、上
述の条件（ＩS ＞ＩL ）が満足される。しかしながら、
もし不良品である場合（実線表示）には、デバイスの温
度状態に応じてそれぞれノードＮ1 のレベルが時間の経
過に伴い低下し、ＩS ＜ＩL の状態となり、最終的には
トランジスタＱ1 のスレッショルドレベルＶth1 以下の
レベルまで低下する。
【０００４】従来の典型的な方式では、図４に示される
ように、セルに所定の情報を書き込み（書き込み時間ｔ
W ）、相当の保持時間（記憶保持時間ｔM1）を設定した
後、その情報を読み出す（読み出し時間ｔR ）ことで、
記憶保持特性の確認および評価を行っている。この記憶
保持特性の評価を行っている間、共通の電源電圧Ｖccは
所定の電位（通常は５Ｖ）に保たれ、基準の電源電圧Ｖ
ss（図１のＶs1、Ｖs2に相当）は一定のレベル（０Ｖ）
に維持されている。
ように、セルに所定の情報を書き込み（書き込み時間ｔ
W ）、相当の保持時間（記憶保持時間ｔM1）を設定した
後、その情報を読み出す（読み出し時間ｔR ）ことで、
記憶保持特性の確認および評価を行っている。この記憶
保持特性の評価を行っている間、共通の電源電圧Ｖccは
所定の電位（通常は５Ｖ）に保たれ、基準の電源電圧Ｖ
ss（図１のＶs1、Ｖs2に相当）は一定のレベル（０Ｖ）
に維持されている。
【０００５】例えば図３において、デバイスが高温状態
（Ｈ）にある場合を例にとると、ノードＮ1 のレベルが
Ｖth1 のレベルに低下するまでの期間（以下、記憶保持
特性の確認時間と称する）は情報の記憶保持が可能であ
るが、Ｖth1 のレベルを下回ると、上述したように情報
の記憶保持ができなくなる。従って、記憶保持時間とし
てｔA1を設定することにより、デバイスの良品／不良品
を判定することができる。これは、デバイスが常温状態
（Ｎ）あるいは低温状態（Ｌ）にある場合にも同様であ
る。
（Ｈ）にある場合を例にとると、ノードＮ1 のレベルが
Ｖth1 のレベルに低下するまでの期間（以下、記憶保持
特性の確認時間と称する）は情報の記憶保持が可能であ
るが、Ｖth1 のレベルを下回ると、上述したように情報
の記憶保持ができなくなる。従って、記憶保持時間とし
てｔA1を設定することにより、デバイスの良品／不良品
を判定することができる。これは、デバイスが常温状態
（Ｎ）あるいは低温状態（Ｌ）にある場合にも同様であ
る。
【０００６】
【発明が解決しようとする課題】上述した従来の評価方
式では、情報を書き込んでから設定時間（ｔM1）経過後
に該情報が保持されているかどうか（つまり、図３の例
ではノードＮ1 のレベルが“Ｈ”レベルに維持されてい
るかどうか）を判定するのに十分長い記憶保持時間ｔM1
（ｔA1, ｔB1, ｔC1) を設定する必要があり、そのため
に、記憶保持特性の確認および評価に要する時間が長く
なるという問題がある。これは、デバイスの良品／不良
品の分類をする上でその効率が低下することにもつなが
り、好ましくない。特に、保持電流ＩS と漏洩電流ＩL
のバランスに時間を要する低温状態（図３の実線Ｌ）で
は、その問題が一層顕著になる。
式では、情報を書き込んでから設定時間（ｔM1）経過後
に該情報が保持されているかどうか（つまり、図３の例
ではノードＮ1 のレベルが“Ｈ”レベルに維持されてい
るかどうか）を判定するのに十分長い記憶保持時間ｔM1
（ｔA1, ｔB1, ｔC1) を設定する必要があり、そのため
に、記憶保持特性の確認および評価に要する時間が長く
なるという問題がある。これは、デバイスの良品／不良
品の分類をする上でその効率が低下することにもつなが
り、好ましくない。特に、保持電流ＩS と漏洩電流ＩL
のバランスに時間を要する低温状態（図３の実線Ｌ）で
は、その問題が一層顕著になる。
【０００７】本発明は、かかる従来技術における課題に
鑑み創作されたもので、記憶保持特性の確認および評価
に要する時間を短縮し、ひいては良品／不良品の分類の
効率化に寄与することができる半導体メモリ装置および
該装置の記憶保持特性の評価方法を提供することを目的
としている。
鑑み創作されたもので、記憶保持特性の確認および評価
に要する時間を短縮し、ひいては良品／不良品の分類の
効率化に寄与することができる半導体メモリ装置および
該装置の記憶保持特性の評価方法を提供することを目的
としている。
【０００８】
【課題を解決するための手段】上記課題を解決するた
め、本発明の一つの形態によれば、基準の電源電圧の供
給を受け、該電源電圧が印加されている間に記憶保持が
必要とされるメモリセル回路部と、基準の電源電圧の供
給を受けて該メモリセル回路部に対するメモリアクセス
およびデータの入出力制御を行う周辺回路部とを具備
し、前記メモリセル回路部の基準電圧用電源ラインを前
記周辺回路部の基準電圧用電源ラインと別個に設けたこ
とを特徴とする半導体メモリ装置が提供される。
め、本発明の一つの形態によれば、基準の電源電圧の供
給を受け、該電源電圧が印加されている間に記憶保持が
必要とされるメモリセル回路部と、基準の電源電圧の供
給を受けて該メモリセル回路部に対するメモリアクセス
およびデータの入出力制御を行う周辺回路部とを具備
し、前記メモリセル回路部の基準電圧用電源ラインを前
記周辺回路部の基準電圧用電源ラインと別個に設けたこ
とを特徴とする半導体メモリ装置が提供される。
【０００９】また、本発明の他の形態によれば、上記形
態による半導体メモリ装置の記憶保持特性を評価する方
法であって、前記メモリセル回路部に所定の情報を書き
込み、記憶保持時間を設定し、該設定された期間の経過
後に該所定の情報を読み出して当該装置の記憶保持特性
の確認および評価を行う際に、該設定された期間に前記
メモリセル回路部の基準の電源電圧のみを前記所定の情
報の書き込み時および読み出し時の基準電圧値とは異な
る所定の電位に設定することを特徴とする半導体メモリ
装置の記憶保持特性の評価方法が提供される。
態による半導体メモリ装置の記憶保持特性を評価する方
法であって、前記メモリセル回路部に所定の情報を書き
込み、記憶保持時間を設定し、該設定された期間の経過
後に該所定の情報を読み出して当該装置の記憶保持特性
の確認および評価を行う際に、該設定された期間に前記
メモリセル回路部の基準の電源電圧のみを前記所定の情
報の書き込み時および読み出し時の基準電圧値とは異な
る所定の電位に設定することを特徴とする半導体メモリ
装置の記憶保持特性の評価方法が提供される。
【００１０】
【作用】上述した構成によれば、メモリセル回路部に供
給されるべき基準電圧（Ｖs1とする）の電源ライン（場
合によっては電源端子）は、周辺回路部に供給されるべ
き基準電圧（Ｖs2とする）の電源ライン（場合によって
は電源端子）と独立に設けられているので、記憶保持特
性の評価を行う際に例えば図２に示すように記憶保持時
間の設定期間（ｔM2）に、周辺回路部の基準電圧（Ｖ
s2）は従来形と同様に情報の書き込み時（ｔW ) および
読み出し時（ｔR ) の電位（０）と同じレベルに維持す
る一方で、メモリセル回路部の基準電圧（Ｖs1）は、情
報の書き込み時（ｔW ) および読み出し時（ｔR ) の電
位（０）とは異なる所定の電位（Ｖ0)に設定することが
できる。
給されるべき基準電圧（Ｖs1とする）の電源ライン（場
合によっては電源端子）は、周辺回路部に供給されるべ
き基準電圧（Ｖs2とする）の電源ライン（場合によって
は電源端子）と独立に設けられているので、記憶保持特
性の評価を行う際に例えば図２に示すように記憶保持時
間の設定期間（ｔM2）に、周辺回路部の基準電圧（Ｖ
s2）は従来形と同様に情報の書き込み時（ｔW ) および
読み出し時（ｔR ) の電位（０）と同じレベルに維持す
る一方で、メモリセル回路部の基準電圧（Ｖs1）は、情
報の書き込み時（ｔW ) および読み出し時（ｔR ) の電
位（０）とは異なる所定の電位（Ｖ0)に設定することが
できる。
【００１１】従って、記憶保持特性の確認に要する時間
を従来形に比して短縮することができ（例えば図３にお
いて、高温時はｔA1からｔA2に短縮）、それによって効
率的且つ効果的な記憶保持特性の評価が可能となる。こ
れは、デバイスの良品／不良品の分類の効率化に寄与す
るものである。なお、本発明の他の構成上の特徴および
作用の詳細については、添付図面を参照しつつ以下に記
述される実施例を用いて説明する。
を従来形に比して短縮することができ（例えば図３にお
いて、高温時はｔA1からｔA2に短縮）、それによって効
率的且つ効果的な記憶保持特性の評価が可能となる。こ
れは、デバイスの良品／不良品の分類の効率化に寄与す
るものである。なお、本発明の他の構成上の特徴および
作用の詳細については、添付図面を参照しつつ以下に記
述される実施例を用いて説明する。
【００１２】
【実施例】図１には本発明の一実施例としてのＳＲＡＭ
装置の構成が一部模式的に示される。図中、10はメモリ
セル回路部を示し、複数のワード線WLと複数の相補ビッ
ト線BL,BLXの交差部にそれぞれメモリセルMCガ配設され
てなる構成を有している。各メモリセルMCは、高電位の
電源ラインＶcc（５Ｖ）と低電位の電源ラインＶs1（０
Ｖまたは所定電位Ｖ0)の間に接続されたフリップフロッ
プ構成のスタティック型セル（抵抗器Ｒ1,Ｒ2 およびｎ
チャネルトランジスタＱ1,Ｑ2)から成り、その出力ノー
ドＮ1 およびＮ2 はそれぞれ、ワード線WLの電位に応答
するトランスファゲート用のｎチャネルトランジスタＱ
4 およびＱ3 を介してそれぞれビット線BLX およびBLに
接続されている。また、20は周辺回路部を示し、周知の
アドレスバッファ、アドレスデコーダ、コラムゲート、
センスアンプ、入出力バッファ等の回路を含み、メモリ
セル回路部10と共通の電源電圧Ｖcc（５Ｖ）および低電
位の電源電圧Ｖs2（０Ｖ）の供給を受け、該メモリセル
回路部に対するメモリアクセスおよびデータの入出力制
御を行う。
装置の構成が一部模式的に示される。図中、10はメモリ
セル回路部を示し、複数のワード線WLと複数の相補ビッ
ト線BL,BLXの交差部にそれぞれメモリセルMCガ配設され
てなる構成を有している。各メモリセルMCは、高電位の
電源ラインＶcc（５Ｖ）と低電位の電源ラインＶs1（０
Ｖまたは所定電位Ｖ0)の間に接続されたフリップフロッ
プ構成のスタティック型セル（抵抗器Ｒ1,Ｒ2 およびｎ
チャネルトランジスタＱ1,Ｑ2)から成り、その出力ノー
ドＮ1 およびＮ2 はそれぞれ、ワード線WLの電位に応答
するトランスファゲート用のｎチャネルトランジスタＱ
4 およびＱ3 を介してそれぞれビット線BLX およびBLに
接続されている。また、20は周辺回路部を示し、周知の
アドレスバッファ、アドレスデコーダ、コラムゲート、
センスアンプ、入出力バッファ等の回路を含み、メモリ
セル回路部10と共通の電源電圧Ｖcc（５Ｖ）および低電
位の電源電圧Ｖs2（０Ｖ）の供給を受け、該メモリセル
回路部に対するメモリアクセスおよびデータの入出力制
御を行う。
【００１３】本実施例では、メモリセル回路部10の低電
位の電源電圧（基準電圧）Ｖs1は周辺回路部20の低電位
の電源電圧（基準電圧）Ｖs2とは独立に供給され得るよ
うにそれぞれの電源ラインが配置されている。この構成
により、記憶保持特性の評価を行う際にその記憶保持時
間の設定期間ｔM2（図２参照）に、メモリセル回路部10
の基準電圧Ｖs1のみを情報の書き込み時（ｔW ) および
読み出し時（ｔR ) の基準電圧値０Ｖとは異なる所定電
位Ｖ0 に設定することができる。この場合、周辺回路部
20の基準電圧Ｖs2は、従来形と同様に情報を書き込んで
から読み出すまでの間（ｔW ＋ｔM2＋ｔR ）、０Ｖに維
持されている。
位の電源電圧（基準電圧）Ｖs1は周辺回路部20の低電位
の電源電圧（基準電圧）Ｖs2とは独立に供給され得るよ
うにそれぞれの電源ラインが配置されている。この構成
により、記憶保持特性の評価を行う際にその記憶保持時
間の設定期間ｔM2（図２参照）に、メモリセル回路部10
の基準電圧Ｖs1のみを情報の書き込み時（ｔW ) および
読み出し時（ｔR ) の基準電圧値０Ｖとは異なる所定電
位Ｖ0 に設定することができる。この場合、周辺回路部
20の基準電圧Ｖs2は、従来形と同様に情報を書き込んで
から読み出すまでの間（ｔW ＋ｔM2＋ｔR ）、０Ｖに維
持されている。
【００１４】この所定電位Ｖ0 は、図３に示されるよう
に、共通の電源電圧Ｖcc（５Ｖ）と情報の書き込み時お
よび読み出し時の基準電圧Ｖs1（０Ｖ）の間の所望のレ
ベルに設定されている。図３から明らかなように、デバ
イスの記憶保持特性の確認に要する時間（すなわち記憶
保持時間の設定期間ｔM2）は、デバイスが高温状態Ｈに
ある時はｔA1（従来形）からｔA2に、常温状態Ｎにある
時はｔB1（従来形）からｔB2に、低温状態Ｌにある時は
ｔC1（従来形）からｔC2に、それぞれ短縮することがで
きる。特に、保持電流ＩS と漏洩電流ＩL のバランスに
時間を要する低温状態Ｌにおいて、その効果（記憶保持
特性の確認時間の短縮）は顕著である。これによって、
デバイスの記憶保持特性の評価を効率的且つ効果的に行
うことができ、ひいては効率的な良品／不良品の分類が
可能となる。
に、共通の電源電圧Ｖcc（５Ｖ）と情報の書き込み時お
よび読み出し時の基準電圧Ｖs1（０Ｖ）の間の所望のレ
ベルに設定されている。図３から明らかなように、デバ
イスの記憶保持特性の確認に要する時間（すなわち記憶
保持時間の設定期間ｔM2）は、デバイスが高温状態Ｈに
ある時はｔA1（従来形）からｔA2に、常温状態Ｎにある
時はｔB1（従来形）からｔB2に、低温状態Ｌにある時は
ｔC1（従来形）からｔC2に、それぞれ短縮することがで
きる。特に、保持電流ＩS と漏洩電流ＩL のバランスに
時間を要する低温状態Ｌにおいて、その効果（記憶保持
特性の確認時間の短縮）は顕著である。これによって、
デバイスの記憶保持特性の評価を効率的且つ効果的に行
うことができ、ひいては効率的な良品／不良品の分類が
可能となる。
【００１５】なお、上述した実施例ではスタティック型
セルを用いた半導体デバイスの記憶保持特性を評価する
場合について説明したが、本発明は、その要旨からも明
らかなように、電源電圧が印加されている間に記憶保持
が必要とされるデバイスであれば、スタティック型に限
定されることなく、例えばダイナミック型の場合にも同
様に適用され得ることは明らかであろう。
セルを用いた半導体デバイスの記憶保持特性を評価する
場合について説明したが、本発明は、その要旨からも明
らかなように、電源電圧が印加されている間に記憶保持
が必要とされるデバイスであれば、スタティック型に限
定されることなく、例えばダイナミック型の場合にも同
様に適用され得ることは明らかであろう。
【００１６】
【発明の効果】以上説明したように本発明によれば、記
憶保持特性の評価に要する時間を著しく改善（短縮）す
ることができ、係る半導体デバイスの良品／不良品の分
類の効率化に寄与するところが大きい。
憶保持特性の評価に要する時間を著しく改善（短縮）す
ることができ、係る半導体デバイスの良品／不良品の分
類の効率化に寄与するところが大きい。
【図１】本発明の一実施例としてのＳＲＡＭ装置の構成
を一部模式的に示した回路図である。
を一部模式的に示した回路図である。
【図２】図１の装置の記憶保持特性を評価する方法の説
明図である。
明図である。
【図３】図２の評価方法による効果を従来の評価方法に
よる効果と対比させて示した図である。
よる効果と対比させて示した図である。
【図４】従来例の記憶保持特性を評価する方法の説明図
である。
である。
10…メモリセル回路部
20…周辺回路部
MC…メモリセル
Ｖs1…メモリセル回路部の基準の電源電圧（電源ライ
ン） Ｖs2…周辺回路部の基準の電源電圧（電源ライン） Ｖcc…共通の電源電圧（電源ライン） Ｑ1,Ｑ2 …（フリップフロップを構成する）ｎチャネル
トランジスタ Ｑ3,Ｑ4 …（トランスファゲート用の）ｎチャネルトラ
ンジスタ Ｒ1,Ｒ2 …（フリップフロップを構成する）抵抗器 ＩS …保持電流 ＩL …漏洩電流
ン） Ｖs2…周辺回路部の基準の電源電圧（電源ライン） Ｖcc…共通の電源電圧（電源ライン） Ｑ1,Ｑ2 …（フリップフロップを構成する）ｎチャネル
トランジスタ Ｑ3,Ｑ4 …（トランスファゲート用の）ｎチャネルトラ
ンジスタ Ｒ1,Ｒ2 …（フリップフロップを構成する）抵抗器 ＩS …保持電流 ＩL …漏洩電流
Claims (4)
- 【請求項１】 基準の電源電圧（Ｖs1) の供給を受け、
該電源電圧が印加されている間に記憶保持が必要とされ
るメモリセル回路部(10)と、 基準の電源電圧（Ｖs2) の供給を受けて該メモリセル回
路部に対するメモリアクセスおよびデータの入出力制御
を行う周辺回路部(20)とを具備し、 前記メモリセル回路部(10)の基準電圧（Ｖs1) 用電源ラ
インを前記周辺回路部(20)の基準電圧（Ｖs2) 用電源ラ
インと別個に設けたことを特徴とする半導体メモリ装
置。 - 【請求項２】 前記メモリセル回路部(10)の各メモリセ
ル(MC)はフリップフロップ構成のスタティック型セル
（Ｑ1,Ｑ2,Ｒ1,Ｒ2)であることを特徴とする請求項１に
記載の半導体メモリ装置。 - 【請求項３】 請求項１に記載の半導体メモリ装置の記
憶保持特性を評価する方法であって、 前記メモリセル回路部に所定の情報を書き込み、記憶保
持時間を設定し、該設定された期間（ｔM2）の経過後に
該所定の情報を読み出して当該装置の記憶保持特性の確
認および評価を行う際に、 該設定された期間（ｔM2）に前記メモリセル回路部の基
準の電源電圧（Ｖs1)のみを前記所定の情報の書き込み
時および読み出し時の基準電圧値（０）とは異なる所定
の電位（Ｖ0)に設定することを特徴とする半導体メモリ
装置の記憶保持特性の評価方法。 - 【請求項４】 前記メモリセル回路部が前記基準の電源
電圧（Ｖs1) よりも高電位の電源電圧（Ｖcc) を供給さ
れている場合に、前記所定の電位（Ｖ0)は、該高電位の
電源電圧（Ｖcc) と前記所定の情報の書き込み時および
読み出し時の基準電圧値（０）の間のレベルに設定され
ることを特徴とする請求項３に記載の半導体メモリ装置
の記憶保持特性の評価方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188700A JPH0536938A (ja) | 1991-07-29 | 1991-07-29 | 半導体メモリ装置及び該装置の記憶保持特性の評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3188700A JPH0536938A (ja) | 1991-07-29 | 1991-07-29 | 半導体メモリ装置及び該装置の記憶保持特性の評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536938A true JPH0536938A (ja) | 1993-02-12 |
Family
ID=16228289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3188700A Withdrawn JPH0536938A (ja) | 1991-07-29 | 1991-07-29 | 半導体メモリ装置及び該装置の記憶保持特性の評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536938A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249486A (ja) * | 2010-05-25 | 2011-12-08 | Toppan Printing Co Ltd | プロセス評価用半導体集積回路 |
-
1991
- 1991-07-29 JP JP3188700A patent/JPH0536938A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011249486A (ja) * | 2010-05-25 | 2011-12-08 | Toppan Printing Co Ltd | プロセス評価用半導体集積回路 |
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