JP6756866B1 - 半導体記憶装置の試験装置および試験方法 - Google Patents

半導体記憶装置の試験装置および試験方法 Download PDF

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Abstract

【課題】 メモリセルを構成する個々のトランジスタの特性を測定することができる試験装置を提供する。【解決手段】 ＳＲＡＭを試験する試験装置は、ＳＲＡＭのワード線選択回路およびビット線選択回路によって選択されたメモリセルの一方のビット線に抵抗Ｒを接続し、メモリセルの選択されたトランジスタと抵抗Ｒとがソースフォロワー回路３００を構成するように、メモリセルの各部に電圧を印加し、ソースフォロワー回路３００を構成するトランジスタのゲートに入力電圧Ｖｉｎを印加し、ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧Ｖｏｕｔを入力する。【選択図】 図６

Description

本発明は、半導体記憶装置の試験に関し、特にスタティックランダムアクセスメモリ（ＳＲＡＭ）の試験に関する。
ＳＲＡＭは、ランダムに読書きが可能な高速メモリとしてキャッシュメモリ等に広く利用されている。ＳＲＡＭのメモリセルは、一般に、一対のアクセス用トランジスタとクロスカップリングされた一対のＣＭＯＳインバータとから構成される。ＳＲＡＭの試験方法として、例えば、ＳＲＡＭにテストパターンを書込み、そこからテストパターンが正しく読み出せたか否かを判定するものがある。また、テストパターンによる手法では、メモリセルを構成するトランジスタの故障を検出することができない。このため、特許文献１の試験方法は、メモリセルに接続された一対のビット線をディスチャージし、次に、一方のビット線を設置電圧に設定し、他方のビット線をフローティング状態にし、次に、ワード線を設置電圧より高い電圧に設定することで、ＰＭＯＳ負荷トランジスタの微小欠陥を検出することを可能にしている。
特開２０１１−１８１１４２号公報
良好なプロセス製造によりＳＲＡＭの歩留まりを改善させるために、膨大な数のトランジスタ特性の統計的なデータを測定することが求められている。しかしながら、ＳＲＡＭのメモリセルは、ＣＭＯＳインバータがクロスカップルされたラッチ回路を含み、ラッチ回路の出力は、電源電圧レベルまたはＧＮＤレベルのいずれかにフルスイングされるため、メモリセルのトランジスタの特性を示すアナログ出力を得ることができないという課題がある。
本発明は、このような従来の課題を解決するのであり、メモリセルを構成する個々のトランジスタの特性を測定することができる試験装置および試験方法を提供することを目的とする。
本発明に係る試験装置は、複数のメモリセルを有し、１つのメモリセルがＣＭＯＳタイプのラッチ回路と一対のＮ型のアクセス用トランジスタとを含み、一対のアクセス用トランジスタの各ゲートがワード線に接続され、一方の各端子が一対のビット線にそれぞれ接続され、他方の各端子がラッチ回路の第１および第２の接続ノードにそれぞれ接続されるメモリセルアレイと、行アドレスに基づきワード線を選択するワード線選択回路と、列アドレスに基づき一対のビット線を選択するビット線選択回路とを備えた半導体記憶装置を試験するものであって、前記ワード線選択回路および前記ビット線選択回路によって選択されたメモリセルの一方のビット線に抵抗を接続する接続手段と、前記選択されたメモリセルの選択されたトランジスタと前記抵抗とがソースフォロワー回路を構成するように、選択されたワード線、前記抵抗、前記ラッチ回路のＰ型トランジスタのＳ／Ｄ側の第１の端子および第１の基板端子、およびＮ型トランジスタのＳ／Ｄ側の第２の端子および第２の基板端子にそれぞれ電圧を印加する印加手段と、前記ソースフォロワー回路を構成するトランジスタのゲートに入力電圧を印加する入力電圧印加手段と、前記ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧を入力する出力電圧入力手段とを有する。
ある実施態様では、前記選択されたトランジスタが前記ラッチ回路のＰ型トランジスタであるとき、前記印加手段は、選択されたワード線に電源電圧よりも高い電圧を印加し、前記抵抗に接続された一方のビット線に電源電圧を印加し、第１の端子にＧＮＤ電圧を印加し、第２の端子に前記入力電圧を印加し、第１の基板端子に電源電圧を印加し、第２の基板端子にＧＮＤ電圧を印加する。ある実施態様では、前記選択されたトランジスタが前記ラッチ回路のＮ型トランジスタであるとき、前記印加手段は、ワード線に電源電圧よりも高い電圧を印加し、前記抵抗にＧＮＤ電圧を印加し、第１の端子に前記入力電圧を印加し、第２の端子に電源電圧を印加し、第１の基板端子に電源電圧を印加し、第２の基板端子にＧＮＤ電圧を印加する。ある実施態様では、前記選択されたトランジスタがアクセス用トランジスタであるとき、前記印加手段は、前記抵抗にＧＮＤ電圧を印加し、他方のビット線、第１の端子、第２の端子および第１の基板端子に電源電圧を印加し、第２の基板端子にＧＮＤ電圧を印加する。ある実施態様では、前記入力電圧は、ＧＮＤ電圧と電源電圧との間で変化する電圧である。ある実施態様では、試験装置はさらに、メモリセルを選択するための行アドレスおよび列アドレスを前記ワード線選択回路および前記ビット線選択回路に供給する手段を含む。
本発明に係る試験方法は、複数のメモリセルを含み、１つのメモリセルがＣＭＯＳタイプのラッチ回路と一対のＮ型のアクセス用トランジスタとを含み、一対のアクセス用トランジスタの各ゲートがワード線に接続され、一方の各端子が一対のビット線にそれぞれ接続され、他方の各端子がラッチ回路の第１および第２の接続ノードにそれぞれ接続されるメモリセルアレイと、行アドレスに基づきワード線を選択するワード線選択回路と、列アドレスに基づき一対のビット線を選択するビット線選択回路とを備えた半導体記憶装置の試験方法であって、前記ワード線選択回路および前記ビット線選択回路によってメモリセルを選択するステップと、選択されたメモリセルの一方のビット線に抵抗を接続するステップと、前記選択されたメモリセルの選択されたトランジスタと前記抵抗とがソースフォロワー回路を構成するように、選択されたワード線、前記抵抗、前記ラッチ回路のＰ型トランジスタのＳ／Ｄ側の第１の端子および第１の基板端子、およびＮ型トランジスタのＳ／Ｄ側の第２の端子および第２の基板端子にそれぞれ電圧を印加するステップと、前記ソースフォロワー回路を構成するトランジスタのゲートに入力電圧を印加するステップと、前記ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧を入力するステップとを有する。
ある実施態様では、試験方法はさらに、メモリセルを選択するために、前記ワード線選択回路および前記ビット線選択回路に行アドレスおよび列アドレスを供給するステップを含む。
本発明によれば、メモリセルを構成する個々のトランジスタを試験することができる。
本発明の実施例に係るＳＲＡＭの試験装置の構成例を説明する図である。 本発明の実施例に係るＳＲＡＭの試験方法を説明する図である。 図３（Ａ）は、本実施例のＳＲＡＭのメモリセルの構成を示す図であり、図３（Ｂ）は、従来のＳＲＡＭのメモリセルの構成を示す図である。 本発明の実施例に係る試験装置の機能的な構成を示すブロック図である。 本発明の実施例に係るバイアス電圧供給部によって印加される各部の電圧を示すテーブルである。 本実施例によるプルアップ用トランジスタを試験するときの各部のバイアス電圧を示す図である。 図７（Ａ）はＰＭＯＳトランジスタのソースフォロワー特性を示す図、図７（Ｂ）はＮＭＯＳトランジスタのソールフォロワー特性を示す図である。 本実施例によるプルダウン用トランジスタを試験するときの各部のバイアス電圧を示す図である。 本実施例によるアクセス用トランジスタを試験するときの各部のバイアス電圧を示す図である。 本発明の他の実施例に係るＳＲＡＭの試験方法を説明する図である。
次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の実施態様では、半導体記憶装置としてＳＲＡＭのメモリセルを構成するトランジスタの試験を行う。試験のある態様では、試験対象のトランジスタのゲートにアナログ電圧を入力したときの出力電圧の測定を可能にする。これにより、メモリセルを構成するトランジスタの故障の検出または解析を行うことができる。
図１は、本発明の実施例に係るＳＲＡＭの試験方法を説明する図である。図１（Ａ）に示す態様では、ＳＲＡＭ１００の外部に試験装置２００が電気的に接続される。試験装置２００は、ＳＲＡＭ１００に試験に必要な信号や電圧を印加し、ＳＲＡＭ１００の所望の試験を行う。また、試験装置２００は、図１（Ｂ）に示すように、ＳＲＡＭ１００の内部に設けられるようにしてもよい。この場合、例えば、ＳＲＡＭ１００の外部端子に試験信号が印加されたとき、試験装置２００が動作を開始する。
ＳＲＡＭ１００は、図２に示すように、複数のメモリセルが行列状に配置されたメモリセルアレイ１１０、行アドレスに基づきワード線を選択する行デコーダ（Ｘ＿ＤＥＣ）１２０、列アドレスに基づき一対のビット線を選択する列デコーダ（Ｙ＿ＤＥＣ）１３０を含む。ここには図示しないがＳＲＡＭ１００はさらに、差動センスアンプや書込み回路等を含む。
図３（Ａ）にＳＲＡＭのメモリセルの構成を示す。同図に示すように、メモリセルは、６つのトランジスタから構成され、すなわち、Ｐ型のプルアップ用トランジスタＰ１とＮ型のプルダウン用トランジスタＮ１とを含むＣＭＯＳインバータと、Ｐ型のプルアップ用トランジスタＰ２とＮ型のプルダウン用トランジスタＮ２を含むＣＭＯＳインバータと、一対のＮ型のアクセス用トランジスタ（パスゲート用トランジスタ）Ｎ３、Ｎ４とを含んで構成される。クロスカップリングされた一対のＣＭＯＳインバータは、ラッチ回路を構成し、ラッチ回路のノード接続Ｄ１、Ｄ２はそれぞれアクセス用トランジスタＮ３、Ｎ４の一方のＳ／Ｄ端子に接続される。アクセス用トランジスタＮ３、Ｎ４のゲートにはワード線ＷＬが接続され、他方のＳ／Ｄ端子には一対のビット線ＢＬ、ＢＬｂが接続される。
また、本実施例のメモリセルＭＣでは、プルアップ用トランジスタＰ１、Ｐ２の一方のＳ／Ｄが端子Ｐｓｄに接続され、トランジスタＰ１、Ｐ２が形成されるｎウエルまたはｎ基板が基板端子Ｐｓｕｂに接続される。プルダウン用トランジスタＮ１、Ｎ２の一方のＳ／Ｄが端子Ｎｓｄに接続され、トランジスタＮ１が形成されるｐウエルまたはｐ基板が基板端子Ｎｓｕｂｒに接続され、トランジスタＮ２が形成されるｐウエルまたはｐ基板が基板端子Ｎｓｕｂｌに接続される。なお、図３（Ｂ）に示すメモリセルは、従来の構成であり、トランジスタＰ１、Ｐ２のウエルまたは基板は、共通の基板端子Ｐｓｕｂに接続され、トランジスタＮ１、Ｎ２のウエルまたは基板は、共通の基板端子Ｎｓｕｂに接続されている。
以後の説明において、ワード線ＷＬに印加される電圧を「Ｖｗｌ」、ビット線ＢＬ、ＢＬｂに印加される電圧を「Ｖｂｌ」、「Ｖｂｌｂ」、Ｓ／Ｄ側の端子Ｐｓｄ、Ｎｓｄに印加される電圧を「Ｖｐｓｄ」、「Ｖｎｓｄ」、基板端子Ｐｓｕｂに印加される電圧を「Ｖｐｓｕｂ」、基板端子Ｎｓｕｂｒ、Ｎｓｕｂｌに印加される電圧を「Ｖｎｓｕｂ」と称する。
図４に、本実施例の試験装置２００の機能的な構成を示す。同図に示すように、試験装置２００は、試験対象となるメモリセルを選択するためにアドレス情報を供給するアドレス供給部２１０、選択メモリセルの選択されたトランジスタのゲートに入力電圧を印加する入力電圧印加部２２０、選択メモリセルのビット線に抵抗を電気的に接続する抵抗接続部２３０、選択メモリセルの選択されたトランジスタと抵抗とがソースフォロワー回路を構成するようにメモリセルの各部にバイアス電圧を印加するバイアス電圧印加部２４０、選択されたトランジスタのソースから出力される出力電圧を入力する出力電圧入力部２５０、試験装置２００の各部とＳＲＡＭ１００との間の電気的な接続を行うためのインターフェース部２６０を含んで構成される。
アドレス供給部２１０は、試験対象のメモリセルを選択するための行アドレスＡｘおよび列アドレスＡｙをＳＲＡＭ１００に供給する。インターフェース部２６０は、図２に示すように、行デコータ１２０の入力に接続された内部パッドＰＤ１、列デコーダ１３０の入力に接続された内部パッドＰＤ２を含み、アドレス供給部２１０から供給された行アドレスＡｘおよび列アドレスＡｙを内部パッドＰＤ１およびＰＤ２に印加する。
行デコーダ１２０は、受け取った行アドレスＡｘをデコードし、メモリセルアレイ１１０の１つのワード線ＷＬを選択し、列デコーダ１３０は、受け取った列アドレスＡｙをデコードし、メモリセルアレイ１１０の一対のビット線ＢＬ、ＢＬｂを選択する。これにより、メモリセルアレイ１１０上の１つのメモリセルが選択される。図２の斜線部分は、選択されたメモリセルを示している。便宜上、図面には、それぞれ１つの内部パッドＰＤ１、ＰＤ２が示されているが、行アドレスＡｘおよび列アドレスＡｙが複数ビットであり、これらを並列に入力する場合には、内部パッドＰＤ１、ＰＤ２は、アドレスのビット数に応じた数であることができる。
入力電圧供給部２２０は、選択されたメモリセルの中の試験対象のトランジスタのゲートに入力電圧Ｖｉｎを供給する。図２に示すように、インターフェース部２６０は、選択されたワード線ＷＬに接続される内部パッドＰＤ３、選択されたメモリセルのビット線ＢＬに接続されるＰＤ４、選択されたメモリセルのプルアップ用トランジスタのＳ／Ｄ側の端子Ｐｓｄに接続されるＰＤ５、および選択されたメモリセルのプルダウン用トランジスタのＳ／Ｄ側の端子Ｎｓｄに接続されるＰＤ６を含み、インターフェース部２６０は、入力電圧供給部２２０から供給される入力電圧を、内部パッドＰＤ３〜ＰＤ６の中の選択された内部パッドに印加する。入力電圧Ｖｉｎは、ＧＮＤ電圧（Ｖｇｎｄ）と電源電圧Ｖｖｄｄとの間で連続的にもしくは離散的に変化する信号である。
抵抗接続部２３０は、選択されたメモリセルのビット線ＢＬｂに抵抗Ｒを接続する。インターフェース部２６０は、選択されたメモリセルのビット線ＢＬｂに接続される抵抗Ｒと、抵抗Ｒに接続される内部パッドＰＤ７とを含む。
バイアス電圧供給部２４０は、選択されたメモリセルの試験対象となるトランジスタと抵抗Ｒとがソースフォロワー回路を構成するように、選択されたメモリセルの各部にバイアス電圧を印加する。図５のテーブルに、バイアス電圧供給部２４０によって生成される電圧を示す。インターフェース部２６０は、生成された電圧を内部パッドＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６、ＰＤ７に印加する。なお、全てのトランジスタの試験において共通に、プルアップ用トランジスタの基板端子Ｐｓｕｂには基板電圧Ｖｐｓｕｂとして電源電圧Ｖｖｄｄが印加され、プルダウン用トランジスタの基板端子Ｎｓｕｂには基板電圧ＶｎｓｕｂとしてＧＮＤ電圧（Ｖｇｎｄ）が印加される。
出力電圧入力部２５０は、選択されたメモリセルの試験対象となるトランジスタのソースから出力された出力電圧Ｖｏｕｔを入力する。インターフェース部２６０は、図２に示すように、選択されたトランジスタと抵抗Ｒとの間に形成された出力ノードＤ３に接続された内部パッドＰＤ８を含み、出力電圧入力部２５０は、内部パッドＰＤ８を介して出力電圧Ｖｏｕｔを入力する。
次に、本実施例の試験装置による具体的な試験例について説明する。図６に、メモリセルのプルアップ用トランジスタＰ２を試験するときの各部に印加されるバイアス電圧の条件を示す。選択されたワード線ＷＬには、電源電圧Ｖｖｄｄよりも高い電圧が印加され、アクセス用トランジスタＮ３、Ｎ４が強くオンされる。例えば、図２に示すように、内部パッドＰＤ３は、ワード線ＷＬを駆動する駆動回路に高電圧を供給する。ビット線ＢＬの電圧Ｖｌｂには、入力電圧Ｖｉｎが印加され、入力電圧Ｖｉｎは、電源電圧ＶｖｄｄからＶｇｎｄに変化される。プルアップ用トランジスタＰ１、Ｐ２の基板電圧Ｖｐｓｕｂとして電源電圧Ｖｖｄｄが印加され、Ｓ／Ｄ側の端子電圧ＶｐｓｄとしてＶｇｎｄが印加され、プルダウン用トランジスタの基板電圧ＶｎｓｕｂとしてＶｇｎｄが印加され、Ｓ／Ｄ側の端子電圧Ｖｎｓｄとして入力電圧Ｖｉｎが印加される。ビット線ＢＬｂに接続される抵抗Ｒには、内部パッドＰＤ７を介して電源電圧Ｖｖｄｄが印加され、出力ノードＤ３から出力電圧Ｖｏｕｔが出力される。このようなバイアス電圧を印加することで、メモリセルには、プルアップ用トランジスタＰ２と抵抗Ｒとを含むソースフォロワー回路３００が形成される。
ソースフォロワー回路３００では、プルアップ用トランジスタＰ２のソースから出力される出力電圧Ｖｏｕｔが、ゲートに入力される入力電圧Ｖｉｎに追従するように変化し、その増幅率は、１未満である。アクセス用トランジスタＮ３、Ｎ４は強くオンされ、入力電圧Ｖｉｎの電圧は、アクセス用トランジスタＮ３の影響を殆ど受けることなくプルアップ用トランジスタＰ２のゲートに入力される。同様に、プルアップ用トランジスタＰ２の接続ノードＤ２の電圧は、アクセス用トランジスタＮ４の影響を殆ど受けることなく出力ノードＤ３に出力される。また、プルダウン用トランジスタＮ１、Ｎ２のＳ／Ｄ側の端子には、入力電圧Ｖｉｎが印加されるためトランジスタＮ１、Ｎ２はオフ状態であり（Ｖｇｓ＝０）、プルダウン用トランジスタＮ１、Ｎ２は接続ノードＤ１、Ｄ２から隔離される。こうして、アクセス用トランジスタＮ３、Ｎ４およびプルダウン用トランジスタＮ１、Ｎ２は、事実上、ソースフォロワー回路３００の動作に影響を及ぼさない。
一方、プルアップ用トランジスタＰ２には、基板電圧Ｖｐｓｕｂとして電源電圧Ｖｖｄｄが印加され、Ｓ／Ｄ側の端子電圧ＶｐｓｄとしてＶｇｎｄが印加されるため、その基板バイアス効果によりしきい値が調整され、入力電圧Ｖｉｎがゲートに入力されたとき、プルアップ用トランジスタＰ２はオン状態である。また、ＰＭＯＳソースフォロワー回路は、最小電圧を検出する機能を有するが、接続ノードＤ２の電圧が接続ノードＤ１の電圧よりも大きく、プルアップ用トランジスタＰ１が弱い状態でオンするため、トランジスタＰ１は、出力電圧Ｖｏｕｔに影響を殆ど及ぼさない。
図７（Ａ）に、ＰＭＯＳトランジスタのソースフォロワー回路の特性を示す。破線で示す入力電圧Ｖｉｎが電源電圧ＶｖｄｄからＶｇｎｄに変化すると、それに追従するように実線で示す出力電圧Ｖｏｕｔが電源電圧ＶｖｄｄからＶｇｎｄに向けて変化する。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差は、ＰＭＯＳトランジスタのしきい値Ｖｔｐとなる。もし、プルアップ用トランジスタＰ２に異常がなければ、図７（Ａ）に示すように、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに追従するが、トランジスタＰ２に欠陥等の異常があれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに追従しない。試験装置２００は、出力電圧入力部２５０から入力された出力電圧Ｖｏｕｔを監視し、入力電圧Ｖｉｎに追従しない出力電圧の波形が表れたとき、プルアップ用トランジスタＰ２の異常を判定する。
次に、図８に、メモリセルのプルダウン用トランジスタＮ２を試験するときの各部に印加されるバイアス電圧の条件を示す。選択されたワード線ＷＬには、電源電圧Ｖｖｄｄよりも高い電圧が印加され、アクセス用トランジスタＮ３、Ｎ４が強くオンされる。ビット線ＢＬの電圧Ｖｌｂには、入力電圧Ｖｉｎが印加され、入力電圧Ｖｉｎは、Ｖｇｎｄから電源電圧Ｖｖｄｄに変化される。プルアップ用トランジスタＰ１、Ｐ２の基板電圧Ｖｐｓｕｂとして電源電圧Ｖｖｄｄが印加され、Ｓ／Ｄ側の端子電圧Ｖｐｓｄとして入力電圧Ｖｉｎが印加され、プルダウン用トランジスタの基板電圧ＶｎｓｕｂとしてＶｇｎｄが印加され、Ｓ／Ｄ側の端子電圧Ｖｎｓｄとして電源電圧Ｖｖｄｄが印加される。ビット線ＢＬｂに接続される抵抗Ｒには、内部パッドＰＤ７を介してＶｇｎｄが印加され、出力ノードＤ３から出力電圧Ｖｏｕｔが出力される。このようなバイアス電圧を印加することで、メモリセルには、プルダウン用トランジスタＮ２と抵抗Ｒとを含むソースフォロワー回路３１０が形成される。
プルアップ用トランジスタのときと同様に、アクセス用トランジスタＮ３、Ｎ４は強くオンされ、入力電圧Ｖｉｎの電圧は、アクセス用トランジスタＮ３の影響を殆ど受けることなくプルダウン用トランジスタＮ２のゲートに入力される。同様に、プルダウン用トランジスタＮ２の接続ノードＤ２の電圧は、アクセス用トランジスタＮ４の影響を殆ど受けることなく出力ノードＤ３に出力される。また、プルアップ用トランジスタＰ１、Ｐ２のＳ／Ｄ側の端子には、入力電圧Ｖｉｎが印加されるためトランジスタＰ１、Ｐ２はオフ状態であり（Ｖｇｓ＝０）、プルアップ用トランジスタＰ１、Ｐ２は接続ノードＤ１、Ｄ２から隔離される。こうして、アクセス用トランジスタＮ３、Ｎ４およびプルアップ用トランジスタＰ１、Ｐ２は、事実上、ソースフォロワー回路３１０の動作に影響を及ぼさない。
一方、プルダウン用トランジスタＮ２には、基板電圧ＶｎｓｕｂとしてＶｇｎｄが印加され、Ｓ／Ｄ側の端子電圧Ｖｎｓｄとして電源電圧Ｖｖｄｄが印加される。このため、入力電圧ＶｉｎがトランジスタＮ２のしきい値Ｖｔｎよりも大きくなると、トランジスタＮ２がオン状態になる。また、ＮＭＯＳソースフォロワー回路は、最大電圧を検出する機能を有するが、接続ノードＤ２の電圧が接続ノードＤ１の電圧よりも小さく、プルダウン用トランジスタＮ１が弱い状態でオンするため、トランジスタＮ１は、出力電圧Ｖｏｕｔに影響を殆ど及ぼさない。
図７（Ｂ）に、ＮＭＯＳトランジスタのソースフォロワー回路の特性を示す。破線で示す入力電圧ＶｉｎがＶｇｎｄから電源電圧Ｖｖｄｄに変化すると、それに追従するように実線で示す出力電圧ＶｏｕｔがＶｇｎｄから電源電圧Ｖｖｄｄに向けて変化する。入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの差は、ＮＭＯＳトランジスタのしきい値Ｖｔｎとなる。もし、プルダウン用トランジスタＮ２に異常がなければ、図７（Ｂ）に示すように、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに追従するが、トランジスタＮ２に欠陥等の異常があれば、出力電圧Ｖｏｕｔは入力電圧Ｖｉｎに追従しない。試験装置２００は、出力電圧入力部２５０から入力された出力電圧Ｖｏｕｔを監視し、入力電圧Ｖｉｎに追従しない出力電圧の波形が表れたとき、プルダウン用トランジスタＮ２の異常を判定する。
次に、図９に、メモリセルのアクセス用トランジスタＮ４を試験するときの各部に印加されるバイアス電圧の条件を示す。選択されたワード線ＷＬには、入力電圧Ｖｉｎが印加され、入力電圧Ｖｉｎは、Ｖｇｎｄから電源電圧Ｖｖｄｄに変化される。ビット線ＢＬの電圧Ｖｌｂには、電源電圧Ｖｖｄｄが印加され、プルアップ用トランジスタＰ１、Ｐ２の基板電圧Ｖｐｓｕｂとして電源電圧Ｖｖｄｄが印加され、Ｓ／Ｄ側の端子電圧Ｖｐｓｄとして電源電圧Ｖｖｄｄが印加され、プルダウン用トランジスタの基板電圧ＶｎｓｕｂとしてＶｇｎｄが印加され、Ｓ／Ｄ側の端子電圧Ｖｎｓｄとして電源電圧Ｖｖｄｄが印加される。ビット線ＢＬｂに接続される抵抗Ｒには、内部パッドＰＤ７を介してＶｇｎｄが印加され、出力ノードＤ３から出力電圧Ｖｏｕｔが出力される。このようなバイアス電圧を印加することで、メモリセルには、アクセス用トランジスタＮ４と抵抗Ｒとを含むソースフォロワー回路３２０が形成される。
入力電圧Ｖｉｎがしきい値Ｖｔｎを超えると、アクセス用トランジスタＮ３がオンし、ビット線ＢＬの電源電圧Ｖｖｄｄが接続ノードＤ１に供給される。接続ノードＤ１の電圧に応じてプルアップ用トランジスタＰ２またはプルダウン用トランジスタＮ２がオンし、接続ノードＤ２が電源電圧Ｖｖｄｄにセットされ、接続ノードＮ１がＶｇｎｄにセットされる。
ＮＭＯＳトランジスタのソースフォロワー回路は、プルダウン用トランジスタのときと同様に図７（Ｂ）の特性を示す。試験装置２００は、出力電圧入力部２５０から入力された出力電圧Ｖｏｕｔを監視し、入力電圧Ｖｉｎに追従しない出力電圧の波形が表れたとき、アクセス用トランジスタＮ４の異常を判定する。
上記の説明では、プルアップ用トランジスタＰ２、プルダウン用トランジスタＮ２、アクセス用トランジスタＮ４のアナログ出力波形を測定する例を示したが、プルアップ用トランジスタＰ１、プルダウン用トランジスタＮ１、アクセス用トランジスタＮ３も同様の方法により試験することができる。この場合、ビット線ＢＬとＢＬｓとの関係を反転し、つまり、ビット線ＢＬに抵抗Ｒが接続され、そこから出力電圧Ｖｏｕｔが出力される。
次に、本発明の他の実施例について図１０を参照して説明する。本実施例では、試験装置２００による試験をデジタル信号により制御する。本実施例に係る試験装置２００は、図２に示す内部パッドＰＤ３、ＰＤ４、ＰＤ５、ＰＤ６の代わりに、ＤＡＣ３００、３１０を用いる。ＤＡＣ３００、３１０は、図示しない制御部から図５のテーブルに示すバイアス電圧を符号化したデジタル信号を受け取り、当該デジタル信号をアナログ電圧に変換し、選択されたメモリセルの各部にＶｗｌ、Ｖｂｌ（Ｖｉｎ）、Ｖｐｓｄ、Ｖｎｓｄのアナログ電圧を印加する。
また、試験装置２００は、抵抗Ｒに接続された内部パッドＰＤ７の代わりに、電源電圧Ｖｖｄｄを供給するためのスイッチ３２０と、Ｖｇｎｄを供給するためのスイッチ３３０とを用いる。試験装置２００の制御部は、試験対象となるトランジスタ（例えば、プルアップ用トランジスタやプルダウン用トランジスタなど）に応じてスイッチ３２０、３３０の開閉を制御し、電源電圧ＶｖｄｄまたはＶｇｎｄを抵抗Ｒに印加する。さらに出力ノードＤ３には、内部パッドＰＤ８の代わりに、ＡＤＣ３４０が接続される。ＡＤＣ３４０は、出力ノードＮ３から出力されるアナログ出力電圧をデジタル出力電圧に変換し、制御部へ出力する。制御部は、入力電圧Ｖｉｎのデジタル値と出力電圧Ｖｏｕｔのデジタル値とを比較し、メモリセルのトランジスタの異常の有無を判定する。
本実施例によれば、ＤＡＣおよびＡＤＣを用いて印加されるアナログ電圧を切替えるようにしたので、図２に示すような内部パッドの数を減らすことができる。また、ＡＤＣやＤＡＣは、内部パッドを使用する場合と比較して非常に小さな面積で実現することができる。
本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１００：ＳＲＡＭ
２００：試験装置
２１０：アドレス供給部
２２０：入力電圧供給部
２３０：抵抗接続部
２４０：バイアス電圧供給部
２５０：出力電圧入力部
２６０：インターフェース部
３００，３１０：ＤＡＣ
３２０、３３０：スイッチ
３４０：ＡＤＣ

Claims (10)

  1. 複数のメモリセルを有し、１つのメモリセルがＣＭＯＳタイプのラッチ回路と一対のＮ型のアクセス用トランジスタとを含み、一対のアクセス用トランジスタの各ゲートがワード線に接続され、一方の各端子が一対のビット線にそれぞれ接続され、他方の各端子がラッチ回路の第１および第２の接続ノードにそれぞれ接続されるメモリセルアレイと、
    行アドレスに基づきワード線を選択するワード線選択回路と、
    列アドレスに基づき一対のビット線を選択するビット線選択回路とを備えた半導体記憶装置を試験する試験装置であって、
    前記ワード線選択回路および前記ビット線選択回路によって選択されたメモリセルの一方のビット線に抵抗を接続する接続手段と、
    前記選択されたメモリセルの前記ラッチ回路のＰ型トランジスタと前記抵抗とがソースフォロワー回路を構成するように、選択されたワード線、前記抵抗、前記ラッチ回路のＰ型トランジスタのＳ／Ｄ側の第１の端子および第１の基板端子、およびＮ型トランジスタのＳ／Ｄ側の第２の端子および第２の基板端子にそれぞれ電圧を印加する印加手段と、
    前記ソースフォロワー回路を構成するトランジスタのゲートに入力電圧を印加する入力電圧印加手段と、
    前記ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧を入力する出力電圧入力手段と、
    を有する試験装置。
  2. 複数のメモリセルを有し、１つのメモリセルがＣＭＯＳタイプのラッチ回路と一対のＮ型のアクセス用トランジスタとを含み、一対のアクセス用トランジスタの各ゲートがワード線に接続され、一方の各端子が一対のビット線にそれぞれ接続され、他方の各端子がラッチ回路の第１および第２の接続ノードにそれぞれ接続されるメモリセルアレイと、
    行アドレスに基づきワード線を選択するワード線選択回路と、
    列アドレスに基づき一対のビット線を選択するビット線選択回路とを備えた半導体記憶装置を試験する試験装置であって、
    前記ワード線選択回路および前記ビット線選択回路によって選択されたメモリセルの一方のビット線に抵抗を接続する接続手段と、
    前記選択されたメモリセルの前記ラッチ回路のＮ型トランジスタと前記抵抗とがソースフォロワー回路を構成するように、選択されたワード線、前記抵抗、前記ラッチ回路のＰ型トランジスタのＳ／Ｄ側の第１の端子および第１の基板端子、およびＮ型トランジスタのＳ／Ｄ側の第２の端子および第２の基板端子にそれぞれ電圧を印加する印加手段と、
    前記ソースフォロワー回路を構成するトランジスタのゲートに入力電圧を印加する入力電圧印加手段と、
    前記ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧を入力する出力電圧入力手段と、
    を有する試験装置。
  3. 複数のメモリセルを有し、１つのメモリセルがＣＭＯＳタイプのラッチ回路と一対のＮ型のアクセス用トランジスタとを含み、一対のアクセス用トランジスタの各ゲートがワード線に接続され、一方の各端子が一対のビット線にそれぞれ接続され、他方の各端子がラッチ回路の第１および第２の接続ノードにそれぞれ接続されるメモリセルアレイと、
    行アドレスに基づきワード線を選択するワード線選択回路と、
    列アドレスに基づき一対のビット線を選択するビット線選択回路とを備えた半導体記憶装置を試験する試験装置であって、
    前記ワード線選択回路および前記ビット線選択回路によって選択されたメモリセルの一方のビット線に抵抗を接続する接続手段と、
    前記選択されたメモリセルのアクセス用トランジスタと前記抵抗とがソースフォロワー回路を構成するように、選択されたワード線、前記抵抗、前記ラッチ回路のＰ型トランジスタのＳ／Ｄ側の第１の端子および第１の基板端子、およびＮ型トランジスタのＳ／Ｄ側の第２の端子および第２の基板端子にそれぞれ電圧を印加する印加手段と、
    前記ソースフォロワー回路を構成するトランジスタのゲートに入力電圧を印加する入力電圧印加手段と、
    前記ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧を入力する出力電圧入力手段と、
    を有する試験装置。
  4. 前記ソースフォロワー回路が前記ラッチ回路のＰ型トランジスタを含むとき、前記印加手段は、選択されたワード線に電源電圧よりも高い電圧を印加し、前記抵抗に接続された一方のビット線に電源電圧を印加し、第１の端子にＧＮＤ電圧を印加し、第２の端子に前記入力電圧を印加し、第１の基板端子に電源電圧を印加し、第２の基板端子にＧＮＤ電圧を印加する、請求項１に記載の試験装置。
  5. 前記ソースフォロワー回路が前記ラッチ回路のＮ型トランジスタを含むとき、前記印加手段は、ワード線に電源電圧よりも高い電圧を印加し、前記抵抗にＧＮＤ電圧を印加し、第１の端子に前記入力電圧を印加し、第２の端子に電源電圧を印加し、第１の基板端子に電源電圧を印加し、第２の基板端子にＧＮＤ電圧を印加する、請求項２に記載の試験装置。
  6. 前記ソースフォロワー回路がアクセス用トランジスタを含むとき、前記印加手段は、前記抵抗にＧＮＤ電圧を印加し、他方のビット線、第１の端子、第２の端子および第１の基板端子に電源電圧を印加し、第２の基板端子にＧＮＤ電圧を印加する、請求項３に記載の試験装置。
  7. 前記入力電圧は、ＧＮＤ電圧と電源電圧との間で変化する電圧である、請求項１ないし６いずれか１つに記載の試験装置。
  8. 試験装置はさらに、メモリセルを選択するための行アドレスおよび列アドレスを前記ワード線選択回路および前記ビット線選択回路に供給する手段を含む、請求項１ないし７いずれか１つに記載の試験装置。
  9. 複数のメモリセルを含み、１つのメモリセルがＣＭＯＳタイプのラッチ回路と一対のＮ型のアクセス用トランジスタとを含み、一対のアクセス用トランジスタの各ゲートがワード線に接続され、一方の各端子が一対のビット線にそれぞれ接続され、他方の各端子がラッチ回路の第１および第２の接続ノードにそれぞれ接続されるメモリセルアレイと、行アドレスに基づきワード線を選択するワード線選択回路と、列アドレスに基づき一対のビット線を選択するビット線選択回路とを備えた半導体記憶装置の試験方法であって、
    前記ワード線選択回路および前記ビット線選択回路によってメモリセルを選択するステップと、
    選択されたメモリセルの一方のビット線に抵抗を接続するステップと、
    前記選択されたメモリセルの前記ラッチ回路のＰ型トランジスタ、Ｎ型トランジスタおよびアクセス用トランジスタの中から選択された１つのトランジスタと前記抵抗とがソースフォロワー回路を構成するように、選択されたワード線、前記抵抗、前記ラッチ回路のＰ型トランジスタのＳ／Ｄ側の第１の端子および第１の基板端子、およびＮ型トランジスタのＳ／Ｄ側の第２の端子および第２の基板端子にそれぞれ電圧を印加するステップと、
    前記ソースフォロワー回路を構成するトランジスタのゲートに入力電圧を印加するステップと、
    前記ソースフォロワー回路を構成するトランジスタのソースから出力される出力電圧を入力するステップと、
    を有する試験方法。
  10. 試験方法はさらに、メモリセルを選択するために、前記ワード線選択回路および前記ビット線選択回路に行アドレスおよび列アドレスを供給するステップを含む、請求項９に記載の試験方法。
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