KR100516226B1 - 에스램 테스트용 셀 및 에스램 셀 테스트 방법 - Google Patents

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Abstract

본 발명은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀, 및 SRAM 셀 테스트 방법에 관한 것이다. 본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니하다.
상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다.

Description

에스램 테스트용 셀 및 에스램 셀 테스트 방법 {Cell for test of SRAM cell and method for test SRAM cell}
본 발명은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀, 및 SRAM 셀 테스트 방법에 관한 것이다. 본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니하다. 즉, 래치를 형성하지 않은 변형된 형태의 SRAM 셀이다. 상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다.
일반적으로, 스태틱 랜덤 액세스 메모리(Static Randon Access Memory: 이하 SRAM이라 함)는 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)에 비하여 집적도가 떨어지지만, 리프레쉬(refresh) 과정이 필요없기 때문에 동작속도가 빠를 뿐만 아니라, 소비전력이 작다는 장점이 있어서, 반도체 메모리 분야에 널리 이용되고 있다.
이러한 SRAM 의 메모리 셀은 통상 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하 트랜지스터로 이루어지는 래치 회로로 구성된다. 도 1은 상기 SRAM 셀의 회로도를 도시한 것이다.
도 1에 도시되어 있는 바와 같이, 상기 SRAM 셀은 전원단자(Vcc)와 접지단자(Gnd) 사이에 병렬연결되어 있으며, 2개의 전송 트랜지스터(T10, T60), 2개의 구동 트랜지스터(T30, T50), 및 2개의 부하 트랜지스터(T20, T40)로 구성된다.
제1부하 트랜지스터(T20) 및 제1구동 트랜지스터(T30)는 제1인버터(200)를 구성하며, 제2부하 트랜지스터(T40) 및 제2구동 트랜지스터(T50)는 제2인버터(300)를 구성한다. 상기 한 쌍의 인버터 즉, 제1인버터(200) 및 제2인버터(300)는 하나의 래치 회로를 구성하기 위하여, 제1인버터의 입력단(110)이 상기 제2인버터의 출력단(100)과 연결되고(80), 상기 제2인버터의 입력단(120)은 상기 제1인버터의 출력단(90)과 연결된다. 이와 같이, 상기 한 쌍의 인버터(200, 300)는 래치 형태를 이루기 위하여 그의 입력단과 출력단이 크로스 커플 라인(70, 80)으로 연결되어 있다.
상기 각각의 인버터의 출력단(또는 입력단)은 그 소오스 영역(또는 드레인 영역)이 각각 접속된 제1전송 트랜지스터(T10) 및 제2전송 트랜지스터(T60)와 연결된다.
상기 제1전송 트랜지스터(T10)의 드레인 영역(또는 소오스 영역) 및 상기 제2전송 트랜지스터(T60)의 드레인 영역(또는 소오스 영역)은 각각 제1비트라인(Bit) 및 제2비트라인()에 연결된다.
상기 제1전송 트랜지스터(T10)의 게이트 영역 및 상기 제2전송 트랜지스터(T60)의 게이트 영역은 각각 동일한 워드라인(WL)에 연결된다.
상기 SRAM 셀의 트랜지스터에서 IDDQ 불량을 유발하는 오프 전류가 증가하는 경우, 상기 SRAM을 사용하는 소자의 IDDQ 누설 전류가 증가하게 되어, 소자 전체의 전력소모가 증가하고, 오동작을 일으켜 신뢰성을 떨어뜨리게 된다. 따라서, SRAM 셀의 트랜지스터의 오프 전류를 측정하여 SRAM 셀을 테스트할 필요가 있다.
종래에는 개별 소자로 구성된 하나의 트랜지스터 패턴에서 오프 전류를 측정하거나, SRAM 셀을 구성하는 트랜지스터 중 하나의 트랜지스터에 대한 오프 전류를 측정하는 방법을 사용하였다. 그러나, 이와 같이 하나의 트랜지스트에 대한 검사만으로는 SRAM 셀 어레이의 IDDQ 불량을 예측하기가 어렵다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에서는 SRAM 셀을 테스트하기 위하여 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니한 변형된 SRAM 셀을 SRAM 테스트용 셀로서 사용한다. 상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM에 대한 테스트를 용이하게 수행할 수 있다.
따라서, 본 발명의 목적은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀 및 SRAM 셀 테스트 방법을 제공하기 위한 것이다.
본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀에 있어서,
두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있되,
상기 한 쌍의 인버터의 각각의 입력단과 출력단은 래치 형태를 이루기 위한 크로스 커플로 연결되어 있지 아니한 SRAM 테스트용 셀에 관한 것이다.
상기 SRAM 테스트용 셀은, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단이 서로 연결될 수 있다.
또한, 본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,
래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);
상기 인버터의 출력단을 접지시키는 단계(b);
상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(c);
상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(d); 및
상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(e)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.
또한, 본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,
래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);
상기 인버터의 출력단을 플로팅(floating)시키는 단계(b);
상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(c); 및
상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.
상기 방법에 있어서, 상기 단계(c)에서 바이어스 전압으로서 하이 전압을 인가하는 경우, 상기 단계(d)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.
또한, 상기 방법에 있어서, 상기 단계(c)에서 바이어스 전압으로서 로우 전압을 인가하는 경우, 상기 단계(d)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.
또한, 상기 방법에 있어서, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단을 서로 연결하는 단계(aa)를 더 포함할 수 있다.
또한 본 발명은, 상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,
상기 SRAM 테스트용 셀의 인버터의 출력단을 접지시키는 단계(a);
상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(b);
상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(c); 및
상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.
또한, 본 발명은, 상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,
상기 SRAM 테스트용 셀의 인버터의 출력단을 플로팅시키는 단계(a);
상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(b); 및
상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(c)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다.
상기 방법에 있어서, 상기 단계(b)에서 바이어스 전압으로서 하이 전압을 인가하는 경우, 상기 단계(c)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.
또한, 상기 방법에 있어서, 상기 단계(b)에서 바이어스 전압으로서 로우 전압을 인가하는 경우, 상기 단계(c)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다.
또한, 본 발명은, 메모리 칩으로서 사용되는 SRAM 셀 어레이가 구비되어 있는 반도체 웨이퍼로서, 상기 SRAM 셀 어레이를 테스트할 수 있도록 추가로 상기 SRAM 테스트용 셀이 복수개 구비되어 있는 반도체 웨이퍼에 관한 것이다. 상기 웨이퍼 상에, 메모리 칩으로서 사용되는 SRAM 셀 어레이와는 별개로 전술한 바와 같은 SRAM 테스트용 셀을 복수개 제조하고, 상기 복수의 SRAM 테스트용 셀을 테스트함으로써, 동일 웨이퍼 상의 상기 SRAM 셀 어레이를 테스트할 수 있다.
상기 SRAM 테스트용 셀은, 정상적인 SRAM 셀을 제조하는 패턴에서 금속 및 접점의 패턴만을 변경함으로써 용이하게 제조할 수 있다.
이하에서는, 도면을 참조하여 본 발명에 따른 SRAM 테스트용 셀 및 SRAM 테스트 방법의 예를 구체적으로 설명한다. 그러나, 본 발명이 하기 실시예에 의하여 제한되는 것은 아니다.
도 2는 본 발명에 따른 제1형태의 SRAM 테스트용 셀의 회로도이다.
상기 SRAM 테스트용 셀은 도 1과 같은 통상의 SRAM 셀에서 한 쌍의 인버터(200, 300)의 각각의 입력단(110, 120)과 출력단(90, 100)이 래치 형태를 이루기 위한 크로스 커플(70, 80)로 연결되어 있지 아니하다. 단지, 두 개의 구동 트랜지스터(T30, T50)와 두 개의 부하 트랜지스터(T20, T40)로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단(90, 100)을 제1비트라인(Bit) 및 제2비트라인()에 각각 연결하는 두 개의 전송 트랜지스터(T10, T60)를 포함하며, 상기 각각의 전송 트랜지스터(T10, T60)의 게이트는 동일 워드라인(WL)에 연결된다.
상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법은 다음과 같다.
먼저, 상기 SRAM 테스트용 셀의 인버터의 출력단(90, 100)과 전송 트랜지스터(T10, T60)가 연결되어 있는 접점을 접지시킨다. 이후, 상기 전송 트랜지스터(T10, T60)가 연결되어 있는 비트라인(Bit)에 하이 전압을 인가한다. 또한, 상기 전송 트랜지스터(T10, T60)의 게이트에 연결되어 있는 워드라인(WL)에 로우 전압을 인가한다. 이후, 상기 전송 트랜지스터(T10, T60)를 통하여 흐르는 오프 전류를 모니터링하여, SRAM 셀을 테스트한다. 도 3은 상기 도 2의 SRAM 테스트용 셀에서 전송 트랜지스터(T10)와의 연결 접점인 인버터의 출력단(90)을 접지시키고, 제1비트라인(Bit)에 하이 전압을 인가하며, 워드라인(WL)에는 로우 전압을 인가하여, 상기 전송 트랜지스터(T10)의 오프 전류를 측정하는 회로 구성도를 도시한 것이다.
도 4는 본 발명에 따른 제2형태의 SRAM 테스트용 셀의 회로도이다. 상기 SRAM 테스트용 셀은, 도 2에 도시한 SRAM 테스트용 셀에서, 상기 한 쌍의 인버터의 각각의 입력단(110, 120)에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단(110, 120)이 서로 연결되어 있다.
상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법은 다음과 같다.
먼저, 상기 SRAM 테스트용 셀의 인버터의 출력단(90, 100)을 플로팅시킨다. 즉, 워드라인(WL) 및 비트라인(Bit, )을 플로팅시킨다. 이후, 상기 인버터의 입력단(110, 120)에 바이어스 전압을 인가한다. 이후, 상기 인버터의 부하 트랜지스터(T20, T40) 또는 구동 트랜지스터(T30, T50)를 통하여 흐르는 오프 전류를 모니터링하여 SRAM 셀을 테스트한다.
도 5에 도시되어 있는 바와 같이, 상기 인버터의 입력단(110, 120)에 인가하는 바이어스 전압으로서 하이 전압을 인가하는 경우, 부하 트랜지스터(T20, T40)는 온되고, 구동 트랜지스터(T30, T50)는 오프된다. 따라서, 상기 구동 트랜지스터(T30, T50)를 통하여 흐르는 오프 전류를 측정할 수 있다.
또한, 도 6에 도시되어 있는 바와 같이, 상기 인버터의 입력단(110, 120)에 인가하는 바이어스 전압으로서 로우 전압을 인가하는 경우, 부하 트랜지스터(T20, T40)는 오프되고, 구동 트랜지스터(T30, T50)는 온된다. 따라서, 상기 부하 트랜지스터(T20, T40)를 통하여 흐르는 오프 전류를 측정할 수 있다.
전술한 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자가 자명한 범위내에서 여러 가지 대안, 수정 및 변경하여 실시할 수 있다.
본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니한, 변형된 형태의 SRAM 셀이다.
상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다. 또한, 상기 SRAM 테스트용 셀을 SRAM 셀이 제조되는 웨이퍼 (또는 칩)의 소정 부분에 함께 제조함으로써, 상기 SRAM 셀의 성능을 용이하게 테스트할 수 있다.
또한, 본 발명에 따르면, 반도체 웨이퍼 상에 메모리 칩으로서 사용되는 SRAM 셀 어레이와는 별개로 예를 들어, 수백 내지 수천 개의 SRAM 테스트용 셀을 제조하고, 상기 복수의 SRAM 테스트용 셀을 테스트함으로써, 동일 웨이퍼 상의 상기 SRAM 셀 어레이를 테스트할 수 있다. 이와 같이 복수의 셀 어레이를 테스트할 수 있기 때문에, 하나의 셀 만을 테스트할 때보다 더욱 신뢰할만한 테스트를 수행할 수 있다.
특히, 메모리 셀 제조 시 패턴의 밀도 차이에 따른 공정 현상의 차이가 존재하여, 패턴의 내부 중앙과 외각 영역의 공정 현상의 차이가 발생할 수 있으나, 복수의 테스트용 셀을 이용하여 오프 전류를 모니터링할 수 있다. 오프 전류를 모니터링하는 것이므로, 수 천개의 SRAM 셀에 대해서도 모니터링이 가능하고, 지수단위로 데이터를 관리할 수 있다.
도 1은 SRAM 셀의 회로도.
도 2는 본 발명에 따른 제1형태의 SRAM 테스트용 셀의 회로도.
도 3은 상기 도 2의 SRAM 테스트용 셀에서 전송 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도.
도 4는 본 발명에 따른 제2형태의 SRAM 테스트용 셀의 회로도
도 5는 상기 도 4의 SRAM 테스트용 셀에서 구동 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도.
도 6은 상기 도 4의 SRAM 테스트용 셀에서 부하 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도.
<도면의 주요 부분에 대한 부호의 설명>
T10, T60 : 전송 트랜지스터 T20, T40 : 부하 트랜지스터
T30, T50 : 구동 트랜지스터 200 : 제1인버터
90 : 제1인버터의 출력단 110 : 제1인버터의 입력단
300 : 제2인버터 100 : 제2인버터의 출력단
120 : 제2인버터의 입력단 Bit : 제1비트라인
: 제2비트라인 WL : 워드라인

Claims (12)

  1. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀에 있어서,
    두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있되,
    상기 한 쌍의 인버터의 각각의 입력단과 출력단은 래치 형태를 이루기 위한 크로스 커플로 연결되어 있지 아니한 것을 특징으로 하는 SRAM 테스트용 셀.
  2. 제 1 항에 있어서, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단이 서로 연결되어 있는 것을 특징으로 하는 SRAM 테스트용 셀.
  3. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,
    래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);
    상기 인버터의 출력단을 접지시키는 단계(b);
    상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(c);
    상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(d); 및
    상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(e)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  4. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서,
    래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a);
    상기 인버터의 출력단을 플로팅(floating)시키는 단계(b);
    상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(c); 및
    상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  5. 제 4 항에 있어서,
    상기 단계(c)에서 바이어스 전압으로서 하이 전압을 인가하고,
    상기 단계(d)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  6. 제 4 항에 있어서,
    상기 단계(c)에서 바이어스 전압으로서 로우 전압을 인가하고,
    상기 단계(d)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단을 서로 연결하는 단계(aa)를 더 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  8. 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,
    상기 SRAM 테스트용 셀의 인버터의 출력단을 접지시키는 단계(a);
    상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(b);
    상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(c); 및
    상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  9. 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서,
    상기 SRAM 테스트용 셀의 인버터의 출력단을 플로팅시키는 단계(a);
    상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(b); 및
    상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(c)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  10. 제 9 항에 있어서,
    상기 단계(b)에서 바이어스 전압으로서 하이 전압을 인가하고,
    상기 단계(c)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  11. 제 9 항에 있어서,
    상기 단계(b)에서 바이어스 전압으로서 로우 전압을 인가하고,
    상기 단계(c)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법.
  12. 메모리 칩으로서 사용되는 SRAM 셀 어레이가 구비되어 있는 반도체 웨이퍼에 있어서, 상기 SRAM 셀 어레이를 테스트할 수 있도록 상기 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀이 복수개 구비되어 있는 것을 특징으로 하는 반도체 웨이퍼.
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