KR101409372B1

KR101409372B1 - 테스트 장치 및 반도체 집적 회로 장치

Info

Publication number: KR101409372B1
Application number: KR1020080069542A
Authority: KR
Inventors: 이상진; 이진규
Original assignee: 삼성전자 주식회사
Priority date: 2008-07-17
Filing date: 2008-07-17
Publication date: 2014-06-18
Also published as: US8405078B2; KR20100008916A; US20100012933A1; US8188469B2; US20120187403A1

Abstract

테스트 장치가 제공된다. 테스트 장치는 제1 테스트 영역 및 제2 테스트 영역이 정의된 반도체 기판, 제1 테스트 영역에 형성되며, 반도체 기판 내에 소자 분리 영역을 사이에 두고 서로 이격되어 형성된 한 쌍의 제1 액티브 영역, 반도체 기판 상에 형성되어 일단이 각각의 제1 액티브 영역과 인접한 한 쌍의 제1 게이트 라인, 제1 액티브 영역과 인접한 제1 게이트 라인의 일단에서 제1 액티브 영역 상부로 연장되어 형성된 한 쌍의 제1 공유 콘택, 각 제1 공유 콘택 상에 공유 콘택과 전기적으로 연결되어 형성된 한 쌍의 제1 노드를 포함하는 제1 테스트 소자 및 제2 테스트 영역에 형성되며, 반도체 기판 내에 소자 분리 영역에 둘러싸여 제1 액티브 영역에 대응되어 형성된 한 쌍의 제2 액티브 영역, 각 제2 액티브 영역 및 소자 분리 영역의 일부 상에 제1 공유 콘택에 대응되어 형성된 한 쌍의 제2 공유 콘택, 제2 공유 콘택과 전기적으로 연결되도록 제1 노드와 대응되어 형성된 한 쌍의 제2 노드를 포함하는 제2 테스트 소자를 포함한다.

반도체 집적 회로 장치, 스태틱 메모리 셀

Description

테스트 장치 및 반도체 집적 회로 장치{Test device and semiconductor integrated circuit device}

본 발명은 테스트 장치 및 반도체 집적 회로 장치에 관한 것으로 보다 상세하게는 생산성이 향상된 테스트 장치 및 반도체 집적 회로 장치에 관한 것이다.

스태틱 메모리(Static Random Access Memory; 스태틱 메모리)는 디램(Dynamic Random Access Memory; DRAM)에 비해 메모리 용량에서는 떨어지지만, 동작 속도가 빠른 장점을 갖는다. 따라서, 고속의 동작이 요구되는 컴퓨터의 캐쉬 메모리 또는 휴대용 전자제품(portable appliance) 등에 널리 사용되고 있다.

스태틱 메모리 셀은 박막 트랜지스터 셀(Thin Film Transistor cell; TFT cell), 완전 씨모스 셀(Full Complementary Metal Oxide Semiconductor cell; FCMOS cell) 등으로 분류된다. 완전 씨모스 셀은 래치를 구성하는 다수의 풀업 트랜지스터 및 풀다운 트랜지스터와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터를 포함한다.

한편, 반도체 메모리 소자가 집적화됨에 따라, 메모리 셀의 크기가 점점 작아지고 있으며, 메모리 셀의 크기가 작아지면서, 금속 콘택의 크기 또한 작아지고 있다. 콘택의 크기가 작아짐에 따라 콘택을 정확하게 패터닝하는 것이 어려워져, 콘택 형성 불량이 증가하고 있다. 특히, 스태틱 메모리 셀에 형성되는 공유 콘택(shared contact)은 인접한 공유 콘택들이 전기적으로 연결되는 브릿지(bridge)가 발생하기 쉽다.

따라서, 공유 콘택 간의 브리지 발생 여부를 측정하기 위하여 인접한 공유 콘택들 각각에 연결된 노드를 형성하고 노드들 간에 전류가 통하는지 여부를 측정하여 공유 콘택 간의 브리지 발생 여부를 판단한다.

그러나, 한 쌍의 공유 콘택에 각각 연결한 노드 간에 전류가 흐르는 경우, 공유 콘택 간에 브리지가 발생한 경우일 수도 있지만, 인접한 액티브 영역들간의 단락, 콘택과 게이트 라인 간의 단락, 노드들 간의 단락 등 다양한 변수에 의해 노드 간에 전류가 흐를 수 있다. 따라서, 한 쌍의 공유 콘택에 각각 연결한 노드 간에 전류가 흐르는 경우, 어떠한 원인에 의한 것인지를 정확히 판단하는 방법이 요구된다.

본 발명이 해결하고자 하는 과제는 생산성이 향상된 테스트 장치를 제공하는 데 있다.

본 발명이 해결하고자 하는 다른 과제는 생산성이 향상된 반도체 집적 회로 장치를 제공하는 데 있다.

본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트 장치의 일 태양은 제1 테스트 영역 및 제2 테스트 영역이 정의된 반도체 기판, 상기 제1 영역에 형성되며, 상기 반도체 기판 내에 소자 분리 영역을 사이에 두고 서로 이격되어 형성된 한 쌍의 제1 액티브 영역, 상기 반도체 기판 상에 형성되어 일단이 상기 각각의 제1 액티브 영역과 인접한 한 쌍의 제1 게이트 라인, 상기 제1 액티브 영역과 인접한 상기 제1 게이트 라인의 일단에서 상기 제1 액티브 영역 상부로 연장되어 형성된 한 쌍의 제1 공유 콘택, 상기 각 제1 공유 콘택 상에 상기 공유 콘택과 전기적으로 연결되어 형성된 한 쌍의 제1 노드를 포함하는 제1 테스트 소자, 상기 제2 테스트 영역에 형성되며, 상기 반도체 기판 내에 소자 분리 영역에 둘러싸여 상기 제1 액티브 영역에 대응되어 형성된 한 쌍의 제2 액티브 영역, 상기 각 제2 액 티브 영역 및 상기 소자 분리 영역의 일부 상에 상기 제1 공유 콘택에 대응되어 형성된 한 쌍의 제2 공유 콘택, 상기 제2 공유 콘택과 전기적으로 연결되도록 제1 노드와 대응되어 형성된 한 쌍의 제2 노드를 포함하는 제2 테스트 소자를 포함한다.

상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 일 태양은 제1 영역 및 제2 영역이 정의된 반도체 기판, 상기 제1 영역의 반도체 기판 내에 일 방향으로 연장되며 소정 간격 이격되어 형성된 한 쌍의 제1 액티브 영역, 상기 제2 영역의 반도체 기판 내에 상기 한 쌍의 제1 액티브 영역에 대응되게 형성된 한 쌍의 제2 액티브 영역, 상기 일 방향과 서로 다른 타 방향으로 연장되어 소정 간격 이격되어 형성된 한 쌍의 제1 게이트 라인으로, 상기 한 쌍의 제1 게이트 라인의 일단은 각각 상기 한 쌍의 제1 액티브 영역과 인접한 한 쌍의 제1 게이트 라인, 상기 한 쌍의 제1 액티브 영역과 인접한 상기 각각의 제1 게이트 라인 일단의 상부에서 상기 각각의 제1 액티브 영역 상면으로 일부 연장되어 형성된 한 쌍의 제1 공유 콘택, 상기 제2 테스트 영역에 상기 한 쌍의 제1 공유 콘택과 대응되게 형성된 한 쌍의 제2 공유 콘택, 상기 한 쌍의 제1 공유 콘택에 각각 전압을 인가하는 한 쌍의 제1 노드 및 상기 제2 공유 콘택에 전압을 인가하도록 상기 제1 노드와 대응되게 형성된 한 쌍의 제2 노드를 포함하되, 상기 제2 영역의 상기 한 쌍의 제1 게이트 라인에 대응되는 영역에는 층간 절연막이 채워진다.

상기 다른 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 다른 태양은 제1 영역 및 제2 영역이 정의된 반도체 기판, 상기 제1 영역 및 상기 제2 영역에 형성되며, 다수개의 소자 분리 영역에 의해 분리되어 형 성된 다수개의 액티브 영역, 상기 제1 영역의 반도체 기판 상에 형성되며 상기 액티브 영역의 일부 및 상기 소자 분리 영역의 일부와 오버랩되는 다수개의 게이트 라인, 상기 제1 영역 및 제2 영역 상에 상기 반도체 기판의 전면을 덮도록 형성된 층간 절연막, 상기 제1 영역 및 상기 제2 영역에 상기 층간 절연막을 관통하여 형성되며, 상기 제1 영역에서는 상기 액티브 영역 및 상기 게이트 라인과 접하며, 상기 제2 영역에서는 상기 액티브 영역 및 상기 소자 분리 영역과 접하는 다수개의 공유 콘택 및 상기 제1 영역 및 제2 영역 상에 형성되며, 상기 층간 절연막 상에 형성되어 상기 공유 콘택과 전기적으로 연결되는 다수개의 노드를 포함한다.

본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

상기한 바와 같은 테스트 장치 및 반도체 집적 회로 장치에 따르면 다음과 같은 효과가 있다.

한 쌍의 테스트 공유 콘택에 각각 연결한 테스트 노드 간에 전류가 흐르는 경우, 테스트 게이트 라인에 의한 단락인지 여부를 정확하게 측정할 수 있다. 즉, 테스트 게이트 라인에 의한 단락을 정확하게 측정하고 스태틱 메모리 셀 영역에 반영함으로써, 생산성이 향상될 수 있다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참고하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발 명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되는 것을 피하기 위하여 구체적으로 설명되지 않는다.

하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.

본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 반도체 기판 상에 정의된 스태틱 메모리 셀 영역 및 테스트 영역을 포함한다.

이하, 도 1 및 도 2를 참조하여 본 발명의 일 실시예에 따른 반도체 집적 회 로 장치의 스태틱 메모리 셀 영역의 구조에 대하여 상세히 설명한다.

도 1은 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀의 회로도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 스태틱 메모리 셀을 포함하며, 스태틱 메모리 셀은 래치를 구성하는 다수의 풀업 트랜지스터(PU1, PU2) 및 풀다운 트랜지스터(PD1, PD2)와, 상기 래치에 억세스하기 위한 다수의 패스 트랜지스터(PS1, PS2)를 포함한다.

스태틱 메모리 셀의 단위 셀은 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2) 및 제1 및 제2 풀업 트랜지스터(PU1, PU2)를 구비한다. 여기서, 제1 및 제2 패스 트랜지스터(PS1, PS2), 제1 및 제2 풀다운 트랜지스터(PD1, PD2)는 NMOS 트랜지스터고, 제1 및 제2 풀업 트랜지스터(PU1, PU2)는 PMOS 트랜지스터이다.

제1 및 제2 풀다운 트랜지스터(PD1, PD2)의 소스는 접지 라인(VSS)에 연결되며, 제1 및 제2 풀업 트랜지스터(PU1, PU2)의 소스는 전원 라인(VDD)에 연결된다.

또한, NMOS 트랜지스터로 이루어진 제1 풀다운 트랜지스터(PD1)와 PMOS 트랜지스터로 이루어진 제1 풀업 트랜지스터(PU1)가 제1 인버터(inverter)를 구성하며, NMOS 트랜지스터로 이루어진 제 2 풀다운 트랜지스터(PD2)와 PMOS 트랜지스터로 이루어진 제 2 풀업 트랜지스터(PU2)가 제2 인버터를 구성한다.

제1 및 제2 인버터의 출력단은 제1 패스 트랜지스터(PS1)와 제2 패스 트랜지스터(PS1)의 소스와 연결된다. 또한 제1 및 제2 인버터는 하나의 래치(latch) 회로 를 구성하기 위해 입력단과 출력단이 서로 교차되어 연결된다.

또한, 제1 및 제2 패스 트랜지스터(PS1, PS2)의 드레인은 각각 제1 및 제2 비트 라인(BL, /BL)이 연결된다.

도 2는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 스태틱 메모리 셀 영역의 레이아웃도이다.

도 2를 참조하면, 본 발명의 일 실시예에 따른 스태틱 메모리 소자의 셀 영역에는 소자 분리 영역(102)들에 의해 이격되어 일 방향으로 연장되어 형성된 다수개의 제1 도전형 액티브 영역(110)이 형성된다. 또한, 제1 도전형 액티브 영역(110)과 일 방향으로 이격되어 형성된 제2 도전형 액티브 영역(120)이 형성된다. 제2 도전형 액티브 영역(120)은 제1 도전형 액티브 영역(110)보다 연장 길이가 짧다. 이 때, 제1 도전형 액티브 영역(110)은 예를 들어, N형 액티브 영역일 수 있으며, 제2 도전형 액티브 영역(120)은 예를 들어, P형 액티브 영역일 수 있다.

제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)을 타 방향으로 가로지르는 다수개의 게이트 라인(130)이 형성된다. 다수개의 게이트 라인(130)은 타 방향으로 연장되어 일 방향으로 서로 인접하여 형성된다. 이 때, 게이트 라인(130)의 일단은 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 인접하게 형성될 수 있으며, 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 일부 오버랩되어 형성될 수도 있다.

다수개의 게이트 라인(130)은 제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 일부 오버랩되어 형성되어 트랜지스터를 형성한다. 이 때, 제1 도전형 액티브 영역(110)과 오버랩되는 영역에 형성되는 트랜지스터는 N형 트랜지스터, 예를 들어 풀다운 트랜지스터 또는 패스 트랜지스터일 수 있고, 제2 도전형 액티브 영역(120)과 오버랩되는 영역에 형성되는 트랜지스터는 P형 트랜지스터, 즉 풀업 트랜지스터일 수 있다. 도 2에 표기된 PS, PU, PD가 나타내는 개의 트랜지스터는 스태틱 메모리 셀(C)를 구성한다.

제1 도전형 액티브 영역(110) 또는 제2 도전형 액티브 영역(120)과 다수개의 게이트 라인(130)이 오버랩되는 영역의 양측에는 소스/드레인 영역이 형성되며, 소스/드레인 영역의 일부 상에는 다수개의 제1 콘택(140)이 형성된다. 다수개의 제1 콘택(140)은 소스/드레인 영역과 상부 배선을 연결한다. 또한, 일부 게이트 라인(130) 상에는 제2 콘택(150)이 형성되며, 제2 콘택(150)을 통해서는 게이트 라인(130)에 전압을 인가한다.

한편, 제2 도전형 액티브 영역(120)과 인접한 게이트 라인(130)의 일단 상부 및 제2 도전형 액티브 영역(120) 상면에 걸쳐 공유 콘택(shared contact)(160)이 형성된다. 이 때, 인접하여 형성된 한 쌍의 제2 도전형 액티브 영역(120) 일단에는 한 쌍의 공유 콘택(160)이 인접하여 형성된다. 공유 콘택(160)은 장축 및 단축을 가지며, 공유 콘택(160) 쌍은 단축 방향으로 인접하여 형성된다.

한편, 게이트 라인(130)이 오버랩되지 않은 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)의 상면 및 게이트 라인(130) 상부에는 실리사이드 영역이 형성될 수 있다. 실리사이드 영역은 제1 콘택(140), 제2 콘택(150) 및 공유 콘택(160)의 접촉 저항을 감소시킨다.

공유 콘택(160)이 형성된 반도체 기판을 매립하는 층간 절연막(미도시) 상부에는 노드(170)가 형성된다. 노드(170)는 다수개가 형성되어 다수개의 공유 콘택(160)과 각각 전기적으로 연결된다. 노드(170)를 통해 각각의 공유 콘택(160)에 전압을 인가할 수 있다.

이하, 도 2 내지 도 4b를 참조하여, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 영역의 구조를 설명한다. 도 3a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제1 테스트 영역의 레이아웃도이다. 도 3b는 도 3a의 A-A’을 절단한 단면도이다. 도 4a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제2 테스트 영역의 레이아웃도이다. 도 4b는 도 4a의 B-B’을 절단한 단면도이다.

여기서, 도 2는 스태틱 메모리 셀 영역을 도시하고, 도 3a 및 도 3b는 제1 테스트 영역, 도 4a 및 도 4b는 제2 테스트 영역을 도시한다.

도 2 내지 3b를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제1 테스트 영역은 도 2에 도시된 스태틱 메모리 셀 영역과 동일한 레이아웃으로 형성된다.

즉, 제1 테스트 영역에는 제1 도전형 테스트 액티브 영역(210) 및 제2 도전형 테스트 액티브 영역(220)이 형성되며, 제1 도전형 테스트 액티브 영역(210) 및 제2 도전형 테스트 액티브 영역(220)은 각각 스태틱 메모리 셀 영역의 제1 도전형 액티브 영역(110) 및 제2 도전형 액티브 영역(120)에 대응되게 형성된다. 여기서, 대응된다는 것은 간격 및 크기 등이 동일하게 또는 실질적으로 유사하게 형성된다 는 것을 의미한다.

또한, 제1 테스트 영역에는 제1 도전형 테스트 액티브 영역(210) 및 제2 테스트 액티브 영역(220)을 타 방향으로 가로지르는 다수개의 테스트 게이트 라인(230)이 형성된다. 다수개의 테스트 게이트 라인(230)은 타 방향으로 연장되어 일 방향으로 서로 인접하게 형성된다. 다수개의 테스트 게이트 라인(230)은 스태틱 메모리 셀 영역의 다수개의 게이트 라인(130)에 대응되게 형성된다.

다수개의 테스트 게이트 라인(230)의 적어도 일부의 일단 상에는 다수개의 제1 테스트 공유 콘택(262)이 형성된다. 이 때, 다수개의 제1 테스트 공유 콘택(262)은 스태틱 메모리 셀 영역의 다수개의 공유 콘택(160)에 대응되게 형성된다. 각 제1 테스트 공유 콘택(262)은 장축 및 단축을 가지며 각 제1 테스트 공유 콘택(262)은 단축 방향으로 인접한 한 쌍씩 묶을 수 있다. 한편, 제1 콘택(140) 및 제2 콘택(150)에 대응되는 콘택들(240, 250)이 형성될 수도 있다.

제1 테스트 공유 콘택(262)이 형성된 반도체 기판(100)을 매립하는 층간 절연막(310) 상부에는 제1 테스트 노드(272)가 형성된다. 제1 테스트 노드(272)는 스태틱 메모리 셀 영역에 형성된 노드(170)에 대응되도록 형성된다.

한편, 제1 테스트 노드(272)에는 제1 전류 측정부(282, 292)가 연결된다. 제1 전류 측정부(282, 292)는 인접한 한 쌍의 제1 테스트 노드(272) 중의 하나에 전류를 흐르게 하는 제1 입력 패드(282) 및 나머지 제1 테스트 노드(272)에서 상기 전류가 감지되는지 여부를 측정하는 제1 출력 패드(292)를 포함한다. 따라서, 인접한 한 쌍의 제1 테스트 공유 콘택(262) 중의 하나에 연결된 제1 테스트 노드(272) 에 전압을 인가하고, 나머지 제1 테스트 공유 콘택(262)과 연결된 제1 테스트 노드(272)에서 전류의 변화가 감지되는지 여부를 측정함으로써, 인접한 제1 테스트 공유 콘택(262)의 브릿지 여부를 측정할 수 있다.

상기에서 설명한 바와 같이 제1 테스트 영역은 도 2에 도시된 스태틱 메모리 셀 영역의 구조와 동일한 구조로 형성된다.

도 3a 내지 도 4b를 참조하면, 제2 테스트 영역이 도1 테스트 영역과 다른 점은 테스트 게이트 라인이 형성되지 않는다는 것이다. 즉, 제1 테스트 영역은 테스트 게이트 라인을 제외하고는 제1 테스트 영역과 동일한 레이아웃을 갖도록 형성된다. 따라서, 제1 테스트 영역은 스태틱 메모리 셀 영역과 게이트 라인을 제외하고는 동일한 레이아웃을 갖도록 형성된다.

제2 테스트 영역에는 제1 테스트 영역과 동일하게 제1 도전형 테스트 액티브 영역(210) 및 제2 도전형 테스트 액티브 영역(220)이 형성된다. 그러나, 제1 테스트 영역에 도시된 테스트 게이트 라인(230)이 형성된 영역에 어떠한 도전 패턴도 형성되지 않는다. 즉, 도 4b에 형성된 바와 같이, 제2 테스트 영역에서 제1 테스트 영역의 테스트 게이트 라인(230)에 대응되는 영역에는 층간 절연막(310)이 매립되어 있다.

한편, 제2 도전형 테스트 액티브 영역(220)의 일단 및 소자 분리 영역(202)의 일부 상에는 제2 테스트 공유 콘택(264)이 형성된다. 여기서, 제2 테스트 공유 콘택(264)은 제1 테스트 영역에 형성된 제1 테스트 공유 콘택(262)과 동일한 위치에 형성된다. 다만, 제2 테스트 공유 콘택(264)은 게이트 라인과 연결되지 않으며, 제2 도전형 테스트 액티브 영역(220)의 일단 및 소자 분리 영역(202)과 접하도록 형성된다는 점이 제1 테스트 공유 콘택(262)과 다르다.

제2 테스트 공유 콘택(264) 상에는 제2 테스트 공유 콘택(264)에 전압을 인가하는 제2 테스트 노드(274)가 형성된다. 제2 테스트 노드(274)는 제1 테스트 노드(272)에 대응되게 형성된다.

한편, 제2 테스트 노드(274)에는 제2 전류 측정부(284, 294)가 연결된다. 제2 전류 측정부(284, 294)는 인접한 한 쌍의 제2 테스트 노드(274) 중의 하나에 전류를 흐르게 하는 제2 입력 패드(284) 및 나머지 제2 테스트 노드(274)에서 상기 전류가 감지되는지 여부를 측정하는 제2 출력 패드(294)를 포함할 수 있다.

따라서, 인접한 한 쌍의 제2 테스트 공유 콘택(264) 중의 하나에 연결된 제2 테스트 노드(274)에 전압을 인가하고, 나머지 제2 테스트 공유 콘택(264)과 연결된 제2 테스트 노드(274)에서 전류의 변화가 감지되는지 여부를 측정함으로써, 인접한 제2 테스트 공유 콘택(264)의 브릿지 여부를 측정할 수 있다.

도 5는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 테스트 효과를 설명하기 위한 도면이다.

도 2 내지 도 5를 참조하면, 반도체 집적 회로 장치의 스태틱 메모리 셀 영역에서 인접한 노드들 사이의 단락 여부에 관련된 변수들은 다양하다. 즉, 인접한 노드가 단락된 경우, 문제가 된 구조가 어느 것인지 쉽게 알기 어렵다.

도 5를 참조하면, 인접한 노드(170)들이 단락되는 경우에, 게이트 라인(130)이 영향을 미치는 경우를 화살표로 도시하였다. 게이트 라인(130)과 인접한 공유 콘택(160) 또는 게이트 라인(130)과 인접한 제1 콘택(140)이 서로 연결되는 경우, 노드(170)들 사이에 전류가 흐르게 될 수 있다. 즉, 게이트 라인(130)의 구조적인 문제로 인하여 노드(170)들이 단락될 수 있다.

본 발명의 일 실시예에 따른 반도체 집적 회로 장치는 제1 테스트 영역 및 제2 테스트 영역을 구비한다.

제1 테스트 영역에서 인접한 한 쌍의 제1 테스트 노드(272) 중의 하나에 제1 입력 패드(282)에서 전압을 인가하고, 전압을 인가하지 않은 제1 테스트 노드(272)에서 전류가 검출되는지 여부를 제1 출력 패드(292)에서 측정하면, 제1 테스트 노드(272)의 단락 여부를 측정할 수 있다.

또한, 제2 테스트 영역에서 인접한 제2 테스트 노드(274) 중의 하나에 제2 입력 패드(284)에서 전압을 인가하고, 전압을 인가하지 않은 제2 테스트 노드(274)에서 전류가 검출되는지 여부를 제2 출력 패드(294)에서 측정하면, 제2 테스트 노드(274)의 단락 여부를 측정할 수 있다.

이 때, 제1 테스트 노드(272)는 단락 되었는데, 제2 테스트 노드(274)은 단락 되지 않았다면, 제1 테스트 노드(272)의 단락 원인은 테스트 게이트 라인(230)인 것으로 이해할 수 있다. 제2 테스트 영역은 제1 테스트 영역과 동일한 구조를 가지나 테스트 게이트 라인(230)이 형성되어 있지 않기 때문이다.

한편, 제1 테스트 노드(272) 및 제2 테스트 노드(274)가 모두 단락 되었다면, 제1 테스트 영역에서의 제1 테스트 노드(272) 단락은 테스트 게이트 라인(230)에 의한 것은 아닌 것으로 이해할 수 있다. 테스트 게이트 라인(230)이 형성되지 않은 제2 테스트 영역의 제2 테스트 노드(274)도 단락 되었기 때문이다.

즉, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에 따르면, 제1 테스트 영역에서 인접한 제1 테스트 노드(272)의 단락 여부를 측정할 수 있을 뿐만 아니라, 제1 테스트 영역 및 제2 테스트 영역의 제1 테스트 노드(272) 및 제2 테스트 노드(274)의 단락 여부를 함께 측정함으로써, 제1 테스트 영역에서의 제1 테스트 노드(272)들 간의 단락이 테스트 게이트 라인(230)에 의한 단락인지 여부를 정확하게 측정할 수 있다.

또한, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제1 테스트 영역 및 제2 테스트 영역의 구조는 스태틱 메모리 셀 영역의 구조와 대응되게 형성된다. 따라서, 제1 테스트 영역의 제1 테스트 노드(272)들의 단락 여부는 스태틱 메모리 셀 영역의 노드(170)들의 단락 여부에 보다 정확하게 반영할 수 있다. 따라서, 보다 정확한 테스트를 수행할 수 있음으로써, 생산성이 향상될 수 있다.

도 6은 본 발명의 다른 실시예에 따른 반도체 집적 회로 장치의 제2 테스트 영역을 도시한다.

본 발명의 다른 실시예에 따른 반도체 집적 회로 장치에 따르면, 제2 테스트 영역의 게이트 라인을 모두 제거할 수 있다.

즉, 도 4a를 참조하면, 본 발명의 일 실시예에 따른 반도체 집적 회로 장치에서는 테스트 하기 위한 제2 테스트 노드(274)와 전기적으로 연결되는 테스트 게이트 라인(230)들 만을 제거한다. 그러나, 도 6에 도시된 바와 같이, 테스트 게이트 라인(230)들을 모두 다 제거할 수 있으며, 테스트 게이트 라인(230)들을 모두 제거하여도 제2 테스트 노드(274)의 단락에 테스트 게이트 라인(230)이 미치는 영향을 측정하는 데에는 큰 영향이 없다.

이상 첨부된 도면을 참고하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

도 3a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제1 테스트 영역의 레이아웃도이다.

도 3b는 도 3a의 A-A’을 절단한 단면도이다.

도 4a는 본 발명의 일 실시예에 따른 반도체 집적 회로 장치의 제2 테스트 영역의 레이아웃도이다.

도 4b는 도 4a의 B-B’을 절단한 단면도이다.

(도면의 주요부분에 대한 부호의 설명)

100: 반도체 기판 102, 202: 소자 분리 영역

110: 제1 도전형 액티브 영역 120: 제2 도전형 액티브 영역

130: 게이트 라인 140: 제1 콘택

150: 제2 콘택 160: 공유 콘택

210: 제1 테스트 액티브 영역 220: 제2 테스트 액티브 영역

230: 테스트 게이트 라인 262: 제1 테스트 공유 콘택

264: 제2 테스트 공유 콘택 272: 제1 테스트 노드

274: 제2 테스트 노드 282: 제1 입력 패드

284: 제2 입력 패드 292: 제1 출력 패드

294: 제2 출력 패드 310: 층간 절연막

Claims

제1 테스트 영역 및 제2 테스트 영역이 정의된 반도체 기판으로,

상기 제1 테스트 영역의 레이아웃은 상기 반도체 기판 내에 소자 분리 영역을 사이에 두고 서로 이격되어 형성된 한 쌍의 제1 액티브 영역과, 상기 제1 액티브 영역의 사이에 형성된 한 쌍의 제2 액티브 영역과, 상기 반도체 기판 상에 형성되고, 상기 제1 액티브 영역 중 하나에 인접한 제1 말단과 상기 제2 액티브 영역 중 하나의 끝에 인접하는 제2 말단을 각각 포함하는 한 쌍의 제1 게이트 라인과, 한 쌍의 제1 공유 콘택과, 상기 각 제1 공유 콘택 상에 상기 제1 공유 콘택과 전기적으로 연결되어 형성된 한 쌍의 제1 노드를 포함하고,

각각의 상기 제1 공유 컨택은 상기 제1 게이트 라인의 상기 제2 말단 중의 하나와 상기 제2 액티브 영역 중의 하나 위에 형성되고,

상기 제2 테스트 영역의 레이아웃은 한 쌍의 제3 액티브 영역과, 한 쌍의 제4 액티브 영역과, 한 쌍의 제2 공유 컨택과, 한 쌍의 제2 노드를 포함하고,

상기 제3 액티브 영역은 상기 반도체 기판 내에 소자 분리 영역에 둘러싸여 상기 제1 액티브 영역에 대응되어 형성되고, 상기 제4 액티브 영역은 상기 제3 액티브 영역 사이에 형성되어 상기 제2 액티브 영역에 대응되고, 각각의 상기 한 쌍의 제2 공유 컨택은 상기 제4 액티브 영역 중의 하나의 일부 및 상기 소자 분리 영역 중 하나의 일부 상에 각각 형성되어, 상기 제1 공유 콘택에 대응되고, 상기 제2 노드는 상기 제2 공유 콘택과 전기적으로 연결되고 상기 제1 노드와 대응되어 형성되는 테스트 장치.
제 1항에 있어서,

상기 제1 테스트 영역의 레이아웃은 상기 한 쌍의 제1 노드 사이에 전류가 통하는지 여부를 측정하는 제1 전류 검출부를 더 포함하는 테스트 장치.
제 1항에 있어서,

상기 제2 테스트 영역의 레이아웃은 상기 한 쌍의 제2 노드 사이에 전류가 통하는지 여부를 측정하는 제2 전류 검출부를 더 포함하는 테스트 장치.
제 1항에 있어서,

상기 한 쌍의 제1 노드 사이에 전류가 통하는지 여부를 측정하고, 상기 한 쌍의 제2 노드 사이에 전류가 통하는지 여부를 측정하여, 적어도 하나 이상의 상기 제1 게이트 라인에 의한 누설 전류를 정량화하는 테스트 장치.
제 1항에 있어서,

상기 반도체 기판 내에 정의된 스태틱 메모리 셀 영역을 더 포함하고,

상기 스태틱 메모리 셀 영역은 상기 제1 테스트 영역과 동일한 레이아웃을 갖는 테스트 장치.
제1 영역 및 제2 영역이 정의된 반도체 기판;

상기 제1 영역에 형성되고, 상기 반도체 기판 내에 제1 방향으로 연장되고, 서로 간에 이격되는 한 쌍의 제1 액티브 영역;

상기 제1 영역에서, 상기 제1 액티브 영역 사이에 형성되는 제2 액티브 영역;

상기 반도체 기판 내에 상기 제1 방향으로 연장되고, 상기 제1 영역의 상기 한 쌍의 제1 액티브 영역에 대응되게 상기 제2 영역에 형성된 한 쌍의 제1 액티브 영역;

상기 제1 영역 내의 상기 한 쌍의 제2 액티브 영역에 대응되게 상기 제2 영역에 형성된 한 쌍의 제2 액티브 영역;

상기 제1 방향과 다른 제2 방향으로 연장되고, 서로 간에 이격되는 한 쌍의 제1 게이트 라인으로, 상기 제1 게이트 라인은 상기 제1 영역 및 상기 제2 영역 중 하나 또는 양쪽에 포함되고, 각각의 상기 제1 게이트 라인은 상기 제1 게이트 라인이 형성된 영역 내의 제1 액티브 영역 중 하나에 인접하는 제1 말단과 상기 제1 게이트 라인이 형성된 영역의 제2 액티브 영역 중 하나의 끝에 인접하는 제2 말단을 각각 포함하는 한 쌍의 제1 게이트 라인;

상기 제1 영역에 형성되는 한 쌍의 제1 공유 컨택으로, 각각의 제1 공유 컨택은 상기 제1 영역 내의 제1 게이트 라인의 상기 제2 말단 중 하나와 상기 제1 영역 내의 상기 제2 액티브 영역 중의 하나의 상면에 형성되는 한 쌍의 제1 공유 컨택;

상기 제2 영역에 상기 한 쌍의 제1 공유 콘택과 대응되게 형성된 한 쌍의 제2 공유 콘택;

상기 제1 영역에 형성되고, 상기 한 쌍의 제1 공유 콘택에 각각 전압을 인가하는 한 쌍의 제1 노드; 및

상기 제1 노드와 대응되게 상기 제2 영역에 형성된 한 쌍의 제2 노드로, 상기 한 쌍의 제2 공유 컨택에 각각 전압을 인가하는 제2 노드를 포함하는 반도체 집적 회로 장치.
제 6항에 있어서,

상기 제1 영역은 스태틱 메모리 셀 영역이고, 상기 제2 영역은 테스트 영역인 반도체 집적 회로 장치.
제6 항에 있어서,

상기 제1 영역은 제1 테스트 영역을 포함하고, 상기 제2 영역은 제2 테스트 영역을 포함하는 반도체 집적 회로 장치.
제8 항에 있어서,

상기 반도체 기판 상에 정의되는 스태틱 메모리 셀 영역을 더 포함하고,

상기 제1 영역에 형성된 상기 제1 액티브 영역과, 상기 제1 게이트 라인과, 상기 제1 공유 컨택과, 상기 제1 노드는 상기 스태틱 메모리 셀 영역에 형성된 것과 동일한 레이아웃을 갖는 반도체 집적 회로 장치.
제8 항에 있어서,

층간 절연막은 상기 제1 영역 내의 상기 제1 게이트 라인에 대응되는 상기 제2 영역의 영역 내에 채워진 반도체 집적 회로 장치.
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