KR20060134343A - 반도체 소자의 테스트 패턴 - Google Patents

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Abstract

본 발명은 테스트 패턴 수를 감소시켜 테스트 패턴의 면적을 효율적으로 확보하면서, 비트라인과 게이트 사이의 전류를 안정적으로 측정하여 게이트와 비트라인 컨택(bit line contact) 간 스페이스의 평가 신뢰성을 향상시킬 수 있는 반도체 소자의 테스트 패턴을 제공하기 위한 것으로, 이를 위해 본 발명은 기판 상에 형성된 복수의 게이트와, 상기 복수의 게이트의 양측으로 노출된 상기 기판 내에 형성된 복수의 접합영역과, 상기 복수 게이트와의 간격이 각각 서로 다르도록 상기 접합영역과 각각 연결된 복수의 비트라인 컨택과, 상기 복수의 게이트와 각각 독립적으로 연결된 복수의 제1 패드와, 상기 복수의 비트라인 컨택과 공통으로 연결된 제2 패드를 포함하는 반도체 소자의 테스트 패턴을 제공한다.
반도체 소자, DRAM, 게이트, 비트라인, 비트라인 컨택, 테스트 패턴, 패드, GIDL

Description

반도체 소자의 테스트 패턴{TEST PATTERN OF SEMICONDUCTOR DEVICE}
도 1은 종래기술에 따른 반도체 소자의 테스트 패턴을 도시한 개략도.
도 2는 또 다른 종래기술에 따른 반도체 소자의 테스트 패턴을 도시한 개략도.
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 테스트 패턴을 도시한 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1, 11, 21 : 기판
2, 12, 22 : 게이트 산화막
3a~3c, 13a~13c, 23a~23c : 게이트
4a~4c, 14a~14c, 24a~24c : 비트라인 컨택
5a~5c, 15a~15c, 25a~25c : 소스 및 드레인 접합영역
PAD#01~PAD#06 : 패드(테스트 패턴)
본 발명은 반도체 소자의 테스트 패턴(test pattern)에 관한 것으로, 특히 반도체 소자의 게이트와 비트라인 컨택 간의 스페이스(space)를 평가하기 위한 테스트 패턴에 관한 것이다.
최근 반도체 기술의 발전에 힘입어 반도체 소자는 점점 고집적화되어 가고 있는 것이 일반적이다. 이러한 반도체 소자의 집적도 증가는 필연적으로 반도체 기판 상에 형성되는 여러 구성요소의 점유 면적과 각 구성요소 간의 스페이스를 감소시킨다.
반도체 소자를 구성하는 구성요소 간의 스페이스는 소자의 신뢰성에 많은 영향을 미친다. 이에 따라, 초기 개발시에는 각 구성요소 간의 스페이스 거리(distance)에 따른 문제점 및 마진(margin)을 확인하기 위한 일환으로 스페이스 거리의 크기(Over, Typical, Under)에 따라 세가지 타입에 대한 측정이 이루어지고 있다.
도 1에 도시된 바와 같이, DRAM(Dynamic Random Access Memory) 소자의 경우에는 게이트와 비트라인 컨택 간의 스페이스를 측정하기 위해 스페이스 거리의 크기(Over, Typical, Under)에 따라 세가지 타입에 대한 측정이 이루어지고 있다. 한, 항목(item)에 대한 평가시 게이트(3a, 3b, 3c)와 비트라인 컨택(4a, 4b, 4c) 각각에 대해 3개의 테스트 패턴이 연결되어 결국에는 총 6개의 패드(PAD#01~PAD#6) 및 그에 비례한 공간이 필요하다. 여기서, 스페이스 거리의 크기는 Over>Typical>Under' 순이 된다. 한편, 도 1에서 도시되고 미설명된 '1'는 기판이고, '2'는 게이트 산화막이다.
예컨대, 게이트(3b)와 비트라인 컨택(4b) 간의 스페이스 거리(Typical)에 대한 특성을 평가하고자 하는 경우 테스트 패턴(PAD#04)에 '0V'를 인가한 상태에서 테스트 패턴(PAD#03)으로 인가되는 게이트 전압을 서서히 증가시킨다. 이런 상태에서 어느 순간 게이트(3b)와 비트라인 컨택(4b) 간에 존재하는 절연막이 게이트(3b)와 비트라인 컨택(4b) 간의 전압차에 따른 게이트 산화막 또는 게이트(3b)와 비트라인 컨택(4b) 사이의 절연막을 통하여 흐르는 누설전류 및 전압차를 견디지 못하고 파괴되어 비트라인으로 전류가 흐르는 것을 측정하여 게이트(3b)와 비트라인 컨택(4b) 간의 스페이스 거리에 대한 특성을 평가하게 된다.
한편, 반도체 소자의 집적도가 더욱 증가하고, 새로운 형태를 갖는 게이트를 형성함에 따라 알지 못했던 특성들에 대한 평가를 위해 더 많은 테스트 패턴이 필요하게 되었고, 그로 인하여 한정된 테스트 패턴의 면적을 효율적으로 활용하기 위한 연구들이 이루어지고 있다. 이러한 노력의 일환으로 최근에는 비트라인 컨택과 게이트 간의 스페이스의 테스트 패턴에서도 효율적인 공간 활용을 위한 노력이 반영되었다.
도 2는 종래기술에 따른 DDR2(Double Data Rate2) DRAM 소자에서 비트라인 컨택(BLC2)과 게이트 간의 스페이스 테스트 패턴을 도시한 개략도로서, 도 2에 도시된 바와 같이, 도 1의 테스트 패턴 수에 비해 2개 감소된 총 4개의 테스트 패턴이 사용된다.
예컨대, 게이트(13b)와 비트라인 컨택(14b) 간의 스페이스 거리(Typical)에 대한 특성을 평가하고자 하는 경우 테스트 패턴(PAD#03)에 '0V'를 인가한 상태에서 테스트 패턴(PAD#02)으로 인가되는 게이트 전압을 서서히 증가시킨다. 이런 상태에서 어느 순간 게이트(13b)와 비트라인 컨택(14b) 간에 존재하는 절연막이 게이트(13b)와 비트라인 컨택(14b) 간의 전압차를 견디지 못하고 파괴되어 비트라인으로 전류가 흐르는 것을 측정하여 게이트(13b)와 비트라인 컨택(14b) 간의 스페이스 거리에 대한 특성을 평가하게 된다.
그러나, 도 2에 도시된 테스트 패턴 구조에서는 측정을 위해 게이트 전압을 증가시킴에 따라 게이트(13b)와 연결된 비트라인 컨택(14a)으로 인가되는 전압 또한 동반 상승하게 된다. 이로 인하여, 비트라인 컨택(14a)과 연결된 접합영역(15a)과, 이 접합영역(15a)과 인접하게 형성된 게이트(13a) 간에 GIDL(Gate Induced Drain Leakage) 전류가 발생된다. 이렇게 발생된 GIDL 전류는 p-웰(p-well)을 통해 인접한 접합영역(15b, 15c)로 흐르게 되어 비트라인 컨택(14b)과 게이트(13b) 간에 흐르는 전류보다 먼저 큰 값을 형성한다. 따라서, 비트라인과 게이트 사이의 전류를 안정적으로 측정하지 못하여 비트라인 컨택과 게이트 간의 스페이스를 측정하는데 많은 어려움이 발생하고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 테스트 패턴 수를 감소시켜 테스트 패턴의 면적을 효율적으로 확보하면서, 비트라인과 게이트 사이의 전류를 안정적으로 측정하여 비트라인 컨택과 게이트 간 스페이스의 평가 신뢰성을 향상시킬 수 있는 반도체 소자의 테스트 패턴을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 상에 형성된 복수의 게이트와, 상기 복수의 게이트의 양측으로 노출된 상기 기판 내에 형성된 복수의 접합영역과, 상기 복수 게이트와의 간격이 각각 서로 다르도록 상기 접합영역과 각각 연결된 복수의 비트라인 컨택과, 상기 복수의 게이트와 각각 독립적으로 연결된 복수의 제1 패드와, 상기 복수의 비트라인 컨택과 공통으로 연결된 제2 패드를 포함하는 반도체 소자의 테스트 패턴을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 기능을 수행하는 구성요소들을 나타낸다.
실시예
도 3은 본 발명의 바람직한 실시예에 따른 반도체 소자의 테스트 패턴을 설 명하기 위하여 도시한 개략도이다.
도 3에 도시된 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 테스트 패턴은 게이트(23a, 23b, 23b)는 각각 서로 독립적으로 분리된 패드(PAD#01, PAD#02, PAD#03)와 연결되고, 각 비트라인 컨택(24a, 24b, 24c)은 하나의 패드(PAD#04)와 공통으로 연결된다.
이러한 구조를 갖는 반도체 소자의 테스트 패턴의 테스트 방법을 설명하면 다음과 같다.
예컨대, 게이트(23b)와 비트라인 컨택(24b) 간의 스페이스 거리에 대한 특성을 평가하고자 하는 경우 패드(PAD#04)에 '0V'를 인가한 상태에서 패드(PAD#02)로 인가되는 게이트 전압을 서서히 증가시킨다. 이런 상태에서, 어느 순간 게이트(23b)와 비트라인 컨택(24b) 간의 전압차에 의해 게이트(23b)와 비트라인 컨택(24b) 간에 존재하는 절연막이 파괴되어 게이트(23b)로부터 비트라인(미도시)으로 전류가 흐르는 것을 측정하여 게이트(23b)와 비트라인 컨택(24b) 간의 스페이스 거리에 대한 특성을 평가하게 된다.
상기에서 설명한 바와 같이, 본 발명의 바람직한 실시예에 따른 반도체 소자의 테스트 패턴 구조에서는 게이트와 비트라인 컨택이 독립적으로 분리된 구조로 이루어지기 때문에 도 2에 도시된 종래기술에 따른 구조에서와 같이 동일하게 게이트와 비트라인 컨택이 함께 연결된 경우 게이트로 인가되는 전압에 의해 비트라인 컨택으로 인가되는 전압이 동반 상승하여 발생하는 GIDL 전류가 전혀 발생되지 않는다. 즉, 본 발명에서는 도 2에 도시된 종래기술에 따른 반도체 소자의 테스트 패 턴 구조에서와 같이 4개의 패드만을 사용하면서, GIDL 전류를 발생시키지 않고 안정적으로 게이트와 비트라인 간에 흐르는 전류를 측정하여 이들 간의 스페이스 평가 특성을 개선시킬 수 있다.
한편, 도 3에 도시되고 미설명된 '21'는 기판이고, '22'는 게이트 산화막이다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 게이트와 비트라인 컨택이 독립적으로 분리되도록 테스트 패턴을 형성하여 게이트로 인가되는 전압이 비트라인 컨택에 전혀 영향을 미치지 않도록 함으로써 테스트 패턴의 수를 4개로 감소시키면서 GIDL 전류를 발생시키지 않아 안정적으로 게이트와 비트라인 컨택 간에 흐르는 전류를 측정할 수 있으며, 이를 통해 게이트와 비트라인 컨택 간 스페이스 거리 평가 특성을 개선시킬 수 있다.

Claims (2)

  1. 기판 상에 형성된 복수의 게이트;
    상기 복수의 게이트의 양측으로 노출된 상기 기판 내에 형성된 복수의 접합영역;
    상기 복수 게이트와의 간격이 각각 서로 다르도록 상기 접합영역과 각각 연결된 복수의 비트라인 컨택;
    상기 복수의 게이트와 각각 독립적으로 연결된 복수의 제1 패드; 및
    상기 복수의 비트라인 컨택과 공통으로 연결된 제2 패드
    를 포함하는 반도체 소자의 테스트 패턴.
  2. 제 1 항에 있어서,
    상기 게이트와 상기 비트라인 컨택 간의 스페이스 거리 평가시 상기 비트라인 컨택 중 해당 비트라인 컨택과 접속된 상기 제2 패드로 0V를 인가하고, 상기 게이트 중 해당 게이트와 접속된 상기 제1 패드로 게이트 전압을 증가시켜 인가하는 반도체 소자의 테스트 패턴.
KR1020050053947A 2005-06-22 2005-06-22 반도체 소자의 테스트 패턴 KR20060134343A (ko)

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