KR100340911B1 - 스태틱 램의 테스트 패턴 - Google Patents

스태틱 램의 테스트 패턴 Download PDF

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Abstract

본 발명은 SRAM의 단위 메모리 셀을 구성하고있는 각 트랜지스터의 신뢰성과 단위 메모리 셀의 스태틱 노이즈 마진(SNM)을 칩 외부 또는 칩상(on-chip)에서 실제 회로의 동작상태와 동일한 조건으로 정확하게 시험/평가할 수 있는 SRAM의 테스트 패턴에 관한 것이다.
이를 위해, 본 발명의 SRAM의 테스트 패턴은 입력단과 출력단이 서로 연결되어 래치를 이루는 제1인버터 및 제2인버터와; 외부로부터 전압 신호를 입력하거나 출력하는 제1비트라인 및 제2비트라인과; 제1인버터의 입력단과 제2인버터의 출력단이 서로 연결된 노드와 제1비트라인을 연결하는 제1스위칭소자와; 제1인버터의 출력단과 제2인버터의 입력단이 서로 연결된 노드와 제2비트라인을 연결하는 제2스위칭소자를 포함하여 이루어지며,
이에 따라, 실제 회로의 동작상태와 동일한 조건 아래서, SRAM 메모리 셀을 구성하는 각 트랜지스터의 신뢰성과 메모리 셀의 스태틱 노이즈 마진을 시험/평가할 수 있어, 실질적으로 보다 신뢰도 높은 검사 결과를 얻을 수 있는 효과가 있다.

Description

스태틱 램의 테스트 패턴{Test pattern of Static-RAM}
본 발명은 스태틱 램(Static-RAM:SRAM)의 단위 메모리 셀(Cell)을 구성하고있는 각트랜지스터의 신뢰성과 단위 메모리 셀의 스태틱 노이즈 마진(static noise margin:SNM)을 칩 외부 또는 칩상(on-chip)에서 실제 회로의 동작상태와 동일한 조건으로 정확하게 시험/평가할 수 있도록 한 SRAM의 테스트 패턴에 관한 것이다.
일반적으로, SRAM의 단위 메모리 셀은 도1에 도시한 바와 같이, 입력단(IN1,IN2)과 출력단(CN1,CN2)이 서로 연결되어 래치부(L)를 이루는 제1인버터(INV1) 및 제2인버터(INV2)와; 외부로부터 전압 신호를 래치부(L)로 입력하거나 또는 래치부(L)에 저장된 전압신호를 외부로 출력하는 제1비트라인(BL1) 및 제2비트라인(BL2)과; 제1인버터(INV1)의 입력단(IN1)과 제2인버터(INV2)의 출력단(CN2)이 서로 연결된 노드(N1)와 제1비트라인(BL1)을 연결하는 제1스위칭소자(SW1)와; 제1인버터(INV1)의 출력단(CN1)과 제2인버터(INV2)의 입력단(IN2)이 서로 연결된 노드(N2)와 제2비트라인(BL2)을 연결하는 제2스위칭소자(SW2)로 이루어진다.
통상적으로, 상기한 제1 및 제2스위칭소자(SW1,SW2)는 각각 워드라인(도시 생략)의 전압 레벨에 의해 온/오프 제어되는 nMOS트랜지스터로 이루어지며, 제1 및 제2인버터(INV1,INV2)는 각각 pMOS트랜지스터와 nMOS트랜지스터가 상보적으로 결합된 CMOS(Complementary MOS)이루어진다.
이와 같은 구성의 SRAM의 액티브 메모리 셀은 우선, 메모리 어드레스의 로우(Row)어드레스를 디코딩하여 해당 워드라인을 활성화하고, 이어서 칼럼(Column)어드레스를 디코딩하여 해당 비트라인(BL1,BL2)을 활성화시키므로써, 비트라인을 통하여 데이터를 래치부(L)에 저장하거나 또는 래치부(L)에 저장된 데이터를 비트라인(BL1,BL2)을 통하여 외부로 출력하게된다.
이와 같은 6개의 MOS트랜지스터로 이루어진 SRAM 메모리 셀의 SNM(Static Noise Margin)과 각 트랜지스터의 신뢰성을 시험하기 위해서는, 웨이퍼 상에 전술한 바와 같은 액티브 셀을 형성할 때 이와 동일한 트랜지스터로 이루어지는 시험용 테스트 패턴을 형성하여 이를 시험/측정하므로써 간접적으로 평가하고 있다.
도2는 종래 SRAM의 테스트 패턴을 도시한 회로도이다.
종래의 테스트 패턴에 사용된 각 트랜지스터(PT1,PT2,NT1,NT2,ST1,ST2)는 물론, 액티브 메모리 셀을 구성하는 트랜지스터와 특성이 동일하며, 그의 연결 구성은 다음과 같다.
pMOS트랜지스터(PT1)와 nMOS트랜지스터(NT1)는 서로 상보적으로 연결되어 CMOS결합의 제1인버터를 이루고, 이 제1인버터의 입력측(IN1)과 출력측(CN1)에 각각 외부로부터 전압신호를 인가하거나 전압을 외부에서 측정할 수 있도록 패드(PAD)를 형성하고 있으며,
pMOS트랜지스터(PT2)와 nMOS트랜지스터(NT2)는 서로 상보적으로 연결되어 CMOS결합의 제2인버터를 이루고, 이 제2인버터의 입력측(IN2)과 출력측(CN2)에 각각 외부로부터 전압신호를 인가하거나 전압을 외부에서 측정할 수 있도록 패드(PAD)를 형성하고 있다.
그리고, 제1인버터의 출력측(CN1)은 nMOS트랜지스터로 이루어진 스위칭소자(ST1)에 의하여 비트라인(BL1)과 연결되며 제2인버터의 출력측(CN2)은 nMOS트랜지스터로 이루어진 스위칭소자(ST2)에 의하여 비트라인(BL2)과 연결된다. 이 때, 워드라인이 연결된 스위칭소자(ST1,ST2)의 게이트와 pMOS트랜지스터(PT1,PT2)의 소스에는'High'레벨의 전원 전압(VCC)을 인가하고 nMOS트랜지스터(NT1,NT2)의 소스에는 접지 전압(GND)을 인가한 상태에서 검사가 실시된다.
SRAM 메모리의 셀의 입/출력 노이즈 마진(SNM)은, 상술한 상태에서, 제1 및 제2인버터의 입력측(IN1,IN2)에 형성된 패드(PAD)를 통해 외부로부터 검사를 위한 시험 펄스를 인가시키고 이 때, 제1 및 제2인버터의 출력측(CN1,CN2)에 형성된 패드(PAD)를 통해 인버터의 출력전압을 측정하여 입/출력 노이즈 마진을 검사한다.
그리고, 메모리 셀을 구성하고있는 각 트랜지스터의 신뢰성을 측정하기 위해서는, 각 트랜지스터(PT1,PT2,NT1,NT2,ST1,ST2)의 입/출력측과 연결된 노드에 패드(PAD)를 각각 형성시키고, 이를 통하여, 도3에 도시한 바와 같이, 펄스 제너레이터(도시 생략됨)를 이용하여 발생시킨 시험 펄스(Test Pulse)를 인가하고 이 때, 각 트랜지스터의 출력전압(Output Pulse)을 측정하므로써, 각 소자(PT1,PT2,NT1,NT2,ST1, ST2)가 열화되는 정도를 측정/평가하게된다.
그러나, 이와 같은 종래의 SRAM의 테스트 패턴을 이용한 SNM검사와 각 소자의 열화 검사는 비트라인(BL1,BL2)의 전압이 스위칭소자(ST1,ST2)를 통과하여 각 인버터의 입력측(IN1,IN2) 또는 출력측(CN1,CN2)으로 입력되거나 출력되는 실제 액티브 메모리 셀과는 그 동작환경이 동일하지 않으므로, 이 때의 테스트 결과치 또한 신뢰도에 있어서 그만큼의 한계를 갖게되는 문제점이 있었다.
따라서, 본 발명은 이러한 종래기술의 문제점을 해결하기 위해 제안된 것으로, SRAM의 단위 메모리 셀을 구성하고있는 각 트랜지스터의 신뢰성과 단위 메모리 셀의 스태틱 노이즈 마진을 칩 외부 또는 칩상(on-chip)에서 실제 액티브 메모리 셀 회로의 동작상태와 동일한 조건에서 정확하게 시험/평가할 수 있는 SRAM의 테스트 패턴을 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위한 본 발명은 입력단과 출력단이 서로 연결되어 래치를 이루는 제1인버터 및 제2인버터와; 외부로부터 전압신호를 입력하거나 출력하는 제1비트라인 및 제2비트라인과; 제1인버터의 입력단과 제2인버터의 출력단이 서로 연결된 노드와 제1비트라인을 연결하는 제1스위칭소자와; 제1인버터의 출력단과 제2인버터의 입력단이 서로 연결된 노드와 제2비트라인을 연결하는 제2스위칭소자를 포함하여 이루어진다.
도 1 은 SRAM의 단위 메모리 셀을 도시한 구성도.
도 2 는 종래의 SRAM 테스트 패턴을 도시한 회로도.
도 3 은 종래에 실시되던 각 트랜지스터의 열화 시험을 설명하기 위한 개념도.
도 4 는 본 발명에 따른 SRAM 테스트 패턴을 도시한 회로도.
도 5 는 본 발명에 따른 SRAM 테스트 패턴을 이용하여 각 트랜지스터의 열화 시험을 실시하기 위한 사용 상태도.
* 도면의 주요 부분에 대한 부호의 설명 *
PM1,PM2 : pMOS트랜지스터 NM1,NM2 : nMOS트랜지스터
SM1,SM2 : 스위칭소자 BL,/BL : 제1 및 제2비트라인
INVT1 : 제1인버터 INVT2 : 제2인버터
inp1,inp2 : 제1 및 제2인버터의 입력단
out1,out2 : 제1 및 제2인버터의 출력단
이하, 본 발명의 구성 및 동작을 첨부한 도4 및 도5를 참조하여 설명한다.
도4는 본 발명에 따른 SRAM의 테스트 패턴을 도시한 회로도이다.
본 발명은 입력단(inp1,inp2)과 출력단(out1,out2)이 서로 연결되어 래치를 이루는 제1인버터(INVT1) 및 제2인버터(INVT2)와; 외부로부터 전압신호를 입력하거나 출력하는 제1비트라인(BL) 및 제2비트라인(/BL)과; 제1인버터의 입력단(inp1)과 제2인버터의 출력단(out2)이 서로 연결된 노드와 제1비트라인(BL)을 연결하는 제1스위칭소자(SM1)와; 제1인버터의 출력단(out1)과 제2인버터의 입력단(inp2)이 서로 연결된 노드와 제2비트라인(/BL)을 연결하는 제2스위칭소자(SM2)를 포함하여 이루어지며 각 노드에는 패드(PAD)를 형성하고 있다.
본 발명에 따른 테스트 패턴에 사용된 각 트랜지스터(PM1,PM2,NM1,NM2,SM1,SM2)는물론, 액티브 메모리 셀을 구성하는 트랜지스터와 특성이 동일하며, 그의 연결 구성은 다음과 같다.
pMOS트랜지스터(PM1)와 nMOS트랜지스터(NM1)는 서로 상보적으로 연결되어 CMOS결합의 제1인버터(INVT1)를 이루고, pMOS트랜지스터(PM2)와 nMOS트랜지스터(NM2)는 서로 상보적으로 연결되어 CMOS결합의 제2인버터(INVT2)를 이룬다.
그리고, 제1인버터(INVT1)의 입력측(inp1)은 nMOS트랜지스터로 이루어진 스위칭소자(SM1)에 의하여 제1비트라인(BL)과 연결되며 제2인버터(INVT2)의 입력측(inp2)은 nMOS트랜지스터로 이루어진 스위칭소자(SM2)에 의하여 제2비트라인(/BL)과 연결된다. 이 때, 워드라인(WL)이 연결된 스위칭소자(SM1,SM2)의 게이트와 pMOS트랜지스터(PM1,PM2)0의 소스에는 'High'레벨의 전원 전압(VCC)을 인가하고 nMOS트랜지스터(NM1,NM2)의 소스에는 접지 전압(GND)을 인가한 상태에서 검사가 실시된다. 이와 같은 상태는 상기에서 도1을 참조하여 설명한 SRAM의 액티브 메모리 셀의 실제 동작상태와 동일한 조건의 테스트 상태가 된다.
상술한 바와 같은 상태에서, SRAM 메모리의 셀의 입/출력 노이즈 마진(SNM) 검사는 아래와 같이 진행된다.
먼저, 제1,제2비트라인(BL,/BL)을 통하여 검사를 위한 시험 펄스를 인가한다. 그러면, 이 시험 펄스는 스위칭소자(SM1,SM2)를 통하여 제1인버터(INVT1) 또는 제2인버터(INVT2)의 입력측(IN1,IN2)으로 입력되고, 따라서 인버터(INVT1,INVT2)는 입력된 시험 펄스의 전압이 반전된 전압파형을 출력하게된다. 이 때, 제1 및 제2인버터의 출력측(CN1,CN2)에 형성된 패드(PAD)를 통해 인버터의 출력전압을 측정하여 입/출력 노이즈 마진을 검사한다.
그리고, 메모리 셀을 구성하고있는 각 트랜지스터의 신뢰성을 측정하기 위한 열화 검사는 도5에 도시한 바와 같이, 각 소자의 열화 시험을 위한 테스트 펄스를 발생시키는 링 오실레이터(1 :Ring Osc.)를 이용하여 제1비트라인(BL)에 이 테스트 펄스를 인가하고, 링 오실레이터(1)에서 출력된 테스트 펄스를 전압 반전기(2 :Inverter)를 이용하여 반전된 전압의 테스트 펄스를 제2비트라인(/BL)에 인가한 상태에서 진행된다.
즉, SRAM의 액티브 메모리 셀의 실제 동작 상태에서와 같이, 제1,제2비트라인(BL,/BL)이로부터 스위칭소자(SM1,SM2)를 거쳐 두 인버터(INVT1,INVT2)로 이루어진 래치에 '0' 또는 '1'의 데이터를 반복하여 입/출력하는 상기와 같은 상태에서, 본 테스트 패턴을 구성하고 있는 각 트랜지스터(PM1,PM2,NM1,NM2,SM1,SM2)의 입/출력측과 연결된 노드에 형성된 패드(PAD)를 통하여 각 트랜지스터의 출력전압을 측정하므로써, 각 소자(PM1,PM2,NM1,NM2,SM1,SM2)가 열화되는 정도를 측정/평가하게된다.
이상에서 설명한 바와 같이, 본 발명에 따른 SRAM의 테스트 패턴은 칩 외부 또는 칩상(on-chip)에서, SRAM의 단위 메모리 셀을 구성하고있는 각 트랜지스터의 신뢰성과 단위 메모리 셀의 스태틱 노이즈 마진을 실제 액티브 메모리 셀 회로의 동작상태와 동일한 조건하에 시험/평가할 수 있어, 실질적으로 보다 신뢰도가 높은 검사 결과를 얻을 수 있는 효과가 있다.

Claims (3)

  1. SRAM 메모리 소자의 성능 및 신뢰성을 평가하기 위한 테스트 패턴에 있어서,
    pMOS트랜지스터(PM1)와 nMOS트랜지스터(NM1)는 서로 상보적으로 연결되어 CMOS결합의 제1인버터(INVT1)를 이루고, pMOS트랜지스터(PM2)와 nMOS트랜지스터(NM2)는 서로 상보적으로 연결되어 CMOS결합의 제2인버터(INVT2)를 이루며,
    상기 제1인버터(INVT1)의 입력측(inp1)은 nMOS트랜지스터로 이루어진 스위칭소자(SM1)에 의하여 제1비트라인(BL)과 연결되며 제2인버터(INVT2)의 입력측(inp2)은 nMOS트랜지스터로 이루어진 스위칭소자(SM2)에 의하여 제2비트라인(/BL)과 연결되도록 구성된 것이 특징인 SRAM의 테스트 패턴.
  2. 청구항 1에 있어서,
    상기 제1인버터(INVT1) 및 제2인버터(INVT2)의 출력단에 외부에서 전압을 측정하기 위한 패드(PAD)를 각각 형성한 것이 특징인 SRAM의 테스트 패턴.
  3. 삭제
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